JP4792714B2 - 記憶素子及び記憶装置 - Google Patents
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Description
また、DRAMは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報(データ)を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。
また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
このため、デザインルールの限界や製造プロセス上の限界まで素子を縮小化することは難しい。
この記憶素子は、2つの電極の間に、ある金属を含むイオン導電体を挟んだ構造である。
そして、2つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることにより、2つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散するため、これによりイオン導電体の抵抗値或いはキャパシタンス等の電気特性が変化する。
この特性を利用して、メモリデバイスを構成することが可能である(例えば特許文献1、非特許文献1参照)。
また、良質な結晶性を得るために、例えば700℃といった高温処理を行う必要があり、予め形成されているMOSトランジスタの特性を、熱により劣化させてしまう問題が生じる。
また、結晶成長を行うために、下地材料が限定され、例えば、単結晶材料を用いる必要が生じる。
また、記憶用薄膜が絶縁体であり、記憶用薄膜と第2の電極との間にCuとTeを含んだ導電体であるイオン源層が形成されていることにより、CuとTeを含んだイオン源層は抵抗値が低くなり、一方記憶用薄膜は絶縁体であるために抵抗値が相対的に高くなる。このため、情報の記録・消去による抵抗変化を、主として抵抗値の高い記憶用薄膜において生じるようにすることができる。
これにより、仮にイオン源層が温度上昇により一部結晶化して抵抗値が変化した場合においても、記憶素子の抵抗値の変化にほとんど影響を及ぼすことがなくなることから、メモリ動作に大きな影響を与えない。
従って、製造時や使用時、高温環境下の保存時において、熱履歴により記憶素子の特性が劣化することを抑制することができる。
これにより、素子に情報を記録する際の消費電力を低減することができると共に、情報の読み出しを容易に行うことができる。
また、記録に要する時間も短くすることができる。
また、記憶装置の高集積化(高密度化)や小型化を図ることができる。
従って、本発明により、熱的に安定な記憶素子及び記憶装置を安いコストで製造することができ、安価な記憶装置を提供することが可能になる。また、記憶装置の製造歩留まりの向上を図ることも可能になる。
この記憶素子10は、高電気伝導度の基板1、例えばP型の高濃度の不純物がドープされた(P++の)シリコン基板1上に下部電極2が形成され、この下部電極2上にCu,Ag,Znを含む層3が形成され、その上に記憶用薄膜4が形成され、この記憶用薄膜4上の絶縁層5に形成された開口を通じて記憶用薄膜4に接続するように上部電極6が形成されて構成されている。
この下部電極2に、例えばTiW膜を用いた場合には、膜厚を例えば10nm〜100nmの範囲にすればよい。
イオン源層3は、例えば、Te,Se,Sのカルコゲナイド元素を含有する、GeSbTe,GeTe,GeSe,GeS,SiGeTe,SiGeSbTe等に、Cu,Ag,Znを加えた組成の膜、Ag膜、Ag合金膜、Cu膜、Cu合金膜、Zn膜、Zn合金膜等を用いて構成することができる。
このイオン源層3に、例えば、GeSbTeCu膜を用いた場合には、膜厚を例えば5nm〜50nmにすればよい。また、例えば、Cu,Ag,Znを用いた場合には、膜厚を例えば2nm〜30nmにすればよい。
そして、通常希土類酸化物は絶縁膜であるため、このように記憶用薄膜4の膜厚を薄くすることにより、記憶用薄膜4の電流を流すことが可能になる。
そして、この記憶用薄膜4は、他の層よりも抵抗値の変化が充分大きい。そのため、記憶素子10全体の抵抗値の変化は、主として記憶用薄膜4により影響される。
従って、記憶用薄膜4の抵抗値の変化を利用して、記憶素子10に情報の記録を行うことができる。
上部電極6には、下部電極2と同様に、通常の半導体配線材料が用いられる。
すると、記憶用薄膜4内部にCu,Ag,Znを多量に含む電流パスが形成される、もしくは、記憶用薄膜4内部にCu,Ag,Znによる欠陥が多数形成されることによって、記憶用薄膜4の抵抗値が低くなる。記憶用薄膜4以外の各層は、記憶用薄膜4の記録前の抵抗値に比べて、元々抵抗値が低いので、記憶用薄膜4の抵抗値を低くすることにより、記憶素子10全体の抵抗値も低くすることができる。
すると、記憶用薄膜4内からCu,Ag,Znによる電流パス、もしくは、欠陥が消滅して、記憶用薄膜4の抵抗値が高くなる。記憶用薄膜4以外の各層は元々抵抗値が低いので、記憶用薄膜4の抵抗値を高くすることにより、記憶素子10全体の抵抗値も高くすることができる。
その後、負電圧を除去して、記憶素子10にかかる電圧をなくすと、抵抗値が高くなった状態で保持される。これにより、記録された情報を消去することが可能になる。
記録後の抵抗値は、記憶素子10のセルサイズ及び記憶用薄膜4の材料組成よりも、記録時に印加される電圧パルス或いは電流パルスの幅や電流量等の記録条件に依存し、初期抵抗値が100kΩ以上の場合には、およそ50Ω〜50kΩの範囲となる。
記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比が、およそ、2倍以上であれば充分であるので、記録前の抵抗値が100Ωで、記録後の抵抗値が50Ω、或いは、記録前の抵抗値が100kΩ、記録後の抵抗値が50kΩといった状況であれば充分であり、記憶用薄膜4の初期の抵抗値はそのような条件を満たすように設定される。記憶用薄膜4の抵抗値は、例えば、酸素濃度、膜厚、面積、さらには、不純物材料の添加によって調整することが可能である。
まず、電気伝導度の高い基板1、例えば高濃度のP型の不純物がドープされたシリコン基板上に、下部電極2、例えばTiW膜を堆積する。
その後、TiW膜を、例えばプラズマエッチング等によりパターニングする。プラズマエッチングの他には、イオンミリング、RIE(反応性イオンエッチング)等のエッチング方法を用いてパターニングを行うことができる。
このようにして、図1に示した記憶素子10を製造することができる。
これにより、記憶素子10の高温環境下での使用時や長期データ保存時においても、安定して高抵抗状態を維持することができる。
従って、記憶用薄膜4に記録された情報を安定して保持することができるため、記憶素子10の信頼性を高めることが可能になる。
従来提案されている抵抗変化型記憶素子では、イオン源となる元素及びカルコゲナイド元素を含む記録層を構成していたので、イオン源が少ないときには高抵抗状態となるような材料、例えばGeS,GeSeをベースにイオン源となる元素を含有する材料が、選択されていた。しかしながら、GeS及びGeSeは、S及びSeの融点が低いことからスパッタリングにより安定して成膜することが困難である。また、カルコゲナイド元素としてTeを用いて記録層を構成した場合、例えばGeSbTe,GeTe等を用いた場合には、スパッタリング法により安定な成膜が可能となるが、TeがS及びSeと比較して電気伝導度が非常に高いことから、イオン源となる元素(Cu,Ag,Zn)を含有させると抵抗が低くなりすぎて、記憶素子として必要な高抵抗状態とすることが困難になる。
これに対して、本実施の形態の記憶素子10のように、記憶用薄膜4が希土類酸化物薄膜から成り、記憶用薄膜4とは別にイオン源層3を設けた場合には、抵抗変化が主として希土類酸化物薄膜から成る記憶用薄膜4で起こるため、イオン源層3の電気抵抗の特性はあまり問題とならない。このため、イオン源層3にTe系の材料を使用することが可能になる。
むしろ、記憶素子のメモリ動作の安定性を高めるためには、イオン源層3における抵抗変化をできるだけ小さくすることが望ましいので、イオン源層3の抵抗値は常に低い状態であることが望ましい。このようにイオン源層3の抵抗値が常に低い状態であることにより、イオン源層3が結晶化を生じても抵抗変化がほとんどなく、少なくとも電気的には何ら問題を生じないという付帯効果も生じる。
また、同一のスパッタリング装置内で、ターゲットを交換することにより、連続して成膜することも可能である。
さらに、スパッタリングの他、CVD法、或いは蒸着法等の方法によっても酸化物薄膜を形成することが可能である他、成膜時には金属状態であって、その後に、熱酸化或いは薬品処理等の手法によって酸化物薄膜を形成することも可能である。
このような構成の記憶用薄膜4の場合は、後述する実験3に示すように、界面状態に鈍感な膜を形成することが可能であるので、例えば、非連続的に組成比が変化する界面状態の膜の場合と比較して、界面現象を抑制することができ、例えば、量産時に、プロセスにばらつきがあっても、その影響が小さく、量産時のプロセスを容易にできるという利点を有する。
各記憶素子10に対して、その下部電極2側に接続された配線と、その上部電極6側に接続された配線とを設け、例えばこれらの配線の交差点付近に各記憶素子10が配置されるようにすればよい。
また、上述した実施の形態の記憶素子10は、微細化していった場合においても、情報の記録や記録した情報の保持が容易になる。
従って、上述した実施の形態の記憶素子10を用いて記憶装置を構成することにより、記憶装置の集積化(高密度化)や小型化を図ることができる。
次に、上述した実施の形態の記憶素子10を実際に作製して、特性を調べた。
まず、電気伝導度の高い基板1、例えば高濃度のP型の不純物がドープされたシリコン基板上に、スパッタリングにより、下部電極2としてTiW膜を50nmの膜厚で堆積した。次いで、マグネトロンスパッタリング装置を用いて、イオン源層3としてCu膜を10nmの膜厚で形成し、引き続き、酸素ガス導入による反応性スパッタリング法により、記憶用薄膜4としてアモルファスガドリニウム酸化膜(アモルファスGd酸化膜)を5nm形成した。
次に、アモルファスガドリニウム酸化膜を覆ってフォトレジストを成膜し、その後、フォトリソグラフィ技術により、露光と現像を行ってアモルファスガドリニウム酸化膜4上のフォトレジストに開口(スルーホール)を形成した。開口の大きさは縦2μm、横2μmとした。
その後、真空中270℃においてアニール処理を行い、フォトレジストを変質させて、温度やエッチング等に対して安定なハードキュアレジストとして絶縁層5を形成した。なお、絶縁層5にハードキュアレジストを用いたのは、実験上簡便に形成できるためであり、製品を製造する場合においては、他の材料(例えばシリコン酸化膜等)を絶縁層5に用いた方がよい。
次いで、上部電極6としてTiW膜を100nmの膜厚で成膜した。その後、フォトリソグラフィ技術により、プラズマエッチング装置を用いて、ハードキュアレジストから成る絶縁層5上に堆積した上部電極6を50μm×50μmの大きさにパターニングした。
このような構造の記憶素子を作製して、試料1の記憶素子とした。
そして、上部電極6に印加する負電位を0Vから減少させて、電流の変化を測定した。ただし、電流が0.03mAに達した所で電流リミッタが動作するように設定しておいて、それ以上は上部電極6に印加する負電位、即ち記憶素子に加わる電圧が増加しないように設定した。
また、電流が0.03mAに達して電流リミッタが動作した状態から、上部電極6に印加する負電位を0Vまで減少させていき、電流の変化を測定した。引き続き、今度は、逆に上部電極6に正電位を印加し、電流が減少し、電流が流れなくなるような電圧まで正電圧の印加を増加させた後に、再び0電位に戻す操作を行った。
このようにして得られた試料1のI−V特性の測定結果を図2に示す。
一方、その後、電圧を減少させても、一定の抵抗値を保ったままである。即ち、記憶素子がON状態で保たれ、記録された情報が保持されることがわかる。
この試料1の場合、電圧V=0.1Vの箇所でのOFF状態の抵抗値は約2MΩ、ON状態での抵抗値は約100kΩであった。
次に、イオン源層3として、厚さ13nmのGeSbTeCu膜を用い、記憶用薄膜4として、Gd2O3にGeSbTeが添加された、厚さ8nmの膜を用いた場合の特性を調べた。
なお、これ以外の各膜の材料は、全て実験1に示す場合と同様であるので、重複説明は省略する。また、測定方法については、電流リミッタの値を1mAに変更した点のみが、実験1に示す場合とは異なる。
イオン源層3のGeSbTeCu膜の組成は、(Ge2Sb2Te5)2Cuであり、記憶用薄膜4の組成は、(Gd2O3)2(Ge2Sb2Te5)である。
このような構造の記憶素子を作製して試料2の記憶素子とした。この試料2のI−V特性の測定結果を図3に示す。
電気伝導度の高い基板1、例えば高濃度のP型の不純物がドープされたシリコン基板上に、スパッタリングにより、下部電極2としてTiW膜を50nmの膜厚で堆積した。次いで、マグネトロンスパッタリング装置を用いて、Cu膜を3nm〜20nmの膜厚で形成し、引き続き、(Ge2Sb2Te5)1−xGdx膜をArガス導入によるスパッタリングにより5nm〜50nmの膜厚で形成した。
次に、フォトレジストを形成し、その後フォトリソグラフィ技術により露光と現像を行って、フォトレジストに開口(スルーホール)を形成した。開口の大きさは縦2μm、横2μmとした。
その後、280℃の真空中においてアニール処理を行い、フォトレジストを変質させて、温度やエッチング等に対して安定なハードキュアレジストとして、絶縁層5を形成した。
ここで、このアニール処理の際、例えば、チャンバー内に僅かに残存する酸素、又はフォトレジストを起源とする酸素により、Ge2Sb2Te5Gd膜の表面に酸化物薄膜が形成される。
なお、絶縁層5にハードキュアレジストを用いたのは、実験1及び実験2に示す場合と同様に、実験上簡便に形成できるためであり、製品を製造する場合においては、他の材料(シリコン酸化膜等)を絶縁層5に用いた方がよい。
次いで、上部電極6としてTiW膜を100nmの膜厚で成膜した。その後、フォトリソグラフィ技術により、プラズマエッチング装置を用いて、ハードキュアレジストから成る絶縁層5上に堆積したTiW膜6を、50μm×50μmの大きさにパターニングした。
このような構造の記憶素子を試料3の記憶素子とした。
そして、上部電極6に印加する負電位を0Vから減少させて、電流の変化を測定した。ただし、電流が1mAに達した所で電流リミッタが動作するように設定しておいて、それ以上は上部電極6に印加する負電位、即ち記憶素子に加わる電圧が増加しないように設定した。
また、電流が1mAに達して電流リミッタが動作した状態から、上部電極6に印加する負電位を0Vまで減少させていき、電流の変化を測定した。引き続き、今度は、逆に上部電極6に正電位を印加し、電流が減少し、殆ど電流が流れなくなるような電圧まで増加させた後、再び0電位に戻す操作を行った。
なお、Ge2Sb2Te5Gd膜の組成は、(Ge2Sb2Te5)89Gd11である。
具体的には、上部電極6の直下に、酸化物が充分に形成されている希土類酸化物層(図中矢印Aで示すもっとも白く見える部分)があり、この希土類酸化物層Aの下に、希土類(Gd)が多く、上述した層Aに比べて酸素濃度が低い希土類酸化物層(図中矢印Bで示すやや黒っぽく見える部分)があり、そのさらに下に、主にCu,Teからなりイオン源層3に相当する層(図中矢印C、D及びEで示す部分)がある。
希土類酸化物が主である層(層A及び層B)は、記録時以外では、抵抗値が非常に高く絶縁性を示し、イオン源層(C,D,E)3は抵抗値が低く導電性を示す。この2つの中間に位置する層は半導体的な振舞いを示す。
矢印Aに示す希土類酸化物が主である層は酸素濃度が高いため、記憶用薄膜4の表面では組成がおよそGd2O3の酸化物薄膜が形成されていることになり、膜厚方向下部に向かって酸素濃度が減少している。
図6より、酸素以外の元素(Gd,Te,Cu,Ge)においても、膜厚方向の下方に向かって組成勾配を有していることがわかる。なお、Sbは組成分析の対象とはならないので同図には含まれていない。
このように組成勾配を有する膜は、例えば、界面状態に鈍感な膜を形成することが可能であるので、例えば、非連続的に組成比が変化する界面状態の膜の場合と比較して、界面現象を抑制することができ、量産時のプロセスが容易になるという利点を有する。
図7に示すように、Cuの含有濃度が高い記憶素子の場合、矢印Aに示す希土類酸化物が主である層にもCuが含有されているので、電気的には絶縁性から半導体の領域に入っており、初期及び消去後の抵抗値は、図6に示す記憶素子の場合と比較して低くなるものの、同様なメモリ動作が可能である。
なお、この図7に示す試料3の記憶素子では、GeSbTeGd膜の成膜時にGeSbTeGd膜に対して、20%のCuを添加したが、このような方法に限らず、熱拡散等のプロセスによって、Cuを記憶用薄膜4に拡散させることにより、同様の構成の素子を作製することが可能である。
次に、記憶用薄膜4中に含まれる希土類元素として、Gd(ガドリニウム)を用い、このGdの添加割合をそれぞれ変化させた場合の特性を調べた。
そして、下部電極2としてTiW膜を20nmの膜厚で形成し、その上にCu膜を12nmの膜厚で形成し、その上にGeTe膜又はGeTeGd膜を16nmの膜厚で形成し、さらに上部電極6としてTiW膜を100nmの膜厚で形成した。
以下、GeTeに対するGdの具体的な添加割合を示す。
<添加割合(原子%)>
試料番号 Ge2Te8 Gd
試料4 100 0
試料5 93 7
試料6 86 14
試料7 82 18
試料8 78 22
なお、記憶用薄膜4の膜厚が厚い場合、例えば5nm以上の場合には、初回の記録に必要な電圧は2回目以降に比べて高いため、初期に比較的高い電圧パルスの印加等の、いわゆる、初期化による動作電圧の安定化が必要となる。これらの数値はあくまで目安であって、成膜方法、成膜条件、或いは、加工時のプロセス方法によって変わる。
次に、Cu膜にかえてAg膜或いはZn膜を用いた場合の特性を調べた。
そして、下部電極2としてTiW膜を20nmの膜厚で形成し、その上にAg膜或いはZn膜を6nmの膜厚で形成し、その上にGe2Sb2Te5Gd膜を16nmの膜厚で形成し、上部電極6としてTiW膜を100nmの膜厚で形成した。また、記憶用薄膜4の組成は、(Ge2Sb2Te5)88Gd12である。
そして、Ag膜を用いた場合を試料9の記憶素子とし、Zn膜を用いた場合を試料10の記憶素子とし、これら、試料9及び試料10の各記憶素子のI−V特性を測定した。試料9の測定結果を図13に示し、試料10の測定結果を図14に示す。
次に、記憶用薄膜4中に含まれる希土類元素として、Gdにかえて他の元素を用いた場合の特性を調べた。
そして、下部電極2としてTiW膜を20nmの膜厚で形成し、その上にCu膜を12nmの膜厚で形成し、その上にGeSbTeと希土類元素から成る膜を形成し、さらに上部電極6としてTiW膜を100nmの膜厚で形成した。
以下、具体的な希土類元素(種類、添加割合)、膜厚等を示す。
<添加割合(原子%)>
試料番号 希土類元素 Ge2Sb2Te8 膜厚
試料11 Y、13 87 20nm
試料12 Tb、13 87 18nm
試料13 Tb、20 80 18nm
従って、Gd,Y,Tbの他に、La,Nd,Sm,Eu,Dy,Ho,Er等の元素を用いることも可能である。
記憶用薄膜4の厚さとして重要なパラメータは、酸化物薄膜の膜厚であって、酸化物薄膜となっていない部分、或いは酸素濃度の低い部分の膜厚は問題にならない。
しかしながら、膜厚があまりに薄い場合には、表面に形成される酸化物薄膜の膜厚、或いは酸素濃度等を安定に制御することが難しくなり、個別の記憶素子間のバラツキを生じてしまう。
そこで、記憶用薄膜4として、予めCuが含有されたGeSbTeGdCu膜を5nmの薄い膜厚で形成し、製造プロセス中で酸化物薄膜を形成して記憶素子を作製し、これを試料14の記憶素子とした。この試料14の記憶素子は、イオン源層3を設けず、記憶用薄膜4にCuを含有させている。なお、記憶用薄膜4の組成は、(Ge2Sb2Te5)50Gd25Cu25とした。
また、Cu膜を6nmの膜厚で形成し、その上にGeSbTeGd膜を50nmの厚い膜厚で形成して記憶素子を作製し、これを試料15の記憶素子とした。なお、GeSbTeGd膜の組成は(Ge2Sb2Te8)89Gd11とした。
また、試料14及び試料15において、これ以外の各膜の材料は、それぞれ、下部電極2としてTiW膜を20nmで形成し、上部電極6としてTiW膜を100nmの膜厚で形成した。
そして、この試料14及び試料15の記憶素子のI−V特性をそれぞれ測定した。試料14の測定結果を図18に示し、試料15の測定結果を図19に示す。
このように、膜の内部、或いは表面に形成される希土類元素の割合が、0.5nm以上の膜厚の酸化物薄膜を形成するに充分である場合には、安定なメモリ動作を行うことができるものと考えられる。
次に、記憶用薄膜4において、Ge(ゲルマニウム)が多量に含有された場合の特性を調べた。
下部電極2としてTiW膜を20nmの膜厚で形成し、その上にCu膜を12nmの膜厚で形成し、その上にGeTeGd膜を20nmの膜厚で形成し、さらに上部電極6としてTiW膜を100nmの膜厚で形成した。
以下、Geの添加割合(組成)の具体的な構成を示す。
<添加割合(原子%)>
試料番号 GeXTeYGdZ
試料16 57、34、9
試料17 65、28、7
図20に示すように、記憶用薄膜4中にGeが57(原子%)含有された記憶素子の場合でも、安定なメモリ動作が得られることがわかる。このとき、カルコゲナイド元素であるTeの含有量は34(原子%)、希土類元素であるGdの含有量は9(原子%)である。
また、図21に示すように、記憶用薄膜4中にGeが65(原子%)含有された記憶素子の場合でも、安定なメモリ動作が得られることがわかる。このとき、カルコゲナイド元素であるTeの含有量は28(原子%)、希土類元素であるGdの含有量は7(原子%)である。
次に、試料18として、記憶用薄膜4に用いられるカルコゲナイド元素としてTe(テルリウム)を用いた場合(試料16及び試料17参照)とは異なり、Se(セレン)を用いた場合の記憶素子を作製して、この試料18の記憶素子の特性を調べた。この試料18の記憶素子のI−V特性の測定結果を図22に示す。
そして、下部電極2としてTiW膜を20nmの膜厚で形成し、その上にCu膜を6nmの膜厚で形成し、その上にGeSeGd膜を20nmの膜厚で形成し、さらに上部電極6としてTiW膜を100nmの膜厚で形成して記憶素子を作製した。
また、GeSeGd膜の組成は、Ge35Se55Gd10とした。
次に、上部電極6の材料として、TiW膜のかわりに他の金属膜を用いた場合の特性を調べた。
なお、これ以外の各膜の材料は、下部電極2としてTiW膜を20nmの膜厚で形成し、その上にCu膜を6nmの膜厚で形成し、その上にGe30Te56Gd14膜を20nmの膜厚で形成した。
以下、上部電極材料及び膜厚の具体的な構成を示す。
試料番号 上部電極材料 膜厚
試料19 W(タングステン) 100nm
試料20 Pt(白金) 100nm
なお、下部電極2においても、上部電極6の場合と同様に形成することができる。
次に、イオン源層3にCu及びTeを含むCuTe(Ge,Si)Gdを用いて、CuとTeの組成比を変化させた場合の特性を調べた。
なお、イオン源層3の膜厚は30nmとした。
また、これ以外の各膜の材料は、下部電極2として窒化タングステンWN膜を20nmの膜厚で形成し、記憶用薄膜4として酸化ガドリニウム膜を4.0nmの膜厚で形成し、上部電極としてTiW膜を100nmの膜厚で形成した。
以下、具体的なイオン源層3の組成を示す。
試料21:(Cu40Te60)67Ge26Gd7
試料22:(Cu58Te42)76Ge18Gd6
試料23:(Cu68Te32)79Ge16Gd5
試料24:(Cu80Te20)81Ge14Gd5
試料25:(Cu75Te25)60Si37Gd3
試料26:(Cu35Te65)61Si33Gd6
従って、イオン源層3のCu/Teの組成比の35/65〜80/20の広い範囲に対してメモリ動作が可能であり、即ち記録及び消去に対応した極性に電圧を印加することによって、記録及び消去を行うことが可能であることがわかる。
イオン源層3を実験11と同様の材料として、下部電極2をCu膜にかえて記憶素子を作製し、試料27の記憶素子とした。
下部電極2のCu膜の膜厚は20nmとした。
また、イオン源層3は、組成を(Cu53Te47)74Ge20Gd6として、膜厚を20nmとした。
その他の各膜の材料及び膜厚は実験11と同様にした。
そして、試料27の記憶素子のI−V特性を測定した。測定結果を図31に示す。
また、この場合、下部電極2とイオン源層3との双方に銅Cuが含有されているため、銅は膜厚方向に組成勾配を有することになる。
例えば、シリコン基板1表面に形成され、かつ、シリコン基板1とは電気的に絶縁された電極を用いてもよい。
また、基板1として、シリコン以外の半導体基板、或いは絶縁基板例えばガラスや樹脂から成る基板を用いてもよい。
酸化物としては、希土類元素の酸化物以外にも、例えば、SiO2や遷移金属酸化物等が挙げられる。
また、窒化物としては、例えば、窒化珪素SiNや希土類元素の窒化物等が挙げられる。
特に、イオン源層3に、CuTe膜等、Cu及びTeを含む薄膜を用いると、前述したようにTeが他のカルコゲナイド元素よりも電気伝導度が高く、イオン源層3の抵抗を低くしてイオン源層3の抵抗変化を記憶用薄膜4の抵抗変化と比較して充分に小さくすることができるため、メモリ動作の安定性を向上することができるという点で、好適である。
この構成とした場合も、イオン源層3に希土類元素を含有させたことにより、イオン源層3の結晶化温度を高くして、イオン源層3の結晶化を抑制することができる。これにより、イオン源層3を均一に形成することができ、イオン源層3の表面の粗さも抑制することができるため、記憶用薄膜4も均一に形成することが可能になる。また、保存時や使用時の熱履歴により記憶素子の特性が劣化することを抑制することができる。
次に、イオン源層3に希土類元素を含有させると共に、上述した絶縁材料を記憶用薄膜4に用いて、図1に示した構造の記憶素子10を作製して、特性を調べた。
下部電極2として、膜厚20nmの窒化タングステンWN膜、イオン源層3として、膜厚30nmのCuTeGeGd膜、記憶用薄膜4として膜厚2nmの窒化珪素SiN膜(絶縁材料)、上部電極6として膜厚100nmの金Auをそれぞれ用いた場合の特性を調べた。
基板1と絶縁層5の材料は、前述した実験1〜実験12と同様である。電流リミッタの値は、実験2と同様に1mAとした。
イオン源層3のCuTeGeGd膜の組成は、(Cu55Te45)80Ge10Gd10である。
このような構造の記憶素子を作製して試料28の記憶素子とした。この試料28のI−V特性の測定結果を図32に示す。
記憶用薄膜4として膜厚20nmの窒化ガドリニウムGdN膜を用い、上部電極6として膜厚100nmのタングステンWをそれぞれ用いた場合の特性を調べた。
その他の材料及び電流リミッタの値は、実験13と同様とした。
なお、イオン源層3のCuTeGeGd膜の組成は、(Cu55Te45)82Ge10Gd8とした。
このような構造の記憶素子を作製して試料29の記憶素子とした。この試料29のI−V特性の測定結果を図33に示す。
図34に示す記憶素子20は、下部電極2の上に記憶用薄膜4が形成され、記憶用薄膜4上の絶縁層5の開口を通じて、記憶用薄膜4に接続するようにイオン源層3が形成され、イオン源層3の上に上部電極6が形成された構成である。
記憶用薄膜4に絶縁材料を用い、図34に示した構造の記憶素子20を次のようにして作製した。
まず、例えば高濃度のP型の不純物がドープされた(P++の)シリコン基板1上に、下部電極2としてWN膜を20nmの膜厚で成膜し、引き続き記憶用薄膜4を成膜した。次いで、リソグラフィ及び280℃のアニール処理を施したハードキュアレジストにより、コンタクトホールを有する絶縁層5を形成した。
次いで、イオン源層3として(Cu55Te45)73Ge7Si11Gd9膜を20nmの膜厚で、上部電極6としてタングステンW膜を100nmの膜厚で、順次成膜を行った。その後、フォトリソグラフィ技術により、リアクティブイオンエッチング装置においてアルゴンArガスを用いてエッチングして、これらイオン源層3及び上部電極6をパターニングして記憶素子20を作製した。
そして、記憶用薄膜4として、膜厚2.5nmの窒化珪素SiN膜を用いた場合を試料30の記憶素子とし、膜厚2.8nmの窒化ガドリニウムGdN膜を用いた場合を試料31の記憶素子とした。
そして、試料30の記憶素子及び試料31の記憶素子に対して、I−V特性を測定した。試料30の測定結果を図35に示し、試料31の測定結果を図36に示す。
なお、図35及び図36のI−V特性図において、電位Vの極性は、前述した各実施例と同様に、下部電極2を基準とした場合の上部電極6の電位を横軸に記されている。このため、記録(高抵抗→低抵抗)及び消去(低抵抗→高抵抗)動作の極性が、前述した各実施例とは逆になっている。即ち、記録は−電位側で、消去は+電位側で行われている。
この場合、イオン源層3が希土類元素を含有しないので、イオン源層3の抵抗値を比較的低くすることができる。
そして、特にCuTeを含む薄膜をイオン源層3に用いると、抵抗値の低いイオン源層3とすることができるため、記憶用薄膜4に前述した絶縁材料だけでなく半導体材料(例えばシリコンや化合物半導体等)を用いることも可能になる。これは、イオン源層3の抵抗値が低くなるため、記憶用薄膜4に半導体材料を用いても記憶素子10の抵抗値の変化がほとんど記憶用薄膜4の抵抗値の変化により影響されるからである。
イオン源層3にCuTeを含む薄膜を用い、記憶用薄膜4に絶縁材料を用い、イオン源層3及び記憶用薄膜4に希土類元素を含有させないで、図1に示した構造の記憶素子10を次のようにして作製した。
下部電極2として、膜厚50nmの窒化タングステンWN膜、イオン源層3として、膜厚25nmのCuTeSiGe膜、記憶用薄膜4として膜厚5nmの酸化珪素SiO2膜(絶縁材料)、上部電極6として膜厚100nmのWN膜をそれぞれ用いた場合の特性を調べた。
基板1と絶縁層5の材料は、前述した実験1〜実験12と同様である。電流リミッタの値は、実験2と同様に1mAとした。
イオン源層3のCuTeSiGe膜の組成は、Cu48Te30Si15Ge7である。
このような構造の記憶素子を作製して試料32の記憶素子とした。この試料32のI−V特性の測定結果を図37に示す。
イオン源層3にCuTeを含む薄膜を用い、記憶用薄膜4に半導体材料を用い、イオン源層3及び記憶用薄膜4に希土類元素を含有させないで、図1に示した構造の記憶素子10を次のようにして作製した。
下部電極2として、膜厚50nmの窒化タングステンWN膜、イオン源層3として、膜厚25nmのCuTeSiGe膜、記憶用薄膜4として膜厚7nmのシリコンSi膜(半導体材料)、上部電極6として膜厚100nmのWN膜をそれぞれ用いた場合の特性を調べた。
基板1と絶縁層5の材料は、前述した実験1〜実験12と同様である。電流リミッタの値は、実験2と同様に1mAとした。
イオン源層3のCuTeSiGe膜の組成は、Cu42Te25Si27Ge6である。
このような構造の記憶素子を作製して試料33の記憶素子とした。この試料33のI−V特性の測定結果を図38に示す。
この記憶素子30は、高電気伝導度の基板1、例えばP型の高濃度の不純物がドープされた(P++の)シリコン基板1上に下部電極2が形成され、この下部電極2上に記憶用薄膜4が形成され、この記憶用薄膜4上の絶縁層5に形成された開口を通じて記憶用薄膜4に接続するように上部電極6が形成されて構成されている。
即ち、この記憶素子30は、図1の記憶素子10のイオン源層3がなく、下部電極2上に記憶用薄膜4が直接形成された構成となっている。そして、図1の記憶素子10のイオン源層3の代わりに、記憶用薄膜4がイオン源となる金属元素を含有している。
記憶用薄膜4内のこれら金属元素(Cu,Ag,Zn)とカルコゲン元素(Te,S,Se)とが結合し、記憶用薄膜4の例えば下部に金属カルコゲナイド層を形成する。この金属カルコゲナイド層は、主に非晶質構造を有しており、イオン導体としての役割を果たす。
また、この記憶用薄膜4における酸素の組成は、通常は希土類元素(RE)に対してRE2O3という組成を形成するが、ここでは、アモルファス膜であって、半導体領域の導電率以下の電気的性質を有していれば充分であるので、必ずしも、このような組成に限定されず、例えば、REOx(0.5<x≦1.5)でも構わない。
また、この記憶用薄膜4には、例えば、Ge,Si,Te,S,Se,Sb,Ti,W,Cu,Ag,Zn,Fe,Co,P,N,H等の、希土類元素以外の元素が予め含有されていても構わない。
この下部電極2に用いる非晶質材料としては、例えば、非晶質のWN(窒化タングステン)等の非晶質金属窒化物を用いることができる。
このように、記憶用薄膜4の下地となる下部電極2を非晶質材料から成る構成とすることにより、詳細を後述するように、記録電圧のバラツキを小さくして、安定して情報の記録や消去を行うことができる利点を有する。
即ち、上部電極6には、半導体プロセスに用いられる配線材料、例えばTiW,Ti,W,Cu,Al,Mo,Ta,シリサイド等を用いることができ、結晶質の配線材料を用いることも可能である。
すると、記憶用薄膜4内部にCu,Ag,Znを多量に含む電流パスが形成される、もしくは、記憶用薄膜4内部にCu,Ag,Znによる欠陥が多数形成されることによって、記憶用薄膜4の抵抗値が低くなる。記憶用薄膜4以外の各層は、記憶用薄膜4の記録前の抵抗値に比べて、元々抵抗値が低いので、記憶用薄膜4の抵抗値を低くすることにより、記憶素子30全体の抵抗値も低くすることができる。
すると、記憶用薄膜4内からCu,Ag,Znによる電流パス、もしくは、欠陥が消滅して、記憶用薄膜4の抵抗値が高くなる。記憶用薄膜4以外の各層は元々抵抗値が低いので、記憶用薄膜4の抵抗値を高くすることにより、記憶素子30全体の抵抗値も高くすることができる。
その後、負電圧を除去して、記憶素子30にかかる電圧をなくすと、抵抗値が高くなった状態で保持される。これにより、記録された情報を消去することが可能になる。
記録後の抵抗値は、記憶素子30のセルサイズ及び記憶用薄膜4の材料組成よりも、記録時に印加される電圧パルス或いは電流パルスの幅や電流量等の記録条件に依存し、初期抵抗値が100kΩ以上の場合には、およそ50Ω〜50kΩの範囲となる。
記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比が、およそ、2倍以上であれば充分であるので、記録前の抵抗値が100Ωで、記録後の抵抗値が50Ω、或いは、記録前の抵抗値が100kΩ、記録後の抵抗値が50kΩといった状況であれば充分であり、記憶用薄膜4の初期の抵抗値はそのような条件を満たすように設定される。記憶用薄膜4の抵抗値は、例えば、酸素濃度、膜厚、面積、さらには、不純物材料の添加によって調整することが可能である。
まず、電気伝導度の高い基板1、例えば高濃度のP型の不純物がドープされたシリコン基板上に、下部電極2、例えば非晶質のWN膜を堆積する。
次に、下部電極2上に、スパッタリング法により、記憶用薄膜4として、例えばCu膜とGeTeGd膜との積層膜を形成する。
さらに、フォトリソグラフィにより絶縁層5の一部を除去して、記憶用薄膜4へのコンタクト部を形成する。
続いて、必要に応じて熱処理を行う。この熱処理により、記憶用薄膜4内でTe,Cu等元素を拡散させると共に、記憶用薄膜4内に酸素を導入してGd等の希土類元素を酸化させることができる。
このようにして、図39に示した記憶素子30を製造することができる。
また、同一のスパッタリング装置内で、ターゲットを交換することにより、連続して成膜することも可能である。
このように、記憶用薄膜4とその上の上部電極6との界面が平坦になることにより、記憶用薄膜4内の電界分布が均一になり、高抵抗状態から低抵抗状態にスイッチングする際のスイッチング電圧を、バラツキが少なく、繰り返し記録・消去に対しても均一な値とすることができる。
従って、スイッチング電圧のバラツキが少なく、安定して動作する記憶素子を実現することができる。
また、希土類元素の働きにより、Te,S,Se(カルコゲン元素)の結晶化温度が上昇し、高温環境下での結晶化を抑制することができる。
従って、高温環境下や長期保存時においても、記録された内容を安定して保持することができる。
即ち、記憶用薄膜4が希土類元素を含有しない場合においても、下地材料を非晶質構造にすることによって、スイッチング電圧のバラツキ等を抑制し、記憶素子30の安定性を向上することができる。
各記憶素子30に対して、その下部電極2側に接続された配線と、その上部電極6側に接続された配線とを設け、例えばこれらの配線の交差点付近に各記憶素子30が配置されるようにすればよい。
また、上述した実施の形態の記憶素子30は、微細化していった場合においても、情報の記録や記録した情報の保持が容易になる。
従って、上述した実施の形態の記憶素子30を用いて記憶装置を構成することにより、記憶装置の集積化(高密度化)や小型化を図ることができる。
このため、記憶用薄膜4の下地材料に結晶質材料を使用したからといって、必ずしも問題を生じるわけではない。
一方、上述のように記憶用薄膜4の下地材料に非晶質材料を使用すると、容易に記憶素子の安定性を向上することができ、組成や成膜条件の制約も少ないという利点がある。
次に、上述した実施の形態の記憶素子30と、下地材料に結晶質材料を用いた記憶素子とを、それぞれ作製して、特性を調べた。
まず、記憶用薄膜4の下地となる下部電極2に、体心立方格子の結晶構造を持つTiWを用いて、図39に示した構造の記憶素子30と同様の記憶素子を作製した。
シリコン基板上に、スパッタリングにより、記憶用薄膜4の下地となる下部電極2としてTiW膜を20nmの膜厚で堆積した。
続いて、マグネトロンスパッタリング装置を用いて、Cu膜を8nmの膜厚で形成し、引き続き、Arガス導入によるスパッタリング方法により、GeTeGd膜を20nmの膜厚で形成して、記憶用薄膜4となる積層膜を形成した。
次に、積層膜を覆ってフォトレジストを形成し、その後、フォトリソグラフィ技術により、露光と現像を行って積層膜上のフォトレジストに開口(スルーホール)を形成した。開口(スルーホール)の大きさは縦2μm、横2μmとした。
その後、真空中280℃において熱処理を行って、フォトレジストを変質させて、温度やエッチング等に対して安定なハードキュアレジストとして、絶縁層5を形成した。この熱処理は、フォトレジストを硬化させる効果の他に、記憶用薄膜4内の構造を熱平衡状態にし安定な層構造を形成する効果と、記憶用薄膜4内に酸素元素を導入して希土類酸化層を形成する効果を有する。なお、絶縁層5にハードキュアレジストを用いたのは、実験上簡便に形成できるためであり、製品を製造する場合においては、他の材料(シリコン酸化膜等)を絶縁層5に用いた方がよい。
次に、上部電極6としてTiW膜を10nmの膜厚で成膜した。その後、フォトリソグラフィ技術により、プラズマエッチング装置を用いて、ハードキュアレジストから成る絶縁層5上に堆積した上部電極6を、50μm×50μmの大きさにパターニングした。
このような構造の記憶素子を作製して、試料34の記憶素子とした。
シリコン基板上に、スパッタリングにより、記憶用薄膜4の下地となる下部電極2としてWN膜を25nmの膜厚で堆積した。このとき、スパッタリングの条件を制御することにより、非晶質のWN膜を形成することができる。
続いて、マグネトロンスパッタリング装置を用いて、Cu膜を8nmの膜厚で形成し、引き続き、Arガス導入によるスパッタリング方法により、GeTeGdを20nmの膜厚で形成して、記憶用薄膜4となる積層膜を形成した。
次に、積層膜を覆ってフォトレジストを形成し、その後、フォトリソグラフィ技術により、露光と現像を行って積層膜上のフォトレジストに開口(スルーホール)を形成した。開口(スルーホール)の大きさは縦2μm、横2μmとした。
その後、真空中270℃において熱処理を行って、フォトレジストを変質させて、温度やエッチング等に対して安定なハードキュアレジストとして、絶縁層5膜を形成した。この熱処理により、フォトレジストを硬化させる効果の他に、記憶用薄膜4内の構造を熱平衡状態にし安定な層構造を形成する効果と、記憶用薄膜4内に酸素元素を導入して希土類酸化層を形成する効果を有する。なお、絶縁層5にハードキュアレジストを用いたのは、実験上簡便に形成できるためであり、製品を製造する場合においては、他の材料(シリコン酸化膜等)を絶縁層5に用いた方がよい。
次に、上部電極6としてWN膜を15nmの膜厚で成膜した。その後、フォトリソグラフィ技術により、プラズマエッチング装置を用いて、ハードキュアレジストから成る絶縁層5上に堆積した上部電極6を、50μm×50μmの大きさにパターニングした。
このような構造の記憶素子30を作製して、試料35の記憶素子30とした。
得られた分析結果を、図40A〜図40Cに示す。横軸はArスパッタリング時間(分)を示しており、記憶素子30の深さに対応している。縦軸は、各元素の組成分布(%)を示している。図40AはWとNの分布を示し、図40BはGdとOの分布を示し、図40CはCuとTeとGeの分布を示している。これらの図は、同時に得られた組成分析結果を、いくつかの元素毎に分けて表示したものである。
このように、膜厚方向に材料組成の勾配がつく理由は、成膜後のGd(希土類金属元素)が非常に化学的に活性であり、記憶用薄膜4中を拡散して酸素濃度の高い表面側に移動し、酸化物層を形成することと、Cu(金属元素)はカルコゲナイド元素(Te,S,Se)と容易に結合し化合物を形成することである。
このように組成勾配を有する場合には、非連続的に組成が変化する界面を有する場合と比較して、界面状態に鈍感な膜を形成することが可能で、量産時のプロセスが容易になるという利点を有する。また、熱平衡状態の構造を利用するために、製造プロセスのバラツキに対して影響を受けにくいという利点を有する。
また、図40Bの希土類元素であるGdの組成分布に注目すると、金属カルコゲナイド層4A内では、膜厚方向に対して組成勾配を有していることがわかる。この金属カルコゲナイド層4Aに存在する希土類元素の働きによって、カルコゲナイドの結晶化温度が上昇し、高温環境下での結晶化を抑制することができる。
その結果、記憶素子30は、高温環境下において、更には長期保存時においても、記録された内容を安定して保持することができる。
まず、それぞれの記憶素子に対して、下部電極2を接地電位(グランド電位)に接続し、上部電極6に負の電位を加えた。
そして、上部電極6に印加する負電位を0Vから減少させて、電流の変化を測定した。ただし、電流が1mAに達した所で電流リミッタが動作するように設定しておいて、それ以上は上部電極に印加する負電位、即ち記憶素子に加わる電圧が増加しないように設定した。
また、電流が1mAに達して電流リミッタが動作した状態から、上部電極6に印加する負電位を0Vまで減少させていき、電流の変化を測定した。引き続き、今度は、逆に上部電極6に正電位を印加し、電流が減少し、電流が殆ど流れなくなるような電圧まで正電位を増大させた後に、再び0電位に戻す操作を行った。そして、この操作を8回繰り返した。
一方、その後、電圧を減少させても、一定抵抗値を保ったままであり、即ち、記憶素子のON状態が保たれ、記録された情報が保持されることがわかる。
そして、いずれの試料も、電圧V=0.1Vの箇所でのOFF状態の抵抗値は約2MΩ、ON状態の抵抗値は約100kΩであった。
また、図41及び図42に示されるように、逆極性の電圧V、即ち上部電極に正電位(+電位)を印加し、基板1の裏面側を接地電位(グランド電位)に接続して、V=0.3V以上の正電位を印加した後に、再び0Vにすることにより、抵抗値が初期のOFF状態の高抵抗の状態に戻ることが確認された。即ち記憶素子に記録した情報を、負電圧の印加により消去できることがわかる。
そこで、続いて、この試料34の記憶素子の断面構造を、透過電子顕微鏡(TEM)により解析した。使用したTEMは、電界放出型の電子銃を備え、観察サンプル上で電子線を1nm〜5nm径程度の大きさまで収束することができる構成である。
試料34の記憶素子の断面TEM像を図43Aに示し、このTEM像の構造を説明する概略構成図を図43Bに示す。記憶用薄膜4は、下地の下部電極2側のCu−Teを主成分とする層4Aと、上部電極6側のGd−Oを主成分とする層4Bに分かれている。
そして、図43A中のX点(下部電極2)に電子線を5nm径に収束させて得られた電子回折図形(ナノエリアディフラクション)を図44Cに示す。また、図43A中のY点(記憶用薄膜4のCu−Teを主成分とする層4A)に電子線を5nm径に収束させて得られた電子回折図形(ナノエリアディフラクション)を図44Dに示す。
図44Cに示す下地の下部電極2の電子回折図形では、スポット状の回折ピークが得られ、この下地の下部電極2が結晶質の構造を有していることがわかる。
また、図44Dに示す記憶用薄膜4の下部の層(金属カルコゲナイド層)4Aの電子回折図形でも、スポット状の回折ピークが得られ、この層が結晶質の構造を有していることがわかる。
まず、下地表面の原子ステップを核として、記憶用薄膜4内の金属カルコゲナイド層4Aが、部分的に結晶化される。
これにより、カルコゲナイド層4Aでは、非晶質構造をもつ領域と、結晶質構造を持つ領域が混在する。カルコゲナイド層4A内の結晶学的な構造の不均一な分布は、記憶用薄膜4のラフネスを増大させ、記憶用薄膜4と上部電極6との界面での電界分布を不均一にする。
その結果、希土類酸化膜中への金属元素の拡散が始まるスイッチング電圧が不安定となる。もしくは、金属カルコゲナイドのイオン伝導体としての性質(例えば金属元素の移動度)に不均一な分布を生じるために、電圧を印加したときに、希土類酸化膜中へ金属元素の拡散の進行度合いにバラツキを生じる。
結果として、繰り返し記憶・消去時のスイッチング電圧のバラツキを生じてしまう。
試料35の記憶素子の断面TEM像を図45Aに示し、このTEM像の構造を説明する概略構成図を図45Bに示す。記憶用薄膜4は、下地の下部電極2側のCu−Teを主成分とする層4Aと、上部電極6側のGd−Oを主成分とする層4Bに分かれている。
そして、図45A中のW点(下部電極2)に電子線を5nm径に収束させて得られた電子回折図形(ナノエリアディフラクション)を図46Cに示す。また、図45A中のZ点(記憶用薄膜4のCu−Teを主成分とする層4A)に電子線を5nm径に収束させて得られた電子回折図形(ナノエリアディフラクション)を図46Dに示す。
図46Cに示す下地の下部電極2の電子回折図形では、回折像の位置が明確でなく、幅広い分布をもつ光輪状のパターン(以下、ハローパターンと呼ぶ)が得られ、下地の下部電極2が非晶質構造を有していることがわかる。
また、図46Dに示す記憶用薄膜4の下部の層(金属カルコゲナイド層)4Aの電子回折図形でも、ハローパターンが得られ、この層が非晶質構造を有していることがわかる。
まず、下地材料上に結晶成長の核となるところがないので、記憶用薄膜4内の金属カルコゲナイド層4Aでは、部分的な結晶化が生じることがなく、本来安定な構造である非晶質構造を有する。
これにより、カルコゲナイド層4A及び上部の希土類酸化層4Bが、均一で平坦な構造を有するようになる。
その結果、記憶用薄膜4と上部電極6との界面が平坦になるので、記憶用薄膜4内の電界分布が均一となり、希土類酸化膜中への金属元素の拡散が始まるスイッチング電圧が安定な値を持つようになる。もしくは、金属カルコゲナイドのイオン伝導体としての性質(例えば金属元素の伝導率)に均一な分布となるために、電圧を印加したときに、希土類酸化膜中へ金属元素の拡散の進行度合いが一様となる。
結果として、繰り返し記憶・消去時のスイッチング電圧が均一となる。
従って、金属カルコゲナイド層の結晶学的な構造の不均一を著しく改善する、非晶質構造の下地材料を採用することにより、金属カルコゲナイド層を記憶用薄膜内に含む全ての記憶素子において、例えば、希土類酸化層を含まない場合においても、スイッチング電圧等の素子特性のばらつき低減に効果があるものである。
このPROMとしては様々な種類が知られているが、典型的な素子としては、アンチフューズROMが知られている。このアンチフューズROMは、電極間に、アモルファスSi(Zhang,G他,“On-state reliability of amorphous Silicon antifuses”,Electron Devices Meeting,1995.,International,10-13 Dec.1995.p10-13参照)、又は、AlNやSiN等の窒化物(W.T.Li他,“A comparative study of the on-off switching behavior of metal-insulator-metal antifuses”,IEEE Electron Device Letters,vol.21,2000,p295参照)、あるいはSiO2等の酸化物からなる膜が挟まれた構成となっており、抵抗値が高抵抗である初期の絶縁状態に電圧を印加することにより、電極間に挟まれた膜内に絶縁破壊を生じさせ、抵抗値を低抵抗へと遷移させて記録を行うものである。
このような記憶素子は、記憶素子を電気的に分離するために、所謂アクセストランジスタと呼ばれるMOS型のトランジスタと接続された形で記憶セルが形成されている。そして、この記憶セルが複数配置された記憶セルアレイにより、記憶装置が構成されている。
即ち、電極間に挟まれた、アモルファスシリコン、AlNやSiN等の窒化物、SiO2等の酸化物からなる膜は、膜厚が十数nm〜数十nmと厚いため、スイッチ現象を生じやすく、抵抗値を安定して保持することができない。
これらの膜を薄くする場合も考えられるが、例えばSiO2膜を薄くした場合は、膜厚のばらつきやリーク電流が大きくなり、特性が安定した薄膜を得ることはできない。
また、アンチフューズROMでは、絶縁破壊を原理として情報の記録を行っており、この絶縁破壊は局所的に生じる現象であるため、記憶素子のサイズが小さくなっても大幅な記録電流の低減は期待できない。
しかしながら、pnダイオードを用いているため、ダイオードとして機能させるためには、記憶素子サイズとして空乏層を形成するための膜厚(およそ100nm)以上の厚さが必要であり、記録素子サイズを例えば50nm以下とする場合に加工が困難になる。
また、読み出しの際にpnダイオードをONさせる必要があり、少なくとも、pnダイオードの閾値電圧(およそ0.7V)以上の電圧を必要とするため、読み出しの際の消費電力を抑制することが難しい。
しかしながら、ショットキーダイオードを用いた場合は、pnダイオードを用いた場合と同様に膜厚の問題や電流電圧特性の温度変化が著しいという問題がある。また、カルコゲナイド半導体を用いた場合は、アモルファスカルコゲナイドの結晶化温度がおよそ200℃〜300℃であり、通常の半導体プロセスに対して充分な熱耐性を得ることが厳しい。
本実施の形態は、本発明の記憶素子を、一度だけ記録が可能な記憶素子に適用したものである。
この記憶素子40は、高電気伝導度の基板1、例えばP型の高濃度の不純物がドープされた(P++の)シリコン基板1上に下部電極2が形成され、この下部電極2上に記憶用薄膜4が形成され、この記憶用薄膜4上の絶縁層5に形成された開口を通じて記憶用薄膜4に接続するように上部電極6が形成されて構成されている。
即ち、この記憶素子40は、図1の記憶素子10のイオン源層3がなく、下部電極2上に記憶用薄膜4が直接形成された構成となっている。
この下部電極2に、例えばTiW膜を用いた場合には、膜厚を例えば10nm〜100nmの範囲にすればよい。
この記憶用薄膜4は、通常絶縁材料であるため、例えば膜厚0.5nm〜5.0nmと薄くして、電流を流すことにより絶縁破壊させることができるようにする。なお、膜厚の上限を5.0nmとしたが、この膜厚の上限は、絶縁破壊電圧(記録電圧)の大きさ(例えば4V〜6V)等を考慮しても、およそ10nm以下であれば問題ないものと推測される。
上部電極6には、下部電極2と同様に、通常の半導体配線材料が用いられる。
また、これに加えて、希土類酸化物薄膜4の融点が2000℃以上であって熱的に安定であり、温度負荷時、酸素原子の拡散等による絶縁破壊後の絶縁特性の修復が容易に行われないので(即ち、絶縁破壊が元に戻り難いので)、上述したように、電圧の印加による情報の記録過程で、例えば「0」から「1」に変えるだけの、所謂一度だけ情報の記録が可能な構成を得ることができる。
次に、希土類酸化物薄膜4、例えばGd2O3膜を形成する。
次に、希土類酸化物薄膜4を覆って絶縁層5を形成した後に、フォトリソグラフィにより絶縁層5の一部を除去して、希土類酸化物薄膜4へのコンタクト部を形成する。
その後、TiW膜を、例えばプラズマエッチング等によりパターニングする。プラズマエッチングの他には、イオンミリング、RIE(反応性イオンエッチング)等のエッチング方法を用いてパターニングを行うことができる。
このようにして、図47に示した記憶素子40を製造することができる。
従って、例えば、下部電極と上部電極との間に、アモルファスSi、AlNやSiN等の窒化物、或いはSiO2膜の酸化物から成る膜を挟んだ構成の従来の記憶素子の場合に比べて、情報の記録を安定に行うことが可能になる。
各記憶素子40に対して、その下部電極2側に接続された配線と、その上部電極6側に接続された配線とを設け、例えばこれらの配線の交差点付近に記憶素子40が配置されるようにすればよい。
上述した実施の形態の記憶素子40では、図47に示したように、下部電極2と上部電極6との間に、希土類酸化物を含む記憶用薄膜4(希土類酸化物薄膜)のみを挟んだ構成としたが、本実施の形態の記憶素子101では、図48に示すように、下部電極2と上部電極6との間に、希土類酸化物薄膜4の他に、少なくとも、カルコゲナイド元素(Te,Se,S)を含む薄膜7を挟んで構成する。図48に示す場合では、下部電極2と記憶用薄膜4とに間にカルコゲナイド元素を含む薄膜7が挟まれた構成である。
なお、その他の構成は、図47に示した記憶素子40と同様であるので、対応する部分には同一符号を付して重複説明を省略する。
このように電圧を印加することにより、印加電圧が絶縁耐圧以上の場合は、希土類酸化物薄膜4とカルコゲナイド元素を含む薄膜7とからなる積層膜8内で絶縁破壊が生じ、この積層膜8内を電流が流れることにより積層膜8の抵抗値が低くなる。積層膜8以外の各層は、積層膜8の記録前の抵抗値に比べて、元々抵抗値が低いので、積層膜8の抵抗値を低くすることにより、記憶素子101全体の抵抗値も低くすることができる。
この記憶装置11では、各記憶素子101に対して、下部電極2及び上部電極6側にそれぞれ配線(ワード線W,ビット線B)が接続されて、これらの配線の交差点付近に記憶素子101が配置された構成となっている。
例えば、下部電極2に接続されたワード線Wが行方向の記憶セル12に共通して形成され、上部電極5に接続されたビット線Bが列方向の記憶セル12に共通して形成されている。そして、電位を印加して電流を流す下部電極2と配線(ビット線又はワード線)とを選択することにより、その交点に位置する記録を行うべき記憶セル12を選択して、この記憶セル12の記憶素子101に電流を流して、情報の記録を行う構成となっている。
従って、本実施の形態の記憶素子101を用いて記憶装置11を構成した場合、図49に示すように、記憶素子101とダイオード13とが直列に接続されたような形で記憶セル12を構成することができる。
これにより、電極間に、アモルファスSi、AlNやSiN等の窒化物、あるいはSiO2等の酸化物からなる膜を挟んだ従来の記憶素子の構成に比べて情報の記録を安定に行うことが可能になる。
このように、MOS型のトランジスタがない分、各記憶セル12の構成を簡略化できるので、MOS型のトランジスタを用いた場合に比べて記憶装置を小型化することができる。また、クロスポイント型記憶セルアレイを構成することが可能になるので、記録密度の向上を図ることができる他に、基板1上に複数の記憶セル12を積層することが可能であり、高さ方向に記憶容量を向上させることが可能となる。
このように、本発明では、希土類酸化物薄膜と、上部電極或いは下部電極のいずれか一方の電極との間にカルコゲナイド元素を含む薄膜を形成して記憶素子を構成することができる。
次に、上述した各実施の形態の記憶素子40,101を実際にそれぞれ作製して、特性を調べた。
先ず、電気伝導度の高い基板1、例えば高濃度のP型の不純物がドープされたシリコン基板上に、スパッタリングにより、下部電極2としてTiW膜を20nmの膜厚で堆積した。次いで、記憶用薄膜4としてアモルファスガドリニウム酸化膜(アモルファスGd酸化膜)を3.5nmの膜厚で形成した。
次に、アモルファスガドリニウム酸化膜を覆ってフォトレジストを成膜し、その後、フォトリソグラフィ技術により、露光と現像を行ってアモルファスガドリニウム酸化膜4上のフォトレジストに開口(スルーホール)を形成した。開口の大きさは縦2μm、横2μmとした。
その後、280℃の真空中においてアニール処理を行い、フォトレジストを変質させて、温度やエッチング等に対して安定なハードキュアレジストとして絶縁層5を形成した。なお、絶縁層5にハードキュアレジストを用いたのは、実験上簡便に形成できるためであり、製品を製造する場合においては、他の材料(例えばシリコン酸化膜等)を絶縁層5に用いた方がよい。
次いで、上部電極6としてTiW膜を100nmの膜厚で成膜した。その後、フォトリソグラフィ技術により、プラズマエッチング装置を用いて、ハードキュアレジストから成る絶縁層5上に堆積した上部電極6を50μm×50μmの大きさにパターニングした。
このようにして図48に示した記憶素子40を作製して、試料36の記憶素子とした。
この場合、電流が1mAに達した所で電流リミッタが動作するように設定しておいて、それ以上は上部電極6に印加する負電位、即ち記憶素子に加わる電圧が増加しないように設定した。そして、電流リミッタが動作した状態から、上部電極6に印加する負電圧を0Vまで変化させて、電流の変化を測定した。引き続き、今度は、逆に上部電極6に正電位を印加し、上部電極6に印加する正電位を増加させて、電流の変化を測定した。この正電位側でも同様に電流が1mAに達した所で電流リミッタが動作するように設定した。
この場合における試料36のI−V特性の測定結果を、図50Aに示す。
この場合における試料36のI−V特性の測定結果を、図50Bに示す。
なお、試料36の記憶素子の場合、安定な記録に必要な最小電流は2μAであった。
次に、図48に示したように、希土類酸化物薄膜4と、下部電極2或いは上部電極6との間にカルコゲナイド元素を含む薄膜7を挟んだ記憶素子101の特性を調べた。
下部電極2上に、カルコゲナイド元素を含む薄膜7として、GeTeGd膜(組成比Ge4Te5Gd)を15nmの膜厚で形成し、その上に希土類酸化物薄膜4のアモルファスガドリニウム酸化膜を5nmの膜厚で形成した。
GeTeGd膜7は、アモルファス膜であり、電気的には導体と半導体の中間の抵抗率を示すが、この実験においては、希土類酸化物薄膜4の形成工程と、希土類酸化物薄膜4形成後の処理によって、GeTeGd膜7の表面に薄い酸化物薄膜が形成されるため、この酸化物薄膜が形成された表面では半導体の抵抗率を示している。
なお、これ以外の各膜の材料、膜厚、大きさ等は、実験19に示した場合と同様であるため、対応する部分には同一符号を付して重複説明を省略する。
そして、電圧を0Vに戻していくと、記録後の抵抗値は、例えば、図47に示した、GeTeGd膜7を挟まない構成の記憶素子40の場合に比べて、オーミック特性ではなく、電圧に依存した非線形特性を示した。即ち、これは、所謂ダイオード特性を有していることを示している。
また、ダイオード特性の閾値電圧|Vthr|以下、図51では、およそ0.8Vに相当する電圧に対しては、電流は急激に減少している。
次に、図52に示すように、希土類酸化物薄膜4と下部電極2との間に、イオン源層3としてCu膜を形成した場合の特性を調べた。即ち実験20のカルコゲナイド元素を含む薄膜7の代わりにCu膜3を形成した。
Cu膜3は、6nmの膜厚で形成した。なお、このCu膜3以外の記憶用薄膜4、下部電極2、上部電極6の材料、膜厚等は、実験19と同様であるので、対応する部分には同一符号を付して重複説明を省略している。
また、Cu膜3を形成した場合は、ダイオード特性が得られなかった。
このとき、各記憶素子に、必要に応じて、素子の選択用のMOSトランジスタ、或いはダイオードを接続してメモリセルを構成する。
さらに、必要に応じて、記憶素子を、配線を介して、センスアンプ、アドレスレコーダー、記録・消去・読み出し回路等に接続する。
Claims (6)
- 第1の電極と、
第2の電極と、
前記第1の電極及び前記第2の電極の間に配置され、絶縁体である記憶用薄膜と、
前記記憶用薄膜及び前記第2の電極の間に配置され、CuとTeを含んだ導電体であるイオン源層とを含み、
前記イオン源層のCu/Teの組成比が35/65〜80/20の範囲であり、
前記第2の電極に正電圧を印加すると、イオン化した前記金属元素が前記記憶用薄膜内に拡散して伝導パスを形成し、前記記憶用薄膜の抵抗値を低下させることにより低抵抗状態を記憶し、
前記第2の電極に負電圧を印加すると、前記伝導パスを形成した前記金属元素がイオン化して前記イオン源層の中に戻り、前記記憶用薄膜の抵抗値を高くすることで高抵抗状態を記憶する
記憶素子。 - 前記記憶用薄膜がアモルファス状態の絶縁体である請求項1に記載の記憶素子。
- 前記絶縁体が酸化物である請求項1又は請求項2に記載の記憶素子。
- 前記酸化物がLa,Ce,Pr,Nd,Sm,Eu,Gd,Tb,Dy,Ho,Er,Yb,Yから選ばれる元素を含む請求項3に記載の記憶素子。
- 前記絶縁体が窒化物である請求項1又は請求項2に記載の記憶素子。
- 請求項1〜請求項5のいずれか1項に記載の記憶素子と、
前記第1の電極側に接続された配線と、
前記第2の電極側に接続された配線とを有し、
前記記憶素子が多数配置されて成る
記憶装置。
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