JP4742887B2 - 記憶素子、記憶装置 - Google Patents

Description

本発明は、情報を記録することができる記憶素子、及び記憶素子を用いた記憶装置に係わる。

コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭが広く使用されている。

しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩや信号処理と比較して製造プロセスが複雑であるため、製造コストが高くなっている。
また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。

そこで、電源を切っても情報が消えない不揮発性のメモリとして、例えばＦｅＲＡＭ（強誘電体メモリ）やＭＲＡＭ（磁気記憶素子）等が提案されている。
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。
また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。

しかしながら、上述の不揮発性のメモリは、各メモリセルを構成するメモリ素子の縮小化に伴い、記憶素子としての特性を確保することが困難になってくる。
このため、デザインルールの限界や製造プロセス上の限界まで素子を縮小化することは難しい。

そこで、縮小化に適した構成のメモリとして、新しいタイプの記憶素子が提案されている。
この記憶素子は、２つの電極の間に、ある金属を含むイオン導電体を挟んだ構造である。
そして、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることにより、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散するため、これによりイオン導電体の抵抗値或いはキャパシタンス等の電気特性が変化する。
この特性を利用して、メモリデバイスを構成することが可能である（例えば特許文献１、非特許文献１参照）。

具体的には、イオン導電体はカルコゲナイドと金属との固溶体よりなり、さらに具体的には、ＡｓＳ，ＧｅＳ，ＧｅＳｅにＣｕ，Ａｇ，Ｚｎが固溶された材料からなり、２つの電極のいずれか一方の電極には、Ｃｕ，Ａｇ，Ｚｎを含んでいる（上記特許文献１参照）。

さらに、結晶酸化物材料を用いた各種不揮発メモリも提案されており、例えば、ＣｒがドープされたＳｒＺｒＯ_３結晶材料を、ＳｒＲｕＯ_３或いはＰｔによる下部電極と、Ａｕ或いはＰｔによる上部電極とにより挟んだ構造のデバイスにおいて、極性の異なる電圧の印加により可逆的に抵抗が変化することによるメモリが報告されている（非特許文献２参照）。ただし、その原理等の詳細は不明である。
特表２００２−５３６８４０号公報 日経エレクトロニクス ２００３年１月２０日号（第１０４頁） A.Beck et al.,Appl.Phys.Lett.,77，(２０００年)，ｐ．１３９

しかしながら、上述した、上部電極或いは下部電極のいずれかにＣｕ，Ａｇ，Ｚｎを含み、それらの電極にＧｅＳ或いはＧｅＳｅアモルファスカルコゲナイド材料が挟まれた構造の記憶素子や、結晶酸化物材料を用いた記憶素子は、抵抗のオン・オフ比、即ち低抵抗状態の抵抗値（オン抵抗）と高抵抗状態の抵抗値（オフ抵抗）との比が、非常に大きく、例えば４桁以上もある。

そして、このように抵抗のオン・オフ比が非常に大きい記憶素子に対して、短い電圧パルスを印加した場合には、それらの抵抗値の中間値をとる場合がある。
記憶素子の抵抗値が中間値をとると、読み出し時にデータ識別のマージンが低下してしまう。

この抵抗値が中間値をとる問題は、抵抗が変化する薄膜、例えばＧｅＳ，ＧｅＳｅ等の膜厚が比較的厚く（例えば１０ｎｍ以上）なっているため、電圧を印加した場合の電界強度が比較的弱くなり、そのために、イオンとして移動すべきＣｕ，Ａｇ，Ｚｎ等の原子が一定の位置の間を移動するのではなく、その途中でトラップされてしまう結果であると考えられる。また、抵抗が変化する薄膜の膜厚が比較的厚いことから、記憶素子の動作速度が遅くなる。

上述した問題の解決のために、本発明においては、動作速度が高速である記憶素子及びこれを用いた記憶装置を提供するものである。

本発明の記憶素子は、第１の電極と第２の電極との間に記憶層が配置され、この記憶層に接して、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの元素が含まれたイオン源層が設けられ、記憶層がタンタル及びガドリニウムを含有する酸化物から成るものである。
本発明の記憶装置は、上記本発明の記憶素子と、第１の電極側に接続された配線と、第２の電極側に接続された配線とを有し、記憶素子が多数配置されて成るものである。

上述の本発明の記憶素子の構成によれば、第１の電極と第２の電極との間に記憶層が配置され、この記憶層に接して、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの元素が含まれたイオン源層が設けられているので、記憶層の抵抗状態が変化することを利用して、情報を記録することが可能になる。

具体的には、例えば、Ｃｕ，Ａｇ，Ｚｎを含むイオン源層自身、或いはイオン源層に接する電極側に正電位を印加して記憶素子に電圧をかけると、イオン源層に含まれるＣｕ，Ａｇ，Ｚｎ（イオン源元素）がイオン化して記憶層内に拡散し、他方の電極側の部分で電子と結合して析出することにより、或いは、記憶層中に留まり絶縁膜の不純物準位を形成することによって、記憶層の抵抗値が低くなり、これにより情報の記録を行うことが可能になる。
また、この状態から、Ｃｕ，Ａｇ，Ｚｎを含むイオン源層或いはイオン源層に接する一方の電極側に負電位を印加して記憶素子に負電圧をかけると、他方の電極側に析出していたＣｕ，Ａｇ，Ｚｎが再びイオン化して、一方の電極側に戻ることによって記憶層の抵抗値が元の高い状態に戻り、記憶素子の抵抗値も高くなるので、これにより記録した情報の消去を行うことが可能になる。

そして、記憶層が、タンタル及びガドリニウムを含有する酸化物から成ることにより、パルス幅の短い電圧パルスによっても記憶層に情報の記録を行うことが可能になる。

上述の本発明の記憶装置の構成によれば、上記本発明の記憶素子と、第１の電極側に接続された配線と、第２の電極側に接続された配線とを有し、記憶素子が多数配置されて成ることにより、記憶素子に配線から電流を流して情報の記録や情報の消去を行うことができる。

上述の本発明によれば、パルス幅の短い電圧パルスによっても情報の記録を行うことが可能になるため、情報の記録を高速に行うことが可能になる。

さらに、記憶素子の抵抗値の変化、特に記憶層の抵抗値の変化を利用して情報の記録を行っているため、記憶素子を微細化していった場合にも、情報の記録や記録した情報の保持が容易になる利点を有している。

従って、本発明により、高速で動作する記憶装置を構成することができる。
また、記憶装置の高集積化（高密度化）や小型化を図ることができる。

本発明の一実施の形態として、記憶素子の概略構成図（断面図）を図１に示す。
この記憶素子１０は、高電気伝導度の基板１、例えばＰ型の高濃度の不純物がドープされた（Ｐ^＋＋の）シリコン基板１上に下部電極２が形成され、この下部電極２上に、比較的高い抵抗値を有する記憶用薄膜（記憶層）３が形成され、この記憶用薄膜３上にＣｕ，Ａｇ，Ｚｎ、及びＴｅ，Ｓ，Ｓｅのうちのいずれかの元素が含有された、イオン源層４が形成され、このイオン源層４上に上部電極６が形成されて構成されている。
また、下部電極２は、周囲を絶縁層５で埋められており、他の各層３，４，６よりも狭い平面パターンに形成されている。

下部電極２には、半導体プロセスに用いられる配線材料、例えばＴｉＷ，Ｔｉ，Ｗ，Ｃｕ，Ａｌ，Ｍｏ，Ｔａ，ＷＮ，ＴａＮ，シリサイド等を用いることができる。
この下部電極２に、例えばＷ膜を用いた場合には、膜厚を例えば１０ｎｍ〜１００ｎｍの範囲にすればよい。

また、イオン源層４には、Ｃｕ，Ａｇ，Ｚｎの少なくともいずれか、さらに、Ｔｅ，Ｓｅ，Ｓのカルコゲナイド元素の少なくともいずれかを含有する、ＣｕＴｅ、ＧｅＳｂＴｅ，ＣｕＧｅＴｅ，ＡｇＧｅＴｅ、ＡｇＴｅ、ＺｎＴe、ＺｎＧｅＴｅ，ＣｕＳ、ＣｕＧｅＳ、ＣｕＳｅ，ＣｕＧｅＳｅ等に、さらに、ボロン、或いは希土類元素及びシリコンが、含有された膜を用いてイオン源層４を構成することができる。

特に、抵抗値が変化する部分を、比較的高い抵抗値を有する記憶用薄膜（記憶層）３に限定し、この高抵抗の記憶用薄膜３に比して、充分抵抗が低い材料（例えば、記憶用薄膜３のオン時の抵抗値よりも低い）という観点から、イオン源層４のカルコゲナイド元素としてはＴｅを用いることが望ましく、それらに、陽イオンとして容易に移動しやすい、Ｃｕ，Ａｇ，Ｚｎを含んだ、ＣｕＴｅ，ＡｇＴｅ，ＺｎＴｅを主成分とする材料によりイオン源層４を形成することが望ましい。
さらに、イオン源層４の陽イオンとなる元素としてＣｕを用いて、ＣｕＴｅを含む構成とすると、イオン源層４の抵抗を低くしてイオン源層４の抵抗変化を記憶用薄膜（記憶層）３の抵抗変化と比較して充分に小さくすることができ、メモリ動作の安定性を向上することができるため、より好ましい。
このイオン源層４に、例えば、ＣｕＧｅＴｅ膜を用いた場合には、膜厚を例えば５ｎｍ〜５０ｎｍにすればよい。

絶縁層５には、例えばハードキュア処理されたフォトレジスト、半導体装置に一般的に用いられるＳｉＯ_２やＳｉ_３Ｎ_４、その他の材料、例えばＳｉＯＮ，ＳｉＯＦ，Ａｌ_２Ｏ_３，Ｔａ_２Ｏ_５，ＨｆＯ_２，ＺｒＯ_２等の無機材料、フッ素系有機材料、芳香族系有機材料等を用いることができる。
上部電極６には、下部電極２と同様、通常の半導体配線材料が用いられる。

本実施の形態の記憶素子１０においては、特に、記憶用薄膜（記憶層）３を、タンタル又はシリコンと希土類元素とを含有する酸化物から成る構成とする。
即ち、タンタル（Ｔａ）と希土類元素とを含有する酸化物を用いて、又は、シリコン（Ｓｉ）と希土類元素とを含有する酸化物を用いて、記憶用薄膜３を構成する。

これにより、パルス幅の短い電圧パルスによっても、記憶用薄膜（記憶層）３に書き込みや消去を行うことが可能になる。また、記憶用薄膜（記憶層）３の抵抗状態を高温環境下でも安定して維持することができるため、記憶素子１０が良好なデータ保持特性を有する。
さらに、この酸化物は、融点が高いことから、温度上昇に対する記憶用薄膜（記憶層）３の微細構造の安定化を図ることができる。
これにより、記憶用薄膜（記憶層）３の耐熱性を向上することができるため、記憶素子１０の高温プロセス下での製造歩留まりを向上させることができる。
また、記録（書き込み、消去）等の記憶素子１０の動作時の局所的な温度上昇に対する安定性を改善して、例えば繰返し書き換え可能回数を増やすことができる。

また、上述の酸化物から成る記憶用薄膜（記憶層）３は、膜厚を薄くしても充分な絶縁耐圧を有する。
これにより、高抵抗状態を容易に実現することができ、かつピンホール等の欠陥を少なくすることができるため、情報の記録を安定して行うことができる。

記憶用薄膜（記憶層）３の酸化物に含有させる希土類元素は、任意の希土類元素（Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｙｂ，Ｙ）を１種類以上用いることができる。

また、記憶用薄膜（記憶層）３の酸化物における、タンタル又はシリコンと、希土類元素との組成比は、（希土類元素とタンタル又はシリコンの合計を１００原子％としたとき、）希土類元素を５０原子％以下（タンタル又はシリコンを５０原子％以上）とすることが好ましい。
このように、タンタル又はシリコンを５０原子％以上とすると、よりパルス幅の短い電圧パルスによっても、記憶用薄膜（記憶層）３に書き込みや消去を行うことが可能になる。

記憶用薄膜（記憶層）３の膜厚は、使用する酸化物材料にもよるが、好ましくは１ｎｍ〜１０ｎｍの範囲内とする。
記憶用薄膜（記憶層）３の膜厚が薄すぎると、下部電極２の表面粗さの影響により良好な状態で成膜することが困難になり、厚すぎるとイオンの移動距離が増えて動作速度が遅くなる。

なお、記憶用薄膜（記憶層）３が、上述した酸化物の他にも、少量の他の元素を含有していても構わない。

本実施の形態の記憶素子１０は、次のように動作させて、情報の記憶を行うことができる。

まず、Ｃｕ，Ａｇ，Ｚｎが含まれたイオン源層４に、例えば正電位（＋電位）を印加して、上部電極６側が正になるように、記憶素子１０に対して正電圧を印加する。これにより、イオン源層４からＣｕ，Ａｇ，Ｚｎがイオン化して、記憶用薄膜３内を拡散していき、下部電極２側で電子と結合して析出する、或いは、記憶用薄膜３内部に拡散した状態で留まる。
すると、記憶用薄膜３内部にＣｕ，Ａｇ，Ｚｎを多量に含む電流パスが形成される、もしくは、記憶用薄膜３内部にＣｕ，Ａｇ，Ｚｎによる欠陥が多数形成されることによって、記憶用薄膜３の抵抗値が低くなる。記憶用薄膜３以外の各層は、記憶用薄膜３の記録前の抵抗値に比べて、元々抵抗値が低いので、記憶用薄膜３の抵抗値を低くすることにより、記憶素子１０全体の抵抗値も低くすることができる。

その後、正電圧を除去して、記憶素子１０にかかる電圧をなくすと、抵抗値が低くなった状態で保持される。これにより、情報の記録（書き込み）を行うこと（記録過程）が可能になる。

一方、Ｃｕ，Ａｇ，Ｚｎが含まれたイオン源層４に、例えば負電位（−電位）を印加して、上部電極６側が負になるように、記憶素子１０に対して負電圧を印加する。これにより、記憶用薄膜３内に形成されていた電流パス或いは不純物準位を構成するＣｕ，Ａｇ，Ｚｎがイオン化して、記憶用薄膜３内を移動してイオン源層４側に戻る。
すると、記憶用薄膜３内からＣｕ，Ａｇ，Ｚｎによる電流パス、もしくは、欠陥が消滅して、記憶用薄膜３の抵抗値が高くなる。記憶用薄膜３以外の各層は元々抵抗値が低いので、記憶用薄膜３の抵抗値を高くすることにより、記憶素子１０全体の抵抗値も高くすることができる。
その後、負電圧を除去して、記憶素子１０にかかる電圧をなくすと、抵抗値が高くなった状態で保持される。これにより、記録された情報を消去すること（消去過程）が可能になる。

このような過程を繰返し行うことにより、記憶素子１０に情報の記録（書き込み）と記録された情報の消去を繰返し行うことができる。

また、特に、イオン源層４が、上述の金属元素（Ｃｕ，Ａｇ，Ｚｎ）に加えて、Ｔｅ，Ｓ，Ｓｅから選ばれる元素即ちカルコゲン元素を含むことにより、イオン源層４内の金属元素（Ｃｕ，Ａｇ，Ｚｎ）とカルコゲン元素（Ｔｅ，Ｓ，Ｓｅ）とが結合し、金属カルコゲナイド層を形成する。この金属カルコゲナイド層は、主に非晶質構造を有しており、例えば、金属カルコゲナイド層から成るイオン源層４に接する上部電極６側に正電位を印加すると、金属カルコゲナイド層に含まれる金属元素（Ｃｕ，Ａｇ，Ｚｎ）がイオン化して、高抵抗を呈する記憶用薄膜３中に拡散し、下部電極２側の一部で電子と結合して析出することにより、或いは、記憶用薄膜３中に留まり絶縁膜の不純物準位を形成することによって、記憶用薄膜３の抵抗が低くなり、これにより情報の記録を行うことが可能になる。
この状態から、金属カルコゲナイド層から成るイオン源層４に接する上部電極６側に負電位を印加すると、下部電極２側に析出していた金属元素（Ｃｕ，Ａｇ，Ｚｎ）が再びイオン化して、金属カルコゲナイド層に戻ることによることによって、記憶用薄膜３の抵抗が元の高い状態に戻り、記憶素子１０の抵抗も高くなるので、これにより記録した情報の消去を行うことが可能になる。

そして、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。

なお、記憶用薄膜３は、記録前の初期状態は高抵抗であるのが一般的であるが、プロセス工程でのプラズマ処理、アニール処理等によって、初期に記録状態である低抵抗を呈していても構わない。
記録後の抵抗値は、記憶素子１０のセルサイズ及び記憶用薄膜３の材料組成よりも、記録時に印加される電圧パルス或いは電流パルスの幅や電流量等の記録条件に依存し、初期抵抗値が１００ｋΩ以上の場合には、およそ５０Ω〜５０ｋΩの範囲となる。
記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比が、およそ２倍以上であれば充分であるので、記録前の抵抗値が１００Ωで、記録後の抵抗値が５０Ω、或いは、記録前の抵抗値が１００ｋΩ、記録後の抵抗値が５０ｋΩといった状況であれば充分であり、記憶用薄膜３の初期の抵抗値はそのような条件を満たすように設定される。記憶用薄膜３の抵抗値は、例えば、酸素濃度、膜厚、面積、さらには、不純物材料の添加によって調整することが可能である。

ここで、本実施の形態の記憶素子１０におけるＩ−Ｖ特性（電流−電圧特性）の代表例を図２に示す。図２では、２つの記憶素子１０のＩ−Ｖ特性を、それぞれ実線と破線とで示している。

上述の実施の形態の記憶素子１０の構成によれば、下部電極２と上部電極６との間に、記憶用薄膜３と、イオン源層４とが挟まれた構成とすることにより、例えば、イオン源層４側に正電圧（＋電位）を印加して、上部電極６側が正になるようにした場合に、記憶用薄膜３内に、Ｃｕ，Ａｇ，Ｚｎを多量に含む電流パスが形成されて、或いは記憶用薄膜３内に、Ｃｕ，Ａｇ，Ｚｎによる欠陥が多数形成されることによって、記憶用薄膜３の抵抗値が低くなり、記憶素子１０全体の抵抗値が低くなる。そして、正電圧の印加を停止して、記憶素子１０に電圧が印加されないようにすることで、抵抗値が低くなった状態が保持され、情報を記録することが可能になる。

また、上述した記録後の状態の記憶素子１０に対して、例えば、イオン源層４に負電圧（−電位）を印加して、上部電極６側が負になるようにする。これにより、記憶用薄膜３内に形成されていた、Ｃｕ，Ａｇ，Ｚｎによる電流パス、或いは欠陥が消滅して、記憶用薄膜３の抵抗値が高くなり、記憶素子１０全体の抵抗値が高くなる。そして、負電圧の印加を停止して、記憶素子１０に電圧が印加されないようにすることで、抵抗値が高くなった状態が保持され、記録されていた情報を消去することが可能になる。

そして、記憶素子１０の抵抗値の変化、特に記憶用薄膜３の抵抗値の変化を利用して情報の記憶を行っているため、記憶素子１０を微細化していった場合にも、情報の記録や記録した情報の保存が容易になる。

また、本実施の形態の記憶素子１０によれば、記憶用薄膜（記憶層）３を、タンタル又はシリコンと希土類元素とを含有する酸化物から成る構成としたことにより、パルス幅の短い電圧パルスによっても、記憶層３に情報の記録（書き込み、消去）を行うことが可能になる。これにより、記憶素子１０に情報の記録を高速で行うことが可能になる。
そして、高温環境下等でも安定して抵抗状態を維持することができ、良好なデータ保持特性を有する。
さらに、上述の酸化物を用いることにより、記憶層３の耐熱性を向上することができるため、記憶素子１０の高温プロセス下での製造歩留まりを向上させることができると共に、記録（書き込み、消去）等の記憶素子１０の動作時の局所的な温度上昇に対する安定性を改善して、例えば繰返し書き換え可能回数を増やすことができる。
さらにまた、上述の酸化物から成る記憶用薄膜（記憶層）３は、膜厚を薄くしても充分な絶縁耐圧を有するため、高抵抗状態を容易に実現することができ、かつピンホール等の欠陥を少なくすることができるため、情報の記録を安定して行うことができる。

また、本実施の形態の記憶素子１０によれば、下部電極２、記憶用薄膜３、イオン源層４、上部電極６を、いずれもスパッタリングが可能な材料で構成することが可能である。例えば、各層の材料に適応した組成からなるターゲットを用いて、スパッタリングを行えばよい。
また、同一のスパッタリング装置内で、ターゲットを交換することにより、連続して成膜することも可能である。

なお、上述した実施の形態の記憶素子１０において、記憶用薄膜３の酸化物薄膜は、酸化物のスパッタリングターゲットを用いる方法や、金属ターゲットを用いて、スパッタリング中に導入ガスとしてアルゴン等の不活性ガスと共に酸素を導入する方法、いわゆる反応性スパッタリング等の方法を用いることにより形成することが可能である。
さらに、スパッタリングの他、ＣＶＤ法、或いは蒸着法等の方法によっても酸化物薄膜を形成することが可能である他、成膜時には金属状態であって、その後に、熱酸化或いは薬品処理等の手法によって酸化物薄膜を形成することも可能である。

図１の記憶素子１０は、例えば次のようにして製造することができる。
まず、電気伝導度の高い基板１、例えば高濃度のＰ型の不純物がドープされたシリコン基板１上に、絶縁層（例えば、Ａｌ_２Ｏ_３やＴａ_２Ｏ_５等）５を一様にスパッタリングにより堆積する。
その後、フォトリソグラフィ技術を用いて、フォトレジストによる下部電極形成用パターンのマスク（パターン部はレジストなし）を形成する。
その後に、マスクを用いて、ＲＩＥ（反応性イオンエッチング）により、絶縁層５の一部を除去し、下部電極２へのコンタクト部を形成する。
次に、下部電極２を形成する電極材料（例えば、Ｗ等）を、スパッタリングにより一様に堆積させる。
その後、ＣＭＰ（化学的機械的研磨）法やエッチバック法等により、表面を平坦化して、下部電極２の材料が、絶縁層５内のみに残留するようにする。これにより、下部電極２が所定のパターンで形成される。
次に、記憶用薄膜３、例えばシリコンとガドリニウムの酸化物層を形成し、その後にイオン源層４、例えばＣｕＴｅＧｅ膜を形成する。
続いて、例えばマグネトロンスパッタリング装置によって、上部電極６として、例えばＷ膜を成膜する。
その後、記憶用薄膜３・イオン源層４・上部電極６をパターニングする。このパターニングは、プラズマエッチングや、イオンミリング、ＲＩＥ（反応性イオンエッチング）等のエッチング方法を用いて行うことができる。
このようにして、図１に示した記憶素子１０を製造することができる。

記憶用薄膜３の酸化物層は、希土類元素酸化物と、タンタル酸化物又はシリコン酸化とを混合させることにより、形成することができる。
また、希土類元素金属と、タンタル又はシリコンの金属とを混合させて形成し、その後にプラズマ酸化法等を用いて酸化させることによって、形成することも可能である。

例えば、複数材料を同時に成膜することができる成膜装置を用いて酸化物層を形成する場合には、成膜装置への原料供給量を変更することにより、記憶用薄膜３の酸化物層の組成を変更することが可能である。
また、それぞれの材料が層を成さない程度の成膜時間を設定し、交互に繰り返して積層形成する場合には、それぞれの材料の成膜レートを調整することにより、記憶用薄膜３の酸化物層の組成を変更することができる。

上述した実施の形態の記憶素子１０を用いて、記憶素子１０を多数、例えば列状やマトリクス状に配置することにより、記憶装置（メモリ）を構成することができる。
各記憶素子１０に対して、その下部電極２側に接続された配線と、その上部電極６側に接続された配線とを設け、例えばこれらの配線の交差点付近に各記憶素子１０が配置されるようにすればよい。

具体的には、例えば下部電極２を行方向のメモリセルに共通して形成し、上部電極６に接続された配線を列方向のメモリセルに共通して形成し、電位を印加して電流を流す下部電極２と配線とを選択することにより、記録を行うべきメモリセルを選択して、このメモリセルの記憶素子１０に電流を流して、情報の記録や記録した情報の消去を行うことができる。

そして、上述した実施の形態の記憶素子１０は、容易にかつ安定して情報の記録及び情報の読み出しを行うことができ、特に、高温環境下及び長期のデータ保持安定性に優れた特性を有する。
また、上述した実施の形態の記憶素子１０は、微細化していった場合においても、情報の記録や記録した情報の保持が容易になる。
従って、上述した実施の形態の記憶素子１０を用いて記憶装置を構成することにより、記憶装置の集積化（高密度化）や小型化を図ることができる。

なお、上述の実施の形態の記憶素子１０では、イオン源層４と上部電極６とがそれぞれ異なる材料により別々に形成されているが、本発明では、電極にイオン源となる元素（Ｃｕ，Ａｇ，Ｚｎ）を含有させて、電極層とイオン源層を兼用させても構わない。

また、上述の実施の形態の記憶素子１０では、記憶用薄膜３の上にイオン源層４を積層しているが、これらの積層順序を逆にして、イオン源層の上に記憶用薄膜を積層させても構わない。

（実施例）
次に、記憶素子を実際に作製して、特性を調べた。

＜実験１＞
シリコンウエハ１上に、下部電極２としてＷ膜を２００ｎｍの膜厚で堆積し、その上に記憶用薄膜３としてシリコンとガドリニウムの酸化物層を形成し、イオン源層４としてＣｕ_５０Ｔｅ_３５Ｇｅ_１５膜を２０ｎｍの膜厚で形成し、上部電極６としてＷ膜を２００ｎｍの膜厚で形成した。
なお、絶縁層５は酸化珪素膜を形成し、下部電極形成用パターンのサイズは、およそ０．３μｍφとした。
また、記憶用薄膜３の酸化物層は、シリコン金属とガドリニウム金属の金属混合層を膜厚０．８ｎｍで形成した後、プラズマ酸化法で酸化させることにより形成した。
このようにして、図１に示した構造の記憶素子１０を作製して、記憶素子１０の試料とした。

そして、上述の製造方法により、記憶用薄膜３の酸化物層のシリコンとガドリニウムの組成比を変えて、それぞれの記憶素子１０の試料を作製した。
具体的には、シリコンとガドリニウムの合計（１００原子％）に対するシリコンの組成比が、２５原子％、５０原子％、６２．５原子％、７５原子％、８７．５原子％、９５原子％となるように、酸化物層を形成した。

また、比較対照として、記憶用薄膜３をガドリニウム酸化物層とした記憶素子の試料（シリコンの組成比０原子％）と、記憶用薄膜３をシリコン酸化物層とした記憶素子の試料（シリコンの組成比１００原子％）とを作製した。

（書き込み特性）
これらの記憶素子の各試料に対して、パルス電圧による書き込み動作及び消去動作を行った。
また、パルス幅を変化させてパルス電圧による書き込みを行い、書き込みが可能である最短のパルス幅を調べた。
結果を図３に示す。

図３より、シリコンの組成比の変化に従い、書き込み特性が変化していることがわかる。
そして、ＧｄＳｉのＳｉ組成比が０〜５０原子％の範囲では、シリコンが０原子％（Ｇｄが１００原子％）の特性値とシリコンが１００原子％の特性値とを結んだ特性線に沿って、特性線の少し上方（短時間側）で変化している。
ＧｄＳｉのＳｉ組成比が５０原子％以上になると、特性線から離れて、シリコン酸化物単体及びガドリニウム酸化物単体の双方の特性を大幅に上回る書き込み特性が得られる領域が存在することがわかる。従って、特に、シリコンの組成比を５０原子％以上、即ちガドリニウムの組成比を５０原子％以下とすると、書き込み特性を大幅に向上することが可能になる。

（データ保持特性）
次に、記憶素子の各試料に対して、データ保持特性を確認した。
上述の各組成の記憶用薄膜３を形成した記憶素子において、同じパルス幅のパルス電圧で書き込みした（低抵抗状態の）記憶素子と、書き込み後に消去した（高抵抗状態の）記憶素子とを、それぞれ２０素子ずつ準備し、その状態で、２００℃・１時間の熱処理を施した。なお、書き込み及び消去のパルス電圧のパルス幅は、各組成においてそれぞれ適切なパルス幅に選定した。
そして、熱処理前後における記憶素子の抵抗値の状態を比較して、低抵抗状態或いは高抵抗状態が保持できている割合を調べた。
さらに、熱処理後における、書き込み保持割合（０〜１）と消去保持割合（０〜１）との積（０〜１）を、データ保持特性の指標として、記憶用薄膜３の酸化物層の組成を変えた記憶素子１０について、それぞれ指標を求めた。例えば、書き込み保持割合が０．７であり、消去保持割合が０．８である場合には、指標は０．５６となる。
結果として、データ保持特性の指標を百分率（％）に換算して、図４に示す。

図４より、ＧｄＳｉのＳｉ組成比が２５原子％〜９５原子％のいずれの試料も、シリコンが０原子％（Ｇｄが１００原子％）の特性値とシリコンが１００原子％の特性値とを結んだ特性線を上回っていることがわかる。
特に、Ｓｉ組成比を５０原子％以上とすると、特性線を大きく上回ることがわかる。従って、特に、シリコンの組成比を５０原子％以上、即ちガドリニウムの組成比を５０原子％以下とすると、データ保持特性を大幅に向上することが可能になる。

以上の結果から、希土類元素とシリコンとを共に含有させた酸化物により記憶用薄膜３を形成することにより、動作速度及び保持特性において、希土類元素酸化物単体又はシリコン酸化物単体を記憶用薄膜３に用いた場合の、それぞれの不充分な特性を補うことができ、また、それ以上の特性が得られることがわかる。

＜実験２＞
記憶用薄膜３としてタンタルとガドリニウムの酸化物層を形成した他は、実験１と同様の製造方法により、図１に示した構造の記憶素子１０を作製して、記憶素子１０の試料とした。記憶用薄膜３の酸化物層は、タンタル金属とガドリニウム金属の金属混合層を膜厚０．８ｎｍで形成した後、プラズマ酸化法で酸化させることにより形成した。

そして、上述の製造方法により、記憶用薄膜３の酸化物層のタンタルとガドリニウムの組成比を変えて、それぞれの記憶素子１０の試料を作製した。
具体的には、タンタルとガドリニウムの合計（１００原子％）に対するタンタルの組成比が、２５原子％、５０原子％、７５原子％となるように、酸化物層を形成した。

また、比較対照として、記憶用薄膜３をガドリニウム酸化物層とした記憶素子の試料（タンタルの組成比０原子％）と、記憶用薄膜３をタンタル酸化物層とした記憶素子の試料（タンタルの組成比１００原子％）とを作製した。

（書き込み特性）
これらの記憶素子の各試料に対して、パルス電圧による書き込み動作及び消去動作を行った。
また、パルス幅を変化させてパルス電圧による書き込みを行い、書き込みが可能である最短のパルス幅を調べた。
結果を図５に示す。

図５より、タンタルの組成比の変化に従い、書き込み特性が変化していることがわかる。
そして、ＧｄＴａのＴａ組成比が０〜５０原子％の範囲では、タンタルが０原子％（Ｇｄが１００原子％）の特性値とタンタルが１００原子％の特性値とを結んだ特性線に沿って変化している。
ＧｄＴａのＴａ組成比が５０原子％以上になると、特性線から離れて、タンタル酸化物単体及びガドリニウム酸化物単体の双方の特性を大幅に上回る書き込み特性が得られる領域が存在することがわかる。従って、特に、タンタルの組成比を５０原子％以上、即ちガドリニウムの組成比を５０原子％以下とすると、書き込み特性を大幅に向上することが可能になる。

（データ保持特性）
次に、記憶素子の各試料に対して、実験１と同様の方法により、データ保持特性の指標を求めた。
結果として、データ保持特性の指標を百分率（％）に換算して、図６に示す。

図６より、ＧｄＴａのＴａ組成比が２５原子％〜７５原子％のいずれの試料も、タンタルが０原子％（Ｇｄが１００原子％）の特性値とタンタルが１００原子％の特性値とを結んだ特性線に沿っており、タンタル酸化物単体とガドリニウム酸化物単体との双方の特性をやや上回る特性が得られることがわかる。

以上の結果から、シリコンを用いた場合ほど顕著ではないものの、希土類元素とタンタルとを共に含有させた酸化物により記憶用薄膜３を形成することにより、動作速度及び保持特性において、希土類元素酸化物単体又はタンタル酸化物単体を記憶用薄膜３に用いた場合の、それぞれの不充分な特性を補うことができることがわかる。

上述の各実験で作製した試料は、シリコン或いはタンタルのいずれか一方を使用して記憶層を構成しているが、本発明では、シリコンとタンタルとを共に使用して記憶層を構成してもよく、その場合も上述したと同様に特性を補うことができる。

本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。

本発明の一実施の形態の記憶素子の概略構成図（断面図）である。 図１の記憶素子のＩ−Ｖ特性の代表例である。 ＧｄＳｉ酸化物を用いた場合の、ＧｄＳｉのＳｉ組成比と書き込みが可能な最小のパルス幅との関係を示す図である。 ＧｄＳｉ酸化物を用いた場合の、ＧｄＳｉのＳｉ組成比と熱処理後のデータ保持の指標との関係を示す図である。 ＧｄＴａ酸化物を用いた場合の、ＧｄＴａのＴａ組成比と書き込みが可能な最小のパルス幅との関係を示す図である。 ＧｄＴａ酸化物を用いた場合の、ＧｄＴａのＴａ組成比と熱処理後のデータ保持の指標との関係を示す図である。

符号の説明

１ 基板、２ 下部電極、３ 記憶用薄膜（記憶層）、４ イオン源層、５ 絶縁層、６ 上部電極、１０ 記憶素子

Claims (4)

1. 第１の電極と第２の電極との間に、記憶層が配置され、
   前記記憶層に接して、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの元素が含まれたイオン源層が設けられ、
   前記記憶層が、タンタル及びガドリニウムを含有する酸化物から成る
   記憶素子。
2. 前記酸化物に含まれる、タンタル及びガドリニウムのうち、ガドリニウムの比率が５０原子％以下である請求項１に記載の記憶素子。
3. 前記イオン源層がＣｕＴｅを含んで成る請求項１又は請求項２に記載の記憶素子。
4. 請求項１〜請求項３のいずれか１項に記載の記憶素子と、
   前記第１の電極側に接続された配線と、
   前記第２の電極側に接続された配線とを有し、
   前記記憶素子が多数配置されて成る
   記憶装置。

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