JP4548211B2 - 記憶素子の製造方法、記憶装置の製造方法 - Google Patents
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Description
本発明は、情報を記録することができる記憶素子の製造方法、及び記憶素子を用いた記憶装置の製造方法に係わる。
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭが広く使用されている。
しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩや信号処理と比較して製造プロセスが複雑であるため、製造コストが高くなっている。
また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
そこで、電源を切っても情報が消えない不揮発性のメモリとして、例えば、フラッシュメモリ、ＦｅＲＡＭ（強誘電体メモリ）やＭＲＡＭ（磁気記憶素子）等が提案されている。
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。
また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
従って、上述した各種の不揮発性のメモリについて、広く研究や商品開発が行われている。
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。
また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
従って、上述した各種の不揮発性のメモリについて、広く研究や商品開発が行われている。
しかしながら、上述した各種の不揮発性のメモリは、それぞれ一長一短がある。
フラッシュメモリは、集積度が高いが、動作速度の点で不利である。
ＦｅＲＡＭは、高集積度化のための微細加工に限界あり、また作製プロセスにおいて問題がある。
ＭＲＡＭは、消費電力の問題がある。
フラッシュメモリは、集積度が高いが、動作速度の点で不利である。
ＦｅＲＡＭは、高集積度化のための微細加工に限界あり、また作製プロセスにおいて問題がある。
ＭＲＡＭは、消費電力の問題がある。
そこで、特にメモリ素子の微細加工の限界に対して有利な、新しいタイプの記憶素子が提案されている。
この記憶素子は、２つの電極の間に、ある金属を含むイオン導電体を挟んだ構造である。そして、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることによって、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散することによって、イオン導電体の抵抗値或いはキャパシタンス等の電気特性が変化する。
この特性を利用してメモリデバイスを構成することが可能である（例えば特許文献１、非特許文献１参照）。
この記憶素子は、２つの電極の間に、ある金属を含むイオン導電体を挟んだ構造である。そして、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることによって、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散することによって、イオン導電体の抵抗値或いはキャパシタンス等の電気特性が変化する。
この特性を利用してメモリデバイスを構成することが可能である（例えば特許文献１、非特許文献１参照）。
具体的には、イオン導電体はカルコゲナイドと金属との固溶体よりなり、さらに具体的には、ＡｓＳ，ＧｅＳ，ＧｅＳｅにＡｇ，Ｃｕ，Ｚｎが固溶された材料からなり、２つの電極のいずれか一方の電極には、Ａｇ，Ｃｕ，Ｚｎを含んでいる（上記特許文献１参照）。
上述した記憶素子の構成では、記憶素子の抵抗値が遷移する際の閾値電圧及び閾値電圧のばらつきや、記憶素子の初期抵抗値や遷移した後の高抵抗状態の抵抗値等の抵抗値及びそのばらつきが、メモリ動作特性に対して大きな影響を持っている。
そして、上述した記憶素子の構成において、例えば、大規模なセルアレイをもつ大容量のメモリを作製する際には、誤記録を防ぐために、高抵抗状態から低抵抗状態へと遷移するいわゆる「書き込み」動作の閾値を、もしくは逆に低抵抗状態から高抵抗状態へと遷移するいわゆる「消去」動作の閾値を、一定範囲内に抑える必要がある。一定範囲内から外れると書き込み及び消去エラーを引き起こす。
これらの閾値が、同一の記憶素子でも書き込み・消去の繰り返しによってばらついたり、繰り返すごとに閾値電圧が変化したりする場合や、書き込みの閾値電圧が記憶素子毎に（即ちメモリのメモリセル毎）に異なる等、閾値にばらつきが存在していると、安定なメモリ動作が困難となる。
また、閾値電圧が高すぎる場合には、高速な動作が難しくなったり、メモリセルを選択する選択用のＭＯＳトランジスタの電圧駆動範囲を超えてしまって、動作不能になったりする、等の問題点が存在する。
これらの閾値が、同一の記憶素子でも書き込み・消去の繰り返しによってばらついたり、繰り返すごとに閾値電圧が変化したりする場合や、書き込みの閾値電圧が記憶素子毎に（即ちメモリのメモリセル毎）に異なる等、閾値にばらつきが存在していると、安定なメモリ動作が困難となる。
また、閾値電圧が高すぎる場合には、高速な動作が難しくなったり、メモリセルを選択する選択用のＭＯＳトランジスタの電圧駆動範囲を超えてしまって、動作不能になったりする、等の問題点が存在する。
上述した問題の解決のために、本発明においては、情報の記録及び読み出し及び書き込みにおける閾値電圧等の特性のばらつきを抑制して、適正な特性の記憶素子及び記憶装置を製造することを可能にする記憶素子の製造方法及び記憶装置の製造方法を提供するものである。
本発明の記憶素子の製造方法は、第１の電極及び第２の電極の間に、記憶用薄膜が挟まれて構成され、この記憶用薄膜がＧｄ酸化物層を有して成り、この記憶用薄膜内もしくは記憶用薄膜と接している層に、Ａｇ，Ｃｕ，Ｚｎから選ばれる、いずれかの元素が含まれている記憶素子を製造する際に、Ｇｄ酸化物層を、Ｇｄターゲットを用いた、反応性スパッタ法により形成するものである。
また本発明の記憶装置の製造方法は、上記記憶素子と、第１の電極側に接続された配線と、第２の電極側に接続された配線とを有し、記憶素子が多数配置されて成る記憶装置を製造する際に、上記本発明の記憶素子の製造方法により記憶素子を作製するものである。
また本発明の記憶装置の製造方法は、上記記憶素子と、第１の電極側に接続された配線と、第２の電極側に接続された配線とを有し、記憶素子が多数配置されて成る記憶装置を製造する際に、上記本発明の記憶素子の製造方法により記憶素子を作製するものである。
本発明の製造方法に係る記憶素子では、第１の電極及び第２の電極の間に、記憶用薄膜が挟まれて構成され、この記憶用薄膜がＧｄ酸化物層を有して成り、この記憶用薄膜内もしくは記憶用薄膜と接している層に、Ａｇ，Ｃｕ，Ｚｎから選ばれる、いずれかの元素が含まれている構成であることにより、記憶用薄膜の抵抗状態が変化することを利用して、情報を記録することが可能になる。
具体的には、例えば、一方の電極側に正電位を印加して記憶素子に電圧をかけると、Ａｇ，Ｃｕ，Ｚｎがイオン化して記憶用薄膜内に拡散し、他方の電極側の部分で電子と結合して析出することにより、或いは、記憶用薄膜中に留まり絶縁膜の不純物準位を形成することによって、記憶用薄膜の抵抗値が低くなり、これにより情報の書き込みを行うことが可能になる。
また、この状態から、一方の電極側に負電位を印加して記憶素子に負電圧をかけると、他方の電極側に析出していたＡｇ，Ｃｕ，Ｚｎが再びイオン化して、元の状態に戻ることによって記憶用薄膜の抵抗値が元の高い状態に戻り、記憶素子の抵抗値も高くなるので、これにより記録した情報の消去を行うことが可能になる。
また、この状態から、一方の電極側に負電位を印加して記憶素子に負電圧をかけると、他方の電極側に析出していたＡｇ，Ｃｕ，Ｚｎが再びイオン化して、元の状態に戻ることによって記憶用薄膜の抵抗値が元の高い状態に戻り、記憶素子の抵抗値も高くなるので、これにより記録した情報の消去を行うことが可能になる。
そして、記憶用薄膜がＧｄ酸化物層を有して成ることにより、高抵抗状態の抵抗値を比較的高くすることができる。また、Ｇｄが熱的に安定であるため、非常に僅かな電流で、情報の記録を安定に行うことができる。
上述の本発明の記憶素子の製造方法によれば、Ｇｄ酸化物層を、Ｇｄターゲットを用いた、反応性スパッタ法により形成することによって、Ｇｄ酸化物層を、酸化状態をほぼ均一にして形成することができる。
これにより、記憶用薄膜のＧｄ酸化物層の不均一性を低減することができる。
そして、本発明に係る記憶素子において、印加電圧によって励起されるイオン化挙動やイオンの動作によって、抵抗値が変化する際の閾値電圧は、Ｇｄ酸化物層の厚さやその形成条件に大きく依存することから、記憶用薄膜のＧｄ酸化物層の不均一性を低減することにより、記憶素子の書き込み及び消去における閾値電圧のばらつきを抑制することが可能になる。
これにより、書き込み及び消去の動作の繰り返し特性に優れた記憶素子を製造することができる。
これにより、記憶用薄膜のＧｄ酸化物層の不均一性を低減することができる。
そして、本発明に係る記憶素子において、印加電圧によって励起されるイオン化挙動やイオンの動作によって、抵抗値が変化する際の閾値電圧は、Ｇｄ酸化物層の厚さやその形成条件に大きく依存することから、記憶用薄膜のＧｄ酸化物層の不均一性を低減することにより、記憶素子の書き込み及び消去における閾値電圧のばらつきを抑制することが可能になる。
これにより、書き込み及び消去の動作の繰り返し特性に優れた記憶素子を製造することができる。
また、記憶素子からなるメモリセルを多数有する記憶装置において、各メモリセルの記憶素子におけるＧｄ酸化物層の不均一性を低減させることにより、記録及び消去の閾値電圧のばらつきを抑制することが可能になる。
上述の本発明によれば、記憶用薄膜のＧｄ酸化物層の不均一性を低減することにより、記憶素子への書き込み及び消去における閾値電圧のばらつきを抑制することが可能になることから、適正な特性の記憶素子及び記憶装置を安定して歩留まり良く製造することができる。
そして、閾値電圧のばらつきを抑制することが可能になることにより、情報の書き込み及び消去におけるエラーの発生を低減することが可能になるため、安定したメモリ動作が可能な記憶装置を実現することが可能になる。
また、書き込み及び消去の動作の繰り返し特性に優れた記憶素子を製造することができることから、情報保持の耐久性に優れ、高い信頼性を有する記憶装置を実現することができる。
そして、閾値電圧のばらつきを抑制することが可能になることにより、情報の書き込み及び消去におけるエラーの発生を低減することが可能になるため、安定したメモリ動作が可能な記憶装置を実現することが可能になる。
また、書き込み及び消去の動作の繰り返し特性に優れた記憶素子を製造することができることから、情報保持の耐久性に優れ、高い信頼性を有する記憶装置を実現することができる。
さらに、本発明に係る記憶素子は、通常のＭＯＳ論理回路の製造プロセスに用いられる材料や製造方法により、製造することが可能である。
従って、本発明により、適正な特性の記憶素子及び記憶装置を安いコストで製造することができ、安価な記憶装置を提供することが可能になる。
従って、本発明により、適正な特性の記憶素子及び記憶装置を安いコストで製造することができ、安価な記憶装置を提供することが可能になる。
本発明の製造方法に係る記憶素子の一形態の概略構成図（断面図）を図１に示す。
この記憶素子１０は、例えば、ＣＭＯＳ回路が形成されたシリコン基板（図２参照）上に、ＣＭＯＳ回路部分との接続部である下部電極１が形成されていて、この下部電極１上に記憶用薄膜２が形成され、この記憶用薄膜２上にＡｇ，Ｃｕ，Ｚｎを含む層３が形成され、その上に上部電極４が形成されて構成されている。
この記憶素子１０は、例えば、ＣＭＯＳ回路が形成されたシリコン基板（図２参照）上に、ＣＭＯＳ回路部分との接続部である下部電極１が形成されていて、この下部電極１上に記憶用薄膜２が形成され、この記憶用薄膜２上にＡｇ，Ｃｕ，Ｚｎを含む層３が形成され、その上に上部電極４が形成されて構成されている。
下部電極１には、半導体プロセスに用いられる配線材料、例えばＴｉＷ，Ｔｉ，Ｗ，Ｃｕ，Ａｌ，Ｍｏ，Ｔａ、シリサイド等を用いることができる。
また、Ｃｕ等の電界でイオン伝導が乗じる可能性のある電極材料を用いる場合には、Ｃｕ電極上にＷ，ＷＮ，ＴｉＮ，ＴａＮ等のイオン伝導や熱拡散しにくい材料で被覆して用いてもよい。
また、Ｃｕ等の電界でイオン伝導が乗じる可能性のある電極材料を用いる場合には、Ｃｕ電極上にＷ，ＷＮ，ＴｉＮ，ＴａＮ等のイオン伝導や熱拡散しにくい材料で被覆して用いてもよい。
記憶用薄膜２には、希土類元素のうち、Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｙｂ，Ｙから選ばれる、１種類、もしくは、複数種類の希土類元素の酸化物からなる薄膜（以下希土類酸化物薄膜と示す）を用いる。
この希土類酸化物薄膜２は、通常絶縁材料であるため、例えば膜厚０．５ｎｍ〜３ｎｍと薄くして、電流を流すことができるようにする。
希土類酸化物薄膜２における酸素の組成は、通常は希土類元素（ＲＥ）に対してＲＥ２Ｏ３という組成を形成するが、ここでは、アモルファス膜であって、半導体領域の導電率以下の電気的性質を有していれば充分であるので、必ずしも、このような組成に限定されず、例えば、ＲＥＯｘ（０．５＜ｘ≦１．５）でも構わない。
この希土類酸化物薄膜２は、通常絶縁材料であるため、例えば膜厚０．５ｎｍ〜３ｎｍと薄くして、電流を流すことができるようにする。
希土類酸化物薄膜２における酸素の組成は、通常は希土類元素（ＲＥ）に対してＲＥ２Ｏ３という組成を形成するが、ここでは、アモルファス膜であって、半導体領域の導電率以下の電気的性質を有していれば充分であるので、必ずしも、このような組成に限定されず、例えば、ＲＥＯｘ（０．５＜ｘ≦１．５）でも構わない。
また、希土類酸化物薄膜２には、例えば、Ｇｅ，Ｓｉ，Ｔｅ，Ｓ，Ｓｅ，Ｓｂ，Ｔｉ，Ｗ，Ｃｕ，Ａｇ，Ｚｎ，Ｆｅ，Ｃｏ，Ｐ，Ｎ，Ｈ等の、希土類元素以外の元素が予め含有されていても構わない。
上述した材料から成る希土類酸化物薄膜２は、電圧パルス或いは電流パルスが印加されることにより、インピーダンスが変化する特性を有する。
また、希土類酸化物薄膜（記憶用薄膜）上の層３には、Ａｇ，Ｃｕ，Ｚｎの少なくともいずれか、即ち後述するイオン源となる金属元素を含んで構成する。以下、層３をイオン源層３と呼ぶこととする。
イオン源層３は、例えば、Ｔｅ，Ｓｅ，Ｓのカルコゲナイド元素を含有する、ＧｅＳｂＴｅ，ＧｅＴｅ，ＧｅＳｅ，ＧｅＳ，ＳｉＧｅＴｅ，ＳｉＧｅＳｂＴｅ等にＡｇ，Ｃｕ，Ｚｎを加えた組成の膜、Ａｇ膜、Ａｇ合金膜、Ｃｕ膜、Ｃｕ合金膜、Ｚｎ膜、Ｚｎ合金膜等を用いて構成することができる。
このイオン源層３に、例えば、ＧｅＴｅＣｕ膜を用いた場合には、膜厚を例えば５ｎｍ〜５０ｎｍにすればよい。また、上記の組成の他に、希土類酸化物薄膜２に用いる希土類元素を含む組成、例えばＣｕＧｅＴｅＧｄとしてもよい。
イオン源層３は、例えば、Ｔｅ，Ｓｅ，Ｓのカルコゲナイド元素を含有する、ＧｅＳｂＴｅ，ＧｅＴｅ，ＧｅＳｅ，ＧｅＳ，ＳｉＧｅＴｅ，ＳｉＧｅＳｂＴｅ等にＡｇ，Ｃｕ，Ｚｎを加えた組成の膜、Ａｇ膜、Ａｇ合金膜、Ｃｕ膜、Ｃｕ合金膜、Ｚｎ膜、Ｚｎ合金膜等を用いて構成することができる。
このイオン源層３に、例えば、ＧｅＴｅＣｕ膜を用いた場合には、膜厚を例えば５ｎｍ〜５０ｎｍにすればよい。また、上記の組成の他に、希土類酸化物薄膜２に用いる希土類元素を含む組成、例えばＣｕＧｅＴｅＧｄとしてもよい。
さらに、イオン層３を、図１に示すように、カルコゲナイド元素を含有する層３Ａと必要なイオン源元素（Ａｇ，Ｃｕ，Ｚｎ）を補填する層３Ｂとの積層構造にしてもよい。例えば、Ａｇ，Ｃｕ，Ｚｎを補填する層３Ｂを設ける場合には、この層３Ｂの膜厚を例えば２ｎｍ〜３０ｎｍにすればよい。
上部電極４には、下部電極１と同様に、通常の半導体配線材料が用いられる。
本形態の記憶素子１０は、次のように動作させて、情報の記憶を行うことができる。
まず、Ａｇ，Ｃｕ，Ｚｎが含まれたイオン源層３に、例えば正電位（＋電位）を印加して、下部電極１側が負になるように、記憶素子１０に対して正電圧を印加する。これにより、イオン源層３からＡｇ，Ｃｕ，Ｚｎがイオン化して、希土類酸化物薄膜２内を拡散していき、下部電極１側で電子と結合して析出する、或いは、希土類酸化物薄膜２内部に拡散した状態で留まる。
すると、希土類酸化物薄膜２内部にＡｇ，Ｃｕ，Ｚｎを多量に含む電流パスが形成される、もしくは、希土類酸化物薄膜２内部にＡｇ，Ｃｕ，Ｚｎによる欠陥が多数形成されることによって、希土類酸化物薄膜２の抵抗値が低くなる。希土類酸化物薄膜２以外の各層は、希土類酸化物薄膜２の記録前の抵抗値に比べて、元々抵抗値が低いので、希土類酸化物薄膜２の抵抗値を低くすることにより、記憶素子１０全体の抵抗値も低くすることができる。
すると、希土類酸化物薄膜２内部にＡｇ，Ｃｕ，Ｚｎを多量に含む電流パスが形成される、もしくは、希土類酸化物薄膜２内部にＡｇ，Ｃｕ，Ｚｎによる欠陥が多数形成されることによって、希土類酸化物薄膜２の抵抗値が低くなる。希土類酸化物薄膜２以外の各層は、希土類酸化物薄膜２の記録前の抵抗値に比べて、元々抵抗値が低いので、希土類酸化物薄膜２の抵抗値を低くすることにより、記憶素子１０全体の抵抗値も低くすることができる。
その後、正電圧を除去して、記憶素子１０にかかる電圧をなくすと、抵抗値が低くなった状態で保持される。これにより、情報を記録することが可能になる。一度だけ記録が可能な記憶装置、いわゆる、ＰＲＯＭに用いる場合には、前記の記録過程のみで記録は完結する。
一方、消去が可能な記憶装置、いわゆる、ＲＡＭ或いはＥＥＰＲＯＭ等への応用には消去過程が必要であるが、消去過程においては、Ａｇ，Ｃｕ，Ｚｎが含まれたイオン源層３に、例えば負電位（−電位）を印加して、下部電極１側が正になるように、記憶素子１０に対して負電圧を印加する。これにより、希土類酸化物薄膜２内に形成されていた電流パス或いは不純物準位を構成するＡｇ，Ｃｕ，Ｚｎがイオン化して、希土類酸化物薄膜２内を移動してイオン源層３側に戻る。
すると、希土類酸化物薄膜２内からＡｇ，Ｃｕ，Ｚｎによる電流パス、もしくは、欠陥が消滅して希土類酸化物薄膜２の抵抗値が高くなる。希土類酸化物薄膜２以外の各層は元々抵抗値が低いので、希土類酸化物薄膜２の抵抗値を高くすることにより、記憶素子１０全体の抵抗値も高くすることができる。
その後、負電圧を除去して、記憶素子１０にかかる電圧をなくすと、抵抗値が高くなった状態で保持される。これにより、記録された情報を消去することが可能になる。
すると、希土類酸化物薄膜２内からＡｇ，Ｃｕ，Ｚｎによる電流パス、もしくは、欠陥が消滅して希土類酸化物薄膜２の抵抗値が高くなる。希土類酸化物薄膜２以外の各層は元々抵抗値が低いので、希土類酸化物薄膜２の抵抗値を高くすることにより、記憶素子１０全体の抵抗値も高くすることができる。
その後、負電圧を除去して、記憶素子１０にかかる電圧をなくすと、抵抗値が高くなった状態で保持される。これにより、記録された情報を消去することが可能になる。
このような過程を繰り返すことにより、記憶素子１０に情報の記録（書き込み）と記録された情報の消去を繰り返し行うことができる。
そして、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。
なお、希土類酸化物薄膜２は、記録前の初期状態及び消去後の状態において、高い抵抗値を示す材料がよい。
記録後の抵抗値は、記憶素子１０のセルサイズ及び希土類酸化物薄膜２の材料組成よりも、記録時に印加される電圧パルス或いは電流パルスの幅や電流量等の記録条件に依存し、初期抵抗値が１００ｋΩ以上の場合には、およそ５０Ω〜５０ｋΩの範囲となる。
記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比が、およそ、２倍以上であれば充分であるので、記録前の抵抗値が１００Ωで、記録後の抵抗値が５０Ω、或いは、記録前の抵抗値が１００ｋΩ、記録後の抵抗値が５０ｋΩといった状況であれば充分であり、希土類酸化物薄膜２の初期の抵抗値はそのような条件を満たすように設定される。希土類酸化物薄膜２の抵抗値は、例えば、酸素濃度、膜厚、面積、さらには、不純物材料の添加によって調整することが可能である。
記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比が、およそ、２倍以上であれば充分であるので、記録前の抵抗値が１００Ωで、記録後の抵抗値が５０Ω、或いは、記録前の抵抗値が１００ｋΩ、記録後の抵抗値が５０ｋΩといった状況であれば充分であり、希土類酸化物薄膜２の初期の抵抗値はそのような条件を満たすように設定される。希土類酸化物薄膜２の抵抗値は、例えば、酸素濃度、膜厚、面積、さらには、不純物材料の添加によって調整することが可能である。
上述の形態の記憶素子１０の構成によれば、下部電極１と上部電極６との間に、希土類元素を含む酸化物より成る希土類酸化物薄膜２と、Ａｇ，Ｃｕ，Ｚｎを含むイオン源層３とが挟まれた構成とすることにより、例えば、Ａｇ，Ｃｕ，Ｚｎを含むイオン源層３側に正電圧（＋電位）を印加して、下部電極１側が負になるようにした場合に、希土類酸化物薄膜２内に、Ａｇ，Ｃｕ，Ｚｎを多量に含む電流パスが形成されて、或いは希土類酸化物薄膜２内に、Ａｇ，Ｃｕ，Ｚｎによる欠陥が多数形成されることによって、希土類酸化物薄膜２の抵抗値が低くなり、記憶素子１０全体の抵抗値が低くなる。そして、正電圧の印加を停止して、記憶素子１０に電圧が印加されないようにすることで、抵抗値が低くなった状態が保持され、情報を記録することが可能になる。このような構成は、例えばＰＲＯＭ等の一度だけ記録が可能な記憶装置に用いることができる。
そして、記憶素子１０の抵抗値の変化、特に希土類酸化物薄膜２の抵抗値の変化を利用して情報の記憶を行っているため、記憶素子１０を微細化していった場合にも、情報の記録や記録した情報の保存が容易になる。
また、例えば、ＲＡＭやＥＥＰＲＯＭ等の記録に加えて消去が可能な記憶装置に用いるような場合は、上述した記録後の状態の記憶素子１０に対して、例えば、Ａｇ，Ｃｕ，Ｚｎを含むイオン源層３に負電圧（−電位）を印加して、下部電極１側が正になるようにする。これにより、希土類酸化物薄膜２内に形成されていた、Ａｇ，Ｃｕ，Ｚｎによる電流パス、或いは欠陥が消滅して、希土類酸化物薄膜２の抵抗値が高くなり、記憶素子１０全体の抵抗値が高くなる。そして、負電圧の印加を停止して、記憶素子１０に電圧が印加されないようにすることで、抵抗値が高くなった状態が保持され、記録されていた情報を消去することが可能になる。
さらに、本形態の記憶素子１０によれば、下部電極１、希土類酸化物薄膜２、イオン源層３、上部電極４を、いずれもスパッタリングが可能な材料で構成することが可能である。例えば、各層の材料に適応した組成からなるターゲットを用いて、スパッタリングを行えばよい。
また、同一のスパッタリング装置内で、ターゲットを交換することにより、連続して成膜することも可能である。
また、同一のスパッタリング装置内で、ターゲットを交換することにより、連続して成膜することも可能である。
なお、上述した形態の記憶素子１０では、イオン源層３（３Ａ，３Ｂ）にＡｇ，Ｃｕ，Ｚｎを含み、上部電極４には含まない構成としたが、その他の構成も可能である。
図１のイオン源層３（３Ａ，３Ｂ）のうち、カルコゲナイド元素を含有する層３Ａを、Ｔｅ，Ｓｅ，Ｓのカルコゲナイド元素を含有するが、Ａｇ，Ｃｕ，Ｚｎのイオン源元素は含有しない構成、例えば、ＧｅＳｂＴｅ，ＧｅＴｅ，ＧｅＳｅ，ＧｅＳ，ＳｉＧｅＴｅ，ＳｉＧｅＳｂＴｅ等の材料とした構成も可能である。
また、希土類酸化物薄膜２とイオン源層３との積層順序を逆にして、下部電極１上にＡｇ，Ｃｕ，Ｚｎを含むイオン源層３を形成し、その上に希土類酸化物薄膜２を形成し、さらにその上に上部電極４を形成する構成も可能である。
さらにまた、下部電極１のみにイオン源のＡｇ，Ｃｕ，Ｚｎを含む構成や、下部電極１及び上部電極４にイオン源のＡｇ，Ｃｕ，Ｚｎを含む構成としても良い。また、上部電極として、イオン源層３をそのまま用いることも可能である。
図１のイオン源層３（３Ａ，３Ｂ）のうち、カルコゲナイド元素を含有する層３Ａを、Ｔｅ，Ｓｅ，Ｓのカルコゲナイド元素を含有するが、Ａｇ，Ｃｕ，Ｚｎのイオン源元素は含有しない構成、例えば、ＧｅＳｂＴｅ，ＧｅＴｅ，ＧｅＳｅ，ＧｅＳ，ＳｉＧｅＴｅ，ＳｉＧｅＳｂＴｅ等の材料とした構成も可能である。
また、希土類酸化物薄膜２とイオン源層３との積層順序を逆にして、下部電極１上にＡｇ，Ｃｕ，Ｚｎを含むイオン源層３を形成し、その上に希土類酸化物薄膜２を形成し、さらにその上に上部電極４を形成する構成も可能である。
さらにまた、下部電極１のみにイオン源のＡｇ，Ｃｕ，Ｚｎを含む構成や、下部電極１及び上部電極４にイオン源のＡｇ，Ｃｕ，Ｚｎを含む構成としても良い。また、上部電極として、イオン源層３をそのまま用いることも可能である。
上述した形態の記憶素子１０を、多数マトリクス状に配置することにより、記憶装置（メモリ装置）を構成することができる。
各記憶素子１０に対して、その下部電極１側に接続された配線と、その上部電極４側に接続された配線とを設け、例えばこれらの配線の交差点付近に各記憶素子１０が配置されるようにすればよい。即ちビット線（ＢＬ）及びワード線（ＷＬ）とを設け、これらの配線の交差点付近に各記憶素子が配置されるようにすればよい。
各記憶素子１０に対して、その下部電極１側に接続された配線と、その上部電極４側に接続された配線とを設け、例えばこれらの配線の交差点付近に各記憶素子１０が配置されるようにすればよい。即ちビット線（ＢＬ）及びワード線（ＷＬ）とを設け、これらの配線の交差点付近に各記憶素子が配置されるようにすればよい。
具体的には、例えば下部電極１を行方向のメモリセルに共通して形成し、上部電極４に接続された配線を列方向のメモリセルに共通して形成して記憶装置を構成することが考えられる。
そして、電位を印加して電流を流す下部電極１と配線とを選択することにより、記録を行うべきメモリセルを選択して、このメモリセルの記憶素子１０に電流を流して、情報の記録や記録した情報の消去を行うことができる。
そして、電位を印加して電流を流す下部電極１と配線とを選択することにより、記録を行うべきメモリセルを選択して、このメモリセルの記憶素子１０に電流を流して、情報の記録や記録した情報の消去を行うことができる。
また、例えば上部電極４に接続された配線をメモリセルアレイ全体に共通して形成して記憶装置を構成することが考えられる。
この構成としたメモリセルアレイの一形態の概略構成図を、図２及び図３に示す。図２は断面図であり、図３は平面図である。
この構成としたメモリセルアレイの一形態の概略構成図を、図２及び図３に示す。図２は断面図であり、図３は平面図である。
図２及び図３に示すように、このメモリセルアレイでは、メモリセル全体にわたって、各メモリセルを構成する記憶素子１０が、記憶用薄膜２・イオン源層３・上部電極４の各層を共有している。言い換えれば、各記憶素子１０が、それぞれ同一層の記憶用薄膜２・イオン源層３・上部電極４により構成されている。
そして、共通に形成された上部電極４は、プレート電極ＰＬとなるものである。
一方、下部電極１は、メモリセル毎に個別に形成されており、各メモリセルが電気的に分離されている。このメモリセル毎に個別に形成された下部電極１によって、各下部電極１に対応した位置に、各メモリセルの記憶素子１０が規定される。
また、下部電極１は、各々対応する選択用のＭＯＳトランジスタＴｒに接続されている。
一方、下部電極１は、メモリセル毎に個別に形成されており、各メモリセルが電気的に分離されている。このメモリセル毎に個別に形成された下部電極１によって、各下部電極１に対応した位置に、各メモリセルの記憶素子１０が規定される。
また、下部電極１は、各々対応する選択用のＭＯＳトランジスタＴｒに接続されている。
図２に示すように、メモリセルアレイの各メモリセルを構成するそれぞれの記憶素子１０は、半導体基板１１に形成されたＭＯＳトランジスタＴｒの上方に形成されている。
このＭＯＳトランジスタＴｒは、半導体基板１１内の素子分離層１２により分離された領域に形成されたソース／ドレイン領域１３と、ゲート電極１４とから成る。ゲート電極１４の壁面には、サイドウォール絶縁層が形成されている。
また、ゲート電極１４は、記憶素子の一方のアドレス配線であるワード線ＷＬを兼ねている。
そして、ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の一方と、記憶素子１０の下部電極１とが、プラグ層１５・金属配線層１６・プラグ層１７を介して、電気的に接続されている。
ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の他方は、プラグ層１５を介して金属配線層１６に接続されている。この金属配線層１６は、記憶素子の他方のアドレス配線であるビット線ＢＬ（図３参照）に接続される。
このＭＯＳトランジスタＴｒは、半導体基板１１内の素子分離層１２により分離された領域に形成されたソース／ドレイン領域１３と、ゲート電極１４とから成る。ゲート電極１４の壁面には、サイドウォール絶縁層が形成されている。
また、ゲート電極１４は、記憶素子の一方のアドレス配線であるワード線ＷＬを兼ねている。
そして、ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の一方と、記憶素子１０の下部電極１とが、プラグ層１５・金属配線層１６・プラグ層１７を介して、電気的に接続されている。
ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の他方は、プラグ層１５を介して金属配線層１６に接続されている。この金属配線層１６は、記憶素子の他方のアドレス配線であるビット線ＢＬ（図３参照）に接続される。
また、図３においては、ＭＯＳトランジスタＴｒのアクティブ領域１８を鎖線で示している。また、図３中２１は、記憶素子１０の下部電極１に通じるコンタクト部を示し、２２は、ビット線ＢＬに通じるコンタクト部を示している。
図２及び図３に示すメモリセルアレイは、例えば次のように動作させることができる。
ワード線ＷＬにより選択用のＭＯＳトランジスタＴｒのゲートをオン状態として、ビット線ＢＬに電圧を印加すると、ＭＯＳトランジスタＴｒのソース／ドレインを介して、選択されたメモリセルの下部電極１に電圧が印加される。
ワード線ＷＬにより選択用のＭＯＳトランジスタＴｒのゲートをオン状態として、ビット線ＢＬに電圧を印加すると、ＭＯＳトランジスタＴｒのソース／ドレインを介して、選択されたメモリセルの下部電極１に電圧が印加される。
ここで、下部電極１に印加された電圧の極性が、上部電極４（プレート電極ＰＬ）の電位に比して負電位である場合には、記憶素子１０の抵抗値が低抵抗状態へと遷移する。これにより、選択されたメモリセルの記憶素子１０に情報を記録することができる。
また、下部電極１に、上部電極４（プレート電極ＰＬ）の電位に比して正電位である場電圧を印加することにより、記憶素子１０の抵抗値が再び高抵抗状態へと遷移する。これにより、選択されたメモリセルの記憶素子１０に対して、記録された情報を消去することができる。
また、下部電極１に、上部電極４（プレート電極ＰＬ）の電位に比して正電位である場電圧を印加することにより、記憶素子１０の抵抗値が再び高抵抗状態へと遷移する。これにより、選択されたメモリセルの記憶素子１０に対して、記録された情報を消去することができる。
また、記録された情報の読み出しを行うには、例えば、ＭＯＳトランジスタＴｒによりメモリセルを選択して、選択したメモリセルに対して、所定の電圧或いは電流を印加し、記憶素子１０の抵抗状態により異なる電流或いは電圧を、ビット線ＢＬ或いはプレート電極ＰＬの先に接続されたセンスアンプ等を介して検出する。
このとき、選択したメモリセルに対して印加する電圧或いは電流は、記憶素子１０の抵抗値の状態が遷移する電圧或いは電流の閾値よりも小さくする。
このとき、選択したメモリセルに対して印加する電圧或いは電流は、記憶素子１０の抵抗値の状態が遷移する電圧或いは電流の閾値よりも小さくする。
そして、上述した形態の記憶素子１０は、容易に情報の記録及び情報の読み出しを行うことができ、特に、書き込み及び消去電圧閾値のばらつきが少ないという優れた特性を有する。
また、上述した形態の記憶素子１０は、微細化していった場合においても、情報の記録や記録した情報の保持が容易になる。
従って、上述した形態の記憶素子１０を用いて記憶装置を構成することにより、記憶装置の集積化（高密度化）や小型化を図ることができる。
また、上述した形態の記憶素子１０は、微細化していった場合においても、情報の記録や記録した情報の保持が容易になる。
従って、上述した形態の記憶素子１０を用いて記憶装置を構成することにより、記憶装置の集積化（高密度化）や小型化を図ることができる。
続いて、本発明の記憶素子の製造方法及び本発明の記憶装置の製造方法の一実施の形態として、図１〜図３に示した記憶素子１０及びメモリセルアレイを製造する方法を説明する。
選択トランジスタＴｒ等のＣＭＯＳ回路が形成された半導体基板１１の上方に、プラグ層１５・金属配線層１６・プラグ層１７を介して、例えばＷ膜から成る下部電極１を形成する。また、金属配線層１６によりビット線ＢＬを形成する。
次に、必要であれば逆スパッタ法等により、下部電極１の表面上の酸化物等を除去した後に、希土類酸化物薄膜２、例えばＧｄ２Ｏ３膜を形成する。
次に、カルコゲナイド元素を含有する層３Ａ、例えばＣｕＧｅＴｅＧｄ膜をＤＣマグネトロンスパッタリングで形成した後に、イオン源を補填する層３Ｂ、例えばＣｕ膜を形成し、これらの積層膜によりイオン源層３を形成する。
次に、上部電極４として、例えばＷ膜を成膜する。
次に、上部電極４として、例えばＷ膜を成膜する。
次に、上部電極４、イオン源層３、希土類酸化物薄膜２を、例えばプラズマエッチング等により、メモリセルアレイ部分に残るようにパターニングする。プラズマエッチングの他には、イオンミリング、ＲＩＥ（反応性イオンエッチング）等のエッチング方法を用いて、パターニングを行うことができる。
必要に応じて、さらに上部電極４（プレート電極ＰＬ）に、共通電位を供給するための配線を接続して形成する。
このようにして、図１〜図３に示したメモリセルアレイを製造することができる。
必要に応じて、さらに上部電極４（プレート電極ＰＬ）に、共通電位を供給するための配線を接続して形成する。
このようにして、図１〜図３に示したメモリセルアレイを製造することができる。
本実施の形態においては、特に、記憶用薄膜を構成する希土類酸化物薄膜２を、金属ターゲットを用いて、スパッタリング中に導入ガスとしてアルゴン等の不活性ガスと共に酸素等を導入する方法、即ちいわゆる反応性スパッタ法（反応性スパッタリング）を用いて形成する。
この際に使用する不活性ガスとしては、アルゴン、クリプトン、キセノンのうち、いずれか１つのガス又は２つ以上の混合ガスを用いることができる。
また、不活性ガスと共に用いるガスとしては、酸素が主に含まれていればよく、そのほかに窒素やフッ素、塩素、臭素等のハロゲンガスや、それらを含んだ有機物のガスを用いることができる。
この際に使用する不活性ガスとしては、アルゴン、クリプトン、キセノンのうち、いずれか１つのガス又は２つ以上の混合ガスを用いることができる。
また、不活性ガスと共に用いるガスとしては、酸素が主に含まれていればよく、そのほかに窒素やフッ素、塩素、臭素等のハロゲンガスや、それらを含んだ有機物のガスを用いることができる。
そして、希土類酸化物薄膜としてＧｄ酸化物薄膜を形成する場合には、例えば、金属ターゲットしてＧｄターゲットを用いて、導入ガスとして不活性ガスであるアルゴンと酸素とを用いて、Ｇｄ酸化物薄膜を形成する。
この場合の反応性スパッタ法の具体的な条件としては、例えば、アルゴンと酸素の流量比を３：１とし、チャンバー圧力を３ｍＴｏｒｒとすればよい。
この場合の反応性スパッタ法の具体的な条件としては、例えば、アルゴンと酸素の流量比を３：１とし、チャンバー圧力を３ｍＴｏｒｒとすればよい。
さらに、導入ガスの混合比（流量比）は、不活性ガスが半分以上であることが望ましい。
これは、不活性ガスと酸素等のガスとの混合比によって、希土類酸化物薄膜の酸素組成を制御することができ、酸素ガスの混合比を下げることで酸素組成の少ない希土類酸化膜を形成することができるからである。
また、窒素ガス等を混合することで、その絶縁特性を変化させることができる。
即ち、ある程度の厚みを有し、抵抗値の小さい希土類酸化物薄膜を形成するためには、酸素ガスの流量比を低減することや、窒素ガス等をさらに混合して調整すればよい。
これは、不活性ガスと酸素等のガスとの混合比によって、希土類酸化物薄膜の酸素組成を制御することができ、酸素ガスの混合比を下げることで酸素組成の少ない希土類酸化膜を形成することができるからである。
また、窒素ガス等を混合することで、その絶縁特性を変化させることができる。
即ち、ある程度の厚みを有し、抵抗値の小さい希土類酸化物薄膜を形成するためには、酸素ガスの流量比を低減することや、窒素ガス等をさらに混合して調整すればよい。
上述の本実施の形態の製造方法によれば、記憶用薄膜を構成する希土類酸化物薄膜２を、金属ターゲットを用いて、スパッタリング中に導入ガスとしてアルゴン等の不活性ガスと共に酸素等を導入する方法、即ちいわゆる反応性スパッタ法（反応性スパッタリング）を用いて形成して、記憶素子１０及びメモリセルアレイの製造を行うことにより、希土類酸化物薄膜２を、ほぼ均一な酸化状態で形成することができる。
これにより、記憶用薄膜の希土類酸化物薄膜２の不均一性を低減することができる。
これにより、記憶用薄膜の希土類酸化物薄膜２の不均一性を低減することができる。
そして、本実施の形態に係る記憶素子１０において、印加電圧によって励起されるイオン化挙動やイオンの動作によって、抵抗値が変化する際の閾値電圧は、希土類酸化物薄膜２の厚さや酸化状態に大きく依存することから、希土類酸化物薄膜２の不均一性を低減することにより、記憶素子１０の書き込み及び消去における閾値電圧のばらつきを抑制することが可能になる。
これにより、書き込み及び消去の繰り返し特性に優れた記憶素子１０を製造することが可能になることから、情報保持の耐久性に優れ、高い信頼性を有する記憶装置を実現することが可能になる。
これにより、書き込み及び消去の繰り返し特性に優れた記憶素子１０を製造することが可能になることから、情報保持の耐久性に優れ、高い信頼性を有する記憶装置を実現することが可能になる。
また、本実施の形態に係る記憶素子１０は、通常のＭＯＳ論理回路の製造プロセスに用いられる材料や製造方法により、製造することが可能である。
従って、本実施の形態の製造方法により、適正な特性の記憶素子及び記憶装置を安いコストで製造することができ、安価な記憶装置を提供することが可能になる。
従って、本実施の形態の製造方法により、適正な特性の記憶素子及び記憶装置を安いコストで製造することができ、安価な記憶装置を提供することが可能になる。
従って、記憶素子１０の書き込み及び消去における閾値電圧のばらつきを抑制することが可能になることにより、適正な特性の記憶素子１０及び記憶装置を安定して歩留まり良く製造することができる。
（実施例）
次に、上述した形態の記憶素子１０及びメモリセルアレイを実際に作製して、特性を調べた。
次に、上述した形態の記憶素子１０及びメモリセルアレイを実際に作製して、特性を調べた。
＜試料１＞
まず、図２及び図３に示すように、半導体基板１１にＭＯＳトランジスタＴｒを形成した。
その後、表面を覆って絶縁層を形成した。
次に、この絶縁層にビアホールを形成した。
続いて、ＣＶＤ法により、ビアホールの内部を、Ｗ（タングステン）から成る電極材で充填した。
次に、表面をＣＭＰ法により平坦化した。
そして、これらの工程を繰り返すことにより、プラグ層１５・金属配線層１６・プラグ層１７・下部電極１を形成して、さらに下部電極１をメモリセル毎にパターニングした。
まず、図２及び図３に示すように、半導体基板１１にＭＯＳトランジスタＴｒを形成した。
その後、表面を覆って絶縁層を形成した。
次に、この絶縁層にビアホールを形成した。
続いて、ＣＶＤ法により、ビアホールの内部を、Ｗ（タングステン）から成る電極材で充填した。
次に、表面をＣＭＰ法により平坦化した。
そして、これらの工程を繰り返すことにより、プラグ層１５・金属配線層１６・プラグ層１７・下部電極１を形成して、さらに下部電極１をメモリセル毎にパターニングした。
次に、ＭＯＳトランジスタＴｒを含むＣＭＯＳ回路が形成された半導体基板１１に形成された下部電極１、つまりタングステンプラグ（Ｗプラグ）の上面の酸化物を除去するために、ＲＦ電源を用いた逆スパッタによって、５ｎｍエッチングした。
なお、このとき、下部電極１の表面は、理想的には、周囲の絶縁層と同一の高さに形成されて、平坦化されていることが望ましい。
なお、このとき、下部電極１の表面は、理想的には、周囲の絶縁層と同一の高さに形成されて、平坦化されていることが望ましい。
次いで、ＤＣマグネトロンスパッタ装置を使用して、反応性スパッタ法により、下部電極１上に、記憶用薄膜を構成する希土類酸化物薄膜２として、膜厚１ｎｍのＧｄ酸化層を形成した。
反応性スパッタ法の具体的な条件は、Ｇｄターゲットを用いて、チャンバー内圧力を３ｍＴｏｒｒとし、酸素とアルゴンとの混合比を１：３とした。
反応性スパッタ法の具体的な条件は、Ｇｄターゲットを用いて、チャンバー内圧力を３ｍＴｏｒｒとし、酸素とアルゴンとの混合比を１：３とした。
次に、カルコゲナイド元素を含有する層３Ａとして、ＣｕＧｅＴｅＧｄ膜を２０ｎｍ堆積し、その後にイオン源を補填する層３Ｂとして、Ｃｕ膜を１２ｎｍ堆積した。これらの層３Ａ，３Ｂの積層膜により、イオン源層３を形成した。
さらに、イオン源層３上に、上部電極４としてＷ膜を形成した。
このようにして、図１に示した記憶素子１０を構成する積層膜を形成した。
さらに、イオン源層３上に、上部電極４としてＷ膜を形成した。
このようにして、図１に示した記憶素子１０を構成する積層膜を形成した。
続いて、真空熱処理炉で２６５℃・４時間の熱処理を行った。
その後、全面的に形成された希土類酸化物薄膜２・イオン源層３・上部電極４を、メモリセルアレイの部分（メモリ部）全体にわたって残るようにパターニングした。
その後、全面的に形成された希土類酸化物薄膜２・イオン源層３・上部電極４を、メモリセルアレイの部分（メモリ部）全体にわたって残るようにパターニングした。
さらに、中間電位（Ｖｄｄ／２）を与える外部回路に接続するコンタクト部分が露出するように、上部電極４の表面に対してエッチングを行った。
このようにして、図１〜図３に示した記憶素子１０から成るメモリセルアレイを作製して、試料１とした。
このようにして、図１〜図３に示した記憶素子１０から成るメモリセルアレイを作製して、試料１とした。
＜試料２・試料３＞
反応性スパッタ法により、下部電極１上に記憶用薄膜を構成する希土類酸化物薄膜２を形成する際の、チャンバー内圧力を５ｍＴｏｒｒとして、酸素とアルゴンとの混合比を１：５として、その他は試料１と同様にして、メモリセルアレイの試料を作製し、試料２とした。
また、反応性スパッタ法により、下部電極１上に記憶用薄膜を構成する希土類酸化物薄膜２を形成する際の、チャンバー内圧力を５ｍＴｏｒｒとして、酸素とアルゴンとの混合比を１：１０として、その他は試料１と同様にして、メモリセルアレイの試料を作製し、試料３とした。
反応性スパッタ法により、下部電極１上に記憶用薄膜を構成する希土類酸化物薄膜２を形成する際の、チャンバー内圧力を５ｍＴｏｒｒとして、酸素とアルゴンとの混合比を１：５として、その他は試料１と同様にして、メモリセルアレイの試料を作製し、試料２とした。
また、反応性スパッタ法により、下部電極１上に記憶用薄膜を構成する希土類酸化物薄膜２を形成する際の、チャンバー内圧力を５ｍＴｏｒｒとして、酸素とアルゴンとの混合比を１：１０として、その他は試料１と同様にして、メモリセルアレイの試料を作製し、試料３とした。
（比較例）
＜試料４＞
下部電極１の表面を、５ｎｍ程度逆スパッタリングによってエッチングした後に、Ｇｄ金属層を膜厚０．８ｎｍで形成した。
その後に、酸素プラズマに晒してＧｄ金属層を酸化することにより、Ｇｄ酸化層を形成した。その他は試料１と同様にして、メモリセルアレイの試料を作成し、試料４とした。
＜試料４＞
下部電極１の表面を、５ｎｍ程度逆スパッタリングによってエッチングした後に、Ｇｄ金属層を膜厚０．８ｎｍで形成した。
その後に、酸素プラズマに晒してＧｄ金属層を酸化することにより、Ｇｄ酸化層を形成した。その他は試料１と同様にして、メモリセルアレイの試料を作成し、試料４とした。
（特性評価）
例えば、試料１の記憶素子１０に対して、上部電極４に接続された上部配線をＶｄｄ／２の中間電位に接地し、選択するメモリセルのゲート電極即ちワード線ＷＬに２．５Ｖを印加してＯＮ状態にし、トランジスタＴｒのソース／ドレイン１３のうち、記憶素子１０に接続されていない方に接続されている電極、即ちビット線ＢＬに、０Ｖ〜＋１．２５Ｖ、＋１．２５Ｖ〜−１．０Ｖ、−１．０Ｖ〜０Ｖの電圧を印加して挿引し、これらのサイクルを合計４回繰り返した。
例えば、試料１の記憶素子１０に対して、上部電極４に接続された上部配線をＶｄｄ／２の中間電位に接地し、選択するメモリセルのゲート電極即ちワード線ＷＬに２．５Ｖを印加してＯＮ状態にし、トランジスタＴｒのソース／ドレイン１３のうち、記憶素子１０に接続されていない方に接続されている電極、即ちビット線ＢＬに、０Ｖ〜＋１．２５Ｖ、＋１．２５Ｖ〜−１．０Ｖ、−１．０Ｖ〜０Ｖの電圧を印加して挿引し、これらのサイクルを合計４回繰り返した。
このようにして得られた試料１のメモリ素子のＩ−Ｖ特性を図４に示す。
また、Ｉ−Ｖ特性からＶ−Ｒループを算出した。算出したＶ−Ｒループを図５に示す。 図４及び図５において、破線は１回目のループを示していて、実線は２回目以降のループを示している。
また、Ｉ−Ｖ特性からＶ−Ｒループを算出した。算出したＶ−Ｒループを図５に示す。 図４及び図５において、破線は１回目のループを示していて、実線は２回目以降のループを示している。
図４と図５より、素子作製直後の初期は抵抗値が高く、記憶素子がＯＦＦ状態であり、ビット線に電圧を印加して、素子の下部電極の電圧が上部電極に対して負に増加することにより(図中では正の方向)、０．７〜１．４Ｖの閾値電圧（Ｖｔｈ）以上のところで急激に電流が増加する。即ち記憶素子では抵抗値が低くなりＯＮ状態へと遷移することがわかる。これにより、情報が記録される。
一方、その後、電圧を減少させても、一定の抵抗値を保ったままであり、即ち記憶素子ではＯＮ状態が保たれ、記録された情報が保持される。また、その後の３回の記録消去を行っても同様の動作が行われている。
一方、その後、電圧を減少させても、一定の抵抗値を保ったままであり、即ち記憶素子ではＯＮ状態が保たれ、記録された情報が保持される。また、その後の３回の記録消去を行っても同様の動作が行われている。
また、同図に示されるように、逆極性の電圧Ｖ、即ち下部電極に正電位（＋電位）を印加すると、Ｖ＝−０．６Ｖ以上の正電位を印加した後に、再び０Ｖに戻すことにより、記憶素子では抵抗値が初期のＯＦＦ状態の高抵抗の状態に戻ることが確認された。即ち記憶素子に記録した情報を、負電圧の印加により消去できることがわかる。
次に、試料１〜試料４の各試料について、同様な測定を、同一基板上に形成した２４素子について行った。
例として、試料１の２４素子のＶ−Ｒ測定の結果を重ねあわせて、図６に示す。
例として、試料１の２４素子のＶ−Ｒ測定の結果を重ねあわせて、図６に示す。
次に、４回目のループから、書き込み電圧の閾値と消去電圧の閾値とを求めて、それぞれの電圧の閾値のばらつきを求めた。
計算方法は、２４素子の電圧の閾値の標準偏差を求めて、それを電圧の閾値の平均値で割って得られた値（％）をばらつき値とした。
試料１〜試料４の電圧の閾値のばらつきの測定結果を、表１に示す。
計算方法は、２４素子の電圧の閾値の標準偏差を求めて、それを電圧の閾値の平均値で割って得られた値（％）をばらつき値とした。
試料１〜試料４の電圧の閾値のばらつきの測定結果を、表１に示す。
次に、初回と４回目のそれぞれのＶ−Ｒループから書き込み前の抵抗値と書き込み後の抵抗値とを求めて、それぞれの抵抗値のばらつきを求めた。
計算方法は、２４素子の抵抗値の標準偏差を求めて、それを抵抗値の平均で割って得られた値（％）をばらつき値とした。
試料１〜試料４の抵抗値のばらつきの測定結果を、表２に示す。
計算方法は、２４素子の抵抗値の標準偏差を求めて、それを抵抗値の平均で割って得られた値（％）をばらつき値とした。
試料１〜試料４の抵抗値のばらつきの測定結果を、表２に示す。
表１より、本発明の実施例である試料１〜試料３において、消去動作の閾値電圧のばらつきに注目すると、２０％〜２５％程度である。
しかし、Ｇｄ酸化物層をプラズマ酸化によって形成した比較例の試料４においては、ばらつきが３７．６％となっており、実施例の各試料と比較して大きくなっている。
しかし、Ｇｄ酸化物層をプラズマ酸化によって形成した比較例の試料４においては、ばらつきが３７．６％となっており、実施例の各試料と比較して大きくなっている。
また、表２より、４回目の書き込み時及び消去動作時の抵抗値のばらつきに着目すると、比較例の試料４においては、特に消去動作時の抵抗値のばらつきが３５．６％と大きくなっている。
一方、本発明の実施例である試料１〜試料３については、いずれも、３％以下と小さくなっている。
一方、本発明の実施例である試料１〜試料３については、いずれも、３％以下と小さくなっている。
従って、本発明の実施例のように、リアクティブスパッタにより希土類酸化物薄膜２を形成した試料では、繰り返し記録消去後の動作閾値電圧のばらつきや抵抗値のばらつきを低減できることがわかる。つまり、繰り返して書き込み／消去動作を行った場合のばらつき特性が優れている。
この原因は必ずしも明らかではないが、以下のことが推測される。
希土類金属膜をプラズマ酸化した場合には、酸化過程において、希土類金属膜の結晶粒界が優先的に酸化されることにより、酸化状態が不均一な酸化物層が形成されるため、書き込みと消去過程において、イオン伝導が不均一に生じる。
反応性スパッタ法により希土類酸化物薄膜を形成した場合には、酸化物層の深さ方向又は面内方向での酸素濃度勾配が生じにくいので、Ｃｕのイオン伝導が均一に生じるためであると考えられる。
希土類金属膜をプラズマ酸化した場合には、酸化過程において、希土類金属膜の結晶粒界が優先的に酸化されることにより、酸化状態が不均一な酸化物層が形成されるため、書き込みと消去過程において、イオン伝導が不均一に生じる。
反応性スパッタ法により希土類酸化物薄膜を形成した場合には、酸化物層の深さ方向又は面内方向での酸素濃度勾配が生じにくいので、Ｃｕのイオン伝導が均一に生じるためであると考えられる。
前述した実施の形態等に示したような、本発明に係る記憶素子を用いて、記憶素子を多数、例えば列状やマトリクス状に配列することにより、記憶装置（メモリ装置）を構成することができる。
このとき、各記憶素子に、必要に応じて、素子の選択用のＭＯＳトランジスタ、或いはダイオードを接続してメモリセルを構成する。
さらに、配線を介して、センスアンプ、アドレスレコーダー、記録・消去・読み出し回路等に接続する。
このとき、各記憶素子に、必要に応じて、素子の選択用のＭＯＳトランジスタ、或いはダイオードを接続してメモリセルを構成する。
さらに、配線を介して、センスアンプ、アドレスレコーダー、記録・消去・読み出し回路等に接続する。
本発明に係る記憶素子は、各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能な、いわゆるＰＲＯＭ（プログラマブルＲＯＭ）、電気的に消去が可能なＥＥＰＲＯＭ（Electrically Erasable ＲＯＭ）、或いは、高速に記録・消去・再生が可能な、いわゆるＲＡＭ(ランダム・アクセス・メモリ)等、いずれのメモリ形態でも適用することが可能である。
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
１ 下部電極、２ 記憶用薄膜（希土類酸化物薄膜）、３ イオン源層、４ 上部電極、１０ 記憶素子、Ｔｒ ＭＯＳトランジスタ、ＢＬ ビット線、ＷＬ ワード線、ＰＬ プレート電極
Claims (4)
- 第１の電極及び第２の電極の間に、記憶用薄膜が挟まれて構成され、
前記記憶用薄膜が、Ｇｄ酸化物層を有して成り、
前記記憶用薄膜内、もしくは、前記記憶用薄膜と接している層に、Ａｇ，Ｃｕ，Ｚｎから選ばれる、いずれかの元素が含まれている記憶素子を製造する方法であって、
前記Ｇｄ酸化物層を、Ｇｄターゲットを用いた、反応性スパッタ法により形成する
記憶素子の製造方法。 - 前記Ｇｄ酸化物層を形成する際に、スパッタリングガスとして、酸素とアルゴンとの混合ガスを用いて、酸素とアルゴンとのガス流量はアルゴンの方を大きくする請求項１に記載の記憶素子の製造方法。
- 前記記憶素子が、前記記憶用薄膜に、電圧パルスもしくは電流パルスを印加することにより、前記記憶用薄膜のインピーダンスが変化して、情報の記録が行われる構成である請求項１又は請求項２に記載の記憶素子の製造方法。
- 第１の電極及び第２の電極の間に、記憶用薄膜が挟まれて構成され、前記記憶用薄膜が、Ｇｄ酸化物層を有して成り、前記記憶用薄膜内、もしくは、前記記憶用薄膜と接している層に、Ａｇ，Ｃｕ，Ｚｎから選ばれる、いずれかの元素が含まれている記憶素子と、
前記第１の電極側に接続された配線と、
前記第２の電極側に接続された配線とを有し、
前記記憶素子が多数配置されて成る記憶装置を製造する方法であって、
前記記憶素子の前記Ｇｄ酸化物層を、Ｇｄターゲットを用いた、反応性スパッタ法により形成する
記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005142830A JP4548211B2 (ja) | 2005-05-16 | 2005-05-16 | 記憶素子の製造方法、記憶装置の製造方法 |
Applications Claiming Priority (1)
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