JP4715320B2 - 記憶素子及び記憶装置 - Google Patents
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Description
また、DRAMは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報(データ)を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。
また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
このため、デザインルールの限界や製造プロセス上の限界まで素子を縮小化することは難しい。
この記憶素子は、2つの電極の間に、ある金属を含むイオン導電体を挟んだ構造である。
そして、2つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることにより、2つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散するため、これによりイオン導電体の抵抗値或いはキャパシタンス等の電気特性が変化する。
この特性を利用して、メモリデバイスを構成することが可能である(例えば特許文献1、非特許文献1参照)。
記憶素子の抵抗値が中間値をとると、読み出し時にデータ識別のマージンが低下してしまう。
さらに、記録・消去の動作時の電界強度が弱くなることから、移動後のイオン原子(記録過程又は消去過程の後にはイオン状態から非イオン状態に遷移している)が移動を再開するエネルギーレベルが低くなることが予想され、その結果として、不揮発性メモリとして必要な保持特性を充分に確保することが困難になる。
さらにまた、記憶層が低抵抗となった状態では、比較的大きな電流密度の電流が流れて、ジュール熱により比較的高温になることから、融点の高い材料を用いることが望ましい。
記憶層に希土類酸化物薄膜を用いることにより、膜厚を薄くしても充分な抵抗変化が得られるため、膜厚を薄くして電界強度を強くすることにより、上述した問題を解決することが可能になる。
これはイオンの移動する経路が確定していないためであり、大きな電圧をかけることにより、絶縁性である希土類酸化物薄膜中にイオンを拡散させることができる。
即ち、この過程は、経路の初期化に該当する。
初期化のために電圧を加えると、イオンが拡散されることにより、電流経路が形成される。
そして、この初期化の際の電圧が高い場合には、大きな電流が流れ、拡散されるイオンの量も多くなるため、その後の消去動作にも高いエネルギーが必要となる。
このように、高いエネルギーで動作させ続けることは、記憶素子の特性を劣化させる原因ともなり、記憶素子の信頼性に影響を与えることとなる。
また、初期化に高い電圧が必要となる場合には、メモリデバイスにおいては駆動用のトランジスタとして大きなものが必要となることから、消費電力やチップ面積等にも影響を及ぼす。
そして、この記憶層と陽イオンになりうる金属元素を含有するイオン源層とが積層されているため、このイオン源層自身、或いはこのイオン源層側の一方の電極が正電位となるように記憶素子に電圧をかけると、金属元素がイオン化して記憶層内に拡散し、他方の電極側の部分で電子と結合して析出することにより、或いは、記憶層中に留まり不純物準位を形成することによって、記憶層の抵抗値が低くなり、これにより情報の記録を行うことが可能になる。
また、この状態から、金属元素を含有するイオン源層或いはこのイオン源層側の電極が負電位となるように記憶素子に電圧をかけると、他方の電極側に析出していた、或いは不純物準位を形成していた、金属原子が再びイオン化して、一方の電極側に戻ることによって、記憶層の抵抗値が元の高い状態に戻り、これにより記録した情報の消去を行うことが可能になる。
また、イオンが移動した後の空いたサイトには、記憶層に接する金属元素を含有する層から、新たなイオンが移動して入るため、このような動作が連続的に生じて、すみやかに導電経路を形成することが可能になる。
即ち、初期化に必要なエネルギー(電圧)を低減することができる。
また、記憶装置において、駆動用のトランジスタを大きくする必要がなくなることから、消費電力やチップの面積を抑えることができる。
そして、記憶層を薄くしなくても、初期化電圧を低減することができることから、記憶層を充分に耐圧を維持する厚さとすることができる。
また、記憶装置の高集積化(高密度化)や小型化を図ることができる。
この記憶素子10は、高電気伝導度の基板1、例えばP型の高濃度の不純物がドープされた(P++の)シリコン基板1上に下部電極2が形成され、この下部電極2上にイオン源となる金属元素が含有された、イオン源層3が形成され、その上に比較的高い抵抗値を有する記憶層4が形成され、この記憶層4上の絶縁層5に形成された開口を通じて記憶層4に接続するように上部電極6が形成されて構成されている。
この下部電極2に、例えばTiW膜を用いた場合には、膜厚を例えば10nm〜100nmの範囲にすればよい。
イオン源層3の材料としては、例えば、Cu,Ag,Znの少なくともいずれか、さらに、Te,Se,Sのカルコゲナイド元素の少なくともいずれかを含有する、CuTe、GeSbTe,CuGeTe,AgGeTe、AgTe、ZnTe、ZnGeTe,CuS、CuGeS、CuSe,CuGeSe等を用いることができる。これらの材料に、さらに、ボロン、或いは希土類元素及びシリコンを含有させてもよい。
さらに、イオン源層3の陽イオンとなる元素としてCuを用いて、CuTeを含む構成とすると、イオン源層3の抵抗を低くしてイオン源層3の抵抗変化を記憶層4の抵抗変化と比較して充分に小さくすることができるため、メモリ動作の安定性を向上することができるため、より好ましい。
このイオン源層3に、例えば、CuGeTe膜を用いた場合には、膜厚を例えば5nm〜50nmにすればよい。
上部電極6には、下部電極2と同様、通常の半導体配線材料が用いられる。
即ち、例えば、酸化物や窒化物等の絶縁性の材料や半絶縁性の材料を用いて、記憶層4を構成すればよい。このような酸化物としては、例えば、酸化ガドリニウム等の希土類元素の酸化物が挙げられる。
さらに、記憶層4に含有される金属元素が、記憶層4全体に一様に含有されているのではなく、また記憶層4中に層をなすことなく、かつ、金属元素から成る粒子が記憶層4の厚さ方向に離散的に配置されている構成とする。
図2では、金属元素から成る粒子41が、記憶層4の厚さ方向の2箇所に集中して配置されている。
また、粒子41を、厚さ方向において均一な分布をなさずに2箇所の集中した配置としていることにより、その上下の絶縁性又は半絶縁性の材料から成る層42がある程度の厚さ(図2のt1,t2,t3)を有するので、充分な耐圧を維持することができる。
また、単独で薄い記憶層(例えば図2中のt1と同じ厚さ)を用いたときよりも、記憶層4の膜質は良好なものとなるため、充分な耐圧を維持することができる。
すると、記憶層4内部に金属元素を多量に含む電流パスが形成される、もしくは、記憶層4内部に金属元素による欠陥が多数形成されることによって、記憶層4の抵抗値が低くなる。記憶層4以外の各層は、記憶層4の記録前の抵抗値に比べて、元々抵抗値が低いので、記憶層4の抵抗値を低くすることにより、記憶素子10全体の抵抗値も低くすることができる。
すると、記憶層4内から金属元素による電流パス、もしくは、欠陥が消滅して、記憶層4の抵抗値が高くなる。記憶層4以外の各層は元々抵抗値が低いので、記憶層4の抵抗値を高くすることにより、記憶素子10全体の抵抗値も高くすることができる。
その後、負電圧を除去して、記憶素子10にかかる電圧をなくすと、抵抗値が高くなった状態で保持される。これにより、記録された情報を消去することが可能になる。
この状態から、金属カルコゲナイド層から成るイオン源層3に接する下部電極2側に負電位を印加すると、上部電極6側に析出していた金属元素が再びイオン化して、金属カルコゲナイド層に戻ることによることによって、記憶層4の抵抗が元の高い状態に戻り、記憶素子10の抵抗も高くなるので、これにより記録した情報の消去を行うことが可能になる。
記録後の抵抗値は、記憶素子10のセルサイズ及び記憶層4の材料組成よりも、記録時に印加される電圧パルス或いは電流パルスの幅や電流量等の記録条件に依存し、初期抵抗値が100kΩ以上の場合には、およそ50Ω〜50kΩの範囲となる。
記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比が、およそ2倍以上であれば充分であるので、記録前の抵抗値が100Ωで、記録後の抵抗値が50Ω、或いは、記録前の抵抗値が100kΩ、記録後の抵抗値が50kΩといった状況であれば充分であり、記憶層4の初期の抵抗値はそのような条件を満たすように設定される。記憶層4の抵抗値は、例えば、酸素濃度、膜厚、面積、さらには、陽イオンとなる金属元素以外の不純物材料を添加することによって調整することが可能である。
このように初期化動作を低い電圧で行うことができるため、初期化の際に記憶層4の特性を劣化させるような大きい電圧を印加する必要がなくなり、記憶素子4の信頼性を維持することができる。
また、記憶層4を薄くしなくても、初期化電圧を低減することができるため、記憶層4を充分に耐圧を維持する厚さとすることができる。
これにより、回路的負担を抑制することができ、記憶装置の高集積化(高密度化)や励消費電力化、小型化を図ることができる。
また、同一のスパッタリング装置内で、ターゲットを交換することにより、連続して成膜することも可能である。
さらに、スパッタリングの他、CVD法、或いは蒸着法等の方法によっても酸化物薄膜を形成することが可能である他、成膜時には金属状態であって、その後に、熱酸化或いは薬品処理等の手法によって酸化物薄膜を形成することも可能である。
まず、電気伝導度の高い基板1、例えば高濃度のP型の不純物がドープされたシリコン基板上に、下部電極2、例えばTa膜を堆積する。
さらに、イオン源層3の上に、記憶層4を形成する。
まず、イオン源層3の上に、絶縁性の材料から成る層42として、例えば酸化ガドリニウム層を、厚さt1で形成する。
次に、金属元素の粒子41として、例えばCuを、その堆積速度をもとにして、層を成すに不充分な短い時間内で堆積させる。即ち、堆積速度×時間<粒子径となるように時間を選定する。これにより、Cu粒子41が、記憶層4の面内において、一様ではなく散在して堆積する。
その上に、絶縁性の材料から成る層42として、例えば酸化ガドリニウム層を、厚さt2で形成する。これにより、散在しているCu粒子41の間も酸化ガドリニウム層42で埋められる。
次に、Cu粒子41を、層を成すに不充分な短い時間内で堆積させる。
さらに、酸化ガドリニウム層42を、厚さt3で形成する。
このようにして、図2に示した断面構造の記憶層4を形成することができる。
その後、W膜を、例えばプラズマエッチング等によりパターニングする。プラズマエッチングの他には、イオンミリング、RIE(反応性イオンエッチング)等のエッチング方法を用いてパターニングを行うことができる。
このようにして、図1に示した記憶素子10を製造することができる。
各記憶素子10に対して、その下部電極2側に接続された配線と、その上部電極6側に接続された配線とを設け、例えばこれらの配線の交差点付近に各記憶素子10が配置されるようにすればよい。
また、上述した実施の形態の記憶素子10は、微細化していった場合においても、情報の記録や記録した情報の保持が容易になる。
従って、上述した実施の形態の記憶素子10を用いて記憶装置を構成することにより、記憶装置の集積化(高密度化)や小型化を図ることができる。
例えば、金属元素がごく薄い層となっていて、各層が記憶層の厚さ方向にそれぞれ離間して形成されている構成が考えられる。
また、記憶層中にスポット的に金属元素が含有されている構成も考えられる。
本発明では、記憶層の厚さ方向において、不連続に金属元素が含有されている構成であればよい。
次に、上述した実施の形態の記憶素子10を実際に作製して、特性を調べた。
シリコンウエハ(シリコン基板1)上に、下部電極2としてW膜を20nmの膜厚で堆積し、その上にイオン源層3としてCu50Te35Ge15膜を20nmの膜厚で形成し、記憶層4として酸化ガドリニウム層42中にCu粒子41を配置した構成のものを形成し、表面を覆ってフォトレジストを成膜し、その後、フォトリソグラフィ技術により露光と現像を行って、記憶層4上のフォトレジストに開口(スルーホール)を形成した。
まず、金属状態のガドリニウム膜をスパッタリングにより膜厚0.9nmで成膜する。
その後、Cu粒子41を、層を成さないように堆積させる。具体的には、Cuの原子の直径0.256nmであるから、それよりも低い値となるような堆積速度と堆積時間を設定することによりCuの配置を行う。ここでは、計算上で厚さ0.1nmとなる条件設定で堆積を行った。
さらに、膜厚0.9nmのガドリニウム膜の成膜、厚さ0.1nm相当のCu粒子41の堆積、膜厚0.9nmのガドリニウム膜の成膜を行った。
その後、酸素含有プラズマ雰囲気中で酸化処理を施すことにより、ガドリニウム膜を酸化して、Cu粒子41が配置された酸化ガドリニウム層42を形成した。
なお、記憶層4は、この酸化処理により、元の金属状態(酸化前)よりも若干厚くなっているものと推測される。
次いで、上部電極6としてW膜を100nmの膜厚で成膜した。その後、フォトリソグラフィ技術により、プラズマエッチング装置を用いて、ハードキュアレジストから成る絶縁層5上に堆積した上部電極6をパターニングした。
このような構造の記憶素子10を作製して、サンプル1の試料とした。
また、記憶層4となる酸化前の積層構造を、下層から膜厚1.4nmのガドリニウム膜/厚さ0.2nm相当のCu粒子41/膜厚1.4nmのガドリニウム膜とした以外は、サンプル1と同様にして記憶素子10を作製して、サンプル3の試料とした。
また、記憶層4となる酸化前の積層構造を、下層から膜厚1.4nmのガドリニウム膜/厚さ0.3nm相当のCu粒子41/膜厚1.4nmのガドリニウム膜とした以外は、サンプル1と同様にして記憶素子10を作製して、サンプル4の試料とした。
I−V測定は以下のように行った。
各サンプルの記憶素子に対して、下部電極2と導通しているシリコンウエハ(シリコン基板1)の裏面を接地電位(グランド電位)に接続して、上部電極6に負電位(−電位)を印加した。
そして、上部電極6に印加する負電位を0Vから絶対値を増大させて、電流の変化を測定した。ただし、電流が1mAに達した所で電流リミッタが動作するように設定しておいて、それ以上は上部電極6に印加する負電位、即ち記憶素子に加わる電圧の絶対値が増加しないように設定した。
また、電流が1mAに達して電流リミッタが動作した状態から、上部電極6に印加する負電位を0Vまで絶対値を減少させていき、電流の変化を測定した。引き続き、今度は、逆に上部電極6に正電位を印加し、電流が減少し、電流が流れなくなるような電圧まで正電圧の印加を増加させた後に、再び0電位に戻す操作を行った。
この過程を数回繰り返して行った。
図3に示すように、最初のループでは、比較的高い負電圧で、高抵抗状態から低抵抗状態に遷移する。このときの電圧を初期化電圧Voとする。そして、正電位を増大させていくと、消去電圧Veにおいて、低抵抗状態から高抵抗状態に遷移する。さらに、2回目以降のループでは、初期化電圧Voよりも絶対値の小さい記録電圧Vrで、高抵抗状態から低抵抗状態に遷移する。
そして、各サンプルについて、同一ウエハ上の4個の記憶素子において初期化電圧Voを測定して、その平均値を求めた。得られた初期化電圧(平均値)を、表1に示す。
なお、サンプル1では、絶縁層42が3層あることにより、膜厚0.9nmのガドリニウム膜単層を酸化して記憶層となる絶縁層を形成した構成と比較して、リークを低減し、充分な耐圧を確保することができる。
また、サンプル3においては、記憶層4に含まれるCu粒子の割合は、サンプル1とほぼ同一になっているが、サンプル1ほどは初期化電圧が低下していない。このことから、記憶層4に含まれるCuの配置が重要であることがわかる。
また、サンプル4では、若干初期化電圧が低下している。サンプル4では、厚さ0.3nm相当でCu粒子41を堆積させており、Cu粒子の割合がサンプル2やサンプル3よりも多くなっているためと推測される。
図1に示した記憶素子10の代わりに、本発明の他の実施の形態として、図4に示す記憶素子20を作製して、特性を調べた。
図4に示す記憶素子20は、図1に示した先の実施の形態の記憶素子10とは逆に、イオン源層3よりも記憶層4が下層になっている。また、イオン源層3と上部電極6とが同じパターンで、かつ絶縁層5に形成された開口内に埋め込まれて形成されている。
さらにこれにより回路的負担を抑えることができ、記憶装置の高集積化(高密度化)や励消費電力化、小型化を図ることができる。
その後、真空中においてアニール処理を行い、フォトレジストを変質させて、温度やエッチング等に対して安定なハードキュアレジストとして絶縁層5を形成した。なお、絶縁層5にハードキュアレジストを用いたのは、実験上簡便に形成できるためであり、製品を製造する場合においては、他の材料(例えばシリコン酸化膜等)を絶縁層5に用いた方がよい。
次いで、イオン源層3としてCu50Te35Ge15膜を20nmの膜厚で形成し、上部電極6としてW膜を200nmの膜厚で形成した。その後、フォトリソグラフィ技術により、プラズマエッチング装置を用いて、ハードキュアレジストから成る絶縁層5上に堆積した上部電極6をパターニングした。
また、記憶層4となる酸化前の積層構造を、下層から膜厚0.9nmのガドリニウム膜/厚さ0.1nm相当のCu粒子/膜厚0.9nmのガドリニウム膜/厚さ0.1nm相当のCu粒子/膜厚0.9nmのガドリニウム膜として、記憶素子20を作製して、サンプル6の試料とした。
また、記憶層4となる酸化前の構造を、下層から膜厚0.9nmのガドリニウム膜/厚さ0.1nm相当のCu粒子/膜厚0.9nmのガドリニウム膜/厚さ0.1nm相当のCu粒子/膜厚0.9nmのガドリニウム膜/厚さ0.1nm相当のCu粒子として、記憶素子20を作製して、サンプル7の試料とした。
さらに、サンプル6とサンプル7の間でも初期化電圧の差が観察されており、イオン源層3との界面にもCu粒子41を配置したことによりさらに初期化電圧が低下している。これは、記憶層4内の酸素がイオン源層3との界面付近で酸化層を形成し、最表層のCuはその中に含まれる結果となり、初期化電圧の差が観察されたものと考えられる。
記憶層4となる酸化前の積層構造を、(膜厚0.93nmのガドリニウム膜/厚さ0.1nm相当のCu粒子)を3層積層した構造として、記憶素子20の試料を作製して、サンプル8とした。
また、記憶層4となる酸化前の積層構造を、(膜厚0.7nmのガドリニウム膜/厚さ0.1nm相当のCu粒子)を4層積層した構造として、記憶素子20の試料を作製して、サンプル9とした。
また、記憶層4となる酸化前の積層構造を、(膜厚0.56nmのガドリニウム膜/厚さ0.1nm相当のCu粒子)を5層積層した構造として、記憶素子20の試料を作製して、サンプル10とした。
即ち、これらのサンプルは、酸化前の積層構造中の、ガドリニウム膜の総膜厚が2.8nmと等しくなっている。従って、記憶層4中の酸化ガドリニウム層42の総膜厚も等しくなっていると推測される。
得られた結果として、積層構造中の1層当たりのGd(ガドリニウム)膜の膜厚と初期化電圧(平均値)との関係を、図5に示す。
即ち、記憶層4中の酸化ガドリニウム層42の厚さが同程度であっても、どのようにCuを配置するかにより、初期化電圧は変化することがわかる。
なお、Gdの原子半径は0.178nmであり、これ以上Gd層の1層当たりの層厚が薄くなって上の下Cu粒子が接触するようになると、耐圧が充分でなくなり、電流リークが発生するようになると考えられる。
次に、図4に示した記憶素子20の代わりに、本発明のさらに他の実施の形態として、図6に示す記憶素子30を作製して、特性を調べた。
図6に示す記憶素子30は、図4に示した先の実施の形態の記憶素子20と同様で、記憶素子10とは逆に、イオン源層3よりも記憶層4が下層になっている。また、上部電極6は、記憶層4及びイオン源層3と同じパターンで形成されている。下部電極2は、さらに小さいパターンで形成され、絶縁膜5に形成された開口内に埋め込まれている。
抵抗率の低いシリコン基板1上に、絶縁膜(例えば、Al2O3,Ta2O5等)5を一様にスパッタリングにより堆積し、その後にフォトリソグラフィにより下部電極形成用パターン(パターン部はレジストなし)をフォトレジストにより形成し、その後に、RIE(Reactive Ion Etching)により、絶縁膜5を部分的に除去する。
次に、下部電極2を形成する材料(例えば、W等)をスパッタリングにより一様に堆積させる。その後、CMP(化学的機械的研磨)法により表面を処理することにより、表面を平坦化して、下部電極材料が下部電極形成用パターン内にのみ残留するようにする。これにより下部電極2が所定のパターンで形成される。
次に、スパッタリングにより、記憶層4、イオン源層3、上部電極6の各層を連続的に形成する。
その後、フォトリソグラフィ及びエッチング処理により、これらの膜4,3,6をパターニングして、図6の構造の記憶素子30を作製することができる。
記憶層4となる酸化前の構造を、膜厚2.8nmのガドリニウム膜として、記憶素子30の試料を作製して、サンプル11とした。
記憶層4となる酸化前の積層構造を、(膜厚0.93nmのガドリニウム膜/厚さ0.1nm相当のCu粒子)を3層積層した構造として、記憶素子30の試料を作製して、サンプル12とした。
記憶層4となる酸化前の積層構造を、(膜厚0.93nmのガドリニウム膜/厚さ0.1nm相当のシリコンSi粒子)を3層積層した構造として、記憶素子30の試料を作製して、サンプル13とした。
記憶層4となる酸化前の積層構造を、(膜厚0.93nmのガドリニウム膜/厚さ0.1nm相当のタングステンW粒子)を3層積層した構造として、記憶素子30の試料を作製して、サンプル14とした。
得られた結果として、積層構造中の元素による初期化電圧の違いを表3に示す。
シリコンSiは、ガドリニウムを酸化する際に同時に酸化されてしまうため、電流経路となり得ない。
タングステンWは、酸化されても、なお導電性を維持すると考えられるが、初期化電圧の明確な低下観測できないことから、単純に導電性不純物を配置するだけでは、この効果を得られず、配置された元素自体が電圧(電界)によってイオン化しやすいものである必要があると考えられる。
Claims (6)
- 第1の電極と第2の電極との間に、記憶層及びイオン源層が挟まれて構成され、
前記記憶層が、酸化物又は窒化物から成り、絶縁性或いは半絶縁性であり、
前記記憶層と、陽イオンになりうる金属元素を含有する前記イオン源層とが、積層され、
前記第1の電極と前記第2の電極間に電圧を印加することにより、前記記憶層の抵抗値が変化する記憶素子であって、
前記金属元素が、1価の陽イオンになりうるCu,Ag,Na,Li,K,Rb,Cs,Tlと、2価の陽イオンになりうるZnとから選ばれる1種以上の元素であり、
前記記憶層の内部に、前記イオン源層に含有された前記陽イオンになりうる金属元素を含有する粒子が、面内方向において層をなすことなく配置され、かつ、厚さ方向において離散的に配置されている
記憶素子。 - 前記イオン源層がCuTeを含んで成る請求項1に記載の記憶素子。
- 前記記憶層が希土類金属元素の酸化物から成る請求項1又は請求項2に記載の記憶素子。
- 第1の電極と第2の電極との間に、記憶層及びイオン源層が挟まれて構成され、前記記憶層が、酸化物又は窒化物から成り、絶縁性或いは半絶縁性であり、前記記憶層と、陽イオンになりうる金属元素を含有する前記イオン源層とが、積層され、前記第1の電極と前記第2の電極間に電圧を印加することにより、前記記憶層の抵抗値が変化し、前記金属元素が、1価の陽イオンになりうるCu,Ag,Na,Li,K,Rb,Cs,Tlと、2価の陽イオンになりうるZnとから選ばれる1種以上の元素であり、前記記憶層の内部に、前記イオン源層に含有された前記陽イオンになりうる金属元素を含有する粒子が、面内方向において層をなすことなく配置され、かつ、厚さ方向において離散的に配置されている記憶素子と、
前記第1の電極側に接続された配線と、
前記第2の電極側に接続された配線とを有し、
前記記憶素子が多数配置されて成る
記憶装置。 - 前記イオン源層がCuTeを含んで成る請求項4に記載の記憶装置。
- 前記記憶層が希土類金属元素の酸化物から成る請求項4又は請求項5に記載の記憶装置。
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