WO2010143396A1 - 抵抗変化型不揮発性記憶素子のフォーミング方法および抵抗変化型不揮発性記憶装置 - Google Patents

抵抗変化型不揮発性記憶素子のフォーミング方法および抵抗変化型不揮発性記憶装置 Download PDF

Info

Publication number
WO2010143396A1
WO2010143396A1 PCT/JP2010/003765 JP2010003765W WO2010143396A1 WO 2010143396 A1 WO2010143396 A1 WO 2010143396A1 JP 2010003765 W JP2010003765 W JP 2010003765W WO 2010143396 A1 WO2010143396 A1 WO 2010143396A1
Authority
WO
WIPO (PCT)
Prior art keywords
voltage
resistance
forming
pulse
nonvolatile memory
Prior art date
Application number
PCT/JP2010/003765
Other languages
English (en)
French (fr)
Inventor
河合賢
島川一彦
村岡俊作
東亮太郎
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Priority to US13/001,943 priority Critical patent/US8395925B2/en
Priority to CN201080001897.XA priority patent/CN102077296B/zh
Priority to JP2010537202A priority patent/JP4705202B2/ja
Publication of WO2010143396A1 publication Critical patent/WO2010143396A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0064—Verifying circuits or methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0083—Write to perform initialising, forming process, electro forming or conditioning
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/32—Material having simple binary metal oxide structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/34—Material includes an oxide or a nitride
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Definitions

  • the present invention relates to a forming method for a resistance change type nonvolatile memory element whose resistance value reversibly changes based on an electric signal to stably change the resistance, and a resistor having such a function.
  • the present invention relates to a variable nonvolatile memory device.
  • nonvolatile memory device having a memory cell configured using a variable resistance nonvolatile memory element (hereinafter also simply referred to as a “resistance variable element”).
  • resistance variable element refers to an element having a property that the resistance value reversibly changes by an electrical signal, and further capable of storing data corresponding to the resistance value in a nonvolatile manner.
  • a so-called 1T1R type memory in which a MOS transistor and a resistance change element are connected in series at a position near the intersection of a bit line and a word line arranged orthogonally
  • a nonvolatile memory device in which cells are arranged in a matrix is generally known.
  • one end of the two-terminal variable resistance element is connected to the bit line or the source line, and the other end is connected to the drain or source of the transistor.
  • the gate of the transistor is connected to the word line.
  • the source line is arranged in parallel with the bit line or the word line.
  • Nonvolatile memory devices arranged in an array are also generally known.
  • Non-patent Document 1 Patent Documents 1 to 3.
  • Non-Patent Document 1 a nonvolatile memory composed of 1T1R type memory cells using a transition metal oxide as a resistance change element is tampered with. It has been shown that transition metal oxide thin films are usually insulators, and in order to change the resistance value in pulses, a forming process can be performed to form a conductive path that can be switched between a high resistance state and a low resistance state. .
  • “forming” is initialization for the resistance change element, and reversibly switches between a high resistance state and a low resistance state according to the applied pulse voltage from a state having an extremely high resistance value after manufacturing.
  • Treatment usually applied only once after manufacture.
  • FIG. 46 is a characteristic diagram showing the dependency of the forming start voltage shown in Non-Patent Document 1 on the transition metal oxide film thickness.
  • transition metal oxides four types of characteristics of NiO, TiO 2 , HfO 2 , and ZrO 2 are shown, and the forming start voltage depends on the type of transition metal oxide, and the transition metal oxide film thickness is The thicker, the higher. For this reason, in order to reduce the forming voltage, it is preferable to select a transition metal oxide such as NiO and reduce the thickness of the transition metal oxide.
  • the “forming voltage” refers to a voltage applied to form the variable resistance element
  • the “forming start voltage” refers to the lowest voltage required to form the variable resistance element (as an absolute value, the minimum value). Forming voltage).
  • FIG. 47 is an IV characteristic diagram showing the unipolar resistance change characteristic of NiO, which is also disclosed in Non-Patent Document 1, and shows a high resistance when a reset voltage of about 0.5 V is applied in a low resistance state.
  • a set voltage of about 1.15 V point A
  • the state changes to the low resistance state, and after the low resistance state transition (after point A), the resistance change element is excessive.
  • Current limitation is implemented so that current does not flow. For this reason, after the low-resistance state transition, an excessive voltage is not applied to the resistance change element.
  • the solid line shows the resistance change hysteresis before baking at 150 ° C.
  • the broken line shows the resistance change hysteresis after baking at 150 ° C. for 300 hours, but transitions from the high resistance state to the low resistance state.
  • Patent Document 1 discloses an ion conduction type nonvolatile memory element using a rare earth oxide thin film as a resistance change element.
  • FIG. 48 is a schematic view of a cross section of the memory cell disclosed in Patent Document 1.
  • a lower electrode 2 is formed on a substrate 1 having high electrical conductivity (for example, a silicon substrate 1 doped with P-type high-concentration impurities), and a metal element serving as an ion source is formed on the lower electrode 2.
  • the contained ion source layer 3 is formed, a memory layer 4 having a relatively high resistance value is formed thereon, and is connected to the memory layer 4 through an opening formed in the insulating layer 5 on the memory layer 4.
  • the upper electrode 6 is formed and configured.
  • the material used for the ion source layer 3 CuTe, GeSbTe, AgGeTe and the like, and as the material for the memory layer 4, a rare earth element oxide such as gadolinium oxide is disclosed.
  • the lower electrode 2 and the upper electrode 6 are made of a normal semiconductor wiring material such as TiW or TaN. Further, the gadolinium oxide of the memory layer 4 is added with an amount of metal particles, for example, Cu, in an amount that is insufficient to form a layer, that is, the memory layer 4 is maintained to the extent that the insulating property or the semi-insulating property is maintained. Yes.
  • FIG. 49 is an IV characteristic diagram from the initial state in the memory cell of FIG. 48.
  • a transition is made from the initial high resistance state to the low resistance state at a relatively high negative voltage.
  • the voltage at this time is defined as an initialization voltage Vo.
  • the erase voltage Ve transitions from the low resistance state to the high resistance state.
  • a transition is made from the high resistance state to the low resistance state at the recording voltage Vr having an absolute value smaller than the initialization voltage Vo.
  • Patent Document 1 As described above, in Patent Document 1, by adding metal particles to the memory layer 4, defects due to the metal element are formed in the memory layer 4, and ions of the metal element start to move easily at a low voltage. For this reason, since new ions move from the ion source layer 3 in contact with the storage layer 4 to the vacant site after the ions move, such an operation occurs continuously, and the conductive path is promptly performed.
  • An initialization (forming) voltage reduction technique is disclosed in which the initialization (forming) operation can be performed at a low voltage and the reliability of the memory cell is maintained.
  • Patent Document 2 discloses a multi-value writing method for 1T1R type memory cells using a resistance change type memory element.
  • FIG. 50 is a diagram for explaining a low resistance operation point analysis from the static characteristics of the MIS transistor and the resistance change element of such a 1T1R cell.
  • the IV characteristic of the resistance change element is represented by a straight line.
  • Vth a voltage higher than the low resistance threshold voltage Vth
  • the resistance change element changes from the high resistance state to the low resistance state. Transition.
  • the gate voltage VGS of the MIS transistor to VG3, VG2, and VG1 (VG3 ⁇ VG2 ⁇ VG1), the IV characteristic of the MIS transistor changes.
  • the low resistance level of the resistance change element has a characteristic that can be freely set by controlling the gate voltage VGS of the MIS transistor and controlling the IV characteristic, and can be applied to a multi-value memory. Has been.
  • Patent Document 3 discloses a multi-value writing method of a resistance change element
  • FIG. 51 is a resistance-voltage characteristic diagram of a metal insulating film (for example, a magnesium oxide film) which is such a resistance change element. is there.
  • a resistance change characteristic is shown in which the resistance is increased by applying a positive voltage and decreased by applying a negative voltage.
  • the return path varies depending on the applied voltage. Specifically, the higher the switching voltage is, the more the resistance regresses with a higher resistance value.
  • the high resistance value level of the variable resistance element can be set to a desired high resistance value by setting a plurality of switching voltages and controlling the RV characteristics.
  • Non-Patent Document 1 it is shown that some transition metal oxides exhibit a nonvolatile resistance change phenomenon by application of an electric pulse. Yes.
  • a voltage whose absolute value is higher than the control voltage for the subsequent resistance change which is a very high resistance state in the initial insulation state.
  • variable resistance elements using transition metal oxides have a reversible resistance change when an electric signal exceeding a predetermined threshold voltage is applied after forming, but the unipolar that can be controlled only by the voltage polarity in one direction. It is disclosed that there are two types, that is, a bipolar type that can be controlled by voltage application with different voltage polarities.
  • Patent Document 1 shows that an ion conduction type resistance change element made of a material different from a transition metal oxide can change resistance by the same forming or electric pulse.
  • Patent Document 2 discloses a control method for reducing resistance of a variable resistance element. When a predetermined voltage is reached, the resistance changes from high resistance to low resistance, and the resistance value in the low resistance state is determined depending on the amount of current flowing through the resistance change element, and the gate voltage is controlled using this phenomenon. Thus, it is disclosed that it can be applied to a multi-level memory.
  • Patent Document 3 reports that there is a phenomenon in which the high resistance value level is uniquely determined by the voltage value applied to the resistance change element when the resistance is increased.
  • variable resistance nonvolatile memory element with a simple structure sandwiched between electrodes, and by applying high-voltage forming in the initial stage, a short pulse is then generated. It has been shown that a low resistance state and a high resistance state can be reversibly and stably controlled only by applying an electric signal, and those states are nonvolatile.
  • variable resistance nonvolatile memory elements as memory cells, it can be expected that a high-speed and low-cost memory can be configured as compared with a generally known nonvolatile memory such as a flash memory.
  • tantalum which is one of transition metals
  • the oxygen-deficient oxide tantalum oxide
  • the oxygen-deficient oxide refers to an oxide in which oxygen is insufficient from the stoichiometric composition.
  • Ta 2 O 5 is an oxide having a stoichiometric composition.
  • oxygen is contained 2.5 times as much as tantalum, and it is 71.4% in terms of oxygen content.
  • An oxide hereinafter, tantalum oxide is abbreviated as Ta oxide
  • Ta oxide is referred to as oxygen-deficient Ta oxide.
  • good resistance change operation can be obtained in the range of 0.8 ⁇ x ⁇ 1.9. Desirable range of x.
  • TaO 1.54 oxygen-deficient Ta oxide
  • FIG. 52 is a cross-sectional view showing the configuration (configuration corresponding to one bit) of a 1T1R type memory cell using a conventional resistance change element.
  • the 1T1R type memory cell 500 includes a transistor 317 and a resistance change element 300.
  • the first via 510, the resistance change element 300, the second via 511 for resistance film, the second via 306, the second wiring layer 307, the third via 308, and the third wiring layer 311 are formed in this order.
  • the second wiring layer 307 connected to the resistance film second via 511 is the upper electrode terminal A
  • the first wiring layer 305 connected to the resistance film first via 510 is the lower electrode terminal B
  • the first Three wiring layers 311 are defined as lower electrode side terminals C.
  • the voltage of the semiconductor substrate 301 is 0V, and is supplied from a 0V power line (not shown) in a generally known configuration.
  • the resistance change element 300 is an enlarged view of the resistance change element 300.
  • a lower electrode 300a, a resistance change layer 300b made of oxygen-deficient Ta oxide (TaO 1.54 ), and an upper electrode 300c are formed in a sandwich shape on the first via 510 for resistance film.
  • the second via 511 for resistance film connected to the two wiring layers 307 is connected.
  • the transistor 317 has an NMOS transistor gate width W of 0.44 ⁇ m and a gate length.
  • L 0.18 ⁇ m
  • the film thickness Tox of the gate insulating film 303a is 3.5 nm.
  • the lower electrode 300a is made of TaN
  • the upper electrode 300c is made of an electrode material whose main component is Pt that easily causes a resistance change.
  • the resistance change element 300 when a positive voltage equal to or higher than a threshold voltage that causes a resistance change with respect to the lower electrode 300a is applied to the upper electrode 300c, oxidation occurs at the interface of the upper electrode 300c, and the resistance changes from a low resistance state to a high resistance. Conversely, when a negative voltage equal to or lower than a threshold voltage that causes a resistance change with respect to the lower electrode 300a is applied to the upper electrode 300c, a reduction reaction occurs in the resistance change layer 300b near the interface of the upper electrode 300c. It has a resistance change characteristic that occurs and transitions from a high resistance state to a low resistance state.
  • the resistance change element 300 having a different electrode structure in which the upper electrode 300c and the lower electrode 300a are made of different materials has a relationship between the resistance change of high resistance or low resistance and the polarity direction of the applied pulse voltage.
  • the invention was invented by the inventors of the present application for the purpose of obtaining a non-volatile memory element utilizing the resistance change phenomenon, which can be uniquely determined according to the material and has reversibly stable rewriting characteristics. This is described in detail in International Publication No. 2009/050833 (Patent Document 5) which is a related patent application.
  • FIG. 53 shows that the 1T1R type memory cell 500 shown in FIG. 52 is subjected to initial forming by applying a high voltage pulse, and then a pulse voltage causing a low resistance and a pulse voltage causing a high resistance are set to a specific bit. It is the graph showing the resistance value (resistance measurement voltage is 0.4V) each time it continues applying with respect to alternately.
  • the horizontal axis represents the number of applied electrical pulses, and the vertical axis represents the resistance value.
  • the resistance measurement voltage is a voltage applied to the resistance change element in order to measure the resistance value of the resistance change element, and causes a resistance change (transition between a high resistance state and a low resistance state). The voltage is less than the value voltage.
  • a pulse voltage of + 2.4V pulse width 50 ns
  • a ground potential is applied to the upper electrode terminal A), that is, ⁇ 2.4V.
  • the upper electrode terminal A After changing to a low resistance state LR of about 8.9 k ⁇ by applying a negative pulse voltage, the upper electrode terminal A is increased with respect to the lower electrode side terminal C, and the resistance is increased by applying a positive pulse voltage. On the other hand The terminal A, it has been shown that repeated and low resistance due to the negative pulse voltage is applied.
  • the oxide of tantalum which is one of transition metals, also exhibits bipolar resistance change characteristics, and further has a feature that the resistance value can be rewritten at high speed with a short pulse of several tens of ns. Is confirmed. Although details are omitted, the low resistance value obtained by resistance change depends on the amount of current that flows when the resistance is reduced, such as the voltage of the gate electrode 303b and the channel width (not shown) of the transistor 317. The phenomenon of being determined has also been confirmed, and has characteristics common to the properties disclosed in Patent Document 2.
  • FIG. 54 is a normal expected value plot diagram of the resistance values of HR and LR when the number of times of pulse application is further increased in FIG. 53 (applying 300 times each of positive pulse and negative pulse).
  • the horizontal axis represents the resistance values of HR and LR (resistance measurement voltage is 0.4 V), and the vertical axis represents the normal expected value indicating the degree of variation when fitting with a normal distribution.
  • the high resistance state is also low resistance.
  • the state was not set to the same resistance value, but a phenomenon that was not known in the past was found to be set with a certain statistical distribution variation. In particular, the variation in the high resistance state is large.
  • the window C defined by the minimum value of the high resistance state HR and the maximum value of the low resistance state LR is maximized.
  • the present invention has been made in view of such circumstances, and provides an optimum forming method for a resistance change element capable of maximizing the operation window of the resistance change element and a resistance change nonvolatile memory device having such a function.
  • the purpose is to provide.
  • a forming method provides a resistance change type nonvolatile memory element in a high resistance state and a low resistance depending on the polarity of a voltage pulse applied from the first state after manufacture.
  • a forming method that is initialization for changing the state to a second state capable of reversibly transitioning, wherein the variable resistance nonvolatile memory element is in the high resistance state in the first state.
  • the voltage required to change to the state that is, the voltage obtained by adding a predetermined voltage to the forming start voltage having the lowest absolute value is the absolute maximum voltage, and the absolute value is the absolute maximum voltage. Applying a voltage pulse having a voltage not exceeding 1 to the variable resistance nonvolatile memory element.
  • the voltage applied at the time of forming is limited to within a certain range (within a voltage range obtained by adding a certain margin to the forming start voltage).
  • the resistance value high resistance value level
  • the resistance value hardly depends on the applied voltage. Therefore, the operation window of the variable resistance nonvolatile memory element is maximized.
  • the variable resistance nonvolatile memory element includes a first oxygen-deficient transition metal oxide layer and a second oxygen-deficient transition metal having a higher oxygen content than the transition metal oxide layer.
  • the predetermined voltage is a value determined depending on the first and second oxygen-deficient transition metal oxide layers.
  • the first oxygen-deficient transition metal oxide layer is a layer having a composition represented by TaO x
  • the second oxygen-deficient transition metal oxide layer is TaO y (provided that It is a layer having a composition represented by x ⁇ y)
  • the predetermined voltage is preferably 0.7V.
  • the determination step and the application step are repeated, and in the application step, a voltage pulse having a voltage whose absolute value is larger than the voltage pulse applied immediately before may be applied.
  • a voltage pulse having a voltage obtained by adding a voltage not exceeding the predetermined voltage to the voltage of the voltage pulse applied immediately before.
  • a voltage smaller than the margin for example, 0.1 V
  • variable resistance nonvolatile memory element is arranged for each of a plurality of memory cells.
  • the variable resistance nonvolatile memory elements arranged in the plurality of memory cells are sequentially the same.
  • a voltage pulse having a voltage whose absolute value is larger than that of the voltage pulse applied immediately before may be applied.
  • the forming is performed on the plurality of memory cells with the optimum voltage depending on the individual resistance change nonvolatile memory element.
  • the voltage pulse may be applied using a voltage source in which the maximum value of current that can be supplied is limited.
  • the voltage source is set multiple times step by step. Forming can be completed with a single voltage application without applying a voltage.
  • a variable resistance nonvolatile memory device is a variable resistance nonvolatile memory device using a variable resistance nonvolatile memory element, and includes a voltage pulse applied to the variable resistance nonvolatile memory device.
  • a memory cell array including a plurality of memory cells in which a variable resistance nonvolatile memory element capable of reversibly transitioning between a high resistance state and a low resistance state depending on polarity and a switch element are connected in series;
  • a selection unit that selects at least one memory cell from the inside, and a resistance change type nonvolatile memory element included in the memory cell selected by the selection unit has a resistance higher than that in the high resistance state after manufacture.
  • the forming voltage pulse generator for generating a voltage pulse for forming and the variable resistance nonvolatile memory element included in the memory cell selected by the selection unit from the high resistance state to the low resistance state or from the low resistance state A voltage pulse generator for writing that generates a voltage pulse for writing to make a transition to a high resistance state, and a variable resistance nonvolatile memory element included in a memory cell selected by the selection unit than when the resistance variable nonvolatile memory element is in the high resistance state
  • a read-out unit having a normal determination unit for determining, and the forming voltage pulse generation unit removes the variable resistance nonvolatile memory element from the first state.
  • the voltage having the maximum absolute value obtained by adding a predetermined voltage to the forming start voltage having the lowest absolute value required for changing to the second state is defined as the absolute value maximum voltage.
  • a voltage pulse for forming may be applied to the variable resistance nonvolatile memory element.
  • the voltage applied at the time of forming is limited to within a certain range (within a voltage range obtained by adding a certain margin to the forming start voltage).
  • the resistance value high resistance value level
  • the resistance value hardly depends on the applied voltage. Therefore, the operation window of the variable resistance nonvolatile memory element is maximized.
  • the variable resistance nonvolatile memory element includes a first oxygen-deficient transition metal oxide layer and a second oxygen-deficient transition metal having a higher oxygen content than the transition metal oxide layer.
  • the forming voltage pulse generator is configured to apply a voltage to the first oxygen-deficient transition metal oxide layer with respect to the potential of the second oxygen-deficient transition metal oxide layer.
  • a voltage pulse having a positive voltage is applied, and the predetermined voltage has a value determined depending on the first and second oxygen-deficient transition metal oxide layers.
  • the first oxygen-deficient transition metal oxide layer is a layer having a composition represented by TaO x
  • the second oxygen-deficient transition metal oxide layer is TaO y (provided that It is a layer having a composition represented by x ⁇ y)
  • the predetermined voltage is preferably 0.7V.
  • the forming voltage pulse generator may include a variable voltage pulse generation circuit that generates a voltage pulse of a voltage having a large absolute value stepwise from a voltage having a small absolute value.
  • the variable voltage pulse generation circuit preferably generates a voltage pulse having a voltage obtained by adding a voltage not exceeding the predetermined voltage to the voltage pulse generated immediately before. For example, by setting the increment voltage stepwise to 0.7 V or less (0.1 V or the like), an optimum forming voltage that does not exceed the voltage obtained by adding the margin to the forming start voltage is applied.
  • the forming voltage pulse generator may generate the voltage pulse using a voltage source in which a maximum value of current that can be supplied is limited.
  • the voltage source is set multiple times step by step. Forming can be completed with a single voltage application without applying a voltage.
  • the selection unit includes a row selection unit that selects at least one of the plurality of source lines, and a column selection unit that selects at least one of the bit lines, and the read circuit passes through the column selection unit.
  • the forming voltage pulse generator is connected to the source line selected by the row selector with reference to the potential of the bit line selected by the column selector. The forming voltage pulse is applied, or the forming voltage pulse is applied to the bit line selected by the column selection unit with reference to the potential of the source line selected by the row selection unit. It may be configured that.
  • the plurality of memory cells are sequentially selected by controlling the row selection unit, the column selection unit, and the forming voltage pulse generation unit, and the variable resistance nonvolatile memory included in the selected memory cell It is preferable to provide an automatic forming control circuit for applying the forming voltage pulse to the element. As a result, the forming is performed on the plurality of memory cells with the optimum voltage depending on the individual resistance change nonvolatile memory element.
  • the forming voltage pulse generator has a terminal for inputting a voltage pulse from the outside that does not exceed the absolute value maximum voltage whose absolute value is maximum, and is input via the terminal A voltage pulse may be generated as the forming voltage pulse.
  • a voltage pulse for forming input from an external device such as an IC tester can be applied to the variable resistance nonvolatile memory element of each memory cell.
  • the reading unit is used as the forming determination unit and the normal determination unit for forming to determine whether the resistance variable nonvolatile memory element has a lower resistance value than that in the high resistance state.
  • Selection of a reference resistor, a read reference resistor for determining whether the variable resistance nonvolatile memory element is in a high resistance state or a low resistance state, and the forming reference resistor or the read reference resistor A reference current that flows by applying a constant voltage to the forming reference resistor or the read reference resistor selected by the selection circuit, and the constant voltage to the variable resistance nonvolatile memory element A comparison circuit that compares the applied memory cell current may be used.
  • the determination as to whether or not the forming is completed and the determination of the state of the variable resistance nonvolatile memory element (high resistance state / low resistance state) are accurately determined using the reference resistance.
  • the resistance value of the forming reference resistor is larger than the resistance value of the reading reference resistor. Whether or not forming is completed can be determined by determining whether or not the resistance value of the resistance change type nonvolatile memory element is smaller than the resistance value in the high resistance state. This is because it is necessary to determine whether the resistance state is the high resistance state or the low resistance state based on the resistance value within the range of the operation window.
  • variable resistance nonvolatile memory element forming method and variable resistance nonvolatile memory device of the present invention when forming each memory cell from an initial state having a high resistance value, the resistance variable element is excessive after forming. Current can be suppressed, and as a result, the transitionable high resistance level can be controlled higher, the operation window between the low resistance state and the high resistance state can be expanded, and high-speed reading and data reliability can be achieved. The possibility of erroneous reading can be greatly reduced.
  • FIG. 1 is a schematic diagram showing a basic structure of a nonvolatile memory element as basic data of the present invention.
  • FIG. 2 is a diagram showing a configuration of a variable resistance element to which a fixed resistance is added as basic data 1 of the present invention.
  • 3A (a1) to (a3) are diagrams showing the relationship between the resistance value and the applied pulse voltage as basic data of the present invention.
  • 3B (b1) to (b3) are diagrams showing the relationship between the resistance value and the applied pulse voltage as basic data of the present invention.
  • 3C (c1) to (c3) are diagrams showing the relationship between the resistance value and the applied pulse voltage as basic data of the present invention.
  • 3D (d1) to (d3) are diagrams showing the relationship between the resistance value and the applied pulse voltage as basic data of the present invention.
  • FIGS. 3E (e1) to (e3) are diagrams showing the relationship between the resistance value and the applied pulse voltage as basic data of the present invention.
  • FIG. 4 is a measurement flowchart of pulse RV characteristics according to the embodiment of the present invention.
  • FIG. 5 is a diagram showing a configuration of a 1T1R type memory cell as basic data of the present invention.
  • 6A and 6B are cross-sectional views showing two types of basic cell structures in the 1T1R type memory cell of the present invention.
  • FIGS. 7A to 7C are diagrams showing the relationship between the resistance value and the applied pulse voltage in the 1T1R type memory cell as basic data of the present invention.
  • FIGS. 8A to 8C are diagrams showing the relationship between the resistance value and the applied pulse voltage in the 1T1R type memory cell as basic data of the present invention.
  • FIG. 9 is a diagram showing the relationship between the resistance value of the 1T1R type memory cell and the number of electric pulses applied as basic data of the present invention.
  • FIGS. 10A to 10C are diagrams showing the relationship between the resistance value and the applied pulse voltage when soft forming is performed on the 1T1R type memory cell as basic data of the present invention.
  • FIG. 11 is a diagram showing the relationship between the resistance value and the number of applied electrical pulses when soft forming is performed on a 1T1R type memory cell as basic data of the present invention.
  • FIGS. 12A and 12B are schematic views of a memory cell including a resistance change element showing necessary constituent elements in the present invention.
  • FIG. 13 is a diagram for explaining the relationship between the respective resistance states during soft forming in the present invention.
  • FIG. 14 is a cumulative probability distribution diagram of the forming voltage Vb in the present invention.
  • FIGS. 15A to 15I are views for explaining the soft forming estimation mechanism in the present invention.
  • FIG. 16 is a diagram for explaining a writing method according to the present invention.
  • FIG. 17 is a configuration diagram of the variable resistance nonvolatile memory device according to the first embodiment of the present invention.
  • FIG. 18 is a circuit diagram showing an example of the configuration of the sense amplifier according to the embodiment of the present invention.
  • FIG. 19 is a diagram for explaining the sense amplifier determination level according to the embodiment of the present invention.
  • FIG. 20 is a circuit diagram showing an example of the configuration of the write circuit according to the first embodiment of the present invention.
  • FIG. 21 is a timing chart showing a step-up write pulse voltage application waveform according to the first embodiment of the present invention.
  • FIG. 22 is a diagram showing a list of set voltages of each node in each operation mode according to the first embodiment of the present invention.
  • FIG. 23 is a soft forming flowchart of the variable resistance nonvolatile memory device according to the embodiment of the present invention.
  • 24A to 24C are operation timing diagrams of the variable resistance nonvolatile memory device according to the first embodiment of the present invention.
  • FIG. 25 is an explanatory diagram of the soft forming operation timing of the variable resistance nonvolatile memory device according to the first embodiment of the present invention.
  • FIG. 26 is a configuration diagram of a variable resistance nonvolatile memory device according to the second embodiment of the present invention.
  • FIG. 27 is a circuit diagram showing an example of the configuration of the variable voltage generating circuit according to the second embodiment of the present invention.
  • FIG. 28 is a timing chart showing a step-up write pulse voltage application waveform according to the second embodiment of the present invention.
  • FIG. 29 is a diagram showing a list of set voltages of each node in each operation mode according to the second embodiment of the present invention.
  • FIG. 30A to 30C are explanatory diagrams of operation timings of the variable resistance nonvolatile memory device according to the second embodiment of the present invention.
  • FIG. 31 is an explanatory diagram of the soft forming operation timing of the variable resistance nonvolatile memory device according to the second embodiment of the present invention.
  • FIG. 32 is a configuration diagram of a variable resistance nonvolatile memory device according to the third embodiment of the present invention.
  • FIG. 33 is a circuit diagram showing an example of the configuration of a write circuit according to the third embodiment of the present invention.
  • FIG. 34 is a timing chart showing a step-down write pulse voltage application waveform according to the third embodiment of the present invention.
  • FIG. 35 is a diagram showing a list of set voltages of each node in each operation mode according to the third embodiment of the present invention.
  • FIG. 36 is a soft forming flowchart of the variable resistance nonvolatile memory device according to the third embodiment of the present invention.
  • 37A to 37C are explanatory diagrams of operation timings of the variable resistance nonvolatile memory device according to the third embodiment of the present invention.
  • FIG. 38 is an explanatory diagram of the soft forming operation timing of the variable resistance nonvolatile memory device according to the third embodiment of the present invention.
  • FIG. 39 is a configuration diagram of a variable resistance nonvolatile memory device according to the fourth embodiment of the present invention.
  • FIG. 40 is a configuration diagram of a variable resistance nonvolatile memory device according to the fifth embodiment of the present invention.
  • FIG. 41 is a circuit diagram showing an example of the configuration of a forming circuit according to the fifth embodiment of the present invention.
  • FIGS. 42A and 42B are circuit diagrams for explaining the operation of the forming circuit according to the fifth embodiment of the present invention.
  • 43 (a) and 43 (b) are schematic IV characteristics for performing operating point analysis during forming according to the fifth embodiment of the present invention.
  • 44A to 44C are explanatory diagrams of operation timings of the variable resistance nonvolatile memory device according to the fifth embodiment of the present invention.
  • FIG. 45 is a configuration diagram of a variable resistance nonvolatile memory device according to the sixth embodiment of the present invention.
  • FIG. 46 is a characteristic diagram showing the dependence of the forming voltage on the transition metal oxide film thickness in a conventional variable resistance nonvolatile memory.
  • FIG. 47 is an IV characteristic diagram of the conventional variable resistance nonvolatile memory.
  • FIG. 48 is a schematic diagram of a cross section of a memory cell in a conventional variable resistance nonvolatile memory element.
  • FIG. 49 is an IV characteristic diagram from the initial state in the conventional variable resistance nonvolatile memory element.
  • FIG. 50 is a diagram for explaining a low resistance operation point analysis from static characteristics of a MIS transistor and a resistance change element in a conventional 1T1R cell.
  • FIG. 51 is a resistance-voltage characteristic diagram when a plurality of switching voltages are set in the conventional variable resistance element.
  • FIG. 52 is a cross-sectional view of a conventional 1T1R type memory cell.
  • FIG. 53 is a diagram showing the relationship between the resistance value of the conventional 1T1R type memory cell and the number of electric pulses applied.
  • FIG. 54 is a diagram showing the relationship between the resistance value of the conventional 1T1R type memory cell and the normal expected value in the pulse change.
  • the variable resistance nonvolatile memory device is a 1T1R nonvolatile memory device in which a variable resistance element and a MOS transistor are connected in series, and has a high resistance value.
  • a forming method that makes the level controllable and an optimum high-resistance pulse voltage can be applied to the variable resistance element, thereby providing a wide operation window in a high resistance state and a low resistance state.
  • FIG. 1 is a schematic diagram showing the basic structure of the variable resistance element used in this experiment.
  • a lower electrode 100a, a resistance change layer 100b, and an upper electrode 100c are formed in a sandwich shape, a lower electrode terminal B is drawn from the lower electrode 100a, and an upper portion is taken from the upper electrode 100c.
  • the electrode terminal A is drawn out.
  • the lower electrode 100a is made of TaN
  • the upper electrode 100c is made of an electrode material whose main component is Pt that easily causes a resistance change.
  • the second oxygen-deficient tantalum oxide layer 100b-2 (TaO 2.47 ) is formed by sputtering before the manufacturing process of the upper electrode 100c.
  • the surface of TaO 1.54 ) is made by performing plasma oxidation treatment. Therefore, the oxygen content is higher than that of the first oxygen-deficient tantalum oxide layer 100b-1 (TaO 1.54 ), that is, the resistance value is high. It has become. For this reason, in the variable resistance element 100, the initial resistance is very high (> 10 M ⁇ ). Therefore, in order to perform a resistance change operation, a high forming voltage (low resistance voltage) is applied, and thus the conductive path is changed. Need to form.
  • the resistance change element 100 After the forming, in the resistance change element 100, when a positive voltage equal to or higher than a threshold voltage that causes a resistance change with respect to the lower electrode 100a is applied to the upper electrode 100c, oxidation occurs at the interface of the upper electrode 100c and On the contrary, when a negative voltage lower than a threshold voltage at which a resistance change occurs with respect to the lower electrode 100a is applied to the upper electrode 100c as a reference, a reduction occurs at the interface of the upper electrode 100c. It has a resistance change characteristic that transitions to a state.
  • variable resistance element 100 provided with such a high resistance layer (TaO 2.47 ) is obtained by the inventors of the present application for the purpose of obtaining a nonvolatile memory element using a variable resistance phenomenon having reversibly stable rewriting characteristics.
  • the invention has been invented and described in detail in International Publication No. 2010/021134 (Patent Document 6), which is a related patent.
  • variable resistance element 100 used in this experiment, the film thickness and oxygen content x of the first tantalum oxide layer (TaO x layer), and the second tantalum oxide layer (TaO y layer) Table 1 summarizes the film thickness and oxygen content ratio y.
  • FIG. 2 is a circuit diagram of the evaluation circuit of this experiment, and has a cell configuration in which a fixed resistance element of 1 k ⁇ is connected in series to the resistance change element 100 of FIG.
  • FIG. 2 the same components as those in FIG.
  • a pseudo-structure element in which the memory cell transistor is replaced with a fixed resistance element, and a basic data acquisition cell configuration in which 1 k ⁇ is added as a fixed resistance is used.
  • the terminal that is not connected to the fixed resistance variable resistance element 100 is drawn out as a lower electrode side terminal D.
  • FIG. 3A (a1) to FIG. 3A (a3), FIG. 3B (b1) to FIG. 3B (b3), FIG. 3C (c1) to FIG. 3C (c3), FIG. 3D (d1) to FIG. 3D (d3), FIG. (E1) to FIG. 3E (e3) are pulse application RV characteristic diagrams from the initial state of the resistance change element when a voltage pulse is applied under various conditions in the evaluation circuit shown in FIG.
  • These figures are characteristic diagrams showing the state of the resistance value after applying a predetermined pulse, and are hereinafter also referred to as a pulse RV.
  • the horizontal axis represents the pulse voltage V (pulse width 100 ns) applied between the upper electrode terminal A and the lower electrode side terminal D in the evaluation circuit of FIG.
  • the lower electrode side terminal D is fixed to the ground potential.
  • the direction in which a positive voltage is applied to the upper electrode terminal A is indicated as positive pulse voltage application, and conversely, the direction in which a negative voltage is applied to the upper electrode terminal A is negative pulse voltage application. Is displayed.
  • the vertical axis represents the resistance value between the upper electrode terminal A and the lower electrode side terminal D after application of each pulse voltage, and the resistance measurement voltage is + 0.4V.
  • FIG. 3E is a measurement flowchart for obtaining the pulse RV characteristics shown in FIGS. 3E (e1) to 3E (e3). It should be noted that here, specific numerical explanation will be given taking FIG. 3A (a1) as an example.
  • VP 0V to -1.85V
  • the pulse voltage VP is set to the start voltage Vsn (about ⁇ 0.07 V in FIG. 3A (a1)) (S1: first step), the pulse voltage VP is smaller than 0 V, and It is determined whether or not it is equal to or higher than the minimum negative voltage Vnm ( ⁇ 1.85 V in FIG. 3A (a1)) (S2: second step). If the determination result is true (Yes), the set pulse voltage VP is used. Then, an LR negative pulse voltage (about ⁇ 0.07 V, pulse width 100 ns) is applied to the evaluation circuit shown in FIG. 2 (S3: third step).
  • it is determined whether or not the pulse voltage VP is smaller than 0 V and not less than the minimum negative voltage Vnm (S7: seventh step). If the determination result is true (Yes), the set pulse voltage VP is used.
  • the LR negative pulse voltage (about -1.75 V, pulse width 100 ns) is applied to the evaluation circuit shown in FIG. 2 (S8: eighth step).
  • VP 0V to + 6V
  • the pulse voltage VP is set to the start voltage Vsp (about 0.1 V in FIG. 3A (a1)) (S11: eleventh step).
  • Vsp about 0.1 V in FIG. 3A (a1)
  • Vpm maximum positive voltage
  • +0.4 V is applied between the upper electrode terminal A and the lower electrode side terminal D, and the resistance value is measured (S14: 14th step).
  • the twelfth step (S12) to the fifteenth step (S15) are repeated until the pulse voltage VP becomes larger than the maximum positive voltage Vpm.
  • the pulse voltage VP becomes larger than the maximum positive voltage Vpm (VP> Vpm) in the twelfth step (S12) the process proceeds to the sixteenth step (S16).
  • VP + 6V ⁇ 0V
  • the pulse voltage VP is set to the pulse voltage VP set immediately before (approximately 6.1 V in FIG. 3A (a1)) ⁇ 2 Vstep 2 (in FIG. 3A (a1)).
  • VP about 5.7V).
  • the pulse voltage VP is decremented by ⁇ Vstep 2 and set to about 5.5 V (S20: 20th step).
  • the 17th step (S17) to the 20th step (S20) are repeated until the pulse voltage VP becomes 0V or less.
  • the pulse RV measurement one loop is terminated. Thereafter, the pulse RV characteristics are all measured based on the measurement flow described with reference to FIG.
  • the negative pulse voltage is applied while stepping up the absolute value in order to form the conductive path first (low resistance).
  • a negative pulse voltage of about ⁇ 1.5 V that is, forming start voltage
  • the resistance changes to a low resistance state of about 2.2 k ⁇ . At this time, a conductive path is formed and forming is performed.
  • the resistance value R increases as the step down occurs, but is different from the pulse RV curve at the first step up.
  • the resistance value starts to be saturated by applying the positive pulse voltage of about + 2.7V, and is maintained in a high resistance state of about 15 k ⁇ .
  • variable resistance nonvolatile memory element according to the present invention is not operated as a memory element in the unipolar region, but as a memory element in the bipolar region. That is, the variable resistance nonvolatile memory element according to the present invention is a memory element that reversibly transits between a high resistance state and a low resistance state according to the polarity of an applied voltage pulse.
  • FIGS. 3B (b1) to 3B (b3) have the same sample conditions as those of FIG. 3A (a1) to FIG. 3A (a3) (see FIG. 2 and Table 1), and the case where another variable resistance element is used.
  • FIG. 3B (b1) is a pulse RV characteristic
  • FIG. 3B (b1) is evaluated with the same measurement flow except that the maximum absolute value of the negative pulse voltage is different (about 2.4 V) from FIG. 3A (a1).
  • 3B (b2) and FIG. 3B (b3) are evaluated using the same measurement flow as FIG. 3A (a1).
  • FIG. 3B (b1) when a negative pulse voltage having a larger absolute value is applied to -2.4 V in a state in which the resistance is reduced by forming, after that, the negative pulse voltage application flow ends.
  • the high resistance level is maximum (about 213 k ⁇ ) at the point F, but the voltage region width G having a resistance value of about 20 k ⁇ or more is shown in FIG. 3A (a1).
  • the resistance value seen in FIG. 4 is clearly reduced from the voltage region width H of about 20 k ⁇ or more.
  • the second pulse RV characteristic measurement loop shows the same pulse RV characteristic as in FIG. 3A (a2), but the resistance is reduced from the high resistance state (about 16 k ⁇ ).
  • the resistance changes to a low resistance state of about 3.8 k ⁇ when a negative pulse voltage of about ⁇ 0.6 V is applied (point D3).
  • the absolute value of the negative pulse voltage is stepped up to about -1.8V, transitioned to the low resistance state (about 1.5k ⁇ ), and then the negative pulse voltage is stepped down to about 0V from there.
  • the resistance rise starts to saturate when the positive pulse voltage of about + 2.6V is applied, and the high resistance state is maintained at about 11 k ⁇ .
  • FIG. 3B (b3) the same pulse RV characteristic measurement is looped with the third time. Similar to the results of FIGS. 3A (a1) to 3A (a3), once the point F is measured. If the pulse resistance is changed in the unipolar region beyond the peak, any positive pulse voltage can be applied to a very high resistance level (about 213 k ⁇ ) such as point F. Disappear.
  • the difference between the point E (about 113 k ⁇ ) shown in FIG. 3A (a1) and the point F (about 213 k ⁇ ) shown in FIG. 3B (b1) is caused by variation among elements, and is not a significant difference. .
  • FIGS. 3C (c1) to 3C (c3) will be described.
  • 3C (c1) to FIG. 3C (c3) are the same sample conditions as those of FIG. 3A (a1) to FIG. 3A (a3) (see FIG. 2 and Table 1), and when another resistance change element is used.
  • FIG. 3C (c1) is a pulse RV characteristic
  • FIG. 3C (c1) is evaluated by the same measurement routine except that the maximum absolute value of the negative pulse voltage is different (about 2.8 V) from FIG. 3B (b1).
  • 3C (c2) and FIG. 3C (c3) are evaluated using the same measurement flow as FIG. 3A (a1).
  • 3D (d1) to 3D (d3) are the same as those in FIGS. 3A (a1) to 3A (a3) (see FIG. 2 and Table 1), and the case where another variable resistance element is used.
  • 3D (d1) is the same as the measurement routine except that the maximum absolute value of the negative pulse voltage is different (approximately 3.8 V) from FIG. 3C (c1). ing. As shown in FIG.
  • 3D (d1) when a negative pulse voltage having a larger absolute value is applied to -3.8V in a state in which the resistance is reduced by forming, then after the negative pulse voltage application flow is finished, At the first positive pulse voltage step-up application, the maximum point of the resistance value level is hardly observed, and any positive pulse from the first time to the third time as shown in FIGS. 3D (d1) to 3D (d3). Even when a voltage is applied, the high resistance level cannot be shifted to about 20 k ⁇ or more.
  • the resistance change element is applied during forming to change from the first state after manufacture to the second state in which the high resistance state and the low resistance state can be reversibly transitioned according to the polarity of the applied voltage pulse.
  • the voltage changes from the first state to the second state when the voltage applied to the lower electrode 100a is a positive voltage with respect to the upper electrode 100c (or expressed as an absolute value of the voltage).
  • a predetermined voltage in this case, forming margin: 0.7 V
  • the absolute value of the voltage is preferably 2.4 V or less. That is, as a forming method, a predetermined voltage is added to the forming start voltage having the lowest absolute value required to change the variable resistance element from the first state to the second state. It can be seen that it is preferable to apply a voltage pulse having a voltage whose absolute value does not exceed the absolute maximum voltage to the resistance change element.
  • FIGS. 3E (e1) to 3E (e3) are the same as those in FIG. 3A (a1) to FIG. 3A (a3) (see FIG. 2 and Table 1), and in the case of using another variable resistance element.
  • FIG. 3A (a1) to FIG. 3A (a3) are pulse RV characteristics. After forming a negative pulse voltage up to about ⁇ 1.9V, the maximum value of the positive pulse voltage is kept at about 2.2V. The difference is that it is controlled not to enter the area. As shown in FIGS.
  • the maximum resistance value when the first positive pulse voltage is stepped up is increased as the absolute value of the negative voltage applied during forming is increased.
  • the level tends to decrease. This means that if the forming is performed with a negative pulse voltage having a large absolute value with a sufficient margin in consideration of the variation in the forming start voltage of the resistance change element, an excessive negative pulse voltage is continuously applied depending on the element.
  • the maximum high resistance value level at which transition is possible is reduced by about an order of magnitude, which indicates that there is a phenomenon that has not been known so far that the windows of the high resistance state and the low resistance state are significantly reduced.
  • the first control rule is that in forming, control is performed so that excessive negative pulse voltage (voltage pulse with forming margin ⁇ > 0.7V) is not applied to the resistance change element (forming under such control).
  • soft forming As a result, the transitionable high resistance value level (maximum point E) is high, and control can be performed so as not to be sensitive to the applied pulse voltage in the vicinity of the maximum point.
  • the second control rule is that, in the resistance change operation after forming, the high resistance pulse voltage is controlled to be not more than the voltage in the unipolar region (the applied voltage that maximizes the resistance value of the resistance change element in the high resistance state). It is to be. Thereby, since the resistance value in the high resistance state of the variable resistance element can be kept high, the variable resistance element can be used with a larger operation window.
  • both of the above two control rules are preferably implemented, but the present invention does not necessarily have to be implemented. This is because even when only one control rule is implemented, a larger operation window can be formed compared to when both are not implemented.
  • Basic data 1 assumes the on-resistance of a MOS transistor of a 1T1R type memory cell, and uses an evaluation circuit in which an external resistance (1 k ⁇ ) is connected to the resistance change element 100 to determine the basic characteristics of the resistance change element 100 by a two-terminal method.
  • an external resistance (1 k ⁇ ) is connected to the resistance change element 100 to determine the basic characteristics of the resistance change element 100 by a two-terminal method.
  • FIG. 5 is a schematic diagram of a 1T1R type memory cell including the resistance change element 100 of FIG. 1 used in this experiment.
  • the NMOS transistor as the selection transistor has a gate terminal, the lower electrode terminal B of the resistance change element 100 and the N + diffusion region of the NMOS transistor are connected in series, and the other is not connected to the resistance change element 100.
  • the N + diffusion region is drawn out as the lower electrode side terminal C, and the substrate terminal is connected to the ground potential.
  • the feature here is that the high-resistance second oxygen-deficient oxide layer 100b-2 is disposed on the upper electrode terminal A side opposite to the NMOS transistor.
  • FIG. 6 is a cross-sectional view of a 1T1R type memory cell including the resistance change element 100 of FIG.
  • FIG. 6 the same components as those in FIG.
  • FIG. 6A is a cross-sectional view showing a first basic configuration for 2 bits of 1T1R type cell.
  • the transistor 317 corresponds to the NMOS transistor in FIG.
  • the second wiring layer 307, the third via 308, the resistance change element 100, the fourth via 310, and the third wiring layer 311 are formed in this order.
  • a third wiring layer 311 connected to the fourth via 310 corresponds to the bit line BL, and a first wiring layer 305 and a second wiring layer 307 connected to the first N-type diffusion layer region 302a of the transistor 317 are provided. , Corresponding to the source line SL running perpendicular to the drawing.
  • the voltage of the semiconductor substrate 301 is 0V, and is supplied from a 0V power line (not shown) in a generally known configuration.
  • a lower electrode 100 a, a resistance change layer 100 b, and an upper electrode 100 c are formed in a sandwich shape on the third via 308, and further connected to a fourth via 310 connected to the third wiring layer 311. .
  • the upper electrode of the resistance change element 100 as shown in FIG. 6A (corresponding to 100c in FIG. 5 and having a higher oxygen content and a high resistance second oxygen-deficient oxide layer (in FIG. 5).
  • the memory cell structure in which the electrode 100b-2) is connected to the bit line is called an I-type cell.
  • FIG. 6B is a cross-sectional view showing a second basic configuration for 2 bits of 1T1R type cell. *
  • the first via 510, the resistance change element 100, the second via 511 for resistance film, the second via 306, the second wiring layer 307, the third via 308, and the third wiring layer 311 are sequentially formed.
  • the third wiring layer 311 connected to the first N-type diffusion layer region 302a of the transistor 317 corresponds to the bit line BL, and the second wiring layer 307 connected to the second via 511 for resistance film is shown in this drawing. It corresponds to the source line SL running vertically.
  • the voltage of the semiconductor substrate 301 is 0V, and is supplied from a 0V power line (not shown) in a generally known configuration.
  • the lower electrode 100 a, the resistance change layer 100 b, and the upper electrode 100 c are formed in a sandwich shape on the first via 510 for the resistance film, and further the second resistance film element connected to the second wiring layer 307. It is connected to the via 511.
  • the upper electrode of the resistance change element 100 as shown in FIG. 6B (corresponding to 100c in FIG. 5 and a high-resistance second oxygen-deficient oxide layer having a higher oxygen content (see FIG. 5).
  • the memory cell structure in which the electrode 100b-2) is connected to the source line is referred to as a type II cell.
  • the word line WL for applying a gate voltage to the gate electrode 303b is parallel to the source line SL, although illustration is omitted. Has been placed.
  • the resistance change element 100 is as shown in Table 1, and the gate width W of the NMOS transistor is 0. .44 ⁇ m, the gate length L is 0.18 ⁇ m, and the gate oxide film thickness Tox is 3.5 nm.
  • FIG. 7A to FIG. 7C are pulse RV characteristic diagrams from the initial state in the 1T1R type memory cell shown in FIG. 5 and Table 1 in such an applied pattern, and the horizontal axis represents FIG. This is a pulse voltage V (pulse width 50 ns) applied between the upper electrode terminal A and the lower electrode side terminal C in the memory cell.
  • the direction in which a voltage higher than the lower electrode side terminal C is applied to the upper electrode terminal A is indicated as positive pulse voltage application, and conversely the upper electrode terminal is applied to the lower electrode side terminal C.
  • a direction in which a voltage higher than A is applied is indicated as negative pulse voltage application.
  • the positive pulse is further increased to about 3.3 V from there.
  • the high resistance level is almost saturated.
  • the positive pulse voltage is further increased while following a path substantially similar to the saturation high resistance value level at the second step-up.
  • the high resistance state of about 250 k ⁇ is maintained.
  • the same third pulse RV characteristic measurement is looped.
  • the pulse once crosses the peak of the point Z2 and is between the points Z2 and Z3 (unipolar region). If the resistance is changed, any positive pulse voltage applied thereafter cannot be changed to a very high resistance level (about 667 k ⁇ ) such as the point Z2.
  • FIG. 8A to FIG. 8C are pulse RV characteristics diagrams from the initial state in the 1T1R type memory cell shown in FIG. 5 and Table 1 in such an application pattern. 7A to 7C, detailed description thereof is omitted here.
  • the negative pulse voltage is applied while stepping up the absolute value in order to form the conductive path first (low resistance as initialization).
  • a negative pulse voltage of about ⁇ 2.3 V is applied (point L)
  • it is formed into a low resistance state of about 22.5 k ⁇ , and then the absolute value of the negative pulse voltage is stepped up to about ⁇ 3.3 V.
  • the second pulse RV characteristic measurement loop application is performed while stepping up the absolute value of the negative pulse voltage in order to reduce resistance from the high resistance state (about 133 k ⁇ ). Then, when a negative pulse voltage of about ⁇ 1.2 V is applied (point L2), the resistance changes to a low resistance state of about 9.6 k ⁇ . After that, the absolute value of the negative pulse voltage is stepped up to about ⁇ 3.3V, and then the absolute value of the negative pulse voltage is stepped down to about 0V, and then the positive pulse voltage is stepped up.
  • the third pulse RV characteristic measurement similar to that shown in FIG. 8C is looped, and the same pulse RV characteristic as in FIG. 8B is shown.
  • the maximum value (about 200 k ⁇ ) of the transitionable high resistance level is as shown in FIG. In some cases, it is lower than the high resistance level (about 667 k ⁇ ) indicated by the point Z2 in FIG.
  • FIG. 9 shows that the pulse voltage causing the low resistance and the pulse voltage causing the high resistance are continuously applied to the 1T1R type memory cell having the pulse RV characteristics shown in FIGS. 8A to 8C.
  • the horizontal axis and the vertical axis are the same as those in FIG. 53, and a detailed description thereof will be omitted here.
  • the ground potential is applied to the lower electrode side terminal C), that is, when a positive pulse voltage of +2.4 V is applied, the state changes to a high resistance state HR of about 91 k ⁇ to 500 k ⁇ (average 261 k ⁇ ).
  • a pulse voltage of + 2.4V pulse width 50 ns
  • a ground potential is applied to the upper electrode terminal A
  • the voltage changes to a low resistance state LR of about 8.8 k ⁇ , and the resistance is increased by applying a positive pulse voltage and the resistance is decreased by applying a negative pulse voltage.
  • FIG. 10A to FIG. 10C are pulse RV characteristics diagrams from the initial state in the 1T1R type memory cell in such an application pattern, and the horizontal axis and the vertical axis are the same as those in FIG. Detailed explanation is omitted here.
  • FIG. 10A is a graph obtained by measuring the pulse RV characteristic (first loop) when soft forming is performed.
  • the difference from the pulse RV characteristic of FIG. 8 is that the forming is performed from the initial state.
  • the negative pulse voltage is applied while stepping up the absolute value.
  • the resistance value is reduced to less than 40 k ⁇ by forming (lowering the resistance as an initialization)
  • the absolute value from -1.8V point N
  • the negative pulse voltage is not applied, and the absolute value of the negative pulse voltage is stepped down from the point N.
  • FIGS. 10B and 10C are graphs obtained by measuring the pulse RV characteristics when soft forming is performed.
  • FIG. 10B shows a second loop, and FIG. The third loop is shown.
  • the difference from the pulse RV characteristic of FIG. 8 is that in each loop, the negative pulse voltage is applied while stepping up the absolute value of the negative pulse voltage in order to reduce the resistance from the high resistance state. After the transition to less than 40 k ⁇ , the negative pulse voltage having a larger absolute value than the negative pulse voltage (for example, point P) transitioned to less than 40 k ⁇ is not applied, and the absolute value of the negative pulse voltage is stepped down from point P. It is a point to go.
  • the lowest (absolute value) pulse voltage when the resistance change element is formed from the initial state after manufacture and when the resistance value first transitions below 40 k ⁇ is defined as the forming start voltage Vb.
  • the negative pulse voltage is applied while stepping up the absolute value in order to form a conductive path first (low resistance as initialization).
  • a negative pulse voltage of about ⁇ 1.8 V is applied (point N)
  • the film is formed into a low resistance state of about 18.3 k ⁇ ( ⁇ 40 k ⁇ ), and then a negative pulse voltage having a higher absolute value is not applied.
  • the positive pulse voltage is applied while being stepped up, when a positive pulse voltage of about 1.4 V is applied, the resistance increases from a low resistance state to a resistance value of about 38 k ⁇ , and further about 2.4 V.
  • the high resistance level is increased to about 400 k ⁇ at the point O where the positive pulse voltage is applied.
  • the positive pulse application is controlled up to +2.4 V and is controlled not to enter the unipolar region. Subsequently, the positive pulse voltage is stepped down from +2.4 V, but is finally held in a high resistance state of about 286 k ⁇ .
  • the positive pulse voltage is stepped down from +2.4 V, but is finally held in a high resistance state of about 286 k ⁇ .
  • high resistance can be obtained by applying a negative pulse voltage of about ⁇ 1.3V to ⁇ 1.2V. The point which is changing from the state to the low resistance state is different from FIG. However, the maximum high resistance level that can be transitioned by applying a positive pulse does not change substantially from the first loop to the third loop.
  • the high resistance value level (about 400 k ⁇ ) in the case where soft forming is performed is not soft forming (FIG. 10). It can be seen that the resistance value can be controlled to be about 3.4 times higher than the high resistance level (about 118 k ⁇ ) in the case of 8 (a)). Therefore, even if only the first control rule described above is implemented, a larger operation window is ensured as compared to the case where it is not.
  • FIG. 11 shows each time when the pulse voltage causing the low resistance and the pulse voltage causing the high resistance are continuously applied to the 1T1R type memory cell subjected to the soft forming of FIG. It is a graph showing a resistance value (resistance measurement voltage is 0.4 V), and since the horizontal axis and the vertical axis are the same as those in FIG. 53, detailed description is omitted here.
  • a pulse width of 50 ns is applied (at this time, a ground potential is applied to the lower electrode side terminal C), that is, when a positive pulse voltage of +2.4 V is applied, the state changes to a high resistance state HR of about 286 k ⁇ to 2 M ⁇ (average 993 k ⁇ ).
  • a pulse voltage of + 2.4V (pulse width 50 ns) is applied to the lower electrode side terminal C (at this time, a ground potential is applied to the upper electrode terminal A), that is, a negative pulse voltage of ⁇ 2.4V. It changes to a low resistance state LR of about 11 k ⁇ upon application, and repeats high resistance by applying a positive pulse voltage and low resistance by applying a negative pulse voltage.
  • the memory cell in which soft forming is performed can be seen that the high resistance value level (average of about 993 k ⁇ ) can be controlled to a high resistance value about 3.8 times higher than the high resistance value level (average of about 261 k ⁇ ) without soft forming. From this data, it can be seen that even if only the first control rule described above is executed, a larger operation window is ensured as compared to the case where it is not.
  • + 2.4V to + 2.6V which is in the vicinity of the point Z2 shown in FIG. 7A, is suitable as the high resistance voltage that can set the highest resistance value level.
  • the present inventors have found that this is the case. Therefore, in the experiment of the pulse VR in FIGS. 8 and 10, the maximum value of the high resistance voltage is limited to +2.4 V and is controlled so as not to enter the unipolar region, so that the transitionable high resistance level is not lowered. I have to. Therefore, even if only the second control rule described above is implemented, a larger operation window is ensured as compared to the case where it is not.
  • the low resistance level (about 9 k ⁇ to about 20 k ⁇ ) in the 1T1R type memory cell is shown in FIGS. 3A (a1) to 3A (a3).
  • the on-resistance of the NMOS transistor is higher than the low resistance level (approximately 1.5 k ⁇ to approximately 2 k ⁇ ) of the evaluation circuit in which the variable resistance element and the fixed resistor (1 k ⁇ ) are connected in series. This is because the current flowing when the resistance is lowered is smaller than that (see Patent Document 2).
  • the maximum high resistance value level in soft forming is about two orders of magnitude higher than the low resistance value level in any case.
  • the soft forming is performed (the above-mentioned first control rule).
  • the resistance value level can be kept high.
  • the high resistance value level is controlled to be higher than in the case where the resistance change element is not. It becomes possible. Therefore, it has been clarified that the operation window between the low resistance state and the high resistance state can be enlarged compared to the case where any of the control rules is implemented. Note that the two control rules may be implemented alone, but it goes without saying that both are preferably implemented.
  • FIGS. 12A and 12B are schematic views of a memory cell including a resistance change element for explaining soft forming of the present invention.
  • a lower electrode 600a, a resistance change layer 600b, and an upper electrode 600c are formed in a sandwich shape, a lower electrode terminal E is drawn from the lower electrode 600a, and an upper electrode terminal is drawn from the upper electrode 600c. F is pulled out.
  • the resistance change layer 600b includes a first oxygen-deficient transition metal oxide layer 600b-1 in contact with the lower electrode 600a and a second oxygen-deficient transition metal oxide layer 600b-2 in contact with the upper electrode 600c. have.
  • the lower electrode terminal E of the resistance change element 600 is connected to the switch element 401 composed of an NMOS transistor, a PMOS transistor, or a diode, and the other terminal of the switch element 401 not connected to the resistance change element 600. Is drawn out as a lower electrode side terminal G.
  • FIG. 12B is a schematic diagram of a memory cell when the connection relationship between the resistance change element 600 and the switch element 401 is changed in the configuration of FIG. 12A, specifically, the resistance change element.
  • the upper electrode terminal F of 600 and the switch element 401 are connected, and the other terminal of the switch element 401 not connected to the resistance change element 600 is drawn out as the upper electrode side terminal T.
  • the lower electrode 600a is made of tantalum nitride TaN, tungsten W, nickel Ni, tantalum Ta, titanium Ti, and aluminum Al
  • the upper electrode 600c is made of platinum Pt, iridium Ir, palladium Pd, and silver that easily change in resistance. It is composed of Ag, copper Cu, gold Au or the like.
  • the second oxygen-deficient transition metal oxide layer 600b-2 has a higher oxygen content, that is, a higher resistance value than the first oxygen-deficient transition metal oxide layer 600b-1. To form. For this reason, since the initial resistance of the variable resistance element 600 is increased, a forming voltage higher than the normal rewrite voltage (voltage for reducing resistance as initialization) is applied in order to perform the resistance change operation. Thus, it is necessary to reduce the second oxygen-deficient transition metal oxide layer 600b-2 and form a conductive path.
  • soft forming can be performed by adopting the memory cell configuration as shown in FIGS. 12 (a) and 12 (b).
  • FIG. 13 is a diagram for explaining the relationship between the resistance states of the variable resistance element during soft forming.
  • the variable resistance element has a high resistance state HR that is a first resistance state and a low resistance state LR that is a second resistance state, and an initial resistance state (forming is applied) that is a third resistance state.
  • the resistance state of the non-resistance change element has a higher resistance value than the first resistance state, and the fourth resistance state is between the high resistance state HR and the low resistance state LR.
  • each memory cell is applied multiple times while gradually increasing the reduction resistance voltage in the reduction direction from the third resistance state (initial resistance state), When the state transitions from the third resistance state to the fourth resistance state, the application of the low resistance voltage is stopped and control is performed so that an excessive current does not flow through each resistance change element. In this way, soft forming is performed with a different forming voltage Vb for each memory cell.
  • FIG. 14 shows a gradual voltage for each memory cell in the memory cell array (8 kbit) having the resistance change element 100 made of oxygen-deficient tantalum oxide shown in FIG. 5 and Table 1.
  • the cumulative probability distribution figure of forming voltage Vb at the time of performing soft forming, increasing (absolute value of voltage) is shown.
  • the horizontal axis represents the forming voltage Vb at the time of soft forming in each memory cell, and the vertical axis represents the probability that the soft variable forming of the variable resistance element is completed at the forming voltage Vb (here, all of the variable resistance elements Of these, the ratio of resistance change elements for which soft forming has been completed, that is, the cumulative probability).
  • the forming voltage Vb is 1.1V to 2.6V, which is greatly different for each memory cell. Therefore, it is necessary to perform soft forming while individually verifying the resistance value of the variable resistance element.
  • FIGS. 15 (a) to 15 (i) are diagrams for explaining the soft forming estimation mechanism.
  • the same components as those in FIG. 15 the same components as those in FIG. 15
  • FIGS. 15 (f) to 15 (i) are explanatory diagrams for another resistance change element B.
  • FIG. 15A shows an initial state of a certain variable resistance element 100 (that is, a state in which soft-forming is not yet performed after manufacture), and as shown in FIG. 15B, the absolute value of the negative voltage pulse is increased.
  • the second oxygen-deficient tantalum oxide layer 100b-2 which is a high resistance layer, is applied to the lower electrode when a negative pulse voltage is applied each time a pulse is applied, and a low resistance negative pulse voltage VLR is -V1.
  • the second high resistance layer is formed.
  • the oxygen-deficient tantalum oxide layer 100b-2 is excessively reduced and the diameter of the conductive path becomes larger. For this reason, even if the second oxygen-deficient tantalum oxide layer 100b-2 is oxidized by applying a high-resistance pulse having a reverse polarity, the diameter of the conductive path is larger than ⁇ 1, and therefore, compared with the case of soft forming. It is estimated that the conductive path cannot be sufficiently filled with oxide, and the transitionable high resistance level is lowered.
  • FIG. 15F shows an initial state of another resistance change element 100 (resistance change element B).
  • VLR low resistance negative pulse voltage
  • the second oxygen-deficient tantalum oxide layer 100b-2 which is a high resistance layer, is reduced, and a conductive path is formed.
  • the resistance is reduced and soft forming is performed.
  • the high resistance layer second oxygen-deficient tantalum oxide layer 100b-2
  • the diameter of the conductive path becomes ⁇ 2 (> ⁇ 1), and the resistance is further lowered.
  • the resistance layer (second oxygen-deficient tantalum oxide layer 100b-2) is reduced, and the diameter of the conductive path becomes ⁇ 3 (> ⁇ 2), and the resistance is further reduced.
  • the estimation mechanism of soft forming has been described by taking an oxygen-deficient tantalum oxide as an example of the variable resistance layer, but a similar estimation mechanism can be considered for an oxygen-deficient transition metal oxide.
  • the resistance change element writing method applies to a resistance change element (that is, a bipolar resistance change element) that reversibly transits between a high resistance state and a low resistance state according to the polarity of an applied voltage pulse.
  • the writing method is roughly divided into a preparation step S50 and a writing step S51 (high resistance step S51a, low resistance step S51b).
  • the resistance change element changes from the low resistance state S52 to the high resistance state S53 when a voltage pulse having an absolute value equal to or higher than the first voltage V1 is applied.
  • the voltage pulse of the second voltage V2 having a larger absolute value than the first voltage V1 is applied, the high resistance state S53 having the maximum resistance value Rmax is obtained, and the second voltage V2 is greater than the second voltage V2.
  • a voltage pulse of the third voltage V3 having a large absolute value is applied, it has a characteristic (unipolar characteristic) that becomes a high resistance state having a resistance value lower than the maximum resistance value Rmax.
  • the first voltage V1, the second voltage V2, and the third voltage V3 are all voltages having a first polarity (for example, positive).
  • the first voltage V1 and the second voltage are measured by measuring the resistance value of the resistance change element while applying a voltage pulse that gradually increases the absolute value of the voltage to the resistance change element.
  • the voltage V2 is determined beforehand.
  • the write step S51 is a storage step in an operation mode in which the variable resistance element is used as a memory element.
  • a voltage pulse Vp having a first polarity (for example, positive) to the variable resistance element, the variable resistance element is reduced.
  • a resistance increasing step S51a for transitioning from the resistance state S52 to the high resistance state S53, and applying a voltage pulse Vn of the second polarity (for example, negative) to the resistance change element the resistance change element is changed from the high resistance state S53.
  • a resistance reduction step S51b for transitioning to the low resistance state S52.
  • a voltage pulse having a voltage Vp close to V2 is applied.
  • the preparation step S50 may be omitted if the characteristics of the variable resistance element (the first voltage V1 and the second voltage V2) are known in advance or can be predicted. .
  • the absolute value does not exceed the second voltage V2, but in reality, a certain range from the maximum resistance value Rmax in the high resistance state.
  • the absolute value may exceed the second voltage V2.
  • the degree may be determined depending on the width of the operation window to be secured. For example, as long as the voltage is 90% of the maximum resistance value Rmax, the resistance may be increased with a voltage whose absolute value exceeds the second voltage V2.
  • a positive voltage pulse that increases stepwise is applied to the variable resistance element, and the resistance value is measured by measuring the resistance value each time.
  • the voltage at the point where the resistance value becomes maximum and then decreases may be determined as the voltage for increasing resistance (or the second voltage V2).
  • a voltage equal to or lower than the voltage obtained by adding the above-mentioned step voltage (for example, 0.1 V) from the second voltage V2 at the maximum is determined as the high resistance voltage.
  • the resistance value variation is taken into consideration, and a plurality of measurement points (resistance values obtained by applying a plurality of voltages are applied). ) May be smoothed, and the maximum point of the resistance value may be determined for the smoothed measurement point.
  • the resistance change element used in the preparation step S50 is the same type as the resistance change element used in the next writing step S51, but is another resistance change element, that is, another resistance change element manufactured under the same manufacturing conditions ( It may be a variable resistance element used only for the preparation step.
  • this preparation step S50 since the third voltage V3 exceeding the second voltage V2 is applied to the variable resistance element, any voltage of the variable resistance element is subsequently applied to the variable resistance element due to the unipolar characteristics described above. Even when the voltage pulse is applied, the resistance value in the high resistance state is not recovered to the maximum resistance value Rmax.
  • the variable resistance element used in the preparation step S50 and the variable resistance element used in the write step S51 are prepared differently (however, the variable resistance element having the same characteristics manufactured under the same manufacturing conditions).
  • the resistance increasing step S51a can be performed with a voltage that does not exceed the second voltage V2 obtained in step S50, and as a result, the resistance change element has the maximum resistance value Rmax (or close to the maximum resistance value Rmax). It is possible to transition to the high resistance state S53.
  • FIG. 17 is a block diagram showing the configuration of the nonvolatile memory device according to the first embodiment of the present invention.
  • the nonvolatile memory device 200 includes a memory main body 201 on a semiconductor substrate, and the memory main body 201 is the II type cell shown in FIG.
  • the configured memory array 202 a row driver 207 including a row selection circuit 208, a word line driver WLD, and a source line driver SLD, a column selection circuit 203, a write circuit 206 for writing data, and a selected bit line Sense amplifier 204 that detects the amount of current flowing through the terminal and determines that the high resistance state is data “0” and the low resistance state is data “1”, and data that performs input / output processing of input / output data via terminal DQ And an input / output circuit 205.
  • a high resistance (HR) power source 213 and a low resistance (LR) power source 212 are provided as the write power source 211.
  • an address input circuit 209 that receives an address signal input from the outside, and a control circuit 210 that controls the operation of the memory main body 201 based on a control signal input from the outside are provided.
  • the memory array 202 is formed on a semiconductor substrate and includes a plurality of word lines WL0, WL1, WL2,... And a plurality of bit lines BL0, BL1, BL2,. , And a plurality of NMOS transistors N11, N12, N13, N21, N22 provided corresponding to the intersections of the word lines WL0, WL1, WL2,... And the bit lines BL0, BL1, BL2,. , N23, N31, N32, N33,... (Hereinafter referred to as “transistors N11, N12,...”) And a plurality of resistors connected in series with the transistors N11, N12,.
  • the gates of the transistors N11, N21, N31,... are connected to the word line WL0, and the gates of the transistors N12, N22, N32,.
  • the gates of N23, N33,... are connected to the word line WL2, and the gates of the transistors N14, N24, N34,.
  • the drains of the transistors N11, N12, N13, N14,... are connected to the bit line BL0, and the drains of the transistors N21, N22, N23, N24,. , N32, N33, N34,... Are connected to the bit line BL2.
  • the resistance change elements R11, R21, R31,... are connected to the source line SL0, and the resistance change elements R12, R22, R32,... Are connected to the source line SL1, and the resistance change elements R13, R23, R33 are connected. Are connected to the source line SL2, and the resistance change elements R14, R24, R34,... Are connected to the source line SL3.
  • the address input circuit 209 receives an address signal from an external circuit (not shown), outputs a row address signal to the row selection circuit 208 based on the address signal, and outputs a column address signal to the column selection circuit 203.
  • the address signal is a signal indicating an address of a specific memory cell selected from among the plurality of memory cells M11, M12,.
  • control circuit 210 In the data write cycle, the control circuit 210 outputs a write signal instructing application of a write voltage to the write circuit 206 in accordance with the input data Din input to the data input / output circuit 205. On the other hand, in the data read cycle, the control circuit 210 outputs a read signal instructing a read operation to the sense amplifier 204.
  • the row selection circuit 208 receives the row address signal output from the address input circuit 209, and in response to the row address signal, the row driver 207 selects any one of the plurality of word lines WL0, WL1, WL2,. A predetermined voltage is applied to the selected word line from the corresponding word line driver circuit WLD.
  • the row selection circuit 208 receives the row address signal output from the address input circuit 209, and in response to the row address signal, from the row driver 207, a plurality of source lines SL0, SL1,. A predetermined voltage is applied to the selected source line from the source line driver circuit SLD corresponding to any of the above.
  • the column selection circuit 203 receives the column address signal output from the address input circuit 209, and selects one of the plurality of bit lines BL0, BL1, BL2,... According to the column address signal. Then, a write voltage or a read voltage is applied to the selected bit line.
  • the write circuit 206 includes a normal pulse generation circuit 700 and a variable voltage pulse generation circuit 701.
  • the normal pulse generation circuit 700 is activated to select a column.
  • a write voltage write voltage pulse
  • the variable voltage pulse generation circuit 701 is activated.
  • a forming voltage forming voltage pulse
  • the sense amplifier 204 is an example of a read unit that determines the resistance value of the variable resistance element in the memory cell selected by the row selection circuit 208 and the column selection circuit 203.
  • the sense amplifier 204 includes a normal determination reference circuit 702 and a forming determination reference.
  • Each of the reference circuits 702 and 703 has a determination level for normal reading and a determination level for forming, respectively, and a read enable signal C1 output from the control circuit 210 and forming. Controlled by the enable signal C2, one of the determination levels is selected, and the data of the selected cell is determined to be “1” or “0”.
  • the output data DO determined as a result is output to an external circuit via the data input / output circuit 205.
  • normal reading refers to determining the resistance state (high resistance state / low resistance state) of the resistance change element after forming.
  • the write power supply 211 is composed of a high resistance (HR) power supply 213 and a low resistance (LR) power supply 212.
  • the output VH0 of the high resistance (HR) power supply 213 is supplied to the row driver 207.
  • the output VL0 of the low resistance (LR) power supply 212 is input to the write circuit 206.
  • FIG. 18 is a circuit diagram showing an example of a detailed configuration of the sense amplifier 204 in FIG.
  • the sense amplifier 204 includes clamp transistors 219 and 220 having the same size as the current mirror circuit 218 having a mirror ratio of 1: 1, a reference circuit 221, and an inverter 224.
  • the reference circuit 221 includes a normal determination reference circuit 702 and a forming determination reference circuit 703. In the normal determination reference circuit 702, one end of a branch in which the selection transistor 222 and a normal reading reference resistor Rref (20 k ⁇ ) are connected in series is connected to the ground potential, and the other terminal is connected to the source terminal of the clamp transistor 219.
  • the read enable signal C1 is input to the gate terminal of the selection transistor 222, and the selection transistor 222 is switched between a conductive state and a nonconductive state by the read enable signal C1.
  • the forming determination reference circuit 703 one end of a branch in which the selection transistor 223 and the forming reference resistor Rb (90 k ⁇ ) are connected in series is connected to the ground potential, and the other terminal is connected to the source terminal of the clamp transistor 219.
  • the forming enable signal C2 is input to the gate terminal of the selection transistor 223, and the selection transistor 223 is switched between a conductive state and a nonconductive state by the forming enable signal C2.
  • the clamp transistors VC219 (0.9V) are input to the gate terminals of the clamp transistors 219 and 220, and the source terminal of the clamp transistor 220 is connected to the memory cell via the column selection circuit 203 and the bit line.
  • the drain terminals of the transistors 219 and 220 are connected to the drain terminals of the transistors 225 and 226 constituting the current mirror circuit 218, respectively.
  • the drain terminal potential of the clamp transistor 220 is inverted and amplified by the inverter 224 and transmitted to the data input / output circuit 205 as the sense amplifier output SAO.
  • FIG. 19 is a diagram for explaining the determination level of the sense amplifier 204.
  • the sense amplifier 204 includes a reference resistor Rref (20 k ⁇ ) for normal reading and a larger reference for forming between the high resistance state HR (100 k ⁇ ) and the low resistance state LR (11 k ⁇ ). It has two determination levels, the resistance Rb (90 k ⁇ ).
  • the reference resistance Rb for forming is set to a resistance value smaller than the resistance value of the high resistance state HR in order to determine whether or not the forming of the variable resistance element is completed, and preferably, the high resistance state HR It is set to a value smaller than the minimum resistance value that can be taken by the variable resistance element.
  • the reference resistor Rref for normal reading is smaller than the resistance value of the high resistance state HR and is low in the low resistance state LR in order to determine whether the variable resistance element is in the high resistance state or the low resistance state.
  • a resistance value set larger than the resistance value preferably smaller than the minimum resistance value that can be taken by the resistance change element in the high resistance state HR, and that can be taken by the resistance change element in the low resistance state LR
  • the resistance value is set larger than the maximum value.
  • FIG. 20 is a diagram showing an example of a detailed configuration of the write circuit 206 in FIG.
  • the write circuit 206 includes a write driver circuit 214, a voltage follower circuit 215, and a voltage dividing circuit 216.
  • 24 fixed resistors Rd10 to Rd33 are connected in series between the output VL0 of the power source 212 for reducing resistance (LR) and the ground potential, and a node between each fixed resistor Rd10 to Rd33
  • the switches SW10 to SW33 are connected to nodes between the output VL0 terminal of the resistance (LR) power supply 212 and the fixed resistor Rd33, and the terminals not connected to the fixed resistors Rd10 to Rd33 of the switches SW10 to SW33 are: All are connected to the common node NO, and the switches SW10 to SW33 can be independently turned on / off by voltage dividing switching signals TRM10, 11,..., 33 provided from the control circuit 210.
  • the common node NO is connected to the input terminal of the voltage follower circuit 215, and the output terminal VC of the voltage follower circuit 215 that outputs the potential of the common node NO is connected to the write driver circuit 214.
  • the write driver circuit 214 is supplied with the voltage of the output terminal VC of the voltage follower circuit 215 as a power source, and the pulse application control signal supplied from the control circuit 210 is inputted to the input terminal.
  • the write pulse voltage Vp is output from, and input to the column selection circuit 203 in FIG.
  • the write voltage pulse is a voltage pulse that becomes the voltage of the output terminal VC of the voltage follower circuit 215 for a certain time (for example, 50 ns) (0 V at other times).
  • the control circuit 210 controls the voltage dividing switching signals TRM10, 11,..., 33 and controls only one of the corresponding switches SW10 to SW33 to the ON state.
  • the output voltage of the voltage dividing circuit 216 can be controlled in multiple stages
  • the voltage of the output terminal VC of the voltage follower circuit 215 can be controlled in multiple stages
  • the output of the write driver circuit 214 can be written according to the pulse application control signal.
  • the pulse voltage Vp can be output in multiple stages.
  • variable resistance nonvolatile memory device configured as described above, first, the operation of the main circuit block will be described, and then the write cycle when performing data writing and forming of the variable resistance nonvolatile memory device, and An operation in a read cycle when normal reading and verify reading are performed will be described.
  • the sense amplifier 204 is connected to the target memory cell via the column selection circuit 203 and the bit line during forming to form a conductive path in the variable resistance element, and the memory cell is clamped from the clamp voltage VCLP (0.9 V). In this configuration, a voltage higher than 0.4 V, which is reduced by the threshold voltage (0.5 V) of the transistors 219 and 220, is not applied.
  • the selection transistor 223 is activated by the forming enable signal C2 and becomes conductive, the forming reference resistor Rb (90 k ⁇ ) is selected, and the other selection transistor 222 receives the read enable signal.
  • the reference current Iref is transferred by the current mirror circuit 218, and about 4.4 ⁇ A flows as the load current IL.
  • the magnitude relationship between the load current IL and the memory cell current Ic is compared by the clamp transistor 220. Depending on the comparison result, it is detected whether the drain terminal voltage of the clamp transistor 220 is higher or lower than the inversion voltage (input threshold voltage) of the inverter 224, and the inverter 224 outputs the sense amplifier output SAO. .
  • the load current IL about 4.4 ⁇ A> memory cell current Ic ( 0.02 ⁇ A)
  • the drain terminal voltage of the clamp transistor 220 becomes higher than the inverted voltage of the inverter 224 after a predetermined time, and the sense amplifier output SAO outputs L level. That is, when the selected memory cell is in an initial state (20 M ⁇ ) higher than the forming reference resistance Rb (90 k ⁇ ), the sense amplifier 204 determines “0”, that is, a failure.
  • the load current IL about 4.4 ⁇ A
  • the memory cell current Ic 8 ⁇ A
  • the drain terminal voltage of the clamp transistor 220 becomes lower than the inversion voltage of the inverter 224 after a predetermined time, and the sense amplifier output SAO outputs the H level.
  • the sense amplifier 204 determines “1”, that is, a pass, and the formation of the target memory cell is completed.
  • the reference circuit 221 activates the selection transistor 222 by the read enable signal C1 to be in a conductive state, selects the reference resistor Rref for normal reading, and the other selection transistor 223 forms the forming.
  • the magnitude relation between the load current IL and the memory cell current Ic is compared.
  • the inverter 224 outputs the sense amplifier output SAO.
  • the load current IL (20 ⁇ A)> the memory cell current Ic (4 ⁇ A) the drain terminal voltage of the clamp transistor 220 becomes higher than the inverted voltage of the inverter 224, and the sense amplifier output SAO outputs L level.
  • the sense amplifier 204 determines that the data is “0”.
  • the load current IL (20 ⁇ A) ⁇ memory cell current Ic (about 36 4 ⁇ A)
  • the drain terminal voltage of the clamp transistor 220 becomes lower than the inversion voltage of the inverter 224
  • the sense amplifier output SAO outputs the H level.
  • the sense amplifier 204 determines that the data is “1”.
  • FIG. 21 is a timing chart of the step-up write pulse voltage Vp that can be output by the write circuit 206.
  • the switches SW10 to SW33 are sequentially switched from the switch SW10 to the switch SW33 to the conductive state by the voltage dividing switching signals TRM10, 11,..., 33 output from the control circuit 210.
  • the voltage of the output terminal VC is increased from 1.0V to 3.3V in 0.1V steps, and the write pulse voltage Vp is increased from 1.0V to 3.3V by 0.1V in synchronization with the pulse application control signal. It shows that pulses can be applied step by step.
  • FIG. 22 shows various set voltage lists (type II cells) of the output VH0 voltage of the high resistance (HR) power supply 213 and the output VL0 voltage of the low resistance (LR) power supply 212.
  • the bit line BL voltage at the time of forming represents the step-up write pulse voltage Vp shown in FIG. 21, and the bit line BL voltage at the time of LR and HR is a write pulse voltage having an amplitude of 2.4V. Represents Vp.
  • verify read means verify read at the time of forming.
  • Vp (2.4 V) is a write pulse voltage applied from the write circuit 206
  • VL is generated by the LR power supply 212 supplied to the write circuit 206
  • VH is a voltage generated by the HR power supply 213 and is set to the voltage at the point O (+2.4 V) shown in the pulse RV characteristics in FIG. It is set not to enter the unipolar area obtained in the preparation step). That is, control is performed so as to comply with the second control rule described above.
  • the output VH0 voltage of the high resistance (HR) power supply 213 is applied to the source line with reference to the bit line, but a voltage drop due to parasitic resistance from the high resistance (HR) power supply 213 to the source line.
  • the output VH0 voltage of the high resistance (HR) power supply 213 is set to be high so that the maximum voltage of the source line does not exceed the voltage at the point O (+ 2.4V). May be.
  • VH is set to 2.4 V as in the case of high resistance (HR) writing, and Vp (2.4 V) is generated by the writing circuit 206.
  • a write pulse voltage that exceeds the point P and does not exceed the point N of the pulse RV characteristics shown in FIGS. 10A and 10B is effective for the memory cells M11, M12,... To be applied.
  • Vp is a step-up write pulse voltage applied from the write circuit 206
  • VH is a voltage generated by the HR power supply 213
  • a high voltage write pulse voltage Vp is at the time of forming. It is set to 3.3V so that it can be applied.
  • Vread is a read voltage (0.4 V) clamped by the sense amplifier 204, and in the pulse RV characteristics shown in FIG. This corresponds to a voltage value ( ⁇ 0.4 V) adjusted so that the resistance state of the resistance change element does not change.
  • VDD corresponds to the power supply voltage supplied to the nonvolatile memory device 200.
  • the LR write pulse voltage Vp is set to 1.0 V (S31: first step), and then it is determined whether the write pulse voltage Vp is 3.3 V or less (S32: second).
  • a negative voltage pulse ( ⁇ 1.0 V, pulse width 50 ns) for forming (“1”) writing is applied (S36: sixth step (application step)).
  • the address AD of the selected memory cell is incremented (S37: seventh step), and the memory cell of the next address AD is selected.
  • the fourth step (S34) to the seventh step (S37) are repeated until the address AD of the selected memory cell becomes larger than the final address ADf.
  • the resistance values Rc of all the memory cells in the memory array 202 are for forming.
  • An application step S36 of applying a voltage pulse not exceeding a voltage obtained by adding a forming margin (0.7 V) to the forming voltage is repeated for all the memory cells in the memory array 202 (S34 to S37), and after the application of the voltage pulse of the same voltage to the forming target memory cells is finished, the forming margin (0.7V ) Is incremented by increments (0.1V) not exceeding (S39), and the determination step S35 and the application step S36 are repeated for all the memory cells (S34 to S37).
  • the forming voltage is applied while being incremented at a voltage (0.1 V) smaller than the forming margin (0.7 V) for soft forming, so that each memory cell M11, With the forming voltage Vb suitable for each of M12,..., Soft forming can be realized without applying excessive voltage and current stress to the variable resistance element (that is, the first control rule described above is observed). Further, according to the soft forming flow shown in FIG. 23, the write pulse voltage Vp is applied only to the memory cells that require forming, and at the same time, the voltage switching (increment) operation of the write pulse voltage Vp is minimized. Therefore, soft forming can be performed on the memory array at high speed.
  • the write pulse voltage Vp for forming is incremented in increments of +0.1 V (9th step).
  • the present invention is not limited to such increment voltage (0.1 V).
  • a step voltage smaller than the margin (here, 0.7 V) may be used.
  • the voltage obtained by adding the forming margin (here, 0.7 V) to the minimum voltage required for forming is set to the maximum voltage (an example of the absolute value maximum voltage), and the write voltage pulse for forming is applied.
  • Soft forming is carried out.
  • FIG. 24 (a) to FIG. 24 (c) and timing charts shown in FIG. 25 show operation examples in the data write cycle, the read cycle, and the soft forming of the variable resistance nonvolatile memory device configured as described above. This will be described with reference to the block diagram of the variable resistance nonvolatile memory device according to the embodiment of the present invention in FIG. 17 and the diagram for explaining the pulse RV characteristics in FIG.
  • 24 (a) to 24 (c) are timing charts showing an operation example of the nonvolatile memory device according to the embodiment of the present invention.
  • the case where the variable resistance layer is in the high resistance state is assigned to data “0”
  • the case where the resistance change layer is in the low resistance state is assigned to data “1”
  • an operation example thereof is shown. Further, the description is given only for the case where data is written to and read from the memory cell M11.
  • the selected bit line BL0 and the source line SL0 are first set to the voltage VH (2.4V) and the voltage Vp (2.4V), respectively. To do.
  • the word line WL0 to be selected is set to the voltage VH (2.4V).
  • the NMOS transistor N11 of the selected memory cell M11 in FIG. 17 is still in an off state.
  • the selected bit line BL0 is set to a voltage of 0 V for a predetermined period, and after the predetermined period, a pulse waveform having a voltage Vp (2.4 V) is applied again.
  • a positive pulse voltage (+2.4 V) at point O in the pulse RV characteristic of FIG. 10A is applied to the memory cell M11 of FIG. 17, and writing is performed from a low resistance value to a high resistance value.
  • the word line WL0 is set to a voltage of 0 V, and the writing of data “0” is completed.
  • the memory cell is selected with the source line, the word line, and the bit line.
  • the resistance change element of the memory cell is increased in resistance by applying a positive voltage pulse.
  • the selected bit line BL0 and the source line SL0 are set to a voltage of 0V.
  • the selected word line WL0 is set to the voltage VH (2.4V), and the NMOS transistor N11 of the selected memory cell M11 in FIG. 17 is turned on.
  • the selected bit line BL0 is set to the voltage Vp (2.4V) for a predetermined period, and after the predetermined period, a pulse waveform that becomes the voltage 0V is applied again.
  • Vp 2.4V
  • a pulse waveform that becomes the voltage 0V is applied again.
  • a negative pulse voltage exceeding the point P and not exceeding the point N of the pulse RV characteristics shown in FIGS. 10A and 10B is applied to the memory cell M11 of FIG. Writing from the value to the low resistance value is performed.
  • the word line WL0 is set to a voltage of 0 V, and the writing of data “1” is completed.
  • memory cells in the row direction are selected on the source line and the word line, and then a pulse waveform in the positive voltage direction is applied to a specific bit line to select the memory cell in the source line, the word line, and the bit line.
  • the resistance is reduced by applying a negative voltage pulse to the resistance change element of the memory cell.
  • it is not necessarily limited to this method.
  • the selected bit line BL0 and the source line SL0 are set to a voltage of 0V.
  • the selected word line WL0 is set to the voltage VDD (1.8V), and the NMOS transistor N11 of the selected memory cell M11 is turned on.
  • the selected bit line BL0 is set for a predetermined period, the read voltage Vread is set to 0.4V, and the sense amplifier 204 detects the value of the current flowing through the selected memory cell M11. Or data “1”. Thereafter, the word line WL0 is set to a voltage of 0 V, and the data read operation is completed.
  • FIG. 25 is a timing chart showing the soft forming operation of the nonvolatile memory device according to the embodiment of the present invention.
  • the soft forming operation shown in FIG. 25 only one bit of the memory cell M11 whose address AD is 0 is accessed, and the soft forming flow shown in FIG. Therefore, the fourth and seventh steps are cut).
  • the voltage states of the word line WL0, the bit line BL0, and the source line SL0 of the memory cell M11 to be formed are all 0V, and the divided voltage switching signals TRM10, TRM11,. , TRMmn (m: integer of 1 to 3, n: integer of 0 to 9) and terminal DQ are all at L level.
  • the memory cell M11 is in the initial state.
  • the write pulse voltage Vp is 3.3 V or less.
  • the selected word line WL0 is set to the voltage VDD (1.8V) in order to verify whether or not the resistance value Rc of the selected memory cell is smaller than the forming reference resistance Rb (Rc ⁇ Rb). Then, the NMOS transistor N11 of the selected memory cell M11 is turned on.
  • the selected bit line BL0 is set for a predetermined period, the read voltage Vread is set to 0.4 V, and the sense amplifier 204 detects the current value flowing through the selected memory cell M11, whereby the resistance value Rc of the selected memory cell M11 is determined. It is determined whether or not it is smaller than the forming reference resistor Rb (Rc ⁇ Rb).
  • the sense amplifier output SAO outputs L level, and the terminal DQ "0" data is output to the external device (for example, a memory tester) to notify that the forming has failed (false).
  • the word line WL0 and the bit line BL0 are set to a voltage of 0 V, and the verify read operation is completed.
  • the LR writing for forming (sixth step) shown in FIG. 23 is performed.
  • a negative voltage pulse ( ⁇ 1.0 V, pulse width 50 ns) for LR writing for forming to the selected memory cell first, the selected bit line BL0, source line SL0, and word line WL0 are set to a voltage of 0 V. Set to. Thereafter, the selected word line WL0 is set to the voltage VH (3.3 V), and the NMOS transistor N11 of the selected memory cell M11 in FIG. 17 is turned on. Next, the selected bit line BL0 is set to the voltage Vp (1.0 V) for a predetermined period, and after the predetermined period, a pulse waveform (negative voltage pulse) that becomes the voltage 0 V is applied again.
  • Vp 1.0 V
  • the selected memory cell M11 remains in the initial state and is not formed. That is, forming ends in failure.
  • the word line WL0 is set to a voltage of 0 V, and LR writing for forming is completed.
  • the process proceeds to the ninth step, and only the voltage division switching signal TRM11 is set to the H level.
  • the write pulse voltage Vp is 3.3 V or less.
  • the same verify read (Rc ⁇ Rb?) Operation as in the first fifth step is performed, but now the resistance value Rc remains in the initial resistance state and is not less than the reference resistance Rb for forming. Therefore, the sense amplifier output SAO outputs the L level, outputs “0” data to the terminal DQ, and notifies the external device (eg, memory tester) that the forming has failed (verified). Complete the read operation.
  • the 6th step forming LR writing (second time) shown in FIG. 23 is performed.
  • a negative voltage pulse ( ⁇ 1.1 V, pulse width 50 ns) for LR writing for forming to the selected memory cell first, the selected bit line BL0, source line SL0, and word line WL0 are set to a voltage of 0 V. Set to. Thereafter, the selected word line WL0 is set to the voltage VH (3.3 V), and the NMOS transistor N11 of the selected memory cell M11 in FIG. 17 is turned on. Next, the selected bit line BL0 is set to the voltage Vp (1.1 V) for a predetermined period, and after the predetermined period, a pulse waveform (negative voltage pulse) that becomes the voltage 0 V is applied again.
  • Vp 1.1 V
  • the selected memory cell M11 remains in the initial state and is not formed. That is, forming ends in failure.
  • the word line WL0 is set to a voltage of 0 V, and the second forming LR writing is completed.
  • the loop from the second step to the ninth step (except for the fourth and seventh steps) shown in FIG. 23, that is, the verify read operation and the forming LR write operation are repeated from the third time to the eighth time.
  • the resistance value Rc in the initial state remains higher than the reference resistance Rb. That is, forming ends in failure.
  • the write pulse voltage Vp is 3.3 V or less.
  • a verify read (Rc ⁇ Rb?) Operation is performed, but since the resistance value Rc remains in the initial resistance state and is equal to or higher than the forming reference resistance Rb, the sense amplifier output The SAO outputs the L level, outputs “0” data to the terminal DQ, notifies the external device (for example, a memory tester) that the forming has failed (false), and completes the verify read operation.
  • the external device for example, a memory tester
  • the LR writing for forming (9th time) in the sixth step shown in FIG. 23 is performed.
  • a negative voltage pulse ( ⁇ 1.8 V, pulse width 50 ns) for LR writing for forming to the selected memory cell first, the selected bit line BL0, source line SL0, and word line WL0 are set to a voltage of 0 V. Set to. Thereafter, the selected word line WL0 is set to the voltage VH (3.3 V), and the NMOS transistor N11 of the selected memory cell M11 in FIG. 17 is turned on.
  • the selected bit line BL0 is set to the voltage Vp (1.8V) for a predetermined period, and after the predetermined period, a pulse waveform (negative voltage pulse) that becomes the voltage 0V is applied again.
  • a conductive path is formed from the initial high resistance state, and a transition is made to the post-forming resistance value between the high resistance state HR and the low resistance state LR, and the forming is performed. This is the first time that forming has been successful.
  • the word line WL0 is set to a voltage of 0V, and the 9th LR writing for the forming is completed.
  • the write pulse voltage Vp is 3.3 V or less.
  • a verify read (Rc ⁇ Rb?) Operation is performed, but since the resistance value Rc of the selected memory cell M11 is now smaller than the forming reference resistor Rb, the sense amplifier output SAO is , H level is output, “1” data is output to the terminal DQ, the fact that the forming is passed (true) is transmitted to an external device (for example, a memory tester), and the verify read operation is completed.
  • the eighth step it is confirmed that the determination result of the immediately preceding fifth step is the forming pass (true), and the soft forming is completed.
  • a negative voltage pulse is applied while increasing the absolute value of the voltage in increments of 0.1 V, and the completion of forming is determined each time the voltage is applied. Since no voltage is applied, an excessive pulse voltage is not applied to the memory cell M11 after forming with the predetermined write pulse voltage Vp.
  • both the high resistance (HR) write pulse voltage and the low resistance (LR) write pulse voltage are set to 2.4 V and the pulse width is set to 50 ns, as shown in FIG.
  • Data (HR conversion) and “1” data (LR conversion) can be written.
  • transition is possible by performing soft forming on each memory cell (that is, by complying with the first control rule described above).
  • the high resistance value level can be set as high as possible (see FIGS. 10 and 11), the operation window between the low resistance state and the high resistance state can be expanded, and high-speed reading and data reliability can be achieved. The possibility of erroneous reading can be greatly reduced.
  • the low resistance voltage for writing “1” data is low so that the forming margin ⁇ is greater than 0.7 V and the transitionable high resistance level is not lowered. Needless to say, the voltage must be set.
  • FIG. 26 is a block diagram showing a configuration of a nonvolatile memory device according to the second embodiment of the present invention.
  • the nonvolatile memory device 227 is different from the nonvolatile memory device 200 according to the first embodiment in the memory array 229 configured by the I-type cell shown in FIG.
  • the writing circuit 230 and the row driver 231 are different.
  • the memory body 228 includes a memory array 229, a row selection circuit 208, a row driver 231 including a word line driver WLD, a source line driver SLD, and a variable voltage generation circuit 704, a column selection circuit 203, and data writing Input / output through the write circuit 230, the sense amplifier 204 that detects the amount of current flowing through the selected bit line, determines the high resistance state as data “0”, and determines the low resistance state as data “1”, and the terminal DQ And a data input / output circuit 205 for performing data input / output processing.
  • the memory array 229 includes a plurality of word lines WL0, WL1, WL2,... And a plurality of bit lines BL0, BL1, BL2,. , And a plurality of NMOS transistors N11, N12, N13, N21, N22 provided corresponding to the intersections of the word lines WL0, WL1, WL2,... And the bit lines BL0, BL1, BL2,. , N23, N31, N32, N33,... (Hereinafter referred to as “transistors N11, N12,...”) And a plurality of resistors connected in series with the transistors N11, N12,.
  • the gates of the transistors N11, N21, N31,... are connected to the word line WL0, and the gates of the transistors N12, N22, N32,.
  • the gates of N23, N33,... are connected to the word line WL2, and the gates of the transistors N14, N24, N34,.
  • the transistors N11, N21, N31,... And the transistors N12, N22, N32,... are connected in common to the source line SL0, and the transistors N13, N23, N33,. Are connected in common to the source line SL2.
  • the resistance change elements R11, R12, R13, R14,... are connected to the bit line BL0, and the resistance change elements R21, R22, R23, R24, ... are connected to the bit line BL1, and the resistance change element R31. , R32, R33, R34,... Are connected to the bit line BL2.
  • the resistance change elements R11, R12, R13,... Corresponding to the bit lines BL0, BL1, BL2,. ,... Are directly connected without going through (I-type cell configuration).
  • control circuit 210 In the data write cycle, the control circuit 210 outputs a write signal instructing application of a write voltage to the write circuit 230 in accordance with the input data Din input to the data input / output circuit 205. On the other hand, in the data read cycle, the control circuit 210 outputs a read signal instructing a read operation to the sense amplifier 204.
  • the row selection circuit 208 receives the row address signal output from the address input circuit 209, and in response to the row address signal, the row driver 231 selects any one of the plurality of word lines WL0, WL1, WL2,. A predetermined voltage is applied to the selected word line from the corresponding word line driver circuit WLD.
  • the row selection circuit 208 receives the row address signal output from the address input circuit 209 and, in response to the row address signal, from the row driver 231 among the plurality of source lines SL0, SL2,.
  • a predetermined voltage (forming voltage pulse) generated by the variable voltage generation circuit 704 is applied to the selected source line from the source line driver circuit SLD corresponding to any of the above.
  • the write circuit 230 When the write circuit 230 receives the write signal output from the control circuit 210, the write circuit 230 applies a write voltage (write voltage pulse Vp) to the bit line selected through the column selection circuit 203.
  • Vp write voltage pulse
  • the power supply 211 for writing comprises an LR power supply 212 for reducing resistance and an HR power supply 213 for increasing resistance.
  • the output VL0 of the LR power supply 212 is input to the row driver 231.
  • the output VH 0 of the HR power supply 213 is input to the write circuit 230.
  • FIG. 27 is a diagram showing an example of the configuration of the variable voltage generation circuit 704 in FIG.
  • the output terminal VC of the voltage follower circuit 215 is connected to the power supply terminal of the source line driver circuit SLD. Therefore, in the source line driver circuit SLD, when the write pulse is applied, the control circuit 210 controls the voltage dividing switching signals TRM10, 11,..., 33 and controls only one of the corresponding switches SW10 to SW33 to the ON state.
  • the output voltage of the voltage dividing circuit 216 can be controlled in multiple stages
  • the voltage of the output terminal VC of the voltage follower circuit 215 can be controlled in multiple stages
  • the source line driver control signal input to the source line driver circuit SLD Accordingly, the write pulse voltage Vp, which is the output of the source line driver circuit SLD, can be output in multiple stages.
  • variable resistance nonvolatile memory device configured as described above, first, the operation of the main circuit block will be described, and then the write cycle when performing data writing and forming of the variable resistance nonvolatile memory device, and An operation in a read cycle when normal reading and verify reading are performed will be described.
  • variable voltage generation circuit 704 First, the operation of the variable voltage generation circuit 704 will be described.
  • the potential of the output VL0 of the low resistance (LR) power supply 212 is 3.3V
  • the resistance Rd10 is 100 k ⁇
  • each of the resistors Rd11 to Rd33 is 10 k ⁇
  • FIG. 28 is a timing chart of the step-up write pulse voltage Vp that can be output by the source line driver circuit SLD.
  • the switches SW10 to SW33 are sequentially switched from the switch SW10 to the switch SW33 to the conductive state by the voltage dividing switching signals TRM10, 11,..., 33 output from the control circuit 210.
  • the voltage of the output terminal VC is increased from 1.0 V to 3.3 V in 0.1 V steps
  • the write pulse voltage Vp is increased from 1.0 V to 3.3 V by 0.1 V in synchronization with the source line driver control signal. It shows that pulses can be applied while stepping up in 1V steps.
  • FIG. 29 shows various set voltage lists (I-type cells) of the output VH0 voltage of the high resistance (HR) power supply 213 and the output VL0 voltage of the low resistance (LR) power supply 212.
  • the source line SL voltage at the time of forming represents the step-up write pulse voltage Vp shown in FIG. 28, and the bit line BL voltage at the time of LR and HR is a pulse voltage having an amplitude of 2.4V. Represents.
  • VL is a voltage generated by the LR power supply 212
  • Vp (2.4V) is a write pulse voltage applied from the source line driver circuit SLD.
  • a write pulse voltage exceeding the point P and not exceeding the point N of the pulse RV characteristics shown in FIG. 10 (a) and FIG. 10 (b) is effectively applied to the memory cells M11, M12,.
  • VL is a voltage generated by the LR power supply 212
  • VH is a voltage generated by the HR power supply 213 supplied to the write circuit 230.
  • the voltage at the point O shown in the pulse RV characteristic at 10 (a) (+2.4 V) is set so as not to enter the unipolar region obtained by the preliminary evaluation. That is, control is performed so as to comply with the second control rule described above.
  • the output VH0 voltage of the high resistance (HR) power supply 213 is applied to the source line with reference to the bit line, but a voltage drop due to parasitic resistance from the high resistance (HR) power supply 213 to the source line.
  • the output VH0 voltage of the high resistance (HR) power supply 213 is set to be high so that the maximum voltage of the source line does not exceed the voltage at the point O (+ 2.4V). May be.
  • Vp is a step-up write pulse voltage applied from the source line driver circuit SLD
  • VL is a voltage generated by the power supply 212 for LR, and a high voltage write pulse voltage at the time of forming.
  • the voltage is set to 3.3 V so that Vp can be applied.
  • Vread is the read voltage (0.4 V) clamped by the sense amplifier 204, and in the pulse RV characteristics shown in FIG. Corresponds to the voltage value (+ 0.4V) adjusted so that the resistance state of the resistance change element does not change.
  • VDD corresponds to the power supply voltage supplied to the nonvolatile memory device 227.
  • FIGS 30 (a) to 30 (c) are timing charts showing an operation example of the nonvolatile memory device according to the embodiment of the present invention.
  • the case where the variable resistance layer is in the high resistance state is assigned to data “0”
  • the case where the resistance change layer is in the low resistance state is assigned to data “1”
  • an operation example thereof is shown. Further, the description is given only for the case where data is written to and read from the memory cell M11.
  • the selected bit line BL0 and the source line SL0 are set to the voltage VH (2.4 V) and the voltage Vp (2.4 V), respectively.
  • the word line WL0 to be selected is set to the voltage VL (2.4V).
  • the NMOS transistor N11 of the selected memory cell M11 in FIG. 26 is still in an off state.
  • the selected bit line BL0 is set to a voltage of 0 V for a predetermined period, and after the predetermined period, a pulse waveform that becomes the voltage VH (2.4 V) is applied again.
  • a negative pulse voltage that exceeds the point P and does not exceed the point N of the pulse RV characteristics shown in FIGS. 10A and 10B is applied to the memory cell M11 in FIG. Writing from the value to the low resistance value is performed.
  • the word line WL0 is set to a voltage of 0 V, and the writing of data “1” is completed.
  • the memory cell is selected with the source line, the word line, and the bit line.
  • the resistance is reduced by applying a negative voltage pulse to the resistance change element of the memory cell.
  • the selected bit line BL0 and the source line SL0 are set to a voltage of 0V.
  • the selected word line WL0 is set to the voltage VL (2.4V), and the NMOS transistor N11 of the selected memory cell M11 in FIG. 26 is turned on.
  • the selected bit line BL0 is set to the voltage VH (2.4V) for a predetermined period, and after the predetermined period, the pulse waveform that becomes the voltage 0V is applied again.
  • the positive pulse voltage (+2.4 V) at the point O of the pulse RV characteristic shown in FIG. 10A is applied to the memory cell M11 in FIG. 26, and writing is performed from the low resistance value to the high resistance value. Is called.
  • the word line WL0 is set to a voltage of 0 V, and the writing of data “0” is completed.
  • memory cells in the row direction are selected on the source line and the word line, and then a pulse waveform in the positive voltage direction is applied to a specific bit line to select the memory cell in the source line, the word line, and the bit line.
  • the resistance change element of the memory cell is increased in resistance by applying a positive voltage pulse.
  • the selected bit line BL0 and the source line SL0 are set to a voltage of 0V.
  • the selected word line WL0 is set to the voltage VDD (1.8V), and the NMOS transistor N11 of the selected memory cell M11 is turned on.
  • the selected bit line BL0 is set for a predetermined period, the read voltage Vread is set to 0.4V, and the sense amplifier 204 detects the value of the current flowing through the selected memory cell M11. Or data “1”. Thereafter, the word line WL0 is set to a voltage of 0 V, and the data read operation is completed.
  • FIG. 31 is a timing chart showing the soft forming operation of the nonvolatile memory device according to the embodiment of the present invention.
  • the soft forming operation shown in FIG. 31 only one bit of the memory cell M11 whose address AD is 0 is accessed, and the soft forming flow shown in FIG. Therefore, the fourth and seventh steps are cut).
  • the voltage states of the word line WL0, the bit line BL0, and the source line SL0 of the memory cell M11 to be formed are all 0V, and the divided voltage switching signals TRM10, TRM11,. , TRMmn (m: integer of 1 to 3, n: integer of 0 to 9) and terminal DQ are all at L level.
  • the memory cell M11 is in the initial state.
  • the write pulse voltage Vp is 3.3 V or less.
  • the selected word line WL0 is set to the voltage VDD (1.8V) in order to verify whether or not the resistance value Rc of the selected memory cell is smaller than the forming reference resistance Rb (Rc ⁇ Rb). Then, the NMOS transistor N11 of the selected memory cell M11 is turned on.
  • the selected bit line BL0 is set for a predetermined period, the read voltage Vread is set to 0.4 V, and the sense amplifier 204 detects the current value flowing through the selected memory cell M11, whereby the resistance value Rc of the selected memory cell M11 is determined. It is determined whether or not it is smaller than the forming reference resistor Rb (Rc ⁇ Rb).
  • the sense amplifier output SAO outputs the L level and outputs to the terminal DQ. “0” data is output, and it is transmitted to an external device (for example, a memory tester) that the forming has failed (false).
  • the word line WL0 and the bit line BL0 are set to a voltage of 0 V, and the verify read operation is completed.
  • the LR writing for forming (sixth step) shown in FIG. 23 is performed.
  • a negative voltage pulse ( ⁇ 1.0 V, pulse width 50 ns) for LR writing for forming to the selected memory cell
  • the selected bit line BL0, source line SL0, and word line WL0 are set to a voltage of 0 V. Set to.
  • the selected word line WL0 is set to the voltage VL (3.3 V), and the NMOS transistor N11 of the selected memory cell M11 in FIG. 26 is turned on.
  • the selected source line SL0 is set to a voltage Vp (1.0 V) for a predetermined period, and after a predetermined period, a pulse waveform (a negative voltage pulse with respect to the source line) is applied to make the bit line voltage 0 V again.
  • the selected memory cell M11 remains in the initial state and is not formed. That is, forming ends in failure.
  • the word line WL0 is set to a voltage of 0 V, and LR writing for forming is completed.
  • the write pulse voltage Vp is 3.3 V or less.
  • the same verify read (Rc ⁇ Rb?) Operation as in the first fifth step is performed, but now the resistance value Rc remains in the initial resistance state and is equal to or higher than the reference resistance Rb.
  • the sense amplifier output SAO outputs L level, outputs “0” data to the terminal DQ, notifies the external device (for example, a memory tester) that the forming has failed, and performs a verify read operation. Complete.
  • the 6th step forming LR writing (second time) shown in FIG. 23 is performed.
  • a negative voltage pulse ( ⁇ 1.1 V, pulse width 50 ns) for LR writing for forming to the selected memory cell first, the selected bit line BL0, source line SL0, and word line WL0 are set to a voltage of 0 V. Set to. Thereafter, the selected word line WL0 is set to the voltage VL (3.3 V), and the NMOS transistor N11 of the selected memory cell M11 in FIG. 26 is turned on.
  • the selected source line SL0 is set to the voltage Vp (1.1 V) for a predetermined period, and after the predetermined period, a pulse waveform (negative voltage pulse) that becomes the voltage 0 V is applied again.
  • the selected memory cell M11 remains in the initial state and is not formed. That is, forming ends in failure.
  • the word line WL0 is set to a voltage of 0 V, and the second forming LR writing is completed.
  • the loop from the second step to the ninth step (except for the fourth and seventh steps) shown in FIG. 23, that is, the verify read operation and the forming LR write operation are repeated from the third time to the eighth time.
  • the resistance value Rc in the initial state remains higher than the reference resistance Rb for forming. That is, forming ends in failure.
  • the write pulse voltage Vp is 3.3 V or less.
  • a verify read (Rc ⁇ Rb?) Operation is performed, but since the resistance value Rc remains in the initial resistance state and is equal to or higher than the forming reference resistance Rb, the sense amplifier output The SAO outputs the L level, outputs “0” data to the terminal DQ, notifies the external device (for example, a memory tester) that the forming has failed (false), and completes the verify read operation.
  • the external device for example, a memory tester
  • the LR writing for forming (9th time) in the sixth step shown in FIG. 23 is performed.
  • a negative voltage pulse ( ⁇ 1.8 V, pulse width 50 ns) for LR writing for forming to the selected memory cell first, the selected bit line BL0, source line SL0, and word line WL0 are set to a voltage of 0 V. Set to. Thereafter, the selected word line WL0 is set to the voltage VL (3.3 V), and the NMOS transistor N11 of the selected memory cell M11 in FIG. 26 is turned on.
  • the selected source line SL0 is set to the voltage Vp (1.8V) for a predetermined period, and after the predetermined period, a pulse waveform (negative voltage pulse) that becomes the voltage 0V is applied again.
  • a conductive path is formed from the initial high resistance state, and a transition is made to the post-forming resistance value between the high resistance state HR and the low resistance state LR, and the forming is performed. This is the first time that forming has been successful.
  • the word line WL0 is set to a voltage of 0V, and the 9th LR writing for the forming is completed.
  • the write pulse voltage Vp is 3.3 V or less.
  • a verify read (Rc ⁇ Rb?) Operation is performed, but since the resistance value Rc of the selected memory cell M11 is now smaller than the forming reference resistor Rb, the sense amplifier output SAO is , H level is output, “1” data is output to the terminal DQ, the fact that the forming is passed (true) is transmitted to an external device (for example, a memory tester), and the verify read operation is completed.
  • the eighth step it is confirmed that the determination result of the immediately preceding fifth step is the forming pass (true), and the soft forming is completed.
  • a negative voltage pulse is applied while increasing the absolute value of the voltage in increments of 0.1 V, and the completion of forming is determined each time the voltage is applied. Since no voltage is applied, an excessive pulse voltage is not applied to the memory cell M11 after forming with the predetermined write pulse voltage Vp.
  • both the high resistance write pulse voltage and the low resistance write pulse voltage are set to 2.4 V, and the pulse width is set to 50 ns, and the normal “0” data (HR conversion) and "1” data (LR conversion) can be written.
  • the same effect as that of the first embodiment (II-type cell, applying the step-up pulse from the bit line side) can be obtained.
  • soft forming on each memory cell (that is, by observing the first control rule described above)
  • a high resistance value level is possible. It is possible to set as high as possible (see FIGS. 10 and 11), the operation window between the low resistance state and the high resistance state can be expanded, high-speed reading, Allows better microcrystalline data reliability, allows greatly reduce the risk of erroneous reading occurs.
  • the low resistance voltage for writing “1” data is low so that the forming margin ⁇ is greater than 0.7 V and the transitionable high resistance level is not lowered. Needless to say, the voltage must be set.
  • the high resistance increase.
  • FIG. 32 is a block diagram showing a configuration of a nonvolatile memory device according to the third embodiment of the present invention.
  • the nonvolatile memory device 270 is different from the nonvolatile memory device 227 according to the second embodiment in a write circuit 271 including a variable voltage pulse generation circuit 706 and a row driver 273.
  • the memory body 272 includes a memory array 229, a row driver 273 including a row selection circuit 208, a word line driver WLD, and a source line driver SLD, a column selection circuit 203, a write circuit 271 for writing data, and a selection. Detects the amount of current flowing through the bit line, and performs input / output processing of input / output data via the terminal DQ and the sense amplifier 204 that determines that the high resistance state is data “0” and the low resistance state is data “1”. And a data input / output circuit 205 to perform.
  • control circuit 210 In the data write cycle, the control circuit 210 outputs a write signal instructing application of a write voltage to the write circuit 271 in accordance with the input data Din input to the data input / output circuit 205. On the other hand, in the data read cycle, the control circuit 210 outputs a read signal instructing a read operation to the sense amplifier 204.
  • the row selection circuit 208 receives the row address signal output from the address input circuit 209, and in response to the row address signal, any of the plurality of word lines WL0, WL1, WL2,. A predetermined voltage is applied to the selected word line from the corresponding word line driver circuit WLD.
  • the row selection circuit 208 receives the row address signal output from the address input circuit 209, and in response to the row address signal, from the row driver 273, among the plurality of source lines SL0, SL2,. A predetermined voltage is applied to the selected source line from the source line driver circuit SLD corresponding to any of the above.
  • the write circuit 271 When the write circuit 271 receives the write signal output from the control circuit 210, the write circuit 271 applies a write voltage to the selected bit line with respect to the column selection circuit 203.
  • the power supply 211 for writing comprises an LR power supply 212 for reducing resistance and an HR power supply 213 for increasing resistance.
  • the output VL0 of the LR power supply 212 is input to the row driver 273, and
  • the output VH 0 of the HR power supply 213 is input to the write circuit 271.
  • FIG. 33 is a diagram showing an example of the configuration of the write circuit 271 in FIG. 33, the same components as those in FIG. 20 are denoted by the same reference numerals, and description thereof is omitted.
  • the write circuit 271 replaces the voltage divider circuit 216 and the write driver circuit 214 in FIG. 20 with a voltage divider circuit 233 and a write driver circuit 234, and does not use the voltage follower circuit 215.
  • a configuration in which the voltage dividing circuit 233 and the write driver circuit 234 are directly connected is employed.
  • the write driver circuit 234 includes a write buffer 235 to which the voltage VH output from the HR power supply 213 is input as a power supply, a PMOS clamp transistor PC, and a switch 236 that is ON / OFF controlled by the control circuit 210.
  • the pulse application control signal is input from the control circuit 210 to the input terminal of the write buffer 235, and the output terminal of the write buffer 235, the drain terminal of the PMOS clamp transistor PC, and one end of the switch 236 are connected.
  • the gate terminal of the transistor PC is connected to the common node VC, and the write voltage Vp1 is output from the source terminal connected to the other end of the switch 236.
  • the control circuit 210 controls the voltage dividing switching signal TRM, and controls only one of the switches SW 1 to SW 33 to be in an ON state, whereby the output voltage of the voltage dividing circuit 233 is set.
  • the gate voltage of the PMOS clamp transistor PC can be controlled in multiple stages, the gate voltage of the PMOS clamp transistor PC can be controlled in multiple stages, and the L level side of the pulse voltage with a large amplitude output from the write buffer 235 is clamped. Is converted to a write voltage increased by the threshold voltage Vt of the PMOS clamp transistor PC, and Vp1 can be output.
  • the switch 236 is controlled to be turned off by the control circuit 210.
  • the write circuit 271 is controlled to be turned on by the control circuit 210 and the source of the PMOS clamp transistor PC.
  • the drain terminals are short-circuited, and a write pulse voltage Vp1 having a voltage amplitude VH (L level is ground potential) by the write buffer 235 is output.
  • variable resistance nonvolatile memory device configured as described above, first, the operation of the main circuit block will be described, and then the write cycle when performing data writing and forming of the variable resistance nonvolatile memory device, and An operation in a read cycle when normal reading and verify reading are performed will be described.
  • the potential of the power supply VH is 3.3 V
  • each of the resistors Rd1 to Rd33 is 10 k ⁇
  • the pulse voltage amplitude of the write buffer 235 is 3.3 V
  • the threshold voltage Vt of the PMOS clamp transistor PC is 0.5 V.
  • the write circuit 271 controls only the switch SW18 (not shown in FIG. 33) to the ON state
  • -3.3V -1.0V).
  • FIG. 34 is a timing chart of the step-down write voltage Vp1 that the write circuit 271 can output.
  • the switches SW18 to SW1 are sequentially switched from the switch SW18 to the switch SW1 by the voltage dividing switching signals TRM18, 17,.
  • the common node VC voltage is decreased from 1.8V to 0.1V in 0.1V steps, and the write voltage is synchronized with the write buffer output pulse controlled by the pulse application control signal. This shows that a negative pulse voltage from ⁇ 1.0 V to ⁇ 2.7 V ( ⁇ 0.1 V step) can be applied to the memory cell while Vp1 is stepped down from 2.3 V to 0.6 V in a 0.1 V step.
  • FIG. 35 shows various set voltage lists (I-type cells) of the output VH0 voltage of the high resistance (HR) power supply 213 and the output VL0 voltage of the low resistance (LR) power supply 212.
  • the bit line BL voltage at the time of forming represents the application of the step-down write pulse voltage Vp1 shown in FIG. 34
  • the bit line BL voltage at the time of LR and HR is a pulse having an amplitude of 2.4V. Indicates voltage application.
  • VL is a voltage generated by the power supply 212 for LR
  • Vp1 (2.4 V) is a write pulse voltage applied from the write circuit 271, and FIG. a)
  • a write pulse voltage exceeding the point P and not exceeding the point N of the pulse RV characteristic shown in FIG. 10B is effectively applied to the memory cells M11, M12,.
  • This is a voltage generated by the HR power supply 213 supplied to the circuit 271.
  • VL is a voltage generated by the LR power supply 212 and VH is a voltage generated by the HR power supply 213 supplied to the write circuit 271.
  • the voltage at the point O shown in the pulse RV characteristic at 10 (a) (+2.4 V) is set so as not to enter the unipolar region obtained by the preliminary evaluation. That is, control is performed so as to comply with the second control rule described above.
  • the output VH0 voltage of the high resistance (HR) power supply 213 is applied to the source line with reference to the bit line, but a voltage drop due to parasitic resistance from the high resistance (HR) power supply 213 to the source line.
  • the output VH0 voltage of the high resistance (HR) power supply 213 is set to be high so that the maximum voltage of the source line does not exceed the voltage at the point O (+ 2.4V). May be.
  • Vp1 is a step-down write pulse voltage applied from the write circuit 271.
  • VL is a voltage generated by the power supply 212 for LR.
  • a high voltage write pulse voltage Vp1 is generated at the time of forming. It is set to 3.3V so that it can be applied.
  • Vread is the read voltage (0.4 V) clamped by the sense amplifier 204, and in the pulse RV characteristics shown in FIG. Corresponds to the voltage value (+ 0.4V) adjusted so that the resistance state of the resistance change element does not change.
  • VDD corresponds to the power supply voltage supplied to the nonvolatile memory device 270.
  • FIG. 36 is a soft forming flowchart in the nonvolatile memory device 270, and the absolute value of the pulse voltage applied to the memory cells M11, M12,... Then, in the determination routine of the second step, since the maximum value of the pulse voltage Vp that can be applied is changed from 3.3V to 2.7V (S42), it is the same as the flowchart shown in FIG. The description is omitted.
  • variable resistance nonvolatile memory device configured as described above, examples of operations in the data write cycle, the read cycle, and the soft forming will be described with reference to timing charts shown in FIGS. 37A to 37C and FIG. This will be described with reference to the block diagram of the variable resistance nonvolatile memory device according to the embodiment of the present invention in FIG. 32 and the pulse RV characteristics diagram in FIG.
  • FIG. 37 (a) to FIG. 37 (c) are timing charts showing an operation example of the nonvolatile memory device according to the embodiment of the present invention.
  • the case where the variable resistance layer is in the high resistance state is assigned to data “0”
  • the case where the resistance change layer is in the low resistance state is assigned to data “1”
  • an operation example thereof is shown. Further, the description is given only for the case where data is written to and read from the memory cell M11.
  • the selected bit line BL0 and the source line SL0 are set to the voltage Vp1 (2.4V) and the voltage VL (2.4V), respectively.
  • the word line WL0 to be selected is set to the voltage VL (2.4V).
  • the NMOS transistor N11 of the selected memory cell M11 in FIG. 32 is still in the off state.
  • a voltage of 2.4 V is applied to both the drain terminal and the source terminal of the NMOS transistor N11 in FIG. 32, no current flows regardless of the on / off state of the transistor.
  • the selected bit line BL0 is set to a voltage of 0 V for a predetermined period, and after the predetermined period, a pulse waveform having a voltage Vp1 (2.4 V) is applied again.
  • Vp1 2.4 V
  • a negative pulse voltage exceeding the point P and not exceeding the point N of the pulse RV characteristics shown in FIGS. 10A and 10B is applied to the memory cell M11 of FIG. Writing from the value to the low resistance value is performed.
  • the word line WL0 is set to a voltage of 0 V, and the writing of data “1” is completed.
  • the memory cell is selected with the source line, the word line, and the bit line.
  • the resistance is reduced by applying a negative voltage pulse to the resistance change element of the memory cell.
  • the selected bit line BL0 and the source line SL0 are set to a voltage of 0V.
  • the word line WL0 to be selected is set to a voltage VL (2.4V), and the NMOS transistor N11 of the selected memory cell M11 in FIG. 32 is turned on.
  • the selected bit line BL0 is set to the voltage VH (2.4V) for a predetermined period, and after the predetermined period, the pulse waveform that becomes the voltage 0V is applied again.
  • the positive pulse voltage (+2.4 V) at the point O of the pulse RV characteristic shown in FIG. 10A is applied to the memory cell M11 in FIG. 32, and writing is performed from the low resistance value to the high resistance value. Is called.
  • the word line WL0 is set to a voltage of 0 V, and the writing of data “0” is completed.
  • memory cells in the row direction are selected on the source line and the word line, and then a pulse waveform in the positive voltage direction is applied to a specific bit line to select the memory cell in the source line, the word line, and the bit line.
  • the resistance change element of the memory cell is increased in resistance by applying a positive voltage pulse.
  • the selected bit line BL0 and the source line SL0 are set to a voltage of 0V.
  • the selected word line WL0 is set to the voltage VDD (1.8V), and the NMOS transistor N11 of the selected memory cell M11 is turned on.
  • the selected bit line BL0 is set for a predetermined period, the read voltage Vread is set to 0.4V, and the sense amplifier 204 detects the value of the current flowing through the selected memory cell M11. Or data “1”. Thereafter, the word line WL0 is set to a voltage of 0 V, and the data read operation is completed.
  • FIG. 38 is a timing chart showing the soft forming operation of the nonvolatile memory device according to the embodiment of the present invention.
  • the voltage states of the word line WL0, the bit line BL0, and the source line SL0 of the memory cell M11 to be formed are all 0V, and the divided voltage switching signals TRM1, TRM2,. , TRM33 and terminal DQ are all at L level.
  • the memory cell M11 is in the initial state.
  • the negative voltage pulse is set so that it can be applied.
  • the write pulse voltage Vp is 2.7 V or less
  • the selected word line WL0 is set to the voltage VDD (1.8V) in order to verify whether or not the resistance value Rc of the selected memory cell is smaller than the forming reference resistance Rb (Rc ⁇ Rb). Then, the NMOS transistor N11 of the selected memory cell M11 is turned on.
  • the selected bit line BL0 is set for a predetermined period, the read voltage Vread is set to 0.4 V, and the sense amplifier 204 detects the current value flowing through the selected memory cell M11, whereby the resistance value Rc of the selected memory cell M11 is determined. It is determined whether or not it is smaller than the forming reference resistor Rb (Rc ⁇ Rb).
  • the sense amplifier output SAO outputs L level, and the terminal DQ "0" data is output to the external device (for example, a memory tester) to notify that the forming has failed (false).
  • the word line WL0 and the bit line BL0 are set to a voltage of 0 V, and the verify read operation is completed.
  • the LR writing for forming (sixth step) shown in FIG. 36 is performed.
  • the selected bit line BL0 and the source line SL0 are set to the voltage Vp1 (3.3 V) and The voltage is set to VL (3.3 V).
  • a pulse waveform (negative voltage pulse of ⁇ 1.0 V) of Vp1 (3.3 V) is applied.
  • the selected memory cell M11 remains in the initial state and is not formed. That is, forming ends in failure. Thereafter, the word line WL0 is set to a voltage of 0 V, and LR writing for forming is completed.
  • the write pulse voltage Vp is 2.7 V or less
  • the same verify read (Rc ⁇ Rb?) Operation as in the first fifth step is performed, but now the resistance value Rc remains in the initial resistance state and is equal to or higher than the reference resistance Rb.
  • the sense amplifier output SAO outputs L level, outputs “0” data to the terminal DQ, notifies the external device (for example, a memory tester) that the forming has failed, and performs a verify read operation. Complete.
  • the 6th step forming LR writing (second time) shown in FIG. 36 is performed.
  • the selected bit line BL0 and the source line SL0 are set to the voltage Vp1 (3.3 V) and The voltage is set to VL (3.3 V).
  • Apply a pulse waveform negative voltage pulse of -1.1V) that becomes Vp1 (3.3V).
  • the selected memory cell M11 remains in the initial state and is not formed. That is, forming ends in failure. Thereafter, the word line WL0 is set to a voltage of 0 V, and the second forming LR writing is completed.
  • the write pulse voltage Vp is 2.7 V or less
  • a verify read (Rc ⁇ Rb?) Operation is performed.
  • the sense amplifier output SAO is The L level is output, “0” data is output to the terminal DQ, the fact that the forming has failed (false) is transmitted to an external device (for example, a memory tester), and the verify read operation is completed.
  • the 6th step forming LR writing (9th time) shown in FIG. 36 is performed.
  • a negative voltage pulse ( ⁇ 1.8 V, pulse width 50 ns) for LR writing for forming to the selected memory cell the selected bit line BL0 and the source line SL0 are set to the voltage Vp1 (3.3 V) and The voltage is set to VL (3.3 V).
  • a pulse waveform (a negative voltage pulse of ⁇ 1.8 V) of Vp1 (3.3 V) is applied.
  • a conductive path is formed from the initial high resistance state, and a transition is made to the post-forming resistance value between the high resistance state HR and the low resistance state LR, and the forming is performed. This is the first time that forming has been successful.
  • the word line WL0 is set to a voltage of 0V, and the 9th LR writing for the forming is completed.
  • the eighth step it is confirmed that the determination result of the fifth step before writing to the forming LR is forming fail (false), and the process proceeds to the ninth step, and only the voltage dividing switching signal TRM9 is set to H level.
  • the write pulse voltage Vp is 2.7 V or less
  • a verify read (Rc ⁇ Rb?) Operation is performed. Since the resistance value Rc of the selected memory cell M11 is now smaller than the reference resistance Rb, the sense amplifier output SAO is at the H level. , "1" data is output to the terminal DQ, the fact that the forming has passed (true) is transmitted to an external device (for example, a memory tester), and the verify read operation is completed.
  • the eighth step it is confirmed that the determination result of the immediately preceding fifth step is the forming pass (true), and the soft forming is completed.
  • a negative voltage pulse is applied while increasing the absolute value of the voltage in increments of 0.1 V, and the completion of forming is determined each time the voltage is applied. Since no voltage is applied, an excessive pulse voltage is not applied to the memory cell M11 after forming with the predetermined write pulse voltage Vp1.
  • both the high-resistance write pulse voltage and the low-resistance write pulse voltage are set to 2.4 V, and the pulse width is set to 50 ns, and normal “0” data (HR conversion) and "1” data (LR conversion) can be written.
  • the transitionable high resistance level is further increased.
  • High resistance can be achieved by using a high resistance voltage near the maximum point that does not enter the unipolar region and increasing the resistance (that is, by complying with the second control rule described above).
  • the level can be set as high as possible (see FIGS. 10 and 11), and the operation window between the low resistance state and the high resistance state can be enlarged. Therefore, high-speed reading and data reliability can be improved, and the possibility of erroneous reading can be greatly reduced.
  • the low resistance voltage for writing “1” data is low so that the forming margin ⁇ is greater than 0.7 V and the transitionable high resistance level is not lowered. Needless to say, the voltage must be set.
  • FIG. 39 is a block diagram showing a configuration of a nonvolatile memory device according to Embodiment 4 of the present invention.
  • the non-volatile memory device 237 is provided with an external application terminal connection switch 239 with respect to the non-volatile memory device 200 according to the first embodiment to generate variable voltage pulses outside during soft forming. Different points.
  • the external application terminal connection switch 239 is controlled to be in a conductive state by a control signal from the control circuit 210, so that an external device (for example, a memory tester) not shown in the figure can be connected from the external application terminal via the column selection circuit 203.
  • a low resistance forming pulse can be applied to the selected memory cell.
  • the write circuit 280 when the write circuit 280 receives the write signal output from the control circuit 210, the write circuit 280 applies a normal write voltage to the selected bit line with respect to the column selection circuit 203.
  • the write power supply 211 is composed of a low resistance LR power supply 212 and a high resistance HR power supply 213.
  • the output VH0 of the HR power supply 213 is input to the row driver 207, and
  • the output VL 0 of the LR power supply 212 is input to the write circuit 280.
  • the soft forming flowchart in the nonvolatile memory device 237 is the same as the flowchart shown in FIG. 23, the description is omitted here.
  • the negative voltage pulse application (sixth step) is internally generated by the variable voltage pulse generation circuit 701 during the soft forming.
  • an external device for example, The negative pulse for forming is applied from the outside by a memory tester (not shown). That is, the nonvolatile memory device 237 itself does not have a forming voltage pulse generation circuit that complies with the first control rule described above, but receives such forming voltage pulse via the external application terminal, A configuration for applying to a cell is provided.
  • the soft forming method by external application can achieve the same effect as that of the first embodiment (internal generation of the step-up pulse), and by performing soft forming on each memory cell.
  • the high resistance level that can be transitioned to a higher level, and using a high resistance voltage near the maximum point that does not enter the unipolar region.
  • the high resistance level can be set as high as possible (see FIGS. 10 and 11), and the low resistance state And the high resistance state can be expanded, high-speed reading and data reliability can be improved, and the possibility of erroneous reading is greatly reduced.
  • the ability since it is not necessary to provide a variable voltage pulse generation circuit inside, the chip area can be reduced and the cost can be reduced.
  • the same effect can be obtained even when an I-type cell (step-down pulse application from the bit line side) is used. it can.
  • FIG. 40 is a block diagram showing a configuration of a nonvolatile memory device according to the fifth embodiment of the present invention.
  • the nonvolatile memory device 241 has a configuration including a sense amplifier 240 and a forming circuit 244 with respect to the nonvolatile memory device 227 according to the second embodiment.
  • the output VL0 of the low resistance (LR) power supply 212 is supplied to the row driver 231, and the output VH0 of the high resistance (HR) power supply 213 is supplied to the write circuit 230 and the forming circuit 244.
  • the HR power supply 213 is a power supply circuit capable of supplying a voltage indicated by a point O in the pulse RV characteristic of FIG. 10A.
  • the LR power supply 212 is configured as shown in FIG. ) In the pulse RV characteristic, it is possible to supply a voltage that is higher than the absolute value of the voltage indicated by the point P.
  • the sense amplifier 240 is a normal sense amplifier having one so-called read determination level (reference resistance Rref) excluding the selection transistor 223 and the reference resistance Rb from the circuit diagram shown in FIG. 18, and a current flowing through the selected bit line. The amount is detected, and the high resistance state is determined as data “0”, and the low resistance state is determined as data “1”.
  • a PMOS transistor 249 and an NMOS transistor 250 are inverter-connected between the voltage VH supplied from the HR power supply 213 and the ground potential to form a driver, and the output VO is
  • the control signal supplied from the control circuit 210 is input to the input VIN through the column selection circuit 203 and connected to the bit line to which the selected memory cell to be formed is connected.
  • the control circuit 210 controls the operation of the memory main body 242 based on a control signal input from the outside. During the forming operation, the control circuit 210 outputs a write signal instructing application of a voltage for forming (LR as an initialization). .. Are output to the row driver 231 and the forming circuit 244, and a single pulse is applied to each of the memory cells M11, M21,... Using the driver of the forming circuit 244 (NMOS transistor 250 capable of current limiting at the time of forming). Perform soft forming.
  • 42 (a) and 42 (b) are diagrams for explaining bias conditions and various transistor sizes of the memory cell M11 and the bit line side driver during normal LR write and forming operations.
  • VDD 3.3V
  • the transistor width Wn of the NMOS transistor 251 of the driver is set sufficiently larger than the transistor width Ws of the NMOS transistor N11 so that the voltage can be efficiently applied to the resistance change element R11 so that the on-resistance is not seen so much. .
  • a bias condition in which the resistance change element R11 forms by flowing is shown.
  • FIGS. 42A and 42B the column selection switch and the wiring resistance are not shown on the assumption that the impedance is designed to be sufficiently small.
  • FIGS. 42 (a) and 42 (b) are diagrams for analyzing an operating point at the time of resistance transition using the load characteristics of the transistor and the resistance change element in FIGS. 42 (a) and 42 (b). It is a schematic diagram of V characteristics, the vertical axis is the current I (arbitrary unit), and the horizontal axis is the applied voltage V.
  • FIG. 43 (a) is an IV characteristic diagram for explaining the transition from the high resistance state HR to the low resistance state LR in correspondence with FIG. 42 (a).
  • FIG. 43A the load characteristic of the NMOS transistor N11 operating in the saturation state is represented by a curve (1)
  • the load characteristic of the resistance change element R11 in the HR state is represented by a straight line (2)
  • the resistance in the LR state is represented by a straight line (3)
  • the load characteristic of the resistance change element R11 in the initial resistance state is represented by a straight line (4).
  • the LR voltage shown in FIG. 42A is applied when the resistance change element R11 is in the HR state, the voltage Vcell between the terminals of the memory cell M11 is about 1.7 V, and the operation immediately after the application is performed. The point becomes point Q. Thereafter, the resistance reduction starts, and the operating point of the resistance change element R11 is changed from the point Q to the point R (at this time so that the voltage between the terminals of the resistance change element R11 becomes the low resistance voltage VR (about 0.8 V).
  • LR current is assumed to be ILR), and the load characteristic of the resistance change element R11 changes from (1) to (2), and the resistance reduction is completed.
  • the normal LR voltage shown in FIG. 42A is applied to the initial high resistance state, the operating point is point S, and at this time, a predetermined forming threshold current It (FIG. 3A) is obtained.
  • a1 the current necessary for transition from the initial state to the point D) cannot be passed, and the transition to the low resistance state cannot be made. In other words, the normal LR voltage application remains at the operating point S, indicating that forming cannot be performed.
  • FIG. 43 (b) is an IV characteristic diagram for explaining the forming from the initial high resistance state to the low resistance state corresponding to FIG. 42 (b).
  • FIG. 43B The load characteristics are drawn for the two elements of the variable resistance element R11 and the NMOS transistor 250 having a large resistance component.
  • the load characteristic of the NMOS transistor 250 operating in the non-saturated state is represented by a curve (5)
  • the load characteristic of the resistance change element R11 in the initial state is represented by a straight line (6)
  • normal writing is performed.
  • Forming is performed using the circuit 230, that is, the load characteristic of the resistance change element R11 in the low resistance state after forming along the load curve (1) is represented by a straight line (7), and soft forming is performed using the forming circuit 244. That is, the load characteristic of the resistance change element R11 in the low resistance state after forming along the load curve (5) is represented by a straight line (8).
  • the word line voltage and the source line voltage are set to 3.3 V as in FIG.
  • the forming (LR as an initialization) voltage is applied, the voltage Vcell between the terminals of the memory cell M11 is about 2.6 V, the operating point immediately after the application is the point T, and the operating point current becomes the threshold for forming. The value current It is exceeded. Thereafter, the resistance reduction starts, and the operating point of the resistance change element R11 transitions from the point T to the point U so that the voltage between the terminals of the resistance change element R11 becomes the low resistance voltage VR (about 0.8 V).
  • the load characteristic of the resistance change element R11 changes from (6) to (7), and the forming is completed.
  • a very large forming current IN flows to the resistance change element R11 at the time of forming at the operating point U, soft forming is not performed, and the transitionable high resistance level is lowered. End up.
  • the voltage Va between the terminals of the resistance change element R11 and the NMOS transistor 250 is applied. Is about 2.6 V, and the operating point immediately after application is point V, and the operating point current exceeds the forming threshold current It. Thereafter, the resistance reduction starts, and the operating point of the resistance change element R11 transitions from the point V to the point W so that the voltage across the resistance change element R11 becomes the low resistance voltage VR (about 0.8 V).
  • the load characteristic of the resistance change element R11 changes from (6) to (8), and the forming is completed.
  • 44 (a) to 44 (c) are timing charts showing an operation example of the nonvolatile memory device according to the fifth embodiment of the present invention.
  • the case where the variable resistance layer is in the high resistance state is assigned to data “0”
  • the case where the resistance change layer is in the low resistance state is assigned to data “1”
  • an operation example thereof is shown. The description will be given only for the case where data is written to the memory cell M11.
  • VL (2.4 V) and VH (2.4 V) are changed from the operating point Q of the IV characteristic shown in FIG. It has voltage and current supply capability that enables low resistance transition to R.
  • VL (2.4V) is a voltage generated by the LR power supply 212
  • VH (2.4V) is a voltage generated by the HR power supply 213.
  • a positive voltage at the point O of the pulse RV characteristic shown in FIG. 10A is effectively applied to the memory cells M11, M12,.
  • VL (3.3 V) is a voltage generated by the power supply 212 for LR
  • VH (3.3 V) is HR. Voltage and current supply that enable the forming (LR as initialization) transition from the operating point V to the operating point W of the IV characteristics shown in FIG. Have the ability.
  • the selected bit line BL0 and the source line SL0 are set to the voltage VH (2.4 V) and the voltage VL (2.4 V), respectively.
  • the word line WL0 to be selected is set to the voltage VL (2.4V).
  • the NMOS transistor N11 of the selected memory cell M11 in FIG. 40 is still in an off state.
  • the selected bit line BL0 is set to a voltage of 0 V for a predetermined period, and after the predetermined period, a pulse waveform that becomes the voltage VH is applied again.
  • the memory cell M11 in FIG. 40 is written from the operating point Q to the operating point R, that is, from the high resistance value to the low resistance value in the IV characteristics of FIG.
  • the word line WL0 is set to a voltage of 0 V, and the writing of data “1” is completed.
  • the selected bit line BL0 and the source line SL0 are set to a voltage of 0V.
  • the selected word line WL0 is set to the voltage VL (2.4V), and the NMOS transistor N11 of the selected memory cell M11 in FIG. 40 is turned on.
  • the selected bit line BL0 is set to the voltage VH (2.4V) for a predetermined period, and after the predetermined period, the pulse waveform that becomes the voltage 0V is applied again.
  • the positive pulse voltage (+2.4 V) at the point O of the pulse RV characteristic in FIG. 10A is applied to the memory cell M11 in FIG. 40, and writing is performed from a low resistance value to a high resistance value.
  • the word line WL0 is set to a voltage of 0 V, and the writing of data “0” is completed.
  • the selected bit line BL0 and the source line SL0 are set to the voltage VH (3.3 V) and the voltage VL (3.3 V), respectively.
  • the word line WL0 to be selected is set to the voltage VL (3.3V).
  • the NMOS transistor N11 of the selected memory cell M11 in FIG. 40 is still in an off state.
  • the voltage 3.3 V is applied to both the drain terminal and the source terminal of the NMOS transistor N11 in FIG. 40, no current flows regardless of whether the transistor is on or off.
  • the selected bit line BL0 is set to a voltage of 0 V for a predetermined period, and after the predetermined period, a pulse waveform having a voltage VH (3.3 V) is applied once again.
  • VH 3.3 V
  • the memory cell M11 of FIG. 40 has a current limit from the operating point V to the operating point W, that is, from the initial high resistance value to the low resistance value in the IV characteristics of FIG. Soft forming is performed.
  • the word line WL0 is set to a voltage of 0V, and the soft forming operation is completed.
  • the voltage pulse for forming is generated by using the voltage source in which the maximum value of the current that can be supplied is limited. Therefore, the soft forming is completed by one pulse application.
  • the same effect as that of the third embodiment (I-type cell) can be obtained, and the forming operation can be speeded up, and the inspection time can be shortened, that is, the cost can be reduced.
  • the width of the NMOS transistor constituting the driver is reduced from the bit line side where 0 V is applied to the I-type cell, the current supply capability is narrowed, and the excessive current during forming changes in resistance.
  • the transistor width of the PMOS transistor constituting the source line side driver was reduced, the current supply capability was reduced so as not to exceed ILR, and at the time of forming You may suppress that an excessive electric current flows into a resistance change element.
  • the I-type cell is used for explanation, but it goes without saying that a current-limiting forming circuit can be applied to the II-type cell as well.
  • the NMOS transistor width of the driver is reduced and the current is limited.
  • the current limitation may be performed using a high voltage transistor having a smaller current driving capability, or the like.
  • the current limitation may be performed by inserting a fixed resistor for current limitation between the forming driver and the memory cell.
  • the current limiting is performed by reducing the NMOS transistor width of the driver in the forming circuit.
  • the current limiting may be performed by reducing the gate voltage of the NMOS transistor.
  • the selection transistor of the memory cell is an NMOS transistor.
  • a PMOS transistor may be used, or a rectifying element such as a bidirectional diode may be used instead of the selection transistor.
  • FIG. 45 is a block diagram showing a configuration of a nonvolatile memory device according to the sixth embodiment of the present invention.
  • the non-volatile storage device 290 is configured to include an automatic forming control circuit 247 with respect to the non-volatile storage device 241 according to the fifth embodiment.
  • the automatic forming control circuit 247 controls the operation of the memory main body 242 based on a control signal input from the outside. That is, the automatic forming control circuit 247 selects memory cells in order by controlling the row selection circuit 208, the column selection circuit 203, the write power supply 232, the forming circuit 244, and the like, and the resistance change element included in the selected memory cell. Is controlled to apply a forming voltage pulse.
  • the automatic forming control circuit 247 automatically generates a row address signal and a column address signal in the forming cycle, and outputs an address signal to the row selection circuit 208 and the column selection circuit 203, respectively, and the memory cells M11, M21, M31, .., M12, M22, M32,... And all the memory cells M11, M21,... Are continuously selected while switching the bit line BL and the word line WL.
  • a forming signal instructing application of a voltage for LR (initialization) is output to the forming circuit 244, and all the memory cells M11, M21,... Are soft-formed by the forming circuit 244 by one pulse application. Go.
  • the automatic forming control circuit 247 is provided, and by performing continuous automatic processing of the soft forming operation on the memory array, the same effects as those of the fifth embodiment can be obtained, and further, the control can be performed from the outside.
  • the soft forming operation can be speeded up, and the inspection time can be shortened, that is, the cost can be reduced.
  • the automatic forming control circuit is provided in the fifth embodiment.
  • the soft forming operation can be further accelerated. Is possible.
  • multiple bits may be soft formed simultaneously.
  • variable resistance nonvolatile memory element forming method and variable resistance nonvolatile memory device according to the present invention have been described based on the first to sixth embodiments. However, the present invention is not limited to these embodiments. It is not limited. The present invention also includes forms obtained by making various modifications conceived by those skilled in the art to each embodiment and forms realized by arbitrarily combining the components in each embodiment without departing from the gist of the present invention. It is.
  • the external application terminal in the fourth embodiment may be provided in the nonvolatile memory device in other embodiments.
  • the nonvolatile memory device according to the present invention includes a variable voltage pulse generation circuit for forming and also includes an external application terminal for receiving a variable voltage pulse for forming from the outside and applying it to the resistance change element. Also good.
  • variable resistance nonvolatile memory device having a memory cell composed of a variable resistance element whose resistance value reversibly changes based on an electrical signal and a switch element such as a transistor. Since the operation window in the high resistance state and the low resistance state can be enlarged, it is useful for realizing a memory that is highly reliable and capable of high-speed reading.

Abstract

抵抗変化素子の動作ウィンドウを最大化できる抵抗変化素子の最適なフォーミング方法を提供する。そのフォーミング方法は、抵抗変化素子（１００）を初期化させるフォーミング方法であって、抵抗変化素子（１００）の抵抗値が高抵抗状態のときよりも小さいか否かを判断する判断ステップ（Ｓ３５）と、小さくないと判断された場合に（Ｓ３５でＮｏ）、フォーミング電圧にフォーミングマージンを加えて得られる電圧を超えない電圧パルスを印加する印加ステップ（Ｓ３６）とを含み、判断ステップ（Ｓ３５）と印加ステップ（Ｓ３６）とはメモリアレイ（２０２）中の全メモリセルについて繰り返される（Ｓ３４～Ｓ３７）。

Description

抵抗変化型不揮発性記憶素子のフォーミング方法および抵抗変化型不揮発性記憶装置
　本発明は、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化型不揮発性記憶素子が安定に抵抗変化をするためのフォーミング（初期化）方法、及び、そのような機能を有する抵抗変化型不揮発性記憶装置に関する。
　近年、抵抗変化型不揮発性記憶素子（以下、単に「抵抗変化素子」ともいう。）を用いて構成されたメモリセルを有する抵抗変化型不揮発性記憶装置（以下、単に「不揮発性記憶装置」ともいう。）の研究開発が進んでいる。抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応したデータを、不揮発的に記憶することが可能な素子をいう。
　抵抗変化素子を用いた不揮発性記憶装置として、直交するように配置されたビット線とワード線との交点近傍の位置に、ＭＯＳトランジスタと抵抗変化素子を直列に接続した、いわゆる１Ｔ１Ｒ型と呼ばれるメモリセルをマトリックス状にアレイ配置した不揮発性記憶装置が一般的に知られている。１Ｔ１Ｒ型において、２端子の抵抗変化素子の一端はビット線またはソース線に接続され、他の一端はトランジスタのドレインまたはソースに接続される。トランジスタのゲートはワード線に接続される。ソース線は、ビット線またはワード線と平行に配置される。
　また、別のメモリセル構成として、直交するように配置されたビット線とワード線との交点の位置に、ダイオードと抵抗変化素子を直列に接続した、いわゆる１Ｄ１Ｒ型と呼ばれるクロスポイントメモリセルをマトリックス状にアレイ配置した不揮発性記憶装置も一般的に知られている。
　以下、代表的な従来の抵抗変化素子を説明する（非特許文献１、特許文献１～３）。
　まず、非特許文献１では、遷移金属酸化物を抵抗変化素子として用いた１Ｔ１Ｒ型メモリセルで構成された不揮発性メモリがかいじされている。遷移金属酸化物薄膜は、通常絶縁体であり、抵抗値をパルス変化させるためには、フォーミング処理を行い、高抵抗状態と低抵抗状態を切り替え可能な導電パスを形成ができることが示されている。ここで、「フォーミング」とは、抵抗変化素子に対する初期化であり、製造後における極めて高い抵抗値をもつ状態から、印加されるパルス電圧に応じて高抵抗状態と低抵抗状態とを可逆的に遷移できる状態に抵抗変化素子を変化させるための処理であり、言い換えると、抵抗変化素子が未だ抵抗変化素子として機能していない製造後の状態から抵抗変化素子として機能し得る状態に変化させるための処理であり、通常、製造後に一度だけ施される。
　図４６は、非特許文献１で示されているフォーミング開始電圧の遷移金属酸化物膜厚依存を示す特性図である。遷移金属酸化物としては、ＮｉＯ、ＴｉＯ2、ＨｆＯ2、ＺｒＯ2の４種類の特性が示されており、フォーミング開始電圧は、遷移金属酸化物の種類に依存し、遷移金属酸化物膜厚が厚くなるほど、高くなる。このため、フォーミング電圧を低減させるためには、ＮｉＯのような遷移金属酸化物を選択し、遷移金属酸化物膜厚を薄膜化することが好ましい。ここで、「フォーミング電圧」とは、抵抗変化素子をフォーミングするために印加する電圧をいい、「フォーミング開始電圧」とは、抵抗変化素子をフォーミングするのに要する最低の電圧（絶対値として、最低のフォーミング電圧）をいう。
　また、図４７は、同じく非特許文献１に開示されているＮｉＯのユニポーラ抵抗変化特性を表すＩ－Ｖ特性図であり、低抵抗状態に約０．５Ｖのリセット電圧が印加されると高抵抗状態に遷移し、高抵抗状態に約１．１５Ｖのセット電圧（点Ａ）が印加されると低抵抗状態に遷移し、低抵抗状態遷移後（点Ａ以降）は、抵抗変化素子に過剰な電流が流れないように電流制限を実施している。このため、低抵抗状態遷移後には、過剰な電圧が抵抗変化素子に印加されない。また、図４７において、実線は、１５０℃、３００時間ベーク前の抵抗変化ヒステリシスで、破線は、１５０℃、３００時間ベーク後の抵抗変化ヒステリシスを示すが、高抵抗状態から低抵抗状態に遷移する点Ａ以降で抵抗変化素子に印加される電圧を制限した場合において、繰返し抵抗変化ヒステリシスを電圧可変でループさせても顕著には変化せず、高抵抗状態及び低抵抗状態が安定して再現されていることが示されている。
　また、特許文献１では、希土類酸化物薄膜を抵抗変化素子として用いたイオン伝導型不揮発性記憶素子が示されている。
　図４８は、特許文献１で示されているメモリセルの断面の模式図である。
　メモリセルは、高電気伝導度の基板１（例えばＰ型の高濃度の不純物がドープされたシリコン基板１）上に下部電極２が形成され、この下部電極２上にイオン源となる金属元素が含有された、イオン源層３が形成され、その上に比較的高い抵抗値を有する記憶層４が形成され、この記憶層４上の絶縁層５に形成された開口を通じて記憶層４に接続するように上部電極６が形成されて構成されている。
　ここでは、イオン源層３に用いる材料としては、ＣｕＴｅ、ＧｅＳｂＴｅ、ＡｇＧｅＴｅなど、記憶層４の材料としては、酸化ガドリニウム等の希土類元素酸化物などが開示されている。また、下部電極２、上部電極６は、ＴｉＷ、ＴａＮなどの通常の半導体配線材料が用いられる。さらに、記憶層４の酸化ガドリニウムには、金属粒子、例えばＣｕが、層を成すのに不十分な量だけ、つまり記憶層４が、絶縁性又は半絶縁性が維持される程度に添加されている。
　図４８に示すメモリセルへの書き込み方法については、上部電極６の電位が下部電極２の電位よりも低くなる負電圧を印加すると、記憶層４内に金属元素を多量に含む導電パスが形成、又は、記憶層４内に、金属元素による欠陥が多数形成されることによって、記憶層４の抵抗値が低くなり、逆に、上部電極６の電位が下部電極２の電位よりも高くなる正電圧を印加すると、記憶層４内に形成されていた、金属元素による導電パス、或いは欠陥が消滅して、記憶層４の抵抗値が高くなる。
　図４９は、図４８のメモリセルにおける初期状態からのＩ－Ｖ特性図であり、最初のループでは、比較的高い負電圧で、初期状態の高抵抗状態から低抵抗状態に遷移する。このときの電圧を初期化電圧Ｖｏとする。そして、正電位を増大させていくと、消去電圧Ｖｅにおいて、低抵抗状態から高抵抗状態に遷移する。さらに、２回目以降のループでは、初期化電圧Ｖｏよりも絶対値の小さい記録電圧Ｖｒで、高抵抗状態から低抵抗状態に遷移する。
　このように、特許文献１では、記憶層４に金属粒子を添加することにより、記憶層４中に金属元素による欠陥が形成され、低い電圧で容易に金属元素のイオンが移動を開始する。このため、イオンが移動した後の空いたサイトには、記憶層４に接するイオン源層３から新たなイオンが移動して入るため、このような動作が連続的に生じて、すみやかに導電パスが形成され、初期化（フォーミング）動作を低い電圧で行うことが可能になり、メモリセルの信頼性を維持させる初期化（フォーミング）電圧低減技術が開示されている。
　また、特許文献２では、抵抗変化型記憶素子を用いた１Ｔ１Ｒ型メモリセルの多値書き込み方法が開示されている。図５０は、そのような１Ｔ１ＲセルのＭＩＳトランジスタと抵抗変化素子の静特性から低抵抗化動作点解析を説明するための図である。図５０に示すように、抵抗変化素子のＩ－Ｖ特性は、直線で表され、低抵抗化しきい値電圧Ｖｔｈより高い電圧が抵抗変化素子に印加されると、高抵抗状態から低抵抗状態に遷移する。また、ＭＩＳトランジスタのゲート電圧ＶＧＳを、ＶＧ３，ＶＧ２，ＶＧ１（ＶＧ３＜ＶＧ２＜ＶＧ１）と変えることにより、ＭＩＳトランジスタのＩ－Ｖ特性が変化する。ＭＩＳトランジスタのゲート電圧ＶＧＳが大きいほど、電流がよく流れ、オン抵抗が低くなる。そして、ＭＩＳトランジスタのゲート電圧ＶＧＳを、ＶＧ３，ＶＧ２，ＶＧ１と変えることにより、低抵抗化動作点もそれぞれＰ３，Ｐ２，Ｐ１と異なる点になり、動作点で流れる電流値に対応した低抵抗値を取る。このように、抵抗変化素子の低抵抗値レベルは、ＭＩＳトランジスタのゲート電圧ＶＧＳを制御し、Ｉ－Ｖ特性をコントロールすることにより、自在にセットできる特性があり、多値メモリに応用できることが示されている。
　また、特許文献３では、抵抗変化素子の多値書き込み方法が開示されており、図５１は、そのような抵抗変化素子である金属絶縁膜（例えば、マグネシウム酸化膜）の抵抗－電圧特性図である。正電圧印加により、高抵抗化し、負電圧印加により、低抵抗化する抵抗変化特性を示す。正電圧印加側では、臨界電圧以上に印加電圧が上がった後には、印加電圧によって回帰する経路が異なる。具体的に、スイッチング電圧が高いほど抵抗は、より高い抵抗値を有して回帰する。このように、抵抗変化素子の高抵抗値レベルは、複数のスイッチング電圧を設定して、Ｒ－Ｖ特性を制御することにより、所望の高抵抗値にセットできることが示されている。
特開２００６－３５１７８０号公報（図１、図３） 特開２００５－２３５３６０号公報（図４） 特開２００８－１２４４７１号公報（図２Ａ）
Ｉ． Ｇ． Ｂａｅｋ ｅｔ ａｌ．，ＩＥＤＭ２００４，ｐ．５８７（Ｆｉｇ．５（ｂ））
　ここで、背景技術で開示された従来の技術をまとめると、非特許文献１では、遷移金属酸化物の幾つかは、電気的パルスの印加により不揮発的な抵抗変化現象を示すことが示されている。またその抵抗変化現象を生じさせるためには、最初にその後の抵抗変化のための制御電圧よりも絶対値が高い電圧印加をすることが必要で、それは初期の絶縁状態の非常に高抵抗な状態に対し、抵抗変化が可能なレベルに導電パスを形成するモデルで説明できることが開示されている。さらには、これらの遷移金属酸化物を用いた抵抗変化素子は、フォーミング後は所定の閾値電圧を超える電気信号を印加すると可逆的な抵抗変化が生じるが、一方向の電圧極性だけで制御できるユニポーラ型と、異なる電圧極性の電圧印加で制御できるバイポーラ型の２種類があることが開示されている。
　特許文献１では、遷移金属酸化物とは異なる材料からなるイオン導電型抵抗変化素子でも同様なフォーミングや電気的パルスによる抵抗変化ができることが示されている。
　特許文献２では、抵抗変化素子の低抵抗化の制御方法が示されている。所定の電圧に到達したとき高抵抗から低抵抗に変化し、その時抵抗変化素子に流す電流量の大小に依存して低抵抗状態の抵抗値は決まること、その現象を利用しゲート電圧を制御することで多値メモリへ応用できることが開示されている。
　特許文献３では、高抵抗値レベルは、高抵抗化時に抵抗変化素子に印加される電圧値で一義的に決まる現象があることが報告されている。
　このように、遷移金属酸化物など幾つかの材料は電極で挟んだ単純な構造で抵抗変化型不揮発性記憶素子が構成でき、それは初期に高電圧のフォーミングを施すことで、その後は短パルスの電気信号を与えるだけで低抵抗状態と高抵抗状態を可逆的に安定に制御でき、かつそれらの状態は不揮発的であることが示されている。そしてこれらの抵抗変化型不揮発性記憶素子をメモリセルとして用いることで、例えばフラッシュメモリなど一般的に知られている不揮発性メモリに比べ、高速で低コストなメモリが構成できることが期待できる。
　本願発明者らは、上記開示内容を踏まえ、抵抗変化型不揮発性記憶装置の１つとして、遷移金属の一つであるタンタル（Ｔａ）を用い、その酸素不足型の酸化物（酸化タンタル）の抵抗変化層とスイッチ素子とでメモリセルを構成した抵抗変化型不揮発性記憶装置を検討している。
　ここで、酸素不足型の酸化物とは、酸素が化学量論的組成から不足した酸化物をいう。遷移金属の１つであるタンタルの例で言えば、化学量論的な組成を有する酸化物としてＴａ2Ｏ5がある。このＴａ2Ｏ5では、酸素がタンタルの２．５倍含まれており、酸素含有率で表現すると、７１．４％である。この酸素含有率７１．４％よりも酸素含有率が低くなった状態の酸化物、すなわちＴａＯxと表現したとき、０＜ｘ＜２．５を満足する非化学量論的な組成を有するタンタル酸化物（以下、タンタル酸化物をＴａ酸化物と略記）を、酸素不足型のＴａ酸化物と呼ぶ。特に、関連特許である国際公開第２００８／０５９７０１号（特許文献４）に開示されている様に、０．８≦ｘ≦１．９の範囲において良好な抵抗変化動作が得られ、この範囲がｘの範囲として望ましい。
　課題を説明するための準備として、酸素不足型のＴａ酸化物（ＴａＯ1.54）を抵抗変化層とする抵抗変化素子について、実験で得られたいくつかの特性を説明する。
　図５２は、従来の抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルの構成（１ビット分の構成）を示す断面図である。図５２に示されるように、１Ｔ１Ｒ型メモリセル５００は、トランジスタ３１７と抵抗変化素子３００から構成されている。
　半導体基板３０１上に、第１のＮ型拡散層領域３０２ａ、第２のＮ型拡散層領域３０２ｂ、ゲート絶縁膜３０３ａ、ゲート電極３０３ｂ、第１ビア３０４、第１配線層３０５、抵抗膜用第１ビア５１０、抵抗変化素子３００、抵抗膜用第２ビア５１１、第２ビア３０６、第２配線層３０７、第３ビア３０８、第３配線層３１１が順に形成されている。
　ここで、抵抗膜用第２ビア５１１と接続される第２配線層３０７を上部電極端子Ａとし、抵抗膜用第１ビア５１０と接続される第１配線層３０５を下部電極端子Ｂとし、第３配線層３１１を下部電極側端子Ｃと定義する。
　半導体基板３０１の電圧は０Ｖで、０Ｖ電源線（図示なし）より、一般的に知られている構成で供給されている。
　図５２の右上における図は、抵抗変化素子３００の拡大図である。抵抗変化素子３００は、抵抗膜用第1ビア５１０上に下部電極３００ａ、酸素不足型のＴａ酸化物（ＴａＯ1.54）である抵抗変化層３００ｂ、上部電極３００ｃがサンドイッチ状に形成され、さらには第２配線層３０７と接続される抵抗膜用第２ビア５１１につながっている。ここで、抵抗変化層３００ｂは、面積：０．２５μｍ2（＝０．５μｍ×０．５μｍ）、膜厚：５０ｎｍであり、トランジスタ３１７は、ＮＭＯＳトランジスタのゲート幅Ｗ：０．４４μｍ、ゲート長Ｌ：０．１８μｍ、およびゲート絶縁膜３０３ａの膜厚Ｔｏｘ：３．５ｎｍである。
　下部電極３００ａは、ＴａＮで構成され、上部電極３００ｃは、抵抗変化を起こしやすいＰｔを主成分とする電極材料で構成されている。
　この抵抗変化素子３００では、上部電極３００ｃに対して下部電極３００ａを基準に抵抗変化が生じるしきい値電圧以上の正電圧を印加すると、上部電極３００ｃ界面で酸化が起こり、低抵抗状態から高抵抗状態に遷移し、逆に、上部電極３００ｃに対して下部電極３００ａを基準に抵抗変化が生じるしきい値電圧以下の負電圧を印加すると、上部電極３００ｃ界面近傍の抵抗変化層３００ｂで還元反応が起こり、高抵抗状態から低抵抗状態に遷移する抵抗変化特性を有する。このような上部電極３００ｃと下部電極３００ａを異なる材料で構成する異電極構造にした抵抗変化素子３００は、高抵抗化または低抵抗化の抵抗変化と、印加するパルス電圧の極性方向の関係を電極材料に応じて一義的に決定でき、その結果、可逆的に安定した書き換え特性を有する、抵抗変化現象を利用した不揮発性記憶素子を得ることを目的として本願発明者らにより発明されたものであり、関連特許出願である国際公開第２００９／０５０８３３号（特許文献５）で詳細に説明されている。
　図５３は、図５２に示す１Ｔ１Ｒ型メモリセル５００について、初期に高電圧パルス印加によるフォーミングを行った後に、低抵抗化を引き起こすパルス電圧と高抵抗化を引き起こすパルス電圧とを特定の１ビットに対して交互に印加し続けたときの、その都度の抵抗値（抵抗測定電圧は０．４Ｖ）を表したグラフである。横軸は加えた電気的なパルスの数を表し、縦軸は抵抗値を表している。なお、抵抗測定電圧とは、抵抗変化素子の抵抗値を測定するために抵抗変化素子に印加される電圧であり、抵抗変化（高抵抗状態と低抵抗状態との間の遷移）を引き起こすしきい値電圧以下の電圧である。
　より詳しくは、図５３では、図５２に示される１Ｔ１Ｒ型メモリセル５００のゲート電極３０３ｂにゲート電圧Ｖｇ＝２．４Ｖが印加され、最初、約８．８ｋΩの低抵抗状態ＬＲにあり、上部電極端子Ａに＋２．４Ｖのパルス電圧（パルス幅５０ｎｓ）の印加（このとき、下部電極側端子Ｃには、接地電位を印加）、つまり＋２．４Ｖの正パルス電圧印加で約２２２ｋΩの高抵抗状態ＨＲに変化し、次に、下部電極側端子Ｃに、＋２．４Ｖのパルス電圧（パルス幅５０ｎｓ）の印加（このとき、上部電極端子Ａには、接地電位を印加）、つまり－２．４Ｖの負パルス電圧印加で約８．９ｋΩの低抵抗状態ＬＲに変化した後、下部電極側端子Ｃに対して上部電極端子Ａに、正パルス電圧印加による高抵抗化と、下部電極側端子Ｃに対して上部電極端子Ａに、負パルス電圧印加による低抵抗化とを繰り返すことが示されている。
　このように、遷移金属の一つであるタンタルの酸化物においても、バイポーラ型の抵抗変化特性を示し、さらには、数十ｎｓという短パルスで高速に抵抗値を書き換えることができる特徴があることが確認できている。また、詳細は省略するが、抵抗変化で得られる低抵抗値は、ゲート電極３０３ｂの電圧や、トランジスタ３１７のチャネル幅（図示なし）の大きさなど、低抵抗化時に流す電流量に依存して決まるという現象も確認されており、特許文献２で開示されている性質と共通する特徴を有している。
　ところで図５４は、図５３において、パルス印加回数をさらに増やした場合（正パルスと負パルス各３００回印加）のＨＲとＬＲの抵抗値の正規期待値プロット図である。横軸は、ＨＲとＬＲの抵抗値（抵抗測定電圧は０．４Ｖ）を表し、縦軸は、正規分布でフィッティングしたとき、そのばらつきの度合いを示す正規期待値を表す。
　図５４に示されるように、同じ１ビットを同一条件で、低抵抗化と高抵抗化を交互に連続して抵抗変化動作をさせているのにも関らず、高抵抗状態も、低抵抗状態も、同一の抵抗値に設定されているのでは無く、ある統計的分布ばらつきを持って設定されるという、従来知られていなかった現象を見出した。特に高抵抗状態のばらつきは大きい。このことは、抵抗変化型記憶素子を用いて抵抗変化型記憶装置を構成する場合、高抵抗状態ＨＲの最小値と低抵抗状態ＬＲの最大値で規定されるウィンドウ（窓）Ｃを如何に最大化するかが読み出し動作においては重要であるが、多数の抵抗変化型記憶素子を集積化して構成する場合、従来よく知られている個々のビットの製造ばらつき要素も加わる。その結果、このウィンドウＣはさらに狭まるため、誤読み出しや、読み出し速度の低下など、安定動作に対し大きな課題となることを見出した。
　本発明は、このような事情を鑑みてなされたものであり、抵抗変化素子の動作ウィンドウを最大化できる抵抗変化素子の最適なフォーミング方法とそのような機能を有する抵抗変化型不揮発性記憶装置を提供することを目的とする。
　上記目的を達成するために、本発明に係るフォーミング方法は、抵抗変化型不揮発性記憶素子に対して、製造後の第１の状態から、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移し得る第２の状態に変化させる初期化であるフォーミングを施す方法であって、前記抵抗変化型不揮発性記憶素子は、前記第１の状態では、前記高抵抗状態のときよりも大きい抵抗値をもち、前記方法は、前記抵抗変化型不揮発性記憶素子の抵抗値が前記高抵抗状態における抵抗値よりも小さいか否かを判断する判断ステップと、前記判断ステップで前記抵抗変化型不揮発性記憶素子の抵抗値が前記高抵抗状態における抵抗値よりも小さくないと判断された場合に、前記抵抗変化型不揮発性記憶素子を前記第１の状態から前記第２の状態に変化させるのに要する電圧、つまり絶対値が最低の電圧であるフォーミング開始電圧に、予め定められた電圧を加えて得られる電圧を絶対値最大電圧とし、絶対値が前記絶対値最大電圧を超えない電圧の電圧パルスを前記抵抗変化型不揮発性記憶素子に印加する印加ステップとを含む。
　これにより、フォーミング時に印加する電圧が一定範囲内（フォーミング開始電圧に一定のマージンを加えた電圧の範囲内）に制限されるので、その範囲を超えてフォーミングした場合に比べ、その後に抵抗変化型不揮発性記憶素子を高抵抗化したときにおける抵抗値（高抵抗値レベル）が大きく、かつ、印加電圧に依存しにくい抵抗値となる。よって、抵抗変化型不揮発性記憶素子の動作ウィンドウが最大化される。
　ここで、前記抵抗変化型不揮発性記憶素子は、第１の酸素不足型の遷移金属酸化物層と、前記遷移金属酸化物層よりも高い酸素含有率をもつ第２の酸素不足型の遷移金属酸化物層とを有し、前記印加ステップでは、前記第２の酸素不足型の遷移金属酸化物層の電位を基準として前記第１の酸素不足型の遷移金属酸化物層に対して正の電圧をもつ電圧パルスを印加し、前記予め定められた電圧は、前記第１及び第２の酸素不足型の遷移金属酸化物層に依存して定まる値である構成とするのが好ましい。
　たとえば、前記第１の酸素不足型の遷移金属酸化物層は、ＴａＯxで表される組成を有する層であり、前記第２の酸素不足型の遷移金属酸化物層は、ＴａＯy（ただし、ｘ＜ｙ）で表される組成を有する層であり、前記予め定められた電圧は、０．７Ｖであるのが好ましい。
　また、前記判断ステップと前記印加ステップとは繰り返され、前記印加ステップでは、直前に印加した電圧パルスよりも絶対値が大きな電圧の電圧パルスを印加する構成としてもよい。このとき、前記印加ステップでは、直前に印加した電圧パルスの電圧に前記予め定められた電圧を超えない電圧を加えて得られる電圧をもつ電圧パルスを印加するのが好ましい。例えば、段階的に大きくする刻み電圧として上記マージンよりも小さい電圧（例えば、０．１Ｖ等）にしておくことで、フォーミング開始電圧に上記マージンを加えた電圧を超えることがない最適なフォーミング電圧が印加される。
　また、前記抵抗変化型不揮発性記憶素子は、複数のメモリセルごとに配置され、前記印加ステップでは、前記複数のメモリセルに配置された前記抵抗変化型不揮発性記憶素子に対して、順に、同一電圧の電圧パルスを印加し終えた後に、直前に印加した電圧パルスよりも絶対値が大きな電圧の電圧パルスを印加する構成としてもよい。これにより、複数のメモリセルに対して、個々の抵抗変化型不揮発性記憶素子に依存した最適な電圧でフォーミングが行われる。
　また、前記印加ステップでは、供給可能な電流の最大値が制限された電圧源を用いて、前記電圧パルスを印加してもよい。これにより、電圧源から供給可能な最大電流を印加したときに抵抗変化型不揮発性記憶素子に最適なフォーミング電圧が印加されるように電圧源を設定しておくことで、段階的に複数回にわたって電圧印加を行うことなく、１回の電圧印加で、フォーミングを完了することができる。
　また、上記目的を達成するために、本発明に係る抵抗変化型不揮発性記憶装置は、抵抗変化型不揮発性記憶素子を用いた抵抗変化型不揮発性記憶装置であって、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移し得る抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続された複数のメモリセルから構成されるメモリセルアレイと、前記メモリセルアレイの中から、少なくとも１つメモリセルを選択する選択部と、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子を、製造後における、前記高抵抗状態のときよりも大きい抵抗値をもつ第１の状態から、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移し得る第２の状態に変化させるためのフォーミング用電圧パルスを発生するフォーミング用電圧パルス発生部と、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子を高抵抗状態から低抵抗状態に、又は、低抵抗状態から高抵抗状態に遷移させるための書き込み用電圧パルスを発生する書き込み用電圧パルス発生部と、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子が前記高抵抗状態のときよりも低い抵抗値をもつ状態にあるか否かを判定するフォーミング判定部、及び、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子が高抵抗状態か低抵抗状態かを判定する通常判定部とを有する読み出し部とを備え、前記フォーミング用電圧パルス発生部は、前記抵抗変化型不揮発性記憶素子を前記第１の状態から前記第２の状態に変化させるのに要する、絶対値が最低の電圧であるフォーミング開始電圧に、予め定められた電圧を加えて得られる絶対値が最大となる電圧を絶対値最大電圧として、前記フォーミング用電圧パルスを前記抵抗変化型不揮発性記憶素子に印加してもよい。
　これにより、フォーミング時に印加する電圧が一定範囲内（フォーミング開始電圧に一定のマージンを加えた電圧の範囲内）に制限されるので、その範囲を超えてフォーミングした場合に比べ、その後に抵抗変化型不揮発性記憶素子を高抵抗化したときにおける抵抗値（高抵抗値レベル）が大きく、かつ、印加電圧に依存しにくい抵抗値となる。よって、抵抗変化型不揮発性記憶素子の動作ウィンドウが最大化される。
　ここで、前記抵抗変化型不揮発性記憶素子は、第１の酸素不足型の遷移金属酸化物層と、前記遷移金属酸化物層よりも高い酸素含有率をもつ第２の酸素不足型の遷移金属酸化物層とを有し、前記フォーミング用電圧パルス発生部は、前記第２の酸素不足型の遷移金属酸化物層の電位を基準として前記第１の酸素不足型の遷移金属酸化物層に対して正の電圧をもつ電圧パルスを印加し、前記予め定められた電圧は、前記第１及び第２の酸素不足型の遷移金属酸化物層に依存して定まる値とするのが好ましい。たとえば、前記第１の酸素不足型の遷移金属酸化物層は、ＴａＯxで表される組成を有する層であり、前記第２の酸素不足型の遷移金属酸化物層は、ＴａＯy（ただし、ｘ＜ｙ）で表される組成を有する層であり、前記予め定められた電圧は、０．７Ｖであるのが好ましい。
　また、前記フォーミング用電圧パルス発生部は、絶対値が小さい電圧から段階的に絶対値が大きい電圧の電圧パルスを発生する可変電圧パルス発生回路を含む構成としてもよい。このとき、前記可変電圧パルス発生回路は、直前に発生した電圧パルスの電圧に前記予め定められた電圧を超えない電圧を加えて得られる電圧をもつ電圧パルスを次に発生するのが好ましい。たとえば、段階的に大きくする刻み電圧として０．７Ｖ以下（０．１Ｖ等）にしておくことで、フォーミング開始電圧に上記マージンを加えた電圧を超えることがない最適なフォーミング電圧が印加される。
　また、前記フォーミング用電圧パルス発生部は、供給可能な電流の最大値が制限された電圧源を用いて、前記電圧パルスを発生してもよい。これにより、電圧源から供給可能な最大電流を印加したときに抵抗変化型不揮発性記憶素子に最適なフォーミング電圧が印加されるように電圧源を設定しておくことで、段階的に複数回にわたって電圧印加を行うことなく、１回の電圧印加で、フォーミングを完了することができる。
　また、さらに、複数のビット線と複数のソース線とを有し、前記複数のメモリセルのそれぞれは、前記複数のビット線の一つと前記複数のソース線の一つとの間に接続され、前記選択部は、前記複数のソース線の少なくとも一つを選択する行選択部と、前記ビット線の少なくとも一つを選択する列選択部とを有し、前記読み出し回路は、前記列選択部を介して、前記抵抗変化型不揮発性記憶素子と接続され、前記フォーミング用電圧パルス発生部は、前記列選択部で選択されたビット線の電位を基準として前記行選択部で選択されたソース線に対して前記フォーミング用電圧パルスを印加する、又は、前記行選択部で選択されたソース線の電位を基準として前記列選択部で選択されたビット線に対して前記フォーミング用電圧パルスを印加する構成としてもよい。このとき、さらに、前記行選択部、前記列選択部及び前記フォーミング用電圧パルス発生部を制御することによって前記複数のメモリセルを順に選択し、選択したメモリセルに含まれる抵抗変化型不揮発性記憶素子に対して前記フォーミング用電圧パルスを印加させる自動フォーミング制御回路を備えるのが好ましい。これにより、複数のメモリセルに対して、個々の抵抗変化型不揮発性記憶素子に依存した最適な電圧でフォーミングが行われる。
　また、前記フォーミング用電圧パルス発生部は、絶対値が最大である前記絶対値最大電圧を絶対値が超えない電圧パルスを外部から入力するための端子を有し、前記端子を介して入力された電圧パルスを、前記フォーミング用電圧パルスとして発生する構成としてもよい。これにより、ＩＣテスタ等の外部装置から入力されるフォーミング用の電圧パルスを各メモリセルの抵抗変化型不揮発性記憶素子に印加することができる。
　また、前記読み出し部は、前記フォーミング判定部及び前記通常判定部として、前記抵抗変化型不揮発性記憶素子が前記高抵抗状態のときよりも低い抵抗値をもつか否かを判定するためのフォーミング用基準抵抗と、前記抵抗変化型不揮発性記憶素子が高抵抗状態か低抵抗状態かを判定するための読み出し用基準抵抗と、前記フォーミング用基準抵抗及び前記読み出し用基準抵抗のいずれかを選択する選択回路と、前記選択回路で選択された前記フォーミング用基準抵抗又は前記読み出し用基準抵抗に対して一定の電圧を印加して流れる基準電流と、前記一定の電圧を前記抵抗変化型不揮発性記憶素子に印加して流れるメモリセル電流とを比較する比較回路とを有する構成としてもよい。これにより、フォーミングが完了したか否かの判定と、抵抗変化型不揮発性記憶素子の状態（高抵抗状態／低抵抗状態）の判定とは、基準抵抗を用いて正確に判定される。
　ここで、前記フォーミング用基準抵抗の抵抗値は、前記読み出し用基準抵抗の抵抗値よりも大きいのが好ましい。フォーミングが完了したか否かの判定については、抵抗変化型不揮発性記憶素子の抵抗値が高抵抗状態のときの抵抗値より小さいか否かを判定すればよいので高抵抗状態における抵抗値を基準に判断すればよいが、高抵抗状態か低抵抗状態かの判定については動作ウィンドウの範囲内にある抵抗値を基準に判断する必要があるからである。
　本発明の抵抗変化型不揮発性記憶素子のフォーミング方法及び抵抗変化型不揮発性記憶装置によると、各メモリセルに対して、抵抗値の高い初期状態からフォーミングする時に、フォーミング後、抵抗変化素子に過剰な電流が流れることを抑制可能となり、その結果、遷移可能な高抵抗値レベルをより高く制御可能となり、低抵抗状態と高抵抗状態との動作ウィンドウを拡大でき、高速読み出し、及びデータ信頼性が向上可能となり、誤読み出し発生の恐れを大幅に低減可能となる。
図１は、本発明の基礎データとしての不揮発性記憶素子の基本構造を示す模式図である。 図２は、本発明の基礎データ１としての固定抵抗を付加した抵抗変化素子の構成を示す図である。 図３Ａ（ａ１）～（ａ３）は、本発明の基礎データとしての抵抗値と印加パルス電圧との関係を示す図である。 図３Ｂ（ｂ１）～（ｂ３）は、本発明の基礎データとしての抵抗値と印加パルス電圧との関係を示す図である。 図３Ｃ（ｃ１）～（ｃ３）は、本発明の基礎データとしての抵抗値と印加パルス電圧との関係を示す図である。 図３Ｄ（ｄ１）～（ｄ３）は、本発明の基礎データとしての抵抗値と印加パルス電圧との関係を示す図である。 図３Ｅ（ｅ１）～（ｅ３）は、本発明の基礎データとしての抵抗値と印加パルス電圧との関係を示す図である。 図４は、本発明の実施形態に係るパルスＲＶ特性の測定フロー図である。 図５は、本発明の基礎データとしての１Ｔ１Ｒ型メモリセルの構成を示す図である。 図６（ａ）（ｂ）は、本発明の１Ｔ１Ｒ型メモリセルにおける２種類の基本セル構造を示す断面図である。 図７（ａ）～（ｃ）は、本発明の基礎データとしての１Ｔ１Ｒ型メモリセルにおける抵抗値と印加パルス電圧との関係を示す図である。 図８（ａ）～（ｃ）は、本発明の基礎データとしての１Ｔ１Ｒ型メモリセルにおける抵抗値と印加パルス電圧との関係を示す図である。 図９は、本発明の基礎データとしての１Ｔ１Ｒ型メモリセルの抵抗値と電気パルス印加回数との関係を示す図である。 図１０（ａ）～（ｃ）は、本発明の基礎データとしての１Ｔ１Ｒ型メモリセルにソフトフォーミングを実施した場合の抵抗値と印加パルス電圧との関係を示す図である。 図１１は、本発明の基礎データとしての１Ｔ１Ｒ型メモリセルにソフトフォーミングを実施した場合の抵抗値と電気パルス印加回数との関係を示す図である。 図１２（ａ）（ｂ）は、本発明における必要構成要件を示した抵抗変化素子を含むメモリセルの模式図である。 図１３は、本発明におけるソフトフォーミング時の各抵抗状態の関係を説明するための図である。 図１４は、本発明におけるフォーミング電圧Ｖｂの累積確率分布図である。 図１５（ａ）～（ｉ）は、本発明におけるソフトフォーミングの推定メカニズムを説明するための図である。 図１６は、本発明における書き込み方法を説明するための図である。 図１７は、本発明の第１の実施形態に係る抵抗変化型不揮発性記憶装置の構成図である。 図１８は、本発明の実施形態に係るセンスアンプの構成の一例を示す回路図である。 図１９は、本発明の実施形態に係るセンスアンプ判定レベルを説明するための図である。 図２０は、本発明の第１の実施形態に係る書き込み回路の構成の一例を示す回路図である。 図２１は、本発明の第１の実施形態に係るステップアップ書き込みパルス電圧印加波形を示すタイミングチャート図である。 図２２は、本発明の第１の実施形態に係る各動作モードにおける各ノードの設定電圧一覧を示す図である。 図２３は、本発明の実施形態に係る抵抗変化型不揮発性記憶装置のソフトフォーミングフロー図である。 図２４は、（ａ）～（ｃ）は、本発明の第１の実施形態に係る抵抗変化型不揮発性記憶装置の動作タイミング説明図である。 図２５は、本発明の第１の実施形態に係る抵抗変化型不揮発性記憶装置のソフトフォーミング動作タイミング説明図である。 図２６は、本発明の第２の実施形態に係る抵抗変化型不揮発性記憶装置の構成図である。 図２７は、本発明の第２の実施形態に係る可変電圧発生回路の構成の一例を示す回路図である。 図２８は、本発明の第２の実施形態に係るステップアップ書き込みパルス電圧印加波形を示すタイミングチャート図である。 図２９は、本発明の第２の実施形態に係る各動作モードにおける各ノードの設定電圧一覧を示す図である。 図３０（ａ）～（ｃ）は、本発明の第２の実施形態に係る抵抗変化型不揮発性記憶装置の動作タイミング説明図である。 図３１は、本発明の第２の実施形態に係る抵抗変化型不揮発性記憶装置のソフトフォーミング動作タイミング説明図である。 図３２は、本発明の第３の実施形態に係る抵抗変化型不揮発性記憶装置の構成図である。 図３３は、本発明の第３の実施形態に係る書き込み回路の構成の一例を示す回路図である。 図３４は、本発明の第３の実施形態に係るステップダウン書き込みパルス電圧印加波形を示すタイミングチャート図である。 図３５は、本発明の第３の実施形態に係る各動作モードにおける各ノードの設定電圧一覧を示す図である。 図３６は、本発明の第３の実施形態に係る抵抗変化型不揮発性記憶装置のソフトフォーミングフロー図である。 図３７（ａ）～（ｃ）は、本発明の第３の実施形態に係る抵抗変化型不揮発性記憶装置の動作タイミング説明図である。 図３８は、本発明の第３の実施形態に係る抵抗変化型不揮発性記憶装置のソフトフォーミング動作タイミング説明図である。 図３９は、本発明の第４の実施形態に係る抵抗変化型不揮発性記憶装置の構成図である。 図４０は、本発明の第５の実施形態に係る抵抗変化型不揮発性記憶装置の構成図である。 図４１は、本発明の第５の実施形態に係るフォーミング回路の構成の一例を示す回路図である。 図４２（ａ）（ｂ）は、本発明の第５の実施形態に係るフォーミング回路の動作を説明するための回路図である。 図４３（ａ）（ｂ）は、本発明の第５の実施形態に係るフォーミング時における動作点解析を行うためのＩ－Ｖ特性模式図である。 図４４（ａ）～（ｃ）は、本発明の第５の実施形態に係る抵抗変化型不揮発性記憶装置の動作タイミング説明図である。 図４５は、本発明の第６の実施形態に係る抵抗変化型不揮発性記憶装置の構成図である。 図４６は、従来の抵抗変化型不揮発性メモリにおけるフォーミング電圧の遷移金属酸化物膜厚依存を示す特性図である。 図４７は、従来の抵抗変化型不揮発性メモリにおけるＩ－Ｖ特性図である。 図４８は、従来の抵抗変化型不揮発性記憶素子におけるメモリセルの断面の模式図である。 図４９は、従来の抵抗変化型不揮発性記憶素子における初期状態からのＩ－Ｖ特性図である。 図５０は、従来の１Ｔ１ＲセルにおけるＭＩＳトランジスタと抵抗変化素子の静特性から低抵抗化動作点解析を説明するための図である。 図５１は、従来の抵抗変化素子において複数のスイッチング電圧を設定した場合の抵抗－電圧特性図である。 図５２は、従来の１Ｔ１Ｒ型メモリセルの断面図である。 図５３は、従来の１Ｔ１Ｒ型メモリセルの抵抗値と電気パルス印加回数との関係を示す図である。 図５４は、従来の１Ｔ１Ｒ型メモリセルの抵抗値とパルス変化における正規期待値との関係を示す図である。
　以下、本発明の実施形態について、図面を参照しながら詳細に説明する。
　［第１の実施形態］
　本発明の第１の実施形態における抵抗変化型不揮発性記憶装置は、抵抗変化素子とＭＯＳトランジスタとを直列に接続してなる１Ｔ１Ｒ型の不揮発性記憶装置であって、抵抗変化素子の高抵抗値レベルを制御可能とするフォーミング方法と、抵抗変化素子に対して最適な高抵抗化パルス電圧印加を可能とし、これにより、高抵抗状態と低抵抗状態の広い動作ウィンドウを提供するものである。
　［本発明の基礎データ１　固定抵抗素子を直列接続した抵抗変化膜の特性］
　説明の準備として、本発明の抵抗変化型不揮発性記憶装置に用いられる抵抗変化素子に関する基礎的なデータを説明する。
　図１は、本実験に用いた抵抗変化素子の基本構造を示す模式図である。図１に示されるように、抵抗変化素子１００は、下部電極１００ａ、抵抗変化層１００ｂ、上部電極１００ｃがサンドイッチ状に形成され、下部電極１００ａから下部電極端子Ｂが引き出され、上部電極１００ｃから上部電極端子Ａが引き出されている。ここで、下部電極１００ａは、ＴａＮで構成され、上部電極１００ｃは、抵抗変化を起こしやすいＰｔを主成分とする電極材料で構成されている。
　また、抵抗変化層１００ｂは、下部電極１００ａに接する第１の酸素不足型のタンタル酸化物層１００ｂ－１（ＴａＯx：Ｘ＝１．５４）、および上部電極１００ｃに接する第２の酸素不足型のタンタル酸化物層１００ｂ－２（ＴａＯy：ｙ＝２．４７）を有している。
　第２の酸素不足型のタンタル酸化物層１００ｂ－２（ＴａＯ2.47）は、上部電極１００ｃの製造工程前に、スパッタリングにより成膜された第１の酸素不足型のタンタル酸化物層１００ｂ－１（ＴａＯ1.54）の表面にプラズマ酸化処理を施して作られ、そのため、第１の酸素不足型のタンタル酸化物層１００ｂ－１（ＴａＯ1.54）と比べて酸素含有率が高く、つまり、抵抗値が高くなっている。このため、この抵抗変化素子１００では、初期抵抗が非常に高く（＞１０ＭΩ）なるため、抵抗変化動作をさせるためには、高いフォーミング電圧（低抵抗化電圧）を印加することにより、導電パスを形成する必要がある。
　フォーミング後、この抵抗変化素子１００では、上部電極１００ｃに下部電極１００ａを基準に抵抗変化が生じるしきい値電圧以上の正電圧を印加すると、上部電極１００ｃ界面で酸化が起こり、低抵抗状態から高抵抗状態に遷移し、逆に、上部電極１００ｃに下部電極１００ａを基準に抵抗変化が生じるしきい値電圧以下の負電圧を印加すると、上部電極１００ｃ界面で還元が起こり、高抵抗状態から低抵抗状態に遷移する抵抗変化特性を有する。このような高抵抗層（ＴａＯ2.47）を設けた抵抗変化素子１００は、可逆的に安定した書き換え特性を有する、抵抗変化現象を利用した不揮発性記憶素子を得ることを目的として本願発明者らにより発明されたものであり、関連特許である国際公開第２０１０／０２１１３４号（特許文献６）で詳細に説明されている。
　ここで、本実験において用いた抵抗変化素子１００のサイズと、第１のタンタル酸化物層（ＴａＯx層）の膜厚および酸素含有率ｘと、第２のタンタル酸化物層（ＴａＯy層）の膜厚および酸素含有率ｙを表１にまとめる。
Figure JPOXMLDOC01-appb-T000001
　次に、抵抗変化素子１００に関する実験について説明する。
　図２は、本実験の評価回路の回路図であり、図１の抵抗変化素子１００に１ｋΩの固定抵抗素子を直列に結線したセル構成を取っている。図２において、図１と同じ構成要素については同じ符号を用い、説明を省略する。図２に示す評価回路では、１Ｔ１Ｒ型メモリセル特性を検討するため、メモリセルトランジスタを固定抵抗素子で代用した擬似構造の素子で、固定抵抗として１ｋΩを付加した基礎データ取得用のセル構成を取っており、固定抵抗の抵抗変化素子１００と接続されていない方の端子は、下部電極側端子Ｄとして引き出されている。
　図３Ａ（ａ１）～図３Ａ（ａ３）、図３Ｂ（ｂ１）～図３Ｂ（ｂ３）、図３Ｃ（ｃ１）～図３Ｃ（ｃ３）、図３Ｄ（ｄ１）～図３Ｄ（ｄ３）、図３Ｅ（ｅ１）～図３Ｅ（ｅ３）は、図２に示す評価回路において様々な条件で電圧パルスを印加したときの抵抗変化素子の初期状態からのパルス印加Ｒ－Ｖ特性図である。なお、これらの図は、所定のパルスを印加した後の抵抗値の状態を示す特性図で、以降パルスＲＶとも呼ぶ。横軸は、図２の評価回路における上部電極端子Ａと下部電極側端子Ｄ間に印加されるパルス電圧Ｖ（パルス幅１００ｎｓ）であり、下部電極側端子Ｄは、接地電位に固定されている。ここでは、下部電極側端子Ｄを基準に、上部電極端子Ａに正電圧を印加する方向を正パルス電圧印加と表示し、逆に上部電極端子Ａに負電圧を印加する方向を負パルス電圧印加と表示している。また、縦軸は、各パルス電圧印加後における上部電極端子Ａと下部電極側端子Ｄ間の抵抗値を表し、抵抗測定電圧は、＋０．４Ｖで実施している。
　図４は、図３Ａ（ａ１）～図３Ａ（ａ３）、図３Ｂ（ｂ１）～図３Ｂ（ｂ３）、図３Ｃ（ｃ１）～図３Ｃ（ｃ３）、図３Ｄ（ｄ１）～図３Ｄ（ｄ３）、図３Ｅ（ｅ１）～図３Ｅ（ｅ３）に示すパルスＲＶ特性を得るための測定フロー図である。なお、ここでは、具体的な数値説明に関しては、図３Ａ（ａ１）を例に取り説明する。
　１）ＶＰ＝０Ｖ～－１．８５Ｖ
　図４に示すように、最初にパルス電圧ＶＰを開始電圧Ｖｓｎ（図３Ａ（ａ１）では、約－０．０７Ｖ）に設定し（Ｓ１：第１ステップ）、パルス電圧ＶＰが０Ｖより小さく、かつ最小負電圧Ｖｎｍ（図３Ａ（ａ１）では、－１．８５Ｖ）以上かどうかを判定（Ｓ２：第２ステップ）し、判定結果が真（Ｙｅｓ）の場合には、設定したパルス電圧ＶＰを用いて、図２に示す評価回路に対して、ＬＲ化負パルス電圧（約－０．０７Ｖ、パルス幅１００ｎｓ）を印加（Ｓ３：第３ステップ）する。その後、上部電極端子Ａと下部電極側端子Ｄ間に＋０．４Ｖを印加し、抵抗値を測定（Ｓ４：第４ステップ）する。次に、パルス電圧ＶＰを－Ｖｓｔｅｐ１（図３Ａ（ａ１）では、Ｖｓｔｅｐ１＝約０．０７Ｖ）ディクリメントし、約－０．１４Ｖに設定（Ｓ５：第５ステップ）する。その後、第２ステップ（Ｓ２）から第５ステップ（Ｓ５）までを、パルス電圧ＶＰが最小負電圧Ｖｎｍより小さくなるまで、繰り返す。第２ステップ（Ｓ２）でパルス電圧ＶＰが最小負電圧Ｖｎｍより小さくなる場合（ＶＰ＜Ｖｎｍ）には、第６ステップ（Ｓ６）に移行する。
　２）ＶＰ＝－１．８５Ｖ～０Ｖ
　第６ステップ（Ｓ６）に移行後、パルス電圧ＶＰを、直前に設定されたパルス電圧ＶＰ（図３Ａ（ａ１）では、約－１．８９Ｖ）＋２Ｖｓｔｅｐ１（図３Ａ（ａ１）では、新しく設定されたＶＰ＝約－１．７５Ｖ）に設定する。次に、パルス電圧ＶＰが０Ｖより小さく、かつ最小負電圧Ｖｎｍ以上かどうかを判定（Ｓ７：第７ステップ）し、判定結果が真（Ｙｅｓ）の場合には、設定したパルス電圧ＶＰを用いて、図２に示す評価回路に対して、ＬＲ化負パルス電圧（約－１．７５Ｖ、パルス幅１００ｎｓ）を印加（Ｓ８：第８ステップ）する。その後、上部電極端子Ａと下部電極側端子Ｄ間に＋０．４Ｖを印加し、抵抗値を測定（Ｓ９：第９ステップ）する。次に、パルス電圧ＶＰを＋Ｖｓｔｅｐ１だけインクリメントし、約－１．６８Ｖに設定（Ｓ１０：第１０ステップ）する。その後、第７ステップ（Ｓ７）から第１０ステップ（Ｓ１０）までを、パルス電圧ＶＰが０Ｖ以上になるまで、繰り返す。第７ステップ（Ｓ７）でパルス電圧ＶＰが０Ｖ以上になる場合（ＶＰ≧０Ｖ）には、第１１ステップ（Ｓ１１）に移行する。
　３）ＶＰ＝０Ｖ～＋６Ｖ
　第１１ステップ（Ｓ１１）に移行後、パルス電圧ＶＰを、開始電圧Ｖｓｐ（図３Ａ（ａ１）では、約０．１Ｖ）に設定（Ｓ１１：第１１ステップ）する。次に、パルス電圧ＶＰが０Ｖより大きく、かつ最大正電圧Ｖｐｍ（図３Ａ（ａ１）では、６Ｖ）以下かどうかを判定（Ｓ１２：第１２ステップ）し、判定結果が真（Ｙｅｓ）の場合には、設定したパルス電圧ＶＰを用いて、図２に示す評価回路に対して、ＨＲ化正パルス電圧（約０．１Ｖ、パルス幅１００ｎｓ）を印加（Ｓ１３：第１３ステップ）する。その後、上部電極端子Ａと下部電極側端子Ｄ間に＋０．４Ｖを印加し、抵抗値を測定（Ｓ１４：第１４ステップ）する。次に、パルス電圧ＶＰを＋Ｖｓｔｅｐ２（図３Ａ（ａ１）では、Ｖｓｔｅｐ２＝約０．２Ｖ）だけインクリメントし、約０．３Ｖに設定（Ｓ１５：第１５ステップ）する。その後、第１２ステップ（Ｓ１２）から第１５ステップ（Ｓ１５）までを、パルス電圧ＶＰが最大正電圧Ｖｐｍより大きくなるまで、繰り返す。第１２ステップ（Ｓ１２）でパルス電圧ＶＰが最大正電圧Ｖｐｍより大きくなる場合（ＶＰ＞Ｖｐｍ）には、第１６ステップ（Ｓ１６）に移行する。
　４）ＶＰ＝＋６Ｖ～０Ｖ
　第１６ステップ（Ｓ１６）に移行後、パルス電圧ＶＰを、直前に設定されたパルス電圧ＶＰ（図３Ａ（ａ１）では、約６．１Ｖ）－２Ｖｓｔｅｐ２（図３Ａ（ａ１）では、新しく設定されたＶＰ＝約５．７Ｖ）に設定する。次に、パルス電圧ＶＰが０Ｖより大きく、かつ最大正電圧Ｖｐｍ以下かどうかを判定（Ｓ１７：第１７ステップ）し、判定結果が真（Ｙｅｓ）の場合には、設定したパルス電圧ＶＰを用いて、図２に示す評価回路に対して、ＨＲ化正パルス電圧（約５．７Ｖ、パルス幅１００ｎｓ）を印加（Ｓ１８：第１８ステップ）する。その後、上部電極端子Ａと下部電極側端子Ｄ間に＋０．４Ｖを印加し、抵抗値を測定（Ｓ１９：第１９ステップ）する。次に、パルス電圧ＶＰを－Ｖｓｔｅｐ２だけディクリメントし、約５．５Ｖに設定（Ｓ２０：第２０ステップ）する。その後、第１７ステップ（Ｓ１７）から第２０ステップ（Ｓ２０）までを、パルス電圧ＶＰが０Ｖ以下になるまで、繰り返す。第１７ステップ（Ｓ１７）でパルス電圧ＶＰが０Ｖ以下になる場合（ＶＰ≦０Ｖ）には、パルスＲＶ測定（１ループ）を終了する。以降では、パルスＲＶ特性は、全て図４で説明した測定フローに基づいて測定している。
　図３Ａ（ａ１）に示されるように、初期状態（約２５ＭΩ）から、初めに導電パス形成のフォーミング（低抵抗化）を行うために負パルス電圧の絶対値をステップアップさせながら印加していくと、約－１．５Ｖ（つまり、フォーミング開始電圧）の負パルス電圧を印加（点Ｄ）した時に約２．２ｋΩの低抵抗状態に抵抗変化する。この時、導電パスが形成され、フォーミングが行われる。その後、約－１．８Ｖまで負パルス電圧の絶対値をステップアップさせた後、そこから、負パルス電圧の絶対値を約０Ｖまでステップダウンさせて行き、次に正パルス電圧をステップアップさせながら印加していくと、約２．１Ｖの正パルス電圧を印加した時、低抵抗状態から高抵抗状態（約２０ｋΩ）に遷移し始め（図中の点ＥＨ）、さらに約２．４Ｖの正パルス電圧を印加した点Ｅで高抵抗値レベルが最大（約１１３ｋΩ）となり（図中の点Ｅ）、以降、そこからさらに最大約５．９Ｖ（図中の点ＥＬ）まで正パルス電圧をステップアップさせて行くと、高抵抗値レベルが低抵抗状態まで減少し始める。続いて、正パルス電圧を点ＥＬ（＋５．９Ｖ）からステップダウンさせて行くと、ステップダウンするにつれて、抵抗値Ｒが上昇して行くが、１回目のステップアップ時のパルスＲＶ曲線とは異なる経路を辿る。その後、さらに正パルス電圧を約０Ｖまでステップダウン印加させて行くと、約＋２．７Ｖの正パルス電圧印加で抵抗値上昇が飽和し始め、約１５ｋΩの高抵抗状態に保持される。
　詳細は省略するが、例えば、点Ｅと点ＥＬの２点に対応する同一極性のパルス電圧である＋２．４Ｖと＋５．９Ｖを交互に印加しても高抵抗値と低抵抗値に交互に遷移することが確認されている。このように同一極性のパルス電圧のみで高抵抗値と低抵抗値を書き換えられるパルス電圧領域をユニポーラ領域と呼ぶ。ただし、後述するように、本発明に係る抵抗変化型不揮発性記憶素子は、ユニポーラ領域で記憶素子として動作させるのではなく、バイポーラ領域で記憶素子として動作させている。つまり、本発明に係る抵抗変化型不揮発性記憶素子は、印加される電圧パルスの極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する記憶素子である。
　さらに図３Ａ（ａ２）に示されるように、２回目のパルスＲＶ特性測定ループでは、高抵抗状態（約１６ｋΩ）から、低抵抗化を行うために負パルス電圧の絶対値をステップアップさせながら印加していくと、約－０．７Ｖの負パルス電圧を印加（点Ｄ２）した時に約３．４ｋΩの低抵抗状態に抵抗変化する。その後、約－１．８Ｖまで負パルス電圧の絶対値をステップアップさせ、低抵抗状態（約１．５ｋΩ）に遷移させた後、そこから、負パルス電圧の絶対値を約０Ｖまでステップダウンさせて行き、次に正パルス電圧をステップアップさせながら印加していくと、約２．１Ｖの正パルス電圧を印加した時、低抵抗状態から高抵抗状態（約５．３ｋΩ）に遷移し始め、さらに約２．４Ｖの正パルス電圧を印加した点Ｅ２で高抵抗値レベルが最大（約９ｋΩ）となり、以降、そこからさらに最大約５．９Ｖまで正パルス電圧をステップアップさせて行くと、高抵抗値レベルが低抵抗状態まで減少し始める。続いて、正パルス電圧を点ＥＬ２（＋５．９Ｖ）からステップダウンさせて行くと、ステップダウンするにつれて、抵抗値Ｒが上昇して行くが、２回目のステップアップ時のパルスＲＶ曲線とほぼ同様の経路を辿る。その後、さらに正パルス電圧を約０Ｖまでステップダウン印加させて行くと、約＋２．８Ｖの正パルス電圧印加で抵抗値上昇が飽和し始め、約１３ｋΩの高抵抗状態に保持される。
　以降、図３Ａ（ａ３）に示されるように、同様なパルスＲＶ特性測定を３回目とループさせているが、一度点Ｅの山を越え、ユニポーラ領域にパルス抵抗変化させてしまうと、以降如何なる正パルス電圧を印加しても、二度と点Ｅのような非常に高い高抵抗値レベル（約１１３ｋΩ）には遷移させることが出来なくなることがわかる。
　次に、図３Ｂ（ｂ１）～図３Ｂ（ｂ３）に示されるパルスＲＶ特性を説明する。図３Ｂ（ｂ１）～図３Ｂ（ｂ３）は、図３Ａ（ａ１）～図３Ａ（ａ３）とは試料条件は同じ（図２及び表１参照）で、別の抵抗変化素子を用いた場合のパルスＲＶ特性であり、図３Ｂ（ｂ１）は、図３Ａ（ａ１）とは、負パルス電圧の絶対値の最大値が異なる（約２．４Ｖである）点以外は、同じ測定フローで評価している。また、図３Ｂ（ｂ２）、図３Ｂ（ｂ３）は、図３Ａ（ａ１）と同一の測定フローで評価している。
　図３Ｂ（ｂ１）に示されるように、フォーミングにより低抵抗化した状態にさらに絶対値が大きい負パルス電圧を－２．４Ｖまで印加していくと、その後、負パルス電圧印加フローが終わった後に、１回目の正パルス電圧のステップアップ印加時において点Ｆで高抵抗値レベルが最大（約２１３ｋΩ）となっているが、抵抗値が約２０ｋΩ以上の電圧領域幅Ｇは、図３Ａ（ａ１）において見られた抵抗値が約２０ｋΩ以上の電圧領域幅Ｈよりも明らかに減少している。
　さらに図３Ｂ（ｂ２）に示されるように、２回目のパルスＲＶ特性測定ループは、ほぼ図３Ａ（ａ２）と同様のパルスＲＶ特性を示すが、高抵抗状態（約１６ｋΩ）から、低抵抗化を行うために負パルス電圧の絶対値をステップアップさせながら印加していくと、約－０．６Ｖの負パルス電圧を印加（点Ｄ３）した時に約３．８ｋΩの低抵抗状態に抵抗変化する。その後、約－１．８Ｖまで負パルス電圧の絶対値をステップアップさせ、低抵抗状態（約１．５ｋΩ）に遷移させた後、そこから、負パルス電圧の絶対値を約０Ｖまでステップダウンさせて行き、次に正パルス電圧をステップアップさせながら印加していくと、約２．３Ｖの正パルス電圧を印加した時、低抵抗状態から高抵抗状態（約１０ｋΩ）に遷移し始め、さらに約２．５Ｖの正パルス電圧を印加した点Ｅ３で高抵抗値レベルが最大（約１１ｋΩ）となり、以降、そこからさらに最大約５．９Ｖまで正パルス電圧をステップアップさせて行くと、高抵抗値レベルが低抵抗状態まで減少し始める。続いて、正パルス電圧を点ＥＬ３（＋５．９Ｖ）からステップダウンさせて行くと、ステップダウンするにつれて、抵抗値Ｒが上昇して行くが、２回目のステップアップ時のパルスＲＶ曲線とほぼ同様の経路を辿る。その後、さらに正パルス電圧を約０Ｖまでステップダウン印加させて行くと、約＋２．６Ｖの正パルス電圧印加で抵抗値上昇が飽和し始め、約１１ｋΩの高抵抗状態に保持される。以降、図３Ｂ（ｂ３）に示されるように、同様なパルスＲＶ特性測定を３回目とループさせているが、図３Ａ（ａ１）～図３Ａ（ａ３）の結果と同様に、一度点Ｆの山を越え、ユニポーラ領域にパルス抵抗変化させてしまうと、以降如何なる正パルス電圧を印加しても、二度と点Ｆのような非常に高い高抵抗値レベル（約２１３ｋΩ）には遷移させることが出来なくなる。ここで、図３Ａ（ａ１）に示される点Ｅ（約１１３ｋΩ）と図３Ｂ（ｂ１）に示される点Ｆ（約２１３ｋΩ）の差は、素子毎のばらつきで生じており、有意な差ではない。
　次に、図３Ｃ（ｃ１）～図３Ｃ（ｃ３）に示されるパルスＲＶ特性を説明する。図３Ｃ（ｃ１）～図３Ｃ（ｃ３）は、図３Ａ（ａ１）～図３Ａ（ａ３）とは試料条件は同じ（図２及び表１参照）で、別の抵抗変化素子を用いた場合のパルスＲＶ特性であり、図３Ｃ（ｃ１）は、図３Ｂ（ｂ１）とは、負パルス電圧の絶対値の最大値が異なる（約２．８Ｖである）点以外は、同じ測定ルーチンで評価している。また、図３Ｃ（ｃ２）、図３Ｃ（ｃ３）は、図３Ａ（ａ１）と同一の測定フローで評価している。
　図３Ｃ（ｃ１）に示されるようにフォーミングにより低抵抗化した状態にさらに絶対値が大きい負パルス電圧を－２．８Ｖまで印加していくと、その後、負パルス電圧印加フローが終わった後に、１回目の正パルス電圧のステップアップ印加時において点Ｉで高抵抗値レベルが極大（約７．８ｋΩ）となっているが、図３Ｃ（ｃ１）～図３Ｃ（ｃ３）に示されるように、１回目～３回目まで如何なる正パルス電圧を印加しても、高抵抗値レベルを２０ｋΩ以上に遷移させることができない。
　次に、図３Ｄ（ｄ１）～図３Ｄ（ｄ３）に示されるパルスＲＶ特性を説明する。図３Ｄ（ｄ１）～図３Ｄ（ｄ３）は、図３Ａ（ａ１）～図３Ａ（ａ３）とは試料条件は同じ（図２及び表１参照）で、別の抵抗変化素子を用いた場合のパルスＲＶ特性であり、図３Ｄ（ｄ１）は、図３Ｃ（ｃ１）とは、負パルス電圧の絶対値の最大値が異なる（約３．８Ｖである）点以外は、同じ測定ルーチンで評価している。図３Ｄ（ｄ１）に示されるようにフォーミングにより低抵抗化した状態にさらに絶対値が大きい負パルス電圧を－３．８Ｖまで印加していくと、その後、負パルス電圧印加フローが終わった後に、１回目の正パルス電圧のステップアップ印加時において抵抗値レベルの極大点がほとんど観測されず、図３Ｄ（ｄ１）～図３Ｄ（ｄ３）に示されるように、１回目～３回目まで如何なる正パルス電圧を印加しても、高抵抗値レベルを約２０ｋΩ以上に遷移させることができない。
　ここで、図３Ａ（ａ１）、図３Ｂ（ｂ１）、図３Ｃ（ｃ１）、図３Ｄ（ｄ１）の結果から、フォーミング開始電圧Ｖｂ（負電圧）と印加最大低抵抗化パルス電圧ＶｐＬＲ（負電圧）との差で表されるフォーミングマージン（Δ）、及び遷移可能最大ＨＲ（高抵抗値レベル）との関係を表２にまとめる。
Figure JPOXMLDOC01-appb-T000002
　表２に示されるように、フォーミングマージンΔが０．７Ｖ以下であれば（図３Ａ（ａ１）、図３Ｂ（ｂ１））、遷移可能最大ＨＲを低下させずにフォーミング可能なことが実験結果から確認できる。つまり、抵抗変化素子を、製造後の第１の状態から、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移し得る第２の状態に変化させるフォーミング時に印加する電圧としては、上部電極１００ｃを基準に下部電極１００ａに印加する電圧を正の電圧とした場合に（あるいは、電圧の絶対値で表現すると）、上記第１の状態から上記第２の状態に変化させるのに要する最低の電圧（フォーミング開始電圧Ｖｂ）以上であり、かつ、そのフォーミング開始電圧Ｖｂに予め定められた電圧（ここでは、フォーミングマージン：０．７Ｖ）を加えて得られる電圧以下（ここでは、電圧の絶対値が２．４Ｖ以下）が好ましいことが分かる。つまり、フォーミング方法として、抵抗変化素子を上記第１の状態から上記第２の状態に変化させるのに要する、絶対値が最低の電圧であるフォーミング開始電圧に、予め定められた電圧を加えて得られる電圧を絶対値最大電圧とし、絶対値が絶対値最大電圧を超えない電圧の電圧パルスを抵抗変化素子に印加するのが好ましいことが分かる。
　なお、この実験では、抵抗変化素子に固定抵抗を直列に接続した直列回路に対して電圧パルスが印加されたが、固定抵抗の抵抗値（１ＫΩ）が抵抗変化素子の初期抵抗値（約２０ＭΩ）に比べて無視できるくらい小さいので、この回路に印加された電圧とほぼ同じ電圧が抵抗変化素子に印加されたといえる。
　次に、図３Ｅ（ｅ１）～図３Ｅ（ｅ３）に示されるパルスＲＶ特性を説明する。図３Ｅ（ｅ１）～図３Ｅ（ｅ３）は、図３Ａ（ａ１）～図３Ａ（ａ３）とは試料条件は同じ（図２及び表１参照）で、別の抵抗変化素子を用いた場合のパルスＲＶ特性であり、図３Ａ（ａ１）～図３Ａ（ａ３）とは、負パルス電圧を約－１．９Ｖまで印加するフォーミング後、正パルス電圧の最大値を約２．２Ｖで留め、ユニポーラ領域に入らないように制御している点が異なる。図３Ｅ（ｅ１）～図３Ｅ（ｅ３）に示されるように、図３Ａ（ａ１）～図３Ａ（ａ３）に比べ、より高い高抵抗値レベル（４８ｋΩ～７４ｋΩ＠パルス電圧＋２．２Ｖ）を維持しつつ、１回目から３回目までで比較的安定したヒステリシスループを再現している。このことから、例えば、通常の高抵抗化パルス電圧として、＋２．２Ｖ（点Ｊ）、低抵抗化パルス電圧として－１．８Ｖ（点Ｋ）を用いて、パルス抵抗変化させれば、高抵抗状態（４８ｋΩ～７４ｋΩ）と低抵抗状態（約１．５ｋΩ～１．８ｋΩ）の動作ウィンドウを非常に広く確保できる。
　以上、図３Ａ（ａ１）～図３Ｄ（ｄ３）のパルスＲＶ特性から分かるように、フォーミング時に印加する負電圧の絶対値が大きくなるほど、１回目の正パルス電圧のステップアップ印加時における極大抵抗値レベルが低下傾向になる。このことは、抵抗変化素子のフォーミング開始電圧のばらつきを考慮して、十分余裕のある絶対値が大きい負パルス電圧でフォーミングを実施すると、素子に依っては過剰な負パルス電圧が印加され続け、その結果遷移可能な最大高抵抗値レベルを約１桁低下させてしまい、高抵抗状態と低抵抗状態のウィンドウを著しく減少させてしまう従来知られていなかった現象があることを示す。
　また、図３Ａ（ａ１）～図３Ａ（ａ３）と図３Ｅ（ｅ１）～図３Ｅ（ｅ３）のパルスＲＶ特性から分かるように、フォーミング後パルス抵抗変化動作において高抵抗化する場合、点ＥＨ（高抵抗化し始める最低電圧を印加した点）より大きい正パルス電圧を印加すると高抵抗化し、特に点Ｅ（高抵抗状態にある抵抗変化素子の抵抗値が最大となる点）に近い電圧を印加するほど、より高い高抵抗状態が得られるが、一度でもユニポーラ領域に入ってパルス抵抗変化させてしまうと、以降如何なる正パルス電圧を印加しても、二度と点Ｅや点Ｆのような非常に高い高抵抗値レベルには遷移させることが出来なくなるというもう一つの現象があることがわかった。
　以上のことから、動作ウィンドウの広いパルス抵抗変化を安定的に実現するためには、以下の印加パターンに関する２つの制御ルールを守ることが好ましいことが分かる。
　１）第１の制御ルールは、フォーミングにおいては、抵抗変化素子に過剰な負パルス電圧（フォーミングマージンΔ＞０．７Ｖの電圧パルス）が印加されないように制御（このような制御下でのフォーミングを、以下「ソフトフォーミング」と呼ぶ。）することである。これにより、遷移可能な高抵抗値レベル（極大点Ｅ）を高く、かつ、極大点近傍では、印加パルス電圧に敏感に依存しなくなるように制御できる。
　２）第２の制御ルールは、フォーミング後の抵抗変化動作において、特に高抵抗化パルス電圧はユニポーラ領域の電圧（高抵抗状態にある抵抗変化素子の抵抗値が最大となる印加電圧）以下に制御することである。これにより、抵抗変化素子の高抵抗状態における抵抗値を高く維持できるので、より大きな動作ウィンドウで抵抗変化素子を使用することができる。
　なお、以上の２点の制御ルールは、両方が実施されることが好ましいが、本発明は、必ずしも両方とも実施される必要はない。一方の制御ルールだけが実施された場合であっても、両方とも実施されない場合に比べ、より大きな動作ウィンドウが形成され得るからである。
　［本発明の基礎データ２　１Ｔ１Ｒ型メモリセルの特性］
　基礎データ１では、１Ｔ１Ｒ型メモリセルのＭＯＳトランジスタのオン抵抗を想定し、抵抗変化素子１００に外部抵抗（１ｋΩ）を接続した評価回路を用いて、抵抗変化素子１００の基本特性を２端子法で評価したが、次に、本発明の抵抗変化型不揮発性記憶装置に用いられる１Ｔ１Ｒ型メモリセルに関する基礎的なデータを説明する。
　具体的には、１Ｔ１Ｒ型メモリセルを用いた場合でも、上記と同様に、ソフトフォーミングの効果を確認したので、以下では、その実験結果を説明する。
　図５は、本実験で用いた図１の抵抗変化素子１００を含む１Ｔ１Ｒ型メモリセルの模式図である。図５において、図１と同じ構成要素については同じ符号を用い、説明を省略する。図５では、選択トランジスタであるＮＭＯＳトランジスタは、ゲート端子を備え、抵抗変化素子１００の下部電極端子ＢとＮＭＯＳトランジスタのＮ+拡散領域が直列に接続され、抵抗変化素子１００と接続されていない他方のＮ+拡散領域は、下部電極側端子Ｃとして引き出され、基板端子は、接地電位に接続されている。ここでは高抵抗な第２の酸素不足型酸化物層１００ｂ－２を、ＮＭＯＳトランジスタと反対側の上部電極端子Ａ側に配置することが特徴である。
　さらに図６は、図５の抵抗変化素子１００を含む１Ｔ１Ｒ型メモリセルの断面図である。図６において、図５と同じ構成要素については同じ符号を用い、説明を省略する。
　図６（ａ）は、１Ｔ１Ｒ型セル２ビット分の第１の基本構成を示す断面図である。
　トランジスタ３１７は、図５におけるＮＭＯＳトランジスタに対応している。
　半導体基板３０１上に、第１のＮ型拡散層領域３０２ａ、第２のＮ型拡散層領域３０２ｂ、ゲート絶縁膜３０３ａ、ゲート電極３０３ｂ、第１ビア３０４、第１配線層３０５、第２ビア３０６、第２配線層３０７、第３ビア３０８、抵抗変化素子１００、第４ビア３１０、第３配線層３１１が順に形成されている。
　第４ビア３１０と接続される第３配線層３１１がビット線ＢＬに対応し、トランジスタ３１７の第１のＮ型拡散層領域３０２ａに接続された、第１配線層３０５および第２配線層３０７が、この図面に垂直に走るソース線ＳＬに対応している。
　半導体基板３０１の電圧は０Ｖで、０Ｖ電源線（図示なし）より、一般的に知られている構成で供給されている。
　抵抗変化素子１００は、第３ビア３０８上に下部電極１００ａ、抵抗変化層１００ｂ、上部電極１００ｃがサンドイッチ状に形成され、さらには第３配線層３１１と接続される第４ビア３１０につながっている。
　ここで、図６（ａ）のような抵抗変化素子１００の上部電極（図５の１００ｃに対応し、より酸素含有率が高い、高抵抗な第２の酸素不足型酸化物層（図５の１００ｂ－２）が接続されている側の電極）がビット線と接続されるメモリセル構造をＩ型セルと呼ぶことにする。
　一方、図６（ｂ）は、１Ｔ１Ｒ型セル２ビット分の第２の基本構成を示す断面図である。　
　半導体基板３０１上に、第１のＮ型拡散層領域３０２ａ、第２のＮ型拡散層領域３０２ｂ、ゲート絶縁膜３０３ａ、ゲート電極３０３ｂ、第１ビア３０４、第１配線層３０５、抵抗膜用第１ビア５１０、抵抗変化素子１００、抵抗膜用第２ビア５１１、第２ビア３０６、第２配線層３０７、第３ビア３０８、第３配線層３１１が順に形成されている。
　トランジスタ３１７の第１のＮ型拡散層領域３０２ａと接続される第３配線層３１１がビット線ＢＬに対応し、抵抗膜用第２ビア５１１に接続された第２配線層３０７が、この図面に垂直に走るソース線ＳＬに対応している。
　半導体基板３０１の電圧は０Ｖで、０Ｖ電源線（図示なし）より、一般的に知られている構成で供給されている。
　抵抗変化素子１００は、抵抗膜用第１ビア５１０上に下部電極１００ａ、抵抗変化層１００ｂ、上部電極１００ｃがサンドイッチ状に形成され、さらには第２配線層３０７と接続される抵抗膜用第２ビア５１１につながっている。
　ここで、図６（ｂ）のような抵抗変化素子１００の上部電極(図５の１００ｃに対応し、より酸素含有率が高い、高抵抗な第２の酸素不足型酸化物層（図５の１００ｂ－２）が接続されている側の電極）がソース線と接続されるメモリセル構造をＩＩ型セルと呼ぶことにする。
　なお、図６（ａ）、図６（ｂ）に示した構成においては、図示を省略しているが、ゲート電極３０３ｂにゲート電圧を印加するためのワード線ＷＬが、ソース線ＳＬに平行に配置されている。
　ここで、本実験において用いたＩ型及びＩＩ型セルを構成可能な１Ｔ１Ｒ型メモリセルにおいて、抵抗変化素子１００は、表１に示した通りであり、また、ＮＭＯＳトランジスタのゲート幅Ｗは、０．４４μｍ、ゲート長Ｌは、０．１８μｍ、ゲート酸化膜厚Ｔｏｘは、３．５ｎｍである。
　以下、１Ｔ１Ｒ型メモリセルを用いたソフトフォーミング実験について詳細に説明する。
　（１）ソフトフォーミングを実施し、高抵抗化電圧を＋３．３Ｖまで印加した場合
　まず、フォーミングについてはソフトフォーミングを実施し、かつ、高抵抗化時についてはユニポーラ領域に属する高い電圧を印加した場合（つまり、上述した２つの制御ルールのうち第１の制御ルールだけを実施した場合）について説明する。図７（ａ）～図７（ｃ）は、そのような印加パターンでの、図５及び表１に示す１Ｔ１Ｒ型メモリセルにおける初期状態からのパルスＲＶ特性図であり、横軸は、図５のメモリセルにおける上部電極端子Ａと下部電極側端子Ｃ間に印加されるパルス電圧Ｖ（パルス幅５０ｎｓ）である。ここでは、下部電極側端子Ｃを基準として、上部電極端子Ａに下部電極側端子Ｃよりも高い電圧を印加する方向を正パルス電圧印加と表示し、逆に下部電極側端子Ｃに上部電極端子Ａよりも高い電圧を印加する方向を負パルス電圧印加と表示している。また、縦軸は、各パルス電圧印加（この時、ゲート電圧Ｖｇ＝３．３Ｖ）後における上部電極端子Ａと下部電極側端子Ｃ間の抵抗値を表し、抵抗測定電圧は、＋０．４Ｖ（この時、ゲート電圧Ｖｇ＝１．８Ｖ）で実施している。
　図７では、初期状態（約２０ＭΩ）から、最初に導電パス形成のフォーミング（初期化としての低抵抗化）を行うために負パルス電圧の絶対値をステップアップさせながら印加していき、－１．８Ｖの負パルス電圧を印加（点Ｚ１）した時に約１９ｋΩの低抵抗状態にフォーミングされ、フォーミング後、それより絶対値が高い負パルス電圧を印加せずにステップダウンさせて行き、ソフトフォーミングをさせる。ここでは、高抵抗状態から、４０ｋΩ未満の抵抗値に遷移した場合をフォーミング完了と定義し、その負パルス電圧よりも絶対値が大きい負パルス電圧は、印加しないようにしている。次に、正パルス電圧をステップアップさせながら印加していくと、約１．４Ｖの正パルス電圧を印加した時、低抵抗状態から約３１ｋΩの抵抗値へと高抵抗化し、さらに２．５Ｖの正パルス電圧を印加した点Ｚ２で高抵抗値レベルが最大（約６６７ｋΩ）となり、以降、そこからさらに最大３．３Ｖ（点Ｚ３）まで正パルス電圧をステップアップさせて行くと、高抵抗値レベルが低下し始める。続いて、正パルス電圧を点Ｚ３（＋３．３Ｖ）からステップダウンさせて行くと、ステップダウン時には、１回目のステップアップ時のパルスＲＶ曲線とは異なる経路を辿る。その後、さらに正パルス電圧を約０Ｖまでステップダウン印加させて行くと、約３３３ｋΩの高抵抗状態に保持される。
　さらに図７（ｂ）に示されるように、２回目のパルスＲＶ特性測定ループでは、高抵抗状態（約３３３ｋΩ）から、低抵抗化を行うために負パルス電圧の絶対値をステップアップさせながら印加していくと、約－１．３Ｖの負パルス電圧を印加（点Ｚ４）した時に約１２．３ｋΩの低抵抗状態に抵抗変化する。その後、負パルス電圧の絶対値を約０Ｖまでステップダウンさせて行き、次に正パルス電圧をステップアップさせながら印加していくと、約１．２Ｖの正パルス電圧を印加した時、低抵抗状態から約２４．７ｋΩに高抵抗化し、さらに約２．２Ｖの正パルス電圧を印加した点Ｚ５で高抵抗値レベルが最大（約２２２ｋΩ）となり、以降、そこからさらに最大約３．３Ｖまで正パルス電圧をステップアップさせて行くと、高抵抗値レベルがほぼ飽和する。続いて、正パルス電圧を点Ｚ６（＋３．３Ｖ）からステップダウンさせて行くと、２回目のステップアップ時の飽和高抵抗値レベルとほぼ同様の経路を辿りながら、その後、さらに正パルス電圧を約０Ｖまでステップダウン印加させて行くと、約２５０ｋΩの高抵抗状態に保持される。
　以降、図７（ｃ）に示されるように、同様なパルスＲＶ特性測定の３回目をループさせているが、一度点Ｚ２の山を越え、点Ｚ２と点Ｚ３の間（ユニポーラ領域）にパルス抵抗変化させてしまうと、以降如何なる正パルス電圧を印加しても、二度と点Ｚ２のような非常に高い高抵抗値レベル（約６６７ｋΩ）には遷移させることができない。
　（２）低抵抗化（フォーミング）電圧を－３．３Ｖまで印加し、高抵抗化電圧を＋２．４Ｖまで印加した場合
　次に、フォーミングについてはソフトフォーミングを超える大きな電圧を印加し、かつ、高抵抗化時については抵抗変化素子の抵抗値が最大になる電圧以下の電圧（ユニポーラ領域には入らない電圧）を印加した場合（つまり、上述した２つの制御ルールのうち第２の制御ルールだけを実施した場合）について説明する。図８（ａ）～図８（ｃ）は、そのような印加パターンでの、図５及び表１に示す１Ｔ１Ｒ型メモリセルにおける初期状態からのパルスＲＶ特性図であり、横軸及び縦軸は、図７（ａ）～図７（ｃ）と同様のため、ここでは詳しい説明は省略する。
　図８（ａ）は、初期状態（約２０ＭΩ）から、初めに導電パス形成のフォーミング（初期化としての低抵抗化）を行うために負パルス電圧の絶対値をステップアップさせながら印加していくと、約－２．３Ｖの負パルス電圧を印加（点Ｌ）した時に約２２．５ｋΩの低抵抗状態にフォーミングされ、その後、約－３．３Ｖまで負パルス電圧の絶対値をステップアップさせた後、そこから、負パルス電圧の絶対値を約０Ｖまでステップダウンさせて行き、次に正パルス電圧をステップアップさせながら印加していくと、約１．７Ｖの正パルス電圧を印加した時、低抵抗状態から高抵抗状態（約４１．７ｋΩ）に遷移し、さらに約２．４Ｖの正パルス電圧を印加した点Ｍで高抵抗値レベルが約１１８ｋΩまで増大する。続いて、正パルス電圧を＋２．４Ｖからステップダウンさせて行くが、最終的には、約１３３ｋΩの高抵抗状態に保持される。
　さらに図８（ｂ）に示されるように、２回目のパルスＲＶ特性測定ループでは、高抵抗状態（約１３３ｋΩ）から、低抵抗化を行うために負パルス電圧の絶対値をステップアップさせながら印加していくと、約－１．２Ｖの負パルス電圧を印加（点Ｌ２）した時に約９．６ｋΩの低抵抗状態に抵抗変化する。その後、約－３．３Ｖまで負パルス電圧の絶対値をステップアップさせた後、そこから、負パルス電圧の絶対値を約０Ｖまでステップダウンさせて行き、次に正パルス電圧をステップアップさせながら印加していくと、約１．７Ｖの正パルス電圧を印加した時、低抵抗状態から高抵抗状態（約６０．６ｋΩ）に遷移し、さらに約２．４Ｖの正パルス電圧を印加した点Ｍで高抵抗値レベルが約１３３ｋΩまで増大する。続いて、正パルス電圧を＋２．４Ｖからステップダウンさせて行くが、若干高抵抗値レベルが低下しながら、さらに正パルス電圧を約０Ｖまでステップダウン印加させて行くと、最終的には、約８０ｋΩの高抵抗状態に保持される。
　以降、図８（ｃ）に示されるように、同様なパルスＲＶ特性測定の３回目をループさせているが、図８（ｂ）と同様のパルスＲＶ特性を示す。このように、１回目から３回目までユニポーラ領域に入らないように正パルス電圧を＋２．４Ｖまでの印加で留めたとしても、遷移可能な高抵抗値レベルの最大値（約２００ｋΩ）は、図７（ａ）の点Ｚ２に示す高抵抗値レベル（約６６７ｋΩ）よりも低くなる場合がある。
　図９は、図８（ａ）～図８（ｃ）のパルスＲＶ特性を示した１Ｔ１Ｒ型メモリセルについて、低抵抗化を引き起こすパルス電圧と高抵抗化を引き起こすパルス電圧とを交互に印加し続けたときの、その都度の抵抗値（抵抗測定電圧は＋０．４Ｖ）を表したグラフであり、横軸及び、縦軸は、図５３と同一のため、ここでは詳しい説明は省略する。
　ここでは、図５３に示すパルス変化特性と同様に、ゲート端子にゲート電圧Ｖｇ＝２．４Ｖが印加され、約８．８ｋΩの低抵抗状態ＬＲから、上部電極端子Ａに＋２．４Ｖのパルス電圧（パルス幅５０ｎｓ）の印加（このとき、下部電極側端子Ｃには、接地電位を印加）、つまり＋２．４Ｖの正パルス電圧印加で約９１ｋΩ～５００ｋΩ（平均２６１ｋΩ）の高抵抗状態ＨＲに変化し、次に、下部電極側端子Ｃに、＋２．４Ｖのパルス電圧（パルス幅５０ｎｓ）の印加（このとき、上部電極端子Ａには、接地電位を印加）、つまり－２．４Ｖの負パルス電圧印加で約８．８ｋΩの低抵抗状態ＬＲに変化し、正パルス電圧印加による高抵抗化と、負パルス電圧印加による低抵抗化とを繰り返している。
　次に、ソフトフォーミングを実施した場合のパルスＲＶ特性及びその後のパルス変化特性について実験結果を説明する。
　（３）ソフトフォーミングを実施し、高抵抗化電圧を＋２．４Ｖまで印加した場合
　次に、フォーミングについてはソフトフォーミングを実施し、かつ、高抵抗化時については抵抗変化素子の抵抗値が最大になる電圧以下の電圧（ユニポーラ領域には入らない電圧）を印加した場合（つまり、上述した上述した２つの制御ルールを実施した場合）について説明する。図１０（ａ）～図１０（ｃ）は、そのような印加パターンでの、１Ｔ１Ｒ型メモリセルにおける初期状態からのパルスＲＶ特性図であり、横軸及び縦軸は、図８と同様のため、ここでは詳しい説明は省略する。
　図１０（ａ）は、ソフトフォーミングを実施した場合におけるパルスＲＶ特性（１回目のループ）を測定したグラフであり、図８のパルスＲＶ特性との違いは、初期状態から、フォーミングを行うために負パルス電圧の絶対値をステップアップさせながら印加していき、フォーミング（初期化としての低抵抗化）され抵抗値が４０ｋΩ未満に遷移したら、その後は、－１．８Ｖ（点Ｎ）より絶対値が大きい負パルス電圧を印加せず、点Ｎから負パルス電圧の絶対値をステップダウンさせて行く点である。
　また、図１０（ｂ）及び図１０（ｃ）は、ソフトフォーミングを実施した場合におけるパルスＲＶ特性を測定したグラフであり、図１０（ｂ）は２回目のループを、図１０（ｃ）は３回目のループを示している。図８のパルスＲＶ特性との違いは、各ループにおいて、高抵抗状態から、低抵抗化を行うために負パルス電圧の絶対値をステップアップさせながら印加していき、低抵抗化され抵抗値が４０ｋΩ未満に遷移したら、その後は、４０ｋΩ未満に遷移させた負パルス電圧（例えば、点Ｐ）より絶対値が大きい負パルス電圧を印加せず、点Ｐから負パルス電圧の絶対値をステップダウンさせて行く点である。
　ここで、製造後の抵抗変化素子の初期状態からフォーミングされ、抵抗値が４０ｋΩ未満に初めて遷移した時の最低の（絶対値が最低の）パルス電圧をフォーミング開始電圧Ｖｂと定義する。
　図１０（ａ）では、初期状態（約２０ＭΩ）から、初めに導電パス形成のフォーミング（初期化としての低抵抗化）を行うために負パルス電圧の絶対値をステップアップさせながら印加していき、約－１．８Ｖの負パルス電圧を印加（点Ｎ）した時に約１８．３ｋΩ（＜４０ｋΩ）の低抵抗状態にフォーミングされ、その後、それより絶対値が高い負パルス電圧を印加せずにステップダウンさせて行く。次に、正パルス電圧をステップアップさせながら印加していくと、約１．４Ｖの正パルス電圧を印加した時、低抵抗状態から約３８ｋΩの抵抗値へと高抵抗化し、さらに約２．４Ｖの正パルス電圧を印加した点Ｏで高抵抗値レベルが約４００ｋΩまで増大する。ここでは、図８と同様に、正パルス印加は、＋２．４Ｖの印加までで留め、ユニポーラ領域に入らないように制御している。続いて、正パルス電圧を＋２．４Ｖからステップダウンさせて行くが、最終的には、約２８６ｋΩの高抵抗状態に保持される。図１０（ｂ）に示す２回目のループ、図１０（ｃ）に示す３回目のループでは、既にフォーミングされているため、－１．３Ｖ～－１．２Ｖ程度の負パルス電圧印加で高抵抗状態から低抵抗状態に遷移している点が、図１０（ａ）と異なる。しかし、正パルス印加による遷移可能な最大高抵抗値レベルは、１回目のループから３回目のループまでほぼ変わらない。
　このように、＋２．４Ｖの正パルス印加後の高抵抗値レベル（図１０（ａ））で比較すると、ソフトフォーミングを実施した場合における高抵抗値レベル（約４００ｋΩ）は、ソフトフォーミング無し（図８（ａ））の場合における高抵抗値レベル（約１１８ｋΩ）よりも約３．４倍高い抵抗値に制御できていることが分かる。よって、上述の第1の制御
ルールを実施するだけでも、そうでない場合に比べ、より大きな動作ウィンドウが確保される。
　図１１は、図１０（ａ）のソフトフォーミングを実施した１Ｔ１Ｒ型メモリセルについて、低抵抗化を引き起こすパルス電圧と高抵抗化を引き起こすパルス電圧とを交互に印加し続けたときの、その都度の抵抗値（抵抗測定電圧は０．４Ｖ）を表したグラフであり、横軸及び、縦軸は、図５３と同一のため、ここでは詳しい説明は省略する。
　図１１は、図９に示すパルス変化特性と同様に、ゲート端子にゲート電圧Ｖｇ＝２．４Ｖが印加され、約１１ｋΩの低抵抗状態ＬＲから、上部電極端子Ａに＋２．４Ｖのパルス電圧（パルス幅５０ｎｓ）の印加（このとき、下部電極側端子Ｃには、接地電位を印加）、つまり＋２．４Ｖの正パルス電圧印加で約２８６ｋΩ～２ＭΩ（平均９９３ｋΩ）の高抵抗状態ＨＲに変化し、次に、下部電極側端子Ｃに、＋２．４Ｖのパルス電圧（パルス幅５０ｎｓ）の印加（このとき、上部電極端子Ａには、接地電位を印加）、つまり－２．４Ｖの負パルス電圧印加で約１１ｋΩの低抵抗状態ＬＲに変化し、正パルス電圧印加による高抵抗化と、負パルス電圧印加による低抵抗化とを繰り返している。但し、－２．４Ｖの負パルス印加では、ＮＭＯＳトランジスタのゲートにＶｇ＝２．４Ｖが入力されていることから、ゲート電圧Ｖｇ＝２．４Ｖから、バックバイアス効果により増大したＮＭＯＳトランジスタのしきい値電圧分ドロップした約－１．７Ｖが抵抗変化素子１００の両端に印加されているが、絶対値（１．７Ｖ）がフォーミング開始電圧Ｖｂ（約－１．８Ｖ）の絶対値（１．８Ｖ）以上のパルス電圧は、抵抗変化素子１００には印加されていない。従って、通常のパルス変化動作では、遷移可能な高抵抗値レベルの低下は生じていない。
　ここで、ソフトフォーミング無しの場合の図９とソフトフォーミングを実施した場合の図１１とのパルス抵抗変化特性を比較すると、パルスＲＶ特性の結果から示されたように、ソフトフォーミングを実施したメモリセルの高抵抗値レベル（平均約９９３ｋΩ）は、ソフトフォーミング無しの場合の高抵抗値レベル（平均約２６１ｋΩ）よりも約３．８倍高い高抵抗値に制御できていることが分かる。このデータからも、上述の第１の制御ルールを実施するだけでも、そうでない場合に比べ、より大きな動作ウィンドウが確保されることが分かる。
　また、本実験における１Ｔ１Ｒ型メモリセルでも、最も高抵抗値レベルを高く設定可能な高抵抗化電圧としては、図７（ａ）に示す点Ｚ２近傍である＋２．４Ｖ～＋２．６Ｖが好適であることを、本願発明者らは見出した。従って、図８、図１０におけるパルスＶＲの実験では、高抵抗化電圧の最大値を＋２．４Ｖに制限し、ユニポーラ領域に入れないように制御し、遷移可能な高抵抗値レベルを低下させないようにしている。よって、上述の第２の制御ルールを実施するだけでも、そうでない場合に比べ、より大きな動作ウィンドウが確保される。
　なお、図７（ａ）～図７（ｃ）に示されるように、１Ｔ１Ｒ型メモリセルにおける低抵抗値レベル（約９ｋΩ～約２０ｋΩ）が、図３Ａ（ａ１）～図３Ａ（ａ３）に示す抵抗変化素子と固定抵抗（１ｋΩ）を直列接続した評価回路の低抵抗値レベル（約１．５ｋΩ～約２ｋΩ）よりも高くなっているのは、ＮＭＯＳトランジスタのオン抵抗が、固定抵抗（１ｋΩ）よりも大きく、低抵抗化時に流れる電流がより小さくなっているためである（特許文献２に参照）。一方、ソフトフォーミングした場合の最大高抵抗値レベルは、いずれの場合も低抵抗値レベルより約２桁大きくなる。
　以上をまとめると、１Ｔ１Ｒ型メモリセルでも、抵抗変化素子と固定抵抗とを接続した場合と同様に、ソフトフォーミングを実施することで（上述の第１の制御ルール）、そうでない場合に比べ、高抵抗値レベルを高く維持することができる。また、抵抗変化素子がユニポーラ領域に入らない高抵抗化電圧を用いて、パルス抵抗変化させることにより（上述の第２の制御ルール）、そうでない場合に比べ、高抵抗値レベルをより高く制御することが可能となる。よって、いずれの制御ルールを実施した場合であっても、そうでない場合に比べ、低抵抗状態と高抵抗状態との動作ウィンドウを拡大できることが明らかとなった。なお、２つの制御ルールは、単独で実施してもよいが、両方とも実施することが好ましいのは言うまでもない。
　［本発明のソフトフォーミング（第１の制御ルール）］
　以下では、ここまでの本願発明のソフトフォーミングをまとめる。
　１）メモリセル構造
　図１２（ａ）、図１２（ｂ）は、本願発明のソフトフォーミングを説明するための、抵抗変化素子を含むメモリセルの模式図である。図１２（ａ）における抵抗変化素子６００は、下部電極６００ａ、抵抗変化層６００ｂ、上部電極６００ｃがサンドイッチ状に形成され、下部電極６００ａから下部電極端子Ｅが引き出され、上部電極６００ｃから上部電極端子Ｆが引き出されている。また、抵抗変化層６００ｂは、下部電極６００ａに接する第１の酸素不足型の遷移金属酸化物層６００ｂ－１、および上部電極６００ｃに接する第２の酸素不足型の遷移金属酸化物層６００ｂ－２を有している。
　さらに、抵抗変化素子６００の下部電極端子Ｅと、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、又はダイオード等で構成されるスイッチ素子４０１とが接続され、抵抗変化素子６００と接続されていないスイッチ素子４０１の他方の端子は、下部電極側端子Ｇとして引き出されている。
　また、図１２（ｂ）は、図１２（ａ）の構成において、抵抗変化素子６００とスイッチ素子４０１の接続関係を入れ替えた場合のメモリセルの模式図であり、具体的には、抵抗変化素子６００の上部電極端子Ｆと、スイッチ素子４０１とが接続され、抵抗変化素子６００と接続されていないスイッチ素子４０１の他方の端子は、上部電極側端子Ｔとして引き出されている。
　ここで、下部電極６００ａは、窒化タンタルＴａＮ、タングステンＷ、ニッケルＮｉ、タンタルＴａ，チタンＴｉ、アルミニウムＡｌで構成され、上部電極６００ｃは、抵抗変化を起こしやすい白金Ｐｔ、イリジウムＩｒ、パラジウムＰｄ、銀Ａｇ、銅Ｃｕ、金Ａｕ等で構成される。
　また、第２の酸素不足型の遷移金属酸化物層６００ｂ－２は、第１の酸素不足型の遷移金属酸化物層６００ｂ－１と比べて酸素含有率が高く、つまり、抵抗値が高くなるように形成する。このため、この抵抗変化素子６００では、初期抵抗が高くなるため、抵抗変化動作をさせるためには、通常書換え電圧よりも高いフォーミング電圧（初期化としての低抵抗化のための電圧）を印加することにより、第２の酸素不足型の遷移金属酸化物層６００ｂ－２を還元し、導電パスを形成する必要がある。
　このように、図１２（ａ）、図１２（ｂ）に示すようなメモリセル構成を採用することにより、ソフトフォーミングを行うことが可能となる。
　２）各抵抗状態の関係
　次に、ソフトフォーミングに必要な各抵抗状態の関係を説明する。
　図１３は、ソフトフォーミング時の抵抗変化素子の各抵抗状態の関係を説明するための図である。図１３に示すように、抵抗変化素子は、第１抵抗状態である高抵抗状態ＨＲと第２抵抗状態である低抵抗状態ＬＲがあり、第３抵抗状態である初期抵抗状態（フォーミングを施していない抵抗変化素子の抵抗状態）は、第１抵抗状態よりも抵抗値が高く、第４抵抗状態は、高抵抗状態ＨＲと低抵抗状態ＬＲの間にある。
　本実験で説明したように、ソフトフォーミングを行うためには、メモリセル毎に、第３抵抗状態（初期抵抗状態）から、還元方向の低抵抗化電圧を少しずつ大きくしながら複数回印加し、第３抵抗状態から第４抵抗状態に遷移したら、低抵抗化電圧の印加を止め、各抵抗変化素子に過剰な電流を流さないように制御する。このようにメモリセル毎に異なるフォーミング電圧Ｖｂで、ソフトフォーミングを行う。
　３）フォーミング電圧Ｖｂの分布
　図１４は、図５及び表１に示す酸素不足型のタンタル酸化物で構成される抵抗変化素子１００を有するメモリセルアレイ（８ｋビット）において、メモリセル毎に徐々に電圧（電圧の絶対値）を大きくしながらソフトフォーミングを実施した場合のフォーミング電圧Ｖｂの累積確率分布図を示す。横軸は、各メモリセルにおけるソフトフォーミング実施時のフォーミング電圧Ｖｂを表し、縦軸は、そのフォーミング電圧Ｖｂにおいて抵抗変化素子のソフトフォーミングが完了している確率（ここでは、全ての抵抗変化素子のうち、ソフトフォーミングが完了した抵抗変化素子の比率、つまり、累積確率）を表す。図１４に示されるように、フォーミング電圧Ｖｂは、１．１Ｖ～２．６Ｖとメモリセル毎に大きく異なる。よって、個別に抵抗変化素子の抵抗値をベリファイしながら、ソフトフォーミングする必要がある。
　４）ソフトフォーミング推定メカニズム
　図１５（ａ）～図１５（ｉ）は、ソフトフォーミングの推定メカニズムを説明するための図である。図１５において、図１と同じ構成要素については同じ符号を用い、説明を省略する。
　図１５（ａ）～図１５（ｅ）は、ある抵抗変化素子Ａに対する説明図であり、また、図１５（ｆ）～図１５（ｉ）は、別の抵抗変化素子Ｂに対する説明図である。図１５（ａ）は、ある抵抗変化素子１００の初期状態（つまり、製造後において未だソフトフォーミングされていない状態）を表し、図１５（ｂ）に示すように、負電圧パルスの絶対値を大きくしていきながら都度パルス印加し、低抵抗化負パルス電圧ＶＬＲが－Ｖ１である負パルス電圧印加時に、高抵抗層である第２の酸素不足型のタンタル酸化物層１００ｂ－２が、下部電極１００ａ側への酸素イオンＯ2-の移動により還元され、導電パスが形成される。その結果、低抵抗化し、ソフトフォーミングされる。ここで、このフォーミング電圧Ｖｂ（＝－Ｖ１）によるソフトフォーミング時に形成された導電パスの径をφ１とする。次に、図１５（ｃ）に示すように、図１５（ｂ）に示すソフトフォーミングされた状態から、さらにより絶対値が大きい負パルス電圧ＶＬＲ（＝－Ｖ２）（－Ｖ２＜－Ｖ１）を印加すると、さらに高抵抗層（第２の酸素不足型のタンタル酸化物層１００ｂ－２）の還元が行われ、導電パスの径がφ２（＞φ１）となり、より低抵抗化が進む。さらに、図１５（ｄ）に示すように、図１５（ｃ）に示す状態から、さらにより絶対値が大きい負パルス電圧ＶＬＲ（＝－Ｖ３）（－Ｖ３＜－Ｖ２）を印加すると、さらに高抵抗層（第２の酸素不足型のタンタル酸化物層１００ｂ－２）の還元が行われ、導電パスの径がφ３（＞φ２）となり、より低抵抗化が進む。さらに、図１５（ｅ）に示すように、図１５（ｄ）に示す状態から、さらにより絶対値が大きい負パルス電圧ＶＬＲ（＝－Ｖ４）（－Ｖ４＜－Ｖ３）を印加すると、さらに高抵抗層（第２の酸素不足型のタンタル酸化物層１００ｂ－２）の還元が行われ、導電パスの径がφ４（＞φ３）となり、より低抵抗化が進む。このように、図１５（ｃ）～図１５（ｅ）に示すように、ソフトフォーミング後（図１５（ｂ））に、さらに過剰な負パルス電圧を印加すると、高抵抗層である第２の酸素不足型のタンタル酸化物層１００ｂ－２が過剰に還元され、導電パスの径がより大きくなる。このため、逆極性の高抵抗化パルス印加により第２の酸素不足型のタンタル酸化物層１００ｂ－２を酸化したとしても、導電パスの径がφ１より大きいため、ソフトフォーミングした場合と比して、十分導電パスを酸化物で埋めることができなくなり、遷移可能な高抵抗値レベルが低下してしまうと推定される。
　また、図１５（ｆ）は、別の抵抗変化素子１００（抵抗変化素子Ｂ）の初期状態を表し、図１５（ｇ）に示すように、負電圧パルスの絶対値を大きくしていきながら都度パルス印加し、低抵抗化負パルス電圧ＶＬＲが－Ｖ２である負パルス電圧印加時に、高抵抗層である第２の酸素不足型のタンタル酸化物層１００ｂ－２が還元され、導電パスが形成される。その結果、低抵抗化し、ソフトフォーミングされる。ここで、フォーミング電圧Ｖｂ（＝－Ｖ２）によるソフトフォーミング時に形成された導電パスの径をφ１とする。次に、図１５（ｈ）に示すように、図１５（ｇ）に示すソフトフォーミングされた状態から、さらにより絶対値が大きい負パルス電圧ＶＬＲ（＝－Ｖ３）（－Ｖ３＜－Ｖ２）を印加すると、さらに高抵抗層（第２の酸素不足型のタンタル酸化物層１００ｂ－２）の還元が行われ、導電パスの径がφ２（＞φ１）となり、より低抵抗化が進む。さらに、図１５（ｉ）に示すように、図１５（ｈ）に示す状態から、さらにより絶対値が大きい負パルス電圧ＶＬＲ（＝－Ｖ４）（－Ｖ４＜－Ｖ３）を印加すると、さらに高抵抗層（第２の酸素不足型のタンタル酸化物層１００ｂ－２）の還元が行われ、導電パスの径がφ３（＞φ２）となり、より低抵抗化が進む。このように、図１５（ｈ）～図１５（ｉ）に示すように、ソフトフォーミング後（図１５（ｇ））に、さらに過剰な負パルス電圧を印加すると、高抵抗層である第２の酸素不足型のタンタル酸化物層１００ｂ－２が過剰に還元され、導電パスの径がより大きくなる。この抵抗変化素子Ｂでは、抵抗変化素子Ａと異なるフォーミング開始電圧Ｖｂ（＝－Ｖ２）でソフトフォーミングされたが、これは、局所的な高抵抗層（第２の酸素不足型のタンタル酸化物層１００ｂ－２）の膜厚の違いなどでフォーミング開始電圧Ｖｂがばらつくためである。実際、図１４に示されるように、フォーミング開始電圧Ｖｂの素子毎のばらつきは、非常に大きい。
　なお、ここでは、抵抗変化層として酸素不足型のタンタル酸化物を例にとり、ソフトフォーミングの推定メカニズムを説明したが、酸素不足型の遷移金属酸化物でも同様の推定メカニズムが考えられる。
　［本発明の書き込み方法（第２の制御ルール）］
　次に、本発明に係る抵抗変化素子の書き込み方法について、図１６を参照しながら、説明する。
　本発明に係る抵抗変化素子の書き込み方法は、印加される電圧パルスの極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する抵抗変化素子（つまり、バイポーラ型の抵抗変化素子）に対する書き込み方法であって、大きく分けて、準備ステップＳ５０と、書き込みステップＳ５１（高抵抗化ステップＳ５１ａ、低抵抗化ステップＳ５１ｂ）とを含む。
　ここで、前提として、右上のパルスＲＶ特性に示されるように、抵抗変化素子は、第１の電圧Ｖ１以上の絶対値を有する電圧パルスが印加された場合に低抵抗状態Ｓ５２から高抵抗状態Ｓ５３に遷移し、第１の電圧Ｖ１よりも絶対値が大きい第２の電圧Ｖ２の電圧パルスが印加された場合に最大の抵抗値Ｒｍａｘをもつ高抵抗状態Ｓ５３になり、第２の電圧Ｖ２よりも絶対値が大きい第３の電圧Ｖ３の電圧パルスが印加された場合に最大の抵抗値Ｒｍａｘよりも低い抵抗値をもつ高抵抗状態になる特性（ユニポーラ特性）を有する。ここで、第１の電圧Ｖ１、第２の電圧Ｖ２、及び第３の電圧Ｖ３はいずれも第１の極性（例えば、正）の電圧である。
　まず、準備ステップＳ５０では、抵抗変化素子に対して、電圧の絶対値が徐々に大きくなる電圧パルスを印加しながら抵抗変化素子の抵抗値を測定することで、第１の電圧Ｖ１及び第２の電圧Ｖ２を決定しておく。
　その後に、抵抗変化素子をメモリ素子として使用する。書き込みステップＳ５１は、抵抗変化素子をメモリ素子として使用する動作モードにおける記憶ステップであり、抵抗変化素子に第１の極性（例えば、正）の電圧パルスＶｐを印加することで、抵抗変化素子を低抵抗状態Ｓ５２から高抵抗状態Ｓ５３に遷移させる高抵抗化ステップＳ５１ａと、抵抗変化素子に第２の極性（例えば、負）の電圧パルスＶｎを印加することで、抵抗変化素子を高抵抗状態Ｓ５３から低抵抗状態Ｓ５２に遷移させる低抵抗化ステップＳ５１ｂとを含む。ここで、高抵抗化ステップＳ５１ａでは、絶対値が第１の電圧Ｖ１以上で、かつ、第２の電圧Ｖ２以下の電圧Ｖｐをもつ電圧パルス、好ましくは、その条件に加えて、第２の電圧Ｖ２に近い電圧Ｖｐをもつ電圧パルスを印加することを特徴とする。
　なお、抵抗変化素子の特性（第１の電圧Ｖ１、第２の電圧Ｖ２）が予め判明している場合、あるいは、予測できる場合には、上記準備ステップＳ５０を省略してもよいのは言うまでもない。
　また、高抵抗化ステップＳ５１ａで印加する電圧パルスの電圧としては、絶対値が第２の電圧Ｖ２を超えないことが望ましいが、現実的には、高抵抗状態における最大の抵抗値Ｒｍａｘから一定範囲内の高抵抗値を維持できるのであれば、絶対値が第２の電圧Ｖ２を超えてもよい。その程度は、確保すべき動作ウィンドウの幅に依存して決定すればよい。たとえば、最大の抵抗値Ｒｍａｘの９０％の抵抗値となる電圧であれば、絶対値が第２の電圧Ｖ２を超える電圧で高抵抗化をしてもよい。
　その場合には、抵抗変化素子に対して、段階的に（例えば、０．１Ｖ刻みで）大きくなる正の電圧パルスを印加していき、その都度、抵抗値を測定することで、抵抗値が最大となり、次に抵抗値が低下した点の電圧を、高抵抗化用の電圧（あるいは、第２の電圧Ｖ２）と決定してもよい。これにより、最大でも第２の電圧Ｖ２から上述の刻み電圧（例えば、０．１Ｖ）を加えた電圧以下の電圧が高抵抗化用の電圧として決定される。これにより、最適な高抵抗化電圧を決定し（準備ステップ）、決定した高抵抗化電圧で高抵抗化（書き込みステップ）をすることができる。なお、印加した電圧パルスの電圧とその時の抵抗変化素子の抵抗値との関係を特定する際には、抵抗値のばらつきを考慮し、複数の測定点（複数の電圧印加で得られた抵抗値）を平滑化し、平滑後の測定点に対して抵抗値の最大点を決定してもよい。
　また、準備ステップＳ５０で用いる抵抗変化素子は、次の書き込みステップＳ５１で用いる抵抗変化素子と同じ種類であるが別の抵抗変化素子、つまり、同一の製造条件で製造された別の抵抗変化素子（準備ステップだけに用いられる抵抗変化素子）であってもよい。この準備ステップＳ５０では抵抗変化素子に対して第２の電圧Ｖ２を超える第３の電圧Ｖ３が印加されるために、上述したユニポーラ特性のために、その後にその抵抗変化素子に対していかなる電圧の電圧パルスを印加しても高抵抗状態における抵抗値は、最大の抵抗値Ｒｍａｘに回復されない。ところが、準備ステップＳ５０で用いる抵抗変化素子と書き込みステップＳ５１で用いる抵抗変化素子とを別のもの（ただし、同一の製造条件で製造された同一の特性を有する抵抗変化素子）にすることで、準備ステップＳ５０で得られた第２の電圧Ｖ２を超えない電圧で高抵抗化ステップＳ５１ａを行うことができ、その結果、抵抗変化素子を最大の抵抗値Ｒｍａｘ（あるいは、最大の抵抗値Ｒｍａｘに近い）の高抵抗状態Ｓ５３に遷移させることが可能となる。
　［第１の実施形態における抵抗変化型不揮発性記憶装置］
　次に、本発明の第１の実施形態として、上記で説明した抵抗変化素子を用いた１Ｔ１Ｒ型の不揮発性記憶装置について説明する。
　図１７は、本発明の第１の実施形態に係る不揮発性記憶装置の構成を示すブロック図である。
　図１７に示すように、本実施形態に係る不揮発性記憶装置２００は、半導体基板上に、メモリ本体２０１を備えており、メモリ本体２０１は、図６（ｂ）に示されたＩＩ型セルで構成されたメモリアレイ２０２と、行選択回路２０８、ワード線ドライバＷＬＤ、ソース線ドライバＳＬＤからなる行ドライバ２０７と、列選択回路２０３と、データの書き込みを行うための書き込み回路２０６と、選択ビット線に流れる電流量を検出し、高抵抗状態をデータ「０」に、また低抵抗状態をデータ「１」と判定するセンスアンプ２０４と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０５と、を備える。
　さらには、書き込み用電源２１１として、高抵抗（ＨＲ）化用電源２１３及び低抵抗（ＬＲ）化用電源２１２を備えている。
　さらに、外部から入力されるアドレス信号を受け取るアドレス入力回路２０９と、外部から入力されるコントロール信号に基づいて、メモリ本体２０１の動作を制御する制御回路２１０とを備えている。
　メモリアレイ２０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・および複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・と、これらのワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・、およびビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・の交点に対応してそれぞれ設けられた複数のＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ３１、Ｎ３２、Ｎ３３、・・・（以下、「トランジスタＮ１１、Ｎ１２、・・・」と表す）と、トランジスタＮ１１、Ｎ１２、・・・と１対１に直列接続された複数の抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ３１、Ｒ３２、Ｒ３３、・・・（以下、「抵抗変化素子Ｒ１１、Ｒ１２、・・・」と表す）とを備え、個々がメモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３、・・・（以下、「メモリセルＭ１１、Ｍ１２、・・・」と表す）を構成している。
　図１７に示すように、トランジスタＮ１１、Ｎ２１、Ｎ３１、・・・のゲートはワード線ＷＬ０に接続され、トランジスタＮ１２、Ｎ２２、Ｎ３２、・・・のゲートはワード線ＷＬ１に接続され、トランジスタＮ１３、Ｎ２３、Ｎ３３、・・・のゲートはワード線ＷＬ２に接続され、トランジスタＮ１４、Ｎ２４、Ｎ３４、・・・のゲートはワード線ＷＬ３に接続されている。
　また、トランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ１４、・・・のドレインは、ビット線ＢＬ０に接続され、トランジスタＮ２１、Ｎ２２、Ｎ２３、Ｎ２４、・・・のドレインは、ビット線ＢＬ１に接続され、トランジスタＮ３１、Ｎ３２、Ｎ３３、Ｎ３４、・・・のドレインは、ビット線ＢＬ２に接続されている。
　また、抵抗変化素子Ｒ１１、Ｒ２１、Ｒ３１、・・・はソース線ＳＬ０に接続され、抵抗変化素子Ｒ１２、Ｒ２２、Ｒ３２、・・・はソース線ＳＬ１に接続され、抵抗変化素子Ｒ１３、Ｒ２３、Ｒ３３、・・・はソース線ＳＬ２に接続され、抵抗変化素子Ｒ１４、Ｒ２４、Ｒ３４、・・・はソース線ＳＬ３に接続されている。
　アドレス入力回路２０９は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路２０８へ出力するとともに、列アドレス信号を列選択回路２０３へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１、Ｍ１２、・・・のうちの選択される特定のメモリセルのアドレスを示す信号である。
　制御回路２１０は、データの書き込みサイクルにおいては、データ入出力回路２０５に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２０６へ出力する。他方、データの読み出しサイクルにおいて、制御回路２１０は、読み出し動作を指示する読み出し信号をセンスアンプ２０４へ出力する。
　行選択回路２０８は、アドレス入力回路２０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、行ドライバ２０７より、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・のうちの何れかに対応するワード線ドライバ回路ＷＬＤより、その選択されたワード線に対して、所定の電圧を印加する。
　また同様に、行選択回路２０８は、アドレス入力回路２０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、行ドライバ２０７より、複数のソース線ＳＬ０、ＳＬ１、・・・のうちの何れかに対応するソース線ドライバ回路ＳＬＤより、その選択されたソース線に対して、所定の電圧を印加する。
　また、列選択回路２０３は、アドレス入力回路２０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
　書き込み回路２０６は、通常パルス発生回路７００と、可変電圧パルス発生回路７０１とから構成され、制御回路２１０から出力された通常書き込み信号を受け取った場合、通常パルス発生回路７００が活性化され、列選択回路２０３により選択されたビット線に対して書き込み用電圧（書き込み用電圧パルス）を印加し、また、制御回路２１０から出力されたフォーミング信号を受け取った場合、可変電圧パルス発生回路７０１が活性化され、列選択回路２０３により選択されたビット線に対してフォーミング用電圧（フォーミング用電圧パルス）を印加する。
　また、センスアンプ２０４は、行選択回路２０８及び列選択回路２０３で選択されたメモリセル内の抵抗変化素子の抵抗値を判定する読み出し部の一例であり、通常判定基準回路７０２と、フォーミング判定基準回路７０３とを備え、各基準回路７０２、７０３は、それぞれ、通常読み出し用の判定レベルとフォーミング用の判定レベルの判定レベルを有し、それぞれ、制御回路２１０から出力される読み出しイネーブル信号Ｃ１とフォーミングイネーブル信号Ｃ２により制御され、いずれか一方の判定レベルが選択され、選択セルのデータを「１」または「０」と判定する。その結果判定された出力データＤＯは、データ入出力回路２０５を介して、外部回路へ出力される。ここで、通常読み出しとは、フォーミングを終えた抵抗変化素子の抵抗状態（高抵抗状態／低抵抗状態）を判定することをいう。
　書き込み用電源２１１は、高抵抗（ＨＲ）化用電源２１３及び低抵抗（ＬＲ）化用電源２１２より構成され、高抵抗（ＨＲ）化用電源２１３の出力ＶＨ０は、行ドライバ２０７に供給され、また、低抵抗（ＬＲ）化用電源２１２の出力ＶＬ０は、書き込み回路２０６に入力されている。
　図１８は、図１７におけるセンスアンプ２０４の詳細な構成の一例を示す回路図である。センスアンプ２０４は、ミラー比が１対１のカレントミラー回路２１８とサイズが等しいクランプトランジスタ２１９、２２０と、基準回路２２１、及びインバータ２２４から構成される。基準回路２２１は、通常判定基準回路７０２と、フォーミング判定基準回路７０３から構成される。通常判定基準回路７０２では、選択トランジスタ２２２と通常読み出し用の基準抵抗Ｒｒｅｆ（２０ｋΩ）が直列に接続されたブランチの一端を接地電位に接続され、他方の端子をクランプトランジスタ２１９のソース端子と接続され、また、選択トランジスタ２２２のゲート端子には、読み出しイネーブル信号Ｃ１が入力され、読み出しイネーブル信号Ｃ１により、選択トランジスタ２２２は、導通／非導通状態を切り換えられる。同様に、フォーミング判定基準回路７０３では、選択トランジスタ２２３とフォーミング用の基準抵抗Ｒｂ（９０ｋΩ）が直列に接続されたブランチの一端を接地電位に接続され、他方の端子をクランプトランジスタ２１９のソース端子と接続され、また選択トランジスタ２２３のゲート端子には、フォーミングイネーブル信号Ｃ２が入力され、フォーミングイネーブル信号Ｃ２により、選択トランジスタ２２３は、導通／非導通状態を切り換えられる。
　また、クランプトランジスタ２１９、２２０は、ゲート端子にクランプ電圧ＶＣＬＰ（０．９Ｖ）が入力され、クランプトランジスタ２２０のソース端子は、列選択回路２０３とビット線を介して、メモリセルと接続され、クランプトランジスタ２１９、２２０のドレイン端子は、それぞれカレントミラー回路２１８を構成するトランジスタ２２５、２２６のドレイン端子と接続される。クランプトランジスタ２２０のドレイン端子電位は、インバータ２２４により反転増幅され、センスアンプ出力ＳＡＯとしてデータ入出力回路２０５に伝達される。
　図１９は、センスアンプ２０４の判定レベルを説明するための図である。センスアンプ２０４は、図１９に示すように、高抵抗状態ＨＲ（１００ｋΩ）と低抵抗状態ＬＲ（１１ｋΩ）の間に、通常読み出し用の基準抵抗Ｒｒｅｆ（２０ｋΩ）と、それより大きいフォーミング用の基準抵抗Ｒｂ（９０ｋΩ）との２つの判定レベルを有する。なお、フォーミング用の基準抵抗Ｒｂは、抵抗変化素子のフォーミングが完了したか否かを判定するために、高抵抗状態ＨＲの抵抗値よりも小さい抵抗値に設定され、好ましくは、高抵抗状態ＨＲにある抵抗変化素子がとり得る抵抗値の最小値よりも小さい値に設定される。また、通常読み出し用の基準抵抗Ｒｒｅｆは、抵抗変化素子が高抵抗状態にあるか低抵抗状態にあるかを判定するために、高抵抗状態ＨＲの抵抗値より小さく、かつ、低抵抗状態ＬＲの抵抗値よりも大きい抵抗値に設定され、好ましくは、高抵抗状態ＨＲにある抵抗変化素子がとり得る抵抗値の最小値よりも小さく、かつ、低抗状態ＬＲにある抵抗変化素子がとり得る抵抗値の最大値よりも大きい抵抗値に設定される。
　図２０は、図１７における書き込み回路２０６の詳細な構成の一例を示す図である。書き込み回路２０６は、書き込みドライバ回路２１４と、ボルテージフォロワ回路２１５と、分圧回路２１６とから構成される。
　分圧回路２１６は、低抵抗（ＬＲ）化用電源２１２の出力ＶＬ０と接地電位の間に２４個の固定抵抗Ｒｄ１０～Ｒｄ３３が直列に接続され、各固定抵抗Ｒｄ１０～Ｒｄ３３間のノード及び、低抵抗（ＬＲ）化用電源２１２の出力ＶＬ０端子と固定抵抗Ｒｄ３３間のノードにそれぞれスイッチＳＷ１０～ＳＷ３３が接続され、各スイッチＳＷ１０～ＳＷ３３の固定抵抗Ｒｄ１０～Ｒｄ３３と接続されていない方の端子は、全て共通ノードＮＯに接続され、各スイッチＳＷ１０～ＳＷ３３は、制御回路２１０から与えられる分圧切替信号ＴＲＭ１０、１１、・・・、３３により、それぞれ独立にＯＮ／ＯＦＦ制御が可能である。また、共通ノードＮＯは、ボルテージフォロワ回路２１５の入力端子と接続され、共通ノードＮＯの電位を出力するボルテージフォロワ回路２１５の出力端子ＶＣは、書き込みドライバ回路２１４と接続される。
　書き込みドライバ回路２１４は、電源として、ボルテージフォロワ回路２１５の出力端子ＶＣの電圧が入力され、入力端子には、制御回路２１０から供給されるパルス印加制御信号が入力され、書き込みドライバ回路２１４の出力端子から書き込みパルス電圧Ｖｐが出力され、図１７の列選択回路２０３に入力される。書き込み電圧パルスは、一定の時間（例えば、５０ｎｓ）だけ、ボルテージフォロワ回路２１５の出力端子ＶＣの電圧となる（他の時間においては０Ｖ）電圧パルスである。
　従って、書き込み回路２０６は、書き込みパルス印加時に、制御回路２１０が分圧切替信号ＴＲＭ１０、１１、・・・、３３を制御し、対応するスイッチＳＷ１０～ＳＷ３３の一つのみをＯＮ状態に制御することにより、分圧回路２１６の出力電圧を多段階に制御可能となり、ボルテージフォロワ回路２１５の出力端子ＶＣの電圧を多段階に制御でき、パルス印加制御信号に応じて書き込みドライバ回路２１４の出力である書き込みパルス電圧Ｖｐを多段階に出力可能となる。
　［第１の実施形態における抵抗変化型不揮発性記憶装置の動作］
　以上の様に構成された抵抗変化型不揮発性記憶装置について、先ず、主要な回路ブロックの動作を説明し、その後、抵抗変化型不揮発性記憶装置のデータ書き込み、フォーミングを行う場合の書き込みサイクル、及び通常読み出し、ベリファイ読み出しを行う場合の読み出しサイクルにおける動作を説明する。
　先ず、図１８に示されるセンスアンプ２０４の動作を説明する。センスアンプ２０４は、抵抗変化素子に導電パスを形成するフォーミング時には、列選択回路２０３とビット線を介して、対象メモリセルと接続され、メモリセルには、クランプ電圧ＶＣＬＰ（０．９Ｖ）からクランプトランジスタ２１９、２２０のしきい値電圧（０．５Ｖ）分低下した０．４Ｖより大きな電圧が印加されない構成となっている。一方、基準回路２２１では、フォーミングイネーブル信号Ｃ２により、選択トランジスタ２２３が活性化され、導通状態になり、フォーミング用の基準抵抗Ｒｂ（９０ｋΩ）が選択され、もう一方の選択トランジスタ２２２は、読み出しイネーブル信号Ｃ１により非活性化され、非導通状態にされ、基準電流Ｉｒｅｆとして、約４．４μＡ（＝（０．９Ｖ－０．５Ｖ）／９０ｋΩ）流れる。従って、基準電流Ｉｒｅｆがカレントミラー回路２１８により転写され、負荷電流ＩＬとしては、約４．４μＡ流れ、この負荷電流ＩＬとメモリセル電流Ｉｃの大小関係がクランプトランジスタ２２０で比較される。その比較結果に依存して、クランプトランジスタ２２０のドレイン端子電圧がインバータ２２４の反転電圧（入力しきい値電圧）より高くなるか低くなるかが検知され、インバータ２２４は、センスアンプ出力ＳＡＯを出力する。ここで、初期抵抗値を２０ＭΩとした場合に、メモリセル電流Ｉｃは、０．０２μＡ（＝０．４Ｖ／２０ＭΩ）流れ、この時、負荷電流ＩＬ（約４．４μＡ）＞メモリセル電流Ｉｃ（０．０２μＡ）となり、クランプトランジスタ２２０のドレイン端子電圧が、所定時間後にインバータ２２４の反転電圧より高くなり、センスアンプ出力ＳＡＯは、Ｌレベルを出力する。つまり、選択メモリセルが、フォーミング用の基準抵抗Ｒｂ（９０ｋΩ）より高い初期状態（２０ＭΩ）の場合には、センスアンプ２０４は、“０”、つまり、フェイルと判定する。一方、選択メモリセルの抵抗値がフォーミング後５０ｋΩとフォーミング用の基準抵抗Ｒｂ（９０ｋΩ）より低くなった場合には、メモリセル電流Ｉｃは、８μＡ（＝０．４Ｖ／５０ｋΩ）流れ、この時、負荷電流ＩＬ（約４．４μＡ）＜メモリセル電流Ｉｃ（８μＡ）となり、クランプトランジスタ２２０のドレイン端子電圧が、所定時間後にインバータ２２４の反転電圧より低くなり、センスアンプ出力ＳＡＯは、Ｈレベルを出力する。つまり、選択メモリセルが、フォーミング用の基準抵抗Ｒｂ（９０ｋΩ）より低い抵抗状態の場合には、センスアンプ２０４は、“１”、つまり、パスと判定し、対象メモリセルのフォーミングが完了していることを示す。
　また、通常読み出し時には、基準回路２２１は、読み出しイネーブル信号Ｃ１により、選択トランジスタ２２２が活性化され、導通状態になり、通常読み出し用の基準抵抗Ｒｒｅｆが選択され、もう一方の選択トランジスタ２２３は、フォーミングイネーブル信号Ｃ２により非活性化され、非導通状態にされ、基準電流Ｉｒｅｆは、２０μＡ（＝（０．９Ｖ－０．５Ｖ）／２０ｋΩ）流れる。従って、基準電流Ｉｒｅｆがカレントミラー回路２１８により転写され、負荷電流ＩＬとしては、２０μＡ流れ、この負荷電流ＩＬとメモリセル電流Ｉｃの大小関係を比較される。その比較結果に依存して、クランプトランジスタ２２０のドレイン端子電圧がインバータ２２４の反転電圧（入力しきい値電圧）より高くなるか低くなるかが検知され、インバータ２２４は、センスアンプ出力ＳＡＯを出力する。ここで、高抵抗状態を１００ｋΩ、低抵抗状態を１１ｋΩとした場合に、選択メモリセルが高抵抗状態である時には、メモリセル電流Ｉｃは、４μＡ（＝０．４Ｖ／１００ｋΩ）流れ、この時、負荷電流ＩＬ（２０μＡ）＞メモリセル電流Ｉｃ（４μＡ）となり、クランプトランジスタ２２０のドレイン端子電圧が、インバータ２２４の反転電圧より高くなり、センスアンプ出力ＳＡＯは、Ｌレベルを出力する。つまり、選択メモリセルが通常読み出し用の基準抵抗Ｒｒｅｆ（２０ｋΩ）より高い高抵抗状態（１００ｋΩ）の場合には、センスアンプ２０４は、“０”データと判定する。一方、選択メモリセルが低抵抗状態である時には、メモリセル電流Ｉｃは、約３６．４μＡ（＝０．４Ｖ／１１ｋΩ）流れ、この時、負荷電流ＩＬ（２０μＡ）＜メモリセル電流Ｉｃ（約３６．４μＡ）となり、クランプトランジスタ２２０のドレイン端子電圧が、インバータ２２４の反転電圧より低くなり、センスアンプ出力ＳＡＯは、Ｈレベルを出力する。つまり、選択メモリセルが通常読み出し用の基準抵抗Ｒｒｅｆ（２０ｋΩ）より低い低抵抗状態（１１ｋΩ）の場合には、センスアンプ２０４は、“１”データと判定する。
　次に、図２０に示される書き込み回路２０６の動作について説明する。
　今、低抵抗（ＬＲ）化用電源２１２の出力ＶＬ０の電位を３．３Ｖ、抵抗Ｒｄ１０を１００ｋΩ、各抵抗Ｒｄ１１～Ｒｄ３３を１０ｋΩ、パルス印加制御信号の電圧振幅を３．３Ｖとした場合、書き込み回路２０６は、分圧切替信号ＴＲＭ１０によりスイッチＳＷ１０のみをＯＮ状態に制御すると、分圧の関係式から、共通ノードＮＯの電位は、１．０Ｖ（＝３．３Ｖ×１００ｋΩ／３３０ｋΩ）となり、出力端子ＶＣが１．０Ｖに制御されるため、書き込みドライバ回路２１４は、パルス印加制御信号に応じて、書き込みパルス電圧Ｖｐとして１．０Ｖを出力可能となる。
　図２１は、書き込み回路２０６が出力可能な、ステップアップ書き込みパルス電圧Ｖｐのタイミングチャートである。図２１では、制御回路２１０から出力される分圧切替信号ＴＲＭ１０、１１、・・・、３３により、スイッチＳＷ１０～ＳＷ３３をスイッチＳＷ１０からスイッチＳＷ３３まで順次択一的に導通状態に切替制御していき、出力端子ＶＣの電圧を１．０Ｖから３．３Ｖまで０．１Ｖステップで増加させていき、パルス印加制御信号に同期して、書き込みパルス電圧Ｖｐを１．０Ｖから３．３Ｖまで０．１Ｖステップでステップアップさせながらパルス印加できることを示す。
　次に、フォーミング、ベリファイ読み出し、低抵抗（ＬＲ）化、高抵抗（ＨＲ）化、読み出しの各動作モードにおけるワード線（ＷＬ）電圧、ソース線（ＳＬ）電圧、ビット線（ＢＬ）電圧、及び高抵抗（ＨＲ）化用電源２１３の出力ＶＨ０電圧、低抵抗（ＬＲ）化用電源２１２の出力ＶＬ０電圧の各種設定電圧一覧（ＩＩ型セル）を図２２に示す。図２２において、フォーミング時におけるビット線ＢＬ電圧は、図２１に示すステップアップ書き込みパルス電圧Ｖｐを表し、また、ＬＲ化及びＨＲ化時におけるビット線ＢＬ電圧は、２．４Ｖの振幅の書き込みパルス電圧Ｖｐを表す。ここで、ベリファイ読み出しとは、フォーミング時のベリファイ読み出しを意味する。
　高抵抗（ＨＲ）化書き込み時において、Ｖｐ（２．４Ｖ）は、書き込み回路２０６から印加される書き込みパルス電圧であり、ＶＬは、書き込み回路２０６に供給されるＬＲ化用電源２１２で発生されている電圧で、ＶＨは、ＨＲ化用電源２１３で発生されている電圧で、図１０（ａ）におけるパルスＲＶ特性に示される点Ｏの電圧（＋２．４Ｖ）に設定され、事前評価（上述の準備ステップ）により求めたユニポーラ領域に入らないように設定されている。つまり、上述の第２の制御ルールを順守するように制御される。
　なお、ビット線を基準にして、ソース線に高抵抗（ＨＲ）化用電源２１３の出力ＶＨ０電圧が印加されるが、高抵抗（ＨＲ）化用電源２１３からソース線までの寄生抵抗による電圧降下分を考慮し、実効的にソース線の最大電圧が点Ｏの電圧（＋２．４Ｖ）を超えない範囲となるように、高抵抗（ＨＲ）化用電源２１３の出力ＶＨ０電圧を高めに設定しても良い。
　低抵抗（ＬＲ）化書き込み時において、ＶＨは、高抵抗（ＨＲ）化書き込み時と同様に、２．４Ｖに設定され、また、Ｖｐ（２．４Ｖ）は、書き込み回路２０６で発生されている書き込みパルス電圧で、図１０（ａ）、図１０（ｂ）に示すパルスＲＶ特性の点Ｐを超え、かつ点Ｎを越えない書き込みパルス電圧が、メモリセルＭ１１、Ｍ１２、・・・に実効的に印加される。
　また、フォーミング時において、Ｖｐは、書き込み回路２０６から印加されるステップアップ書き込みパルス電圧であり、ＶＨは、ＨＲ化用電源２１３で発生されている電圧で、フォーミング時に高電圧の書き込みパルス電圧Ｖｐが印加できるように、３．３Ｖに設定されている。
　ベリファイ読み出し及び読み出し時において、Ｖｒｅａｄは、センスアンプ２０４でクランプした読み出し用電圧（０．４Ｖ）で、図１０に示すパルスＲＶ特性においては、負電圧の向きになり、読み出しディスターブが発生しない（つまり、抵抗変化素子の抵抗状態が変化しない）ように調整された電圧値（－０．４Ｖ）に対応している。また、ＶＤＤは不揮発性記憶装置２００に供給される電源電圧に対応している。
　次に、抵抗変化型不揮発性記憶装置におけるソフトフォーミング動作の一例について、図２３に示すソフトフォーミングフロー図を参照しながら説明する。図２３に示すように、先ず、ＬＲ化書き込みパルス電圧Ｖｐを１．０Ｖに設定（Ｓ３１：第１ステップ）し、次に書き込みパルス電圧Ｖｐが３．３Ｖ以下かどうかを判定（Ｓ３２：第２ステップ）し、書き込みパルス電圧Ｖｐが３．３Ｖより大きい場合には（第２ステップでＮｏ）、フォーミング不良としてソフトフォーミング動作を終了し、書き込みパルス電圧Ｖｐが３．３Ｖ以下の場合には（第２ステップでＹｅｓ）、メモリセルのアドレスＡＤを初期化（ＡＤ＝０）し（Ｓ３３：第３ステップ）、次に、選択メモリセルＭ１１のアドレスＡＤがメモリアレイ２０２の最終アドレスＡＤｆ以下であるかどうかを判定（Ｓ３４：第４ステップ）し、選択メモリセルのアドレスＡＤが最終アドレスＡＤｆ以下である場合には（第４ステップでＹｅｓ）、選択メモリセルに対して、選択メモリセルの抵抗値Ｒｃが基準抵抗Ｒｂより小さい（Ｒｃ＜Ｒｂ）かどうかをベリファイ読み出し（Ｓ３５：第５ステップ（判定ステップ））し、選択メモリセルの抵抗値Ｒｃがフォーミング用の基準抵抗Ｒｂより小さい（Ｒｃ＜Ｒｂ）場合には（第５ステップでＹｅｓ）、既にフォーミングを必要としない程度に抵抗値が低下しているため、選択メモリセルのアドレスＡＤをインクリメント（Ｓ３７：第７ステップ）し、次のアドレスＡＤのメモリセルを選択する。また、選択メモリセルの抵抗値Ｒｃがフォーミング用の基準抵抗Ｒｂ以上（Ｒｃ≧Ｒｂ）の場合には（第５ステップでＮｏ）、設定された書き込みパルス電圧Ｖｐを用いて、選択メモリセルに対して、フォーミング（“１”）書き込みの負電圧パルス（－１．０Ｖ、パルス幅５０ｎｓ）を印加（Ｓ３６：第６ステップ（印加ステップ））する。その後、選択メモリセルのアドレスＡＤをインクリメント（Ｓ３７：第７ステップ）し、次のアドレスＡＤのメモリセルを選択する。以下、第４ステップ（Ｓ３４）～第７ステップ（Ｓ３７）までを、選択メモリセルのアドレスＡＤが最終アドレスＡＤｆより大きくなるまで、繰り返す。第４ステップ（Ｓ３４）で選択メモリセルのアドレスＡＤが最終アドレスＡＤｆより大きい場合（ＡＤ＞ＡＤｆ）には（第４ステップでＮｏ）、メモリアレイ２０２の全メモリセルの各抵抗値Ｒｃがフォーミング用の基準抵抗Ｒｂより小さく（Ｒｃ＜Ｒｂ）なっているかどうかをメモリテスター等の外部装置で判定（Ｓ３８：第８ステップ）し、全メモリセルの各抵抗値Ｒｃが基準抵抗Ｒｂより小さくなっていない場合には（第８ステップでＮｏ）、書き込みパルス電圧Ｖｐを＋０．１Ｖインクリメントし、＋１．１Ｖに設定（Ｓ３９：第９ステップ）し、次に、書き込みパルス電圧Ｖｐが３．３Ｖ以下かどうかを判定（Ｓ３２：第２ステップ）する。その後、第２ステップ（Ｓ３２）～第９ステップ（Ｓ３９）までを、書き込みパルス電圧Ｖｐが最大書き込みパルス電圧３．３Ｖより大きくなるまで、又は、第８ステップ（Ｓ３８）で全メモリセルのソフトフォーミングがパスするまで、繰り返す。
　このように、このフォーミングフローは、抵抗変化素子１００の抵抗値が高抵抗状態のときよりも小さいか否かを判断する判断ステップＳ３５と、小さくないと判断された場合に（Ｓ３５でＮｏ）、フォーミング電圧にフォーミングマージン（０．７Ｖ）を加えて得られる電圧を超えない電圧パルスを印加する印加ステップＳ３６とを含む。そして、判断ステップＳ３５と印加ステップＳ３６とはメモリアレイ２０２中の全メモリセルについて繰り返し（Ｓ３４～Ｓ３７）、フォーミング対象メモリセルについて同一電圧の電圧パルスによる印加を終えた後に、フォーミングマージン（０．７Ｖ）を超えない刻み（０．１Ｖ）だけ電圧をインクリメント（Ｓ３９）し、再び、判断ステップＳ３５と印加ステップＳ３６とを全メモリセルについて繰り返す（Ｓ３４～Ｓ３７）。以上のようなフォーミングフローを採ることにより、ソフトフォーミングのためのフォーミングマージン（０．７Ｖ）よりも小さい電圧（０．１Ｖ）でインクリメントしながらフォーミング電圧を印加していくので、各メモリセルＭ１１、Ｍ１２、・・・毎に適したフォーミング電圧Ｖｂで、抵抗変化素子に過剰な電圧及び電流ストレスを掛けずにソフトフォーミングが実現できる（つまり、上述の第１の制御ルールが順守される）。さらに、図２３に示すソフトフォーミングフローによれば、フォーミングが必要なメモリセルに対してのみ書き込みパルス電圧Ｖｐを印加していくと同時に、書き込みパルス電圧Ｖｐの電圧切替（インクリメント）動作を最小限に抑えることができるため、メモリアレイに対して、高速にソフトフォーミングを実施することができる。
　なお、この例では、フォーミングのための書き込みパルス電圧Ｖｐを＋０．１Ｖ刻みでインクリメントしているが（第９ステップ）、本発明は、このような刻み電圧（０．１Ｖ）に限られず、フォーミングマージン（ここでは、０．７Ｖ）よりも小さい刻み電圧であればよい。これにより、フォーミングに必要な最低電圧にフォーミングマージン（ここでは、０．７Ｖ）を加えて得られる電圧を最大電圧（絶対値最大電圧の一例）として、フォーミング用の書き込み電圧パルスが印加され、確実にソフトフォーミングが実施される。
　以上の様に構成された抵抗変化型不揮発性記憶装置の、データ書き込みサイクル、読み出しサイクル、及びソフトフォーミングにおける動作例について、図２４（ａ）～図２４（ｃ）及び図２５に示すタイミングチャート、図１７の本発明の実施形態に係る抵抗変化型不揮発性記憶装置の構成図、および図１０のパルスＲＶ特性を説明する図を参照しながら説明する。
　図２４（ａ）～図２４（ｃ）は、本発明の実施形態に係る不揮発性記憶装置の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層が高抵抗状態の場合をデータ「０」に、低抵抗状態の場合をデータ「１」にそれぞれ割り当てると定義して、その動作例を示す。また、説明は、メモリセルＭ１１についてデータの書き込みおよび読み出しをする場合のみについて示す。
　図２４（ａ）に示すメモリセルＭ１１に対するデータ「０」書き込みサイクルにおいては、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を、それぞれ電圧ＶＨ（２．４Ｖ）及び電圧Ｖｐ（２．４Ｖ）に設定する。次に、選択するワード線ＷＬ０を電圧ＶＨ（２．４Ｖ）に設定するが、この時は、図１７の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１は、まだオフ状態である。この段階では、図１７のＮＭＯＳトランジスタＮ１１のドレイン端子と、ソース端子はともに電圧２．４Ｖが印加されているので、トランジスタのオン・オフに関係なく電流は流れない。
　次に、選択ビット線ＢＬ０を所定期間、電圧０Ｖに設定し、所定期間後、再度電圧Ｖｐ（２．４Ｖ）となるパルス波形を印加する。この段階で、図１７のメモリセルＭ１１には、図１０（ａ）のパルスＲＶ特性における点Ｏの正パルス電圧（＋２．４Ｖ）が印加され、低抵抗値から高抵抗値に書き込みが行われる。その後、ワード線ＷＬ０を電圧０Ｖに設定し、データ「０」の書き込みが完了する。つまり、ソース線及びワード線で行方向のメモリセルを選択しておき、その後に、特定のビット線に負電圧方向のパルス波形を印加することで、ソース線、ワード線及びビット線で選択されたメモリセルの抵抗変化素子に正の電圧パルスを印加して高抵抗化している。
　図２４（ｂ）に示すメモリセルＭ１１に対するデータ「１」書き込みにおいては、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を電圧０Ｖに設定する。次に、選択するワード線ＷＬ０を電圧ＶＨ（２．４Ｖ）に設定し、図１７の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。
　次に、選択ビット線ＢＬ０を所定期間、電圧Ｖｐ（２．４Ｖ）に設定し、所定期間後、再度電圧０Ｖとなるパルス波形を印加する。この段階で、図１７のメモリセルＭ１１には、図１０（ａ）、図１０（ｂ）に示すパルスＲＶ特性の点Ｐを超え、かつ点Ｎを越えない負パルス電圧が印加され、高抵抗値から低抵抗値に書き込みが行われる。その後、ワード線ＷＬ０を電圧０Ｖに設定し、データ「１」の書き込みが完了する。つまり、ソース線及びワード線で行方向のメモリセルを選択しておき、その後に、特定のビット線に正電圧方向のパルス波形を印加することで、ソース線、ワード線及びビット線で選択されたメモリセルの抵抗変化素子に負の電圧パルスを印加して低抵抗化している。ただし、この方法に限定されるわけではない。
　図２４（ｃ）に示すメモリセルＭ１１に対するデータの読み出しサイクルにおいては、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を電圧０Ｖに設定する。次に、選択するワード線ＷＬ０を電圧ＶＤＤ（１．８Ｖ）に設定し、選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。
　次に、選択ビット線ＢＬ０を所定期間、読み出し電圧Ｖｒｅａｄを０．４Ｖに設定し、センスアンプ２０４により、選択メモリセルＭ１１に流れる電流値を検出することで、記憶されているデータをデータ「０」またはデータ「１」と判定する。その後、ワード線ＷＬ０を電圧０Ｖに設定し、データの読み出し動作を完了する。
　次に、本発明の実施形態に係る不揮発性記憶装置のソフトフォーミング動作について説明する。
　図２５は、本発明の実施形態に係る不揮発性記憶装置のソフトフォーミング動作を示すタイミングチャートである。図２５に示すソフトフォーミング動作では、アドレスＡＤが０であるメモリセルＭ１１の１ビットのみをアクセスし、アレイではなく、そのビットに対して、図２３に示すソフトフォーミングフロー（但し、１ビットアクセスのため、第４、第７ステップはカット）を実施している。
　図２５において、ソフトフォーミング開始時は、フォーミング対象のメモリセルＭ１１のワード線ＷＬ０とビット線ＢＬ０とソース線ＳＬ０の電圧状態は全て０Ｖであり、また、分圧切替信号ＴＲＭ１０、ＴＲＭ１１、・・・、ＴＲＭｍｎ（ｍ：１～３の整数、ｎ：０～９の整数）及び、端子ＤＱは、全てＬレベルとなっている。また、メモリセルＭ１１は、初期状態である。
　先ず、図２３に示す第１ステップにおいて、分圧切替信号ＴＲＭ１０のみをＨレベルに設定し、書き込み回路２０６が、書き込みパルス電圧Ｖｐとして、Ｖｐ１０（＝１．０Ｖ）の電圧パルスを印加できるように設定する。
　次に、第２ステップにおいて、書き込みパルス電圧Ｖｐが３．３Ｖ以下であると判定され、第３ステップにおいて、メモリセルのアドレスＡＤを初期化（ＡＤ＝０）し、第５ステップに移行する。
　第５ステップにおいて、選択メモリセルの抵抗値Ｒｃがフォーミング用の基準抵抗Ｒｂより小さい（Ｒｃ＜Ｒｂ）かどうかをベリファイ読み出しするため、選択するワード線ＷＬ０を電圧ＶＤＤ（１．８Ｖ）に設定し、選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。
　次に、選択ビット線ＢＬ０を所定期間、読み出し電圧Ｖｒｅａｄを０．４Ｖに設定し、センスアンプ２０４により、選択メモリセルＭ１１に流れる電流値を検出することで、選択メモリセルＭ１１の抵抗値Ｒｃがフォーミング用の基準抵抗Ｒｂより小さい（Ｒｃ＜Ｒｂ）かどうかを判定し、ここでは、抵抗値Ｒｃがフォーミング用の基準抵抗Ｒｂ以上のため、センスアンプ出力ＳＡＯは、Ｌレベルを出力し、端子ＤＱに“０”データを出力し、フォーミングがフェイル（偽）していることを外部装置（例えば、メモリテスター）に伝達する。その後、ワード線ＷＬ０及びビット線ＢＬ０を電圧０Ｖに設定し、ベリファイ読み出し動作を完了する。
　次に、図２３に示すフォーミング用のＬＲ化書き込み（第６ステップ）を実施する。選択メモリセルに対して、フォーミング用のＬＲ化書き込みの負電圧パルス（－１．０Ｖ、パルス幅５０ｎｓ）を印加するために、最初に選択ビット線ＢＬ０、ソース線ＳＬ０、ワード線ＷＬ０を電圧０Ｖに設定する。その後、選択するワード線ＷＬ０を電圧ＶＨ（３．３Ｖ）に設定し、図１７の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。次に、選択ビット線ＢＬ０を所定期間、電圧Ｖｐ（１．０Ｖ）に設定し、所定期間後、再度電圧０Ｖとなるパルス波形（負電圧パルス）を印加する。この段階で、図１７のメモリセルＭ１１には、図１０（ａ）に示すパルスＲＶ特性の点Ｎ（フォーミング開始電圧Ｖｂ＝－１．８Ｖ）より大きい（つまり、絶対値が小さい）負パルス電圧が印加されるが、選択メモリセルＭ１１は、初期状態のままで、フォーミングはされない。つまり、フォーミングは失敗に終わる。その後、ワード線ＷＬ０を電圧０Ｖに設定し、フォーミング用のＬＲ化書き込みが完了する。
　次に、第８ステップにおいて、第５ステップの判定結果がフォーミングフェイル（偽）と確認され、第９ステップに移行し、分圧切替信号ＴＲＭ１１のみをＨレベルに設定し、書き込み回路２０６が、書き込みパルス電圧Ｖｐとして、Ｖｐ１１（＝１．１Ｖ）の電圧パルスを印加できるように設定する。
　次に第２ステップにおいて、書き込みパルス電圧Ｖｐが３．３Ｖ以下であると判定され、第３ステップにおいて、メモリセルのアドレスＡＤを初期化（ＡＤ＝０）し、第５ステップに移行する。
　２回目の第５ステップでは、１回目の第５ステップと同様のベリファイ読み出し（Ｒｃ＜Ｒｂ？）動作を行うが、今、抵抗値Ｒｃが初期抵抗状態のままで、フォーミング用の基準抵抗Ｒｂ以上のため、センスアンプ出力ＳＡＯは、Ｌレベルを出力し、端子ＤＱに“０”データを出力し、フォーミングがフェイル（偽）していることを外部装置（例えば、メモリテスター）に伝達し、ベリファイ読み出し動作を完了する。
　次に、図２３に示す第６ステップのフォーミング用のＬＲ化書き込み（２回目）を実施する。選択メモリセルに対して、フォーミング用のＬＲ化書き込みの負電圧パルス（－１．１Ｖ、パルス幅５０ｎｓ）を印加するために、最初に選択ビット線ＢＬ０、ソース線ＳＬ０、ワード線ＷＬ０を電圧０Ｖに設定する。その後、選択するワード線ＷＬ０を電圧ＶＨ（３．３Ｖ）に設定し、図１７の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。次に、選択ビット線ＢＬ０を所定期間、電圧Ｖｐ（１．１Ｖ）に設定し、所定期間後、再度電圧０Ｖとなるパルス波形（負電圧パルス）を印加する。この段階で、図１７のメモリセルＭ１１には、図１０（ａ）に示すパルスＲＶ特性の点Ｎ（フォーミング開始電圧Ｖｂ＝－１．８Ｖ）より大きい（つまり、絶対値が小さい）負パルス電圧が印加されるが、選択メモリセルＭ１１は、初期状態のままで、フォーミングはされない。つまり、フォーミングは失敗に終わる。その後、ワード線ＷＬ０を電圧０Ｖに設定し、２回目のフォーミング用のＬＲ化書き込みが完了する。
　その後、図２３に示す第２ステップから第９ステップ（第４、第７ステップを除く）のループ、つまり、ベリファイ読み出し動作とフォーミングＬＲ化書き込み動作を３回目から８回目まで繰返すが、メモリセルＭ１１の抵抗値Ｒｃが初期状態のままで、基準抵抗Ｒｂ以上のままである。つまり、フォーミングは失敗に終わる。
　次に、第９ステップにて、分圧切替信号ＴＲＭｍｎ（ｍ＝１、ｎ＝８）のみをＨレベルに設定し、書き込み回路２０６が、書き込みパルス電圧Ｖｐとして、Ｖｐｍｎ（ｍ＝１、ｎ＝８）（＝１．８Ｖ）の電圧パルスを印加できるように設定する。
　次に第２ステップにおいて、書き込みパルス電圧Ｖｐが３．３Ｖ以下であると判定され、第３ステップにおいて、メモリセルのアドレスＡＤを初期化（ＡＤ＝０）し、第５ステップに移行する。
　次に、９回目の第５ステップにおいて、ベリファイ読み出し（Ｒｃ＜Ｒｂ？）動作を行うが、今、抵抗値Ｒｃが初期抵抗状態のままで、フォーミング用の基準抵抗Ｒｂ以上のため、センスアンプ出力ＳＡＯは、Ｌレベルを出力し、端子ＤＱに“０”データを出力し、フォーミングがフェイル（偽）していることを外部装置（例えば、メモリテスター）に伝達し、ベリファイ読み出し動作を完了する。
　次に、図２３に示す第６ステップのフォーミング用のＬＲ化書き込み（９回目）を実施する。選択メモリセルに対して、フォーミング用のＬＲ化書き込みの負電圧パルス（－１．８Ｖ、パルス幅５０ｎｓ）を印加するために、最初に選択ビット線ＢＬ０、ソース線ＳＬ０、ワード線ＷＬ０を電圧０Ｖに設定する。その後、選択するワード線ＷＬ０を電圧ＶＨ（３．３Ｖ）に設定し、図１７の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。次に、選択ビット線ＢＬ０を所定期間、電圧Ｖｐ（１．８Ｖ）に設定し、所定期間後、再度電圧０Ｖとなるパルス波形（負電圧パルス）を印加する。この段階で、図１７のメモリセルＭ１１には、図１０（ａ）に示すパルスＲＶ特性の点Ｎ（フォーミング開始電圧Ｖｂ＝－１．８Ｖ）に相当する負パルス電圧が印加されるため、選択メモリセルＭ１１は、初期の高抵抗状態から、導電パスが形成され、高抵抗状態ＨＲと低抵抗状態ＬＲの間のフォーミング後抵抗値に遷移し、フォーミングが行われる。これにより、初めて、フォーミングが成功したことになる。その後、ワード線ＷＬ０を電圧０Ｖに設定し、９回目のフォーミング用のＬＲ化書き込みが完了する。
　その後、第８ステップにおいて、フォーミングＬＲ化書き込み前の第５ステップの判定結果がフォーミングフェイル（偽）していたと確認され、第９ステップに移行し、分圧切替信号ＴＲＭｍ（ｎ＋１）（ｍ＝１、ｎ＝８）のみをＨレベルに設定し、書き込み回路２０６が、書き込みパルス電圧Ｖｐとして、Ｖｐｍ（ｎ＋１）（ｍ＝１、ｎ＝８）（＝１．９Ｖ）の電圧パルスを印加できるように設定する。
　次に第２ステップにおいて、書き込みパルス電圧Ｖｐが３．３Ｖ以下であると判定され、第３ステップにおいて、メモリセルのアドレスＡＤを初期化（ＡＤ＝０）し、第５ステップに移行する。
　１０回目の第５ステップでは、ベリファイ読み出し（Ｒｃ＜Ｒｂ？）動作を行うが、今、選択メモリセルＭ１１の抵抗値Ｒｃがフォーミング用の基準抵抗Ｒｂより小さくなっているため、センスアンプ出力ＳＡＯは、Ｈレベルを出力し、端子ＤＱに“１”データを出力し、フォーミングがパス（真）していることを外部装置（例えば、メモリテスター）に伝達し、ベリファイ読み出し動作を完了する。
　その後、第８ステップにおいて、直前の第５ステップの判定結果がフォーミングパス（真）していたと確認され、ソフトフォーミングが完了する。
　このように、０．１Ｖ刻みで電圧の絶対値を大きくしていきながら負電圧パルスを印加し、印加の都度、フォーミングの完了を判定し、フォーミングが完了した後にはそれ以上の負電圧パルスを印加しないことにしているので、所定の書き込みパルス電圧Ｖｐでフォーミングされた後には、メモリセルＭ１１には、過剰なパルス電圧が印加されない。
　ソフトフォーミング後、図２２に示すように、高抵抗（ＨＲ）化書き込みパルス電圧、低抵抗（ＬＲ）化書き込みパルス電圧ともに２．４Ｖに、またパルス幅を５０ｎｓに設定し、通常の“０”データ（ＨＲ化）及び“１”データ（ＬＲ化）書き込みが可能となる。
　以上のように、図２３に示すソフトフォーミングフローに基づいて、各メモリセルに対して、ソフトフォーミングを実施することにより（つまり、上述の第１の制御ルールを順守することにより）、遷移可能な高抵抗値レベルをより高く制御可能となり、かつ、ユニポーラ領域に入らない極大点付近の高抵抗化電圧を用いて、高抵抗化させることにより（つまり、上述の第２の制御ルールを順守することにより）、高抵抗値レベルを可能な限り高く設定することが可能（図１０、図１１参照）となり、低抵抗状態と高抵抗状態との動作ウィンドウを拡大でき、高速読み出し、及びデータ信頼性が向上可能となり、誤読み出し発生の恐れを大幅に低減可能となる。
　なお、“１”データ（ＬＲ化）書き込みを行う低抵抗化電圧は、フォーミングマージンΔが０．７Ｖより大きくなり、遷移可能な高抵抗値レベルを低下させてしまうことが無いような低抵抗化電圧を設定しないといけないことは、言うまでもない。
　また、高抵抗値レベルの極大点付近が比較的なだらかな場合には、少しぐらいユニポーラ領域に入る高抵抗化電圧を用いて、“０”データ（ＨＲ化）書き込みを行っても、実使用上は問題ない。たとえば、高抵抗化電圧として、高抵抗値レベルの極大点を越えても、高抵抗値レベルの極大点の抵抗値の９０％以上の抵抗値となるような高抵抗化電圧であれば、実使用上問題ない。
　なお、本実施形態では、通常の“０”、“１”データの書き込みにおいて、ワード線ＷＬ０電圧（＝２．４Ｖ）、低抵抗化パルス電圧Ｖｐ（＝２．４Ｖ）、及び高抵抗化パルス電圧ＶＨ（＝２．４Ｖ）は、全て同一電圧に設定したが、必ずしも一致させる必要は無い。
　［第２の実施形態における抵抗変化型不揮発性記憶装置］
　次に、本発明の第２の実施形態として、上記で説明したＩ型セルを用いた１Ｔ１Ｒ型の不揮発性記憶装置について説明する。
　図２６は、本発明の第２の実施形態に係る不揮発性記憶装置の構成を示すブロック図である。
　図２６において、図１７と同じ構成要素については同じ符号を用い、説明を省略する。
　不揮発性記憶装置２２７は、図２６に示すように、第１の実施形態に係る不揮発性記憶装置２００に対して、図６（ａ）に示されたＩ型セルで構成されたメモリアレイ２２９、書き込み回路２３０、行ドライバ２３１が異なる。
　メモリ本体２２８は、メモリアレイ２２９と、行選択回路２０８、ワード線ドライバＷＬＤ、ソース線ドライバＳＬＤ及び可変電圧発生回路７０４からなる行ドライバ２３１と、列選択回路２０３と、データの書き込みを行うための書き込み回路２３０と、選択ビット線に流れる電流量を検出し、高抵抗状態をデータ「０」に、また低抵抗状態をデータ「１」と判定するセンスアンプ２０４と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０５とを備える。
　メモリアレイ２２９は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・および複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・と、これらのワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・、およびビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・の交点に対応してそれぞれ設けられた複数のＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ３１、Ｎ３２、Ｎ３３、・・・（以下、「トランジスタＮ１１、Ｎ１２、・・・」と表す）と、トランジスタＮ１１、Ｎ１２、・・・と１対１に直列接続された複数の抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ３１、Ｒ３２、Ｒ３３、・・・（以下、「抵抗変化素子Ｒ１１、Ｒ１２、・・・」と表す）とを備え、個々がメモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３、・・・（以下、「メモリセルＭ１１、Ｍ１２、・・・」と表す）を構成している。
　図２６に示すように、トランジスタＮ１１、Ｎ２１、Ｎ３１、・・・のゲートはワード線ＷＬ０に接続され、トランジスタＮ１２、Ｎ２２、Ｎ３２、・・・のゲートはワード線ＷＬ１に接続され、トランジスタＮ１３、Ｎ２３、Ｎ３３、・・・のゲートはワード線ＷＬ２に接続され、トランジスタＮ１４、Ｎ２４、Ｎ３４、・・・のゲートはワード線ＷＬ３に接続されている。
　また、トランジスタＮ１１、Ｎ２１、Ｎ３１、・・・およびトランジスタＮ１２、Ｎ２２、Ｎ３２、・・・はソース線ＳＬ０に共通に接続され、トランジスタＮ１３、Ｎ２３、Ｎ３３、・・・およびトランジスタＮ１４、Ｎ２４、Ｎ３４、・・・はソース線ＳＬ２に共通に接続されている。
　また、抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、・・・はビット線ＢＬ０に接続され、抵抗変化素子Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、・・・はビット線ＢＬ１に接続され、抵抗変化素子Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４、・・・はビット線ＢＬ２に接続されている。このように、第１の実施形態におけるメモリアレイ２０２に対して、各ビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・に対応する抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・がＮＭＯＳトランジスタＮ１１、Ｎ１２、・・・を介さずに直接接続される構成（Ｉ型セル構成）を取っている。
　制御回路２１０は、データの書き込みサイクルにおいては、データ入出力回路２０５に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２３０へ出力する。他方、データの読み出しサイクルにおいて、制御回路２１０は、読み出し動作を指示する読み出し信号をセンスアンプ２０４へ出力する。
　行選択回路２０８は、アドレス入力回路２０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、行ドライバ２３１より、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・のうちの何れかに対応するワード線ドライバ回路ＷＬＤより、その選択されたワード線に対して、所定の電圧を印加する。
　また同様に、行選択回路２０８は、アドレス入力回路２０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、行ドライバ２３１より、複数のソース線ＳＬ０、ＳＬ２、・・・のうちの何れかに対応するソース線ドライバ回路ＳＬＤより、その選択されたソース線に対して、可変電圧発生回路７０４により生成された所定の電圧（フォーミング用電圧パルス）を印加する。
　書き込み回路２３０は、制御回路２１０から出力された書き込み信号を受け取った場合、列選択回路２０３を通して選択されたビット線に対して書き込み用電圧（書き込み用電圧パルスＶｐ）を印加する。
　書き込み用電源２１１は、低抵抗化用のＬＲ化用電源２１２と、高抵抗化用のＨＲ化用電源２１３より構成され、ＬＲ化用電源２１２の出力ＶＬ０は行ドライバ２３１に入力され、また、ＨＲ化用電源２１３の出力ＶＨ０は書き込み回路２３０に入力されている。
　図２７は、図２６における可変電圧発生回路７０４の構成の一例を示す図である。図２７において、図２０と同じ構成要素については同じ符号を用い、説明を省略する。可変電圧発生回路７０４では、ボルテージフォロワ回路２１５の出力端子ＶＣは、ソース線ドライバ回路ＳＬＤの電源端子と接続される。従って、ソース線ドライバ回路ＳＬＤは、書き込みパルス印加時に、制御回路２１０が分圧切替信号ＴＲＭ１０、１１、・・・、３３を制御し、対応するスイッチＳＷ１０～３３の一つのみをＯＮ状態に制御することにより、分圧回路２１６の出力電圧を多段階に制御可能となり、ボルテージフォロワ回路２１５の出力端子ＶＣの電圧を多段階に制御でき、ソース線ドライバ回路ＳＬＤに入力されるソース線ドライバ制御信号に応じてソース線ドライバ回路ＳＬＤの出力である書き込みパルス電圧Ｖｐを多段階に出力可能となる。
　［第２の実施形態における抵抗変化型不揮発性記憶装置の動作］
　以上の様に構成された抵抗変化型不揮発性記憶装置について、先ず、主要な回路ブロックの動作を説明し、その後、抵抗変化型不揮発性記憶装置のデータ書き込み、フォーミングを行う場合の書き込みサイクル、及び通常読み出し、ベリファイ読み出しを行う場合の読み出しサイクルにおける動作を説明する。
　まず、可変電圧発生回路７０４の動作について説明する。
　図２７に示されるように、今、低抵抗（ＬＲ）化用電源２１２の出力ＶＬ０の電位を３．３Ｖ、抵抗Ｒｄ１０を１００ｋΩ、各抵抗Ｒｄ１１～Ｒｄ３３を１０ｋΩ、ソース線ドライバ制御信号の電圧振幅を３．３Ｖとした場合、可変電圧発生回路７０４は、分圧切替信号ＴＲＭ１０によりスイッチＳＷ１０のみをＯＮ状態に制御すると、分圧の関係式から、共通ノードＮＯの電位は、１．０Ｖ（＝３．３Ｖ×１００ｋΩ／３３０ｋΩ）となり、出力端子ＶＣが１．０Ｖに制御されるため、ソース線ドライバ回路ＳＬＤは、ソース線ドライバ制御信号に応じて、書き込みパルス電圧Ｖｐとして１．０Ｖを出力可能となる。
　図２８は、ソース線ドライバ回路ＳＬＤが出力可能なステップアップ書き込みパルス電圧Ｖｐのタイミングチャートである。図２８では、制御回路２１０から出力される分圧切替信号ＴＲＭ１０、１１、・・・、３３により、スイッチＳＷ１０～ＳＷ３３をスイッチＳＷ１０からスイッチＳＷ３３まで順次択一的に導通状態に切替制御していき、出力端子ＶＣの電圧を１．０Ｖから３．３Ｖまで０．１Ｖステップで増加させていき、ソース線ドライバ制御信号に同期して、書き込みパルス電圧Ｖｐを１．０Ｖから３．３Ｖまで０．１Ｖステップでステップアップさせながらパルス印加できることを示す。
　次に、フォーミング、ベリファイ読み出し、低抵抗（ＬＲ）化、高抵抗（ＨＲ）化、読み出しの各動作モードにおけるワード線（ＷＬ）電圧、ソース線（ＳＬ）電圧、ビット線（ＢＬ）電圧、及び高抵抗（ＨＲ）化用電源２１３の出力ＶＨ０電圧、低抵抗（ＬＲ）化用電源２１２の出力ＶＬ０電圧の各種設定電圧一覧（Ｉ型セル）を図２９に示す。図２９において、フォーミング時におけるソース線ＳＬ電圧は、図２８に示すステップアップ書き込みパルス電圧Ｖｐを表し、また、ＬＲ化時及びＨＲ化時におけるビット線ＢＬ電圧は、２．４Ｖの振幅のパルス電圧を表す。また、ＬＲ化時におけるソース線ＳＬ電圧は、可変電圧発生回路７０４において、分圧切替信号ＴＲＭ３３によりスイッチＳＷ３３のみをＯＮ状態に制御し、共通ノードＮＯの電位が２．４Ｖ（＝ＶＬ）となり、出力端子ＶＣが２．４Ｖに制御されるため、ソース線ドライバ回路ＳＬＤは、書き込みパルス電圧Ｖｐとして２．４Ｖ（＝ＶＬ）を出力可能であることを表す。
　低抵抗（ＬＲ）化書き込み時において、ＶＬは、ＬＲ化用電源２１２で発生されている電圧で、Ｖｐ（２．４Ｖ）は、ソース線ドライバ回路ＳＬＤから印加される書き込みパルス電圧であり、図１０（ａ）、図１０（ｂ）に示すパルスＲＶ特性の点Ｐを超え、かつ点Ｎを越えない書き込みパルス電圧が、メモリセルＭ１１、Ｍ１２、・・・に実効的に印加され、ＶＨは、書き込み回路２３０に供給されるＨＲ化用電源２１３で発生されている電圧である。
　高抵抗（ＨＲ）化書き込み時において、ＶＬは、ＬＲ化用電源２１２で発生されている電圧で、ＶＨは、書き込み回路２３０に供給されるＨＲ化用電源２１３で発生されている電圧で、図１０（ａ）におけるパルスＲＶ特性に示される点Ｏの電圧（＋２．４Ｖ）に設定され、事前評価により求めたユニポーラ領域に入らないように設定されている。つまり、上述の第２の制御ルールを順守するように制御される。
　なお、ビット線を基準にして、ソース線に高抵抗（ＨＲ）化用電源２１３の出力ＶＨ０電圧が印加されるが、高抵抗（ＨＲ）化用電源２１３からソース線までの寄生抵抗による電圧降下分を考慮し、実効的にソース線の最大電圧が点Ｏの電圧（＋２．４Ｖ）を超えない範囲となるように、高抵抗（ＨＲ）化用電源２１３の出力ＶＨ０電圧を高めに設定しても良い。
　また、フォーミング時において、Ｖｐは、ソース線ドライバ回路ＳＬＤから印加されるステップアップ書き込みパルス電圧であり、ＶＬは、ＬＲ化用電源２１２で発生されている電圧で、フォーミング時に高電圧の書き込みパルス電圧Ｖｐが印加できるように、３．３Ｖに設定されている。
　ベリファイ読み出し及び読み出し時において、Ｖｒｅａｄは、センスアンプ２０４でクランプした読み出し用電圧（０．４Ｖ）で、図１０に示すパルスＲＶ特性においては、正電圧の向きになり、読み出しディスターブが発生しない（つまり、抵抗変化素子の抵抗状態が変化しない）ように調整された電圧値（＋０．４Ｖ）に対応している。また、ＶＤＤは不揮発性記憶装置２２７に供給される電源電圧に対応している。
　不揮発性記憶装置２２７におけるソフトフォーミングのフロー図については、図２３に示すフロー図と同一のため、ここでは、説明は省略する。
　以上の様に構成された抵抗変化型不揮発性記憶装置について、データ書き込みサイクル、読み出しサイクル、及びソフトフォーミングにおける動作例について、図３０（ａ）～図３０（ｃ）及び図３１に示すタイミングチャート、図２６の本発明の実施形態に係る抵抗変化型不揮発性記憶装置の構成図、および図１０のパルスＲＶ特性を説明する図を参照しながら説明する。
　図３０（ａ）～図３０（ｃ）は、本発明の実施形態に係る不揮発性記憶装置の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層が高抵抗状態の場合をデータ「０」に、低抵抗状態の場合をデータ「１」にそれぞれ割り当てると定義して、その動作例を示す。また、説明は、メモリセルＭ１１についてデータの書き込みおよび読み出しをする場合のみについて示す。
　図３０（ａ）に示すメモリセルＭ１１に対するデータ「１」書き込みサイクルにおいては、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を、それぞれ電圧ＶＨ（２．４Ｖ）及び電圧Ｖｐ（２．４Ｖ）に設定する。次に、選択するワード線ＷＬ０を電圧ＶＬ（２．４Ｖ）に設定するが、この時は、図２６の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１は、まだオフ状態である。この段階では、図２６のＮＭＯＳトランジスタＮ１１のドレイン端子と、ソース端子はともに電圧２．４Ｖが印加されているので、トランジスタのオン・オフに関係なく電流は流れない。
　次に、選択ビット線ＢＬ０を所定期間、電圧０Ｖに設定し、所定期間後、再度電圧ＶＨ（２．４Ｖ）となるパルス波形を印加する。この段階で、図２６のメモリセルＭ１１には、図１０（ａ）、図１０（ｂ）に示すパルスＲＶ特性の点Ｐを超え、かつ点Ｎを越えない負パルス電圧が印加され、高抵抗値から低抵抗値に書き込みが行われる。その後、ワード線ＷＬ０を電圧０Ｖに設定し、データ「１」の書き込みが完了する。つまり、ソース線及びワード線で行方向のメモリセルを選択しておき、その後に、特定のビット線に負電圧方向のパルス波形を印加することで、ソース線、ワード線及びビット線で選択されたメモリセルの抵抗変化素子に負の電圧パルスを印加して低抵抗化している。
　図３０（ｂ）に示すメモリセルＭ１１に対するデータ「０」書き込みにおいては、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を電圧０Ｖに設定する。次に、選択するワード線ＷＬ０を電圧ＶＬ（２．４Ｖ）に設定し、図２６の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。
　次に、選択ビット線ＢＬ０を所定期間、電圧ＶＨ（２．４Ｖ）に設定し、所定期間後、再度電圧０Ｖとなるパルス波形を印加する。この段階で、図２６のメモリセルＭ１１には、図１０（ａ）に示すパルスＲＶ特性の点Ｏの正パルス電圧（＋２．４Ｖ）が印加され、低抵抗値から高抵抗値に書き込みが行われる。その後、ワード線ＷＬ０を電圧０Ｖに設定し、データ「０」の書き込みが完了する。つまり、ソース線及びワード線で行方向のメモリセルを選択しておき、その後に、特定のビット線に正電圧方向のパルス波形を印加することで、ソース線、ワード線及びビット線で選択されたメモリセルの抵抗変化素子に正の電圧パルスを印加して高抵抗化している。
　図３０（ｃ）に示すメモリセルＭ１１に対するデータの読み出しサイクルにおいては、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を電圧０Ｖに設定する。次に、選択するワード線ＷＬ０を電圧ＶＤＤ（１．８Ｖ）に設定し、選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。
　次に、選択ビット線ＢＬ０を所定期間、読み出し電圧Ｖｒｅａｄを０．４Ｖに設定し、センスアンプ２０４により、選択メモリセルＭ１１に流れる電流値を検出することで、記憶されているデータをデータ「０」またはデータ「１」と判定する。その後、ワード線ＷＬ０を電圧０Ｖに設定し、データの読み出し動作を完了する。
　次に、本発明の実施形態に係る不揮発性記憶装置のソフトフォーミング動作について説明する。
　図３１は、本発明の実施形態に係る不揮発性記憶装置のソフトフォーミング動作を示すタイミングチャートである。図３１に示すソフトフォーミング動作では、アドレスＡＤが０であるメモリセルＭ１１の１ビットのみをアクセスし、アレイではなく、そのビットに対して、図２３に示すソフトフォーミングフロー（但し、１ビットアクセスのため、第４、第７ステップはカット）を実施している。
　図３１において、ソフトフォーミング開始時は、フォーミング対象のメモリセルＭ１１のワード線ＷＬ０とビット線ＢＬ０とソース線ＳＬ０の電圧状態は全て０Ｖであり、また、分圧切替信号ＴＲＭ１０、ＴＲＭ１１、・・・、ＴＲＭｍｎ（ｍ：１～３の整数、ｎ：０～９の整数）及び、端子ＤＱは、全てＬレベルとなっている。また、メモリセルＭ１１は、初期状態である。
　先ず、図２３に示す第１ステップにおいて、分圧切替信号ＴＲＭ１０のみをＨレベルに設定し、ソース線ドライバ回路ＳＬＤが、書き込みパルス電圧Ｖｐとして、Ｖｐ１０（＝１．０Ｖ）の電圧パルスを印加できるように設定する。
　次に、第２ステップにおいて、書き込みパルス電圧Ｖｐが３．３Ｖ以下であると判定され、第３ステップにおいて、メモリセルのアドレスＡＤを初期化（ＡＤ＝０）し、第５ステップに移行する。
　第５ステップにおいて、選択メモリセルの抵抗値Ｒｃがフォーミング用の基準抵抗Ｒｂより小さい（Ｒｃ＜Ｒｂ）かどうかをベリファイ読み出しするため、選択するワード線ＷＬ０を電圧ＶＤＤ（１．８Ｖ）に設定し、選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。
　次に、選択ビット線ＢＬ０を所定期間、読み出し電圧Ｖｒｅａｄを０．４Ｖに設定し、センスアンプ２０４により、選択メモリセルＭ１１に流れる電流値を検出することで、選択メモリセルＭ１１の抵抗値Ｒｃがフォーミング用の基準抵抗Ｒｂより小さい（Ｒｃ＜Ｒｂ）かどうかを判定し、ここでは抵抗値Ｒｃがフォーミング用の基準抵抗Ｒｂ以上のため、センスアンプ出力ＳＡＯは、Ｌレベルを出力し、端子ＤＱに“０”データを出力し、フォーミングがフェイル（偽）していることを外部装置（例えば、メモリテスター）に伝達する。その後、ワード線ＷＬ０及びビット線ＢＬ０を電圧０Ｖに設定し、ベリファイ読み出し動作を完了する。
　次に、図２３に示すフォーミング用のＬＲ化書き込み（第６ステップ）を実施する。選択メモリセルに対して、フォーミング用のＬＲ化書き込みの負電圧パルス（－１．０Ｖ、パルス幅５０ｎｓ）を印加するために、最初に選択ビット線ＢＬ０、ソース線ＳＬ０、ワード線ＷＬ０を電圧０Ｖに設定する。その後、選択するワード線ＷＬ０を電圧ＶＬ（３．３Ｖ）に設定し、図２６の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。次に、選択ソース線ＳＬ０を所定期間、電圧Ｖｐ（１．０Ｖ）に設定し、所定期間後、ビット線電圧を再度電圧０Ｖとなるパルス波形（ソース線に対し負電圧パルス）を印加する。この段階で、図２６のメモリセルＭ１１には、図１０（ａ）に示すパルスＲＶ特性の点Ｎ（フォーミング開始電圧Ｖｂ＝－１．８Ｖ）より大きい（つまり、絶対値が小さい）負パルス電圧が印加されるが、選択メモリセルＭ１１は、初期状態のままで、フォーミングはされない。つまり、フォーミングは失敗に終わる。その後、ワード線ＷＬ０を電圧０Ｖに設定し、フォーミング用のＬＲ化書き込みが完了する。
　次に、第８ステップにおいて、第５ステップの判定結果がフォーミングフェイル（偽）と確認され、第９ステップに移行し、分圧切替信号ＴＲＭ１１のみをＨレベルに設定し、ソース線ドライバ回路ＳＬＤが、書き込みパルス電圧Ｖｐとして、Ｖｐ１１（＝１．１Ｖ）の電圧パルスを印加できるように設定する。
　次に第２ステップにおいて、書き込みパルス電圧Ｖｐが３．３Ｖ以下であると判定され、第３ステップにおいて、メモリセルのアドレスＡＤを初期化（ＡＤ＝０）し、第５ステップに移行する。
　２回目の第５ステップでは、１回目の第５ステップと同様のベリファイ読み出し（Ｒｃ＜Ｒｂ？）動作を行うが、今、抵抗値Ｒｃが初期抵抗状態のままで、基準抵抗Ｒｂ以上のため、センスアンプ出力ＳＡＯは、Ｌレベルを出力し、端子ＤＱに“０”データを出力し、フォーミングがフェイル（偽）していることを外部装置（例えば、メモリテスター）に伝達し、ベリファイ読み出し動作を完了する。
　次に、図２３に示す第６ステップのフォーミング用のＬＲ化書き込み（２回目）を実施する。選択メモリセルに対して、フォーミング用のＬＲ化書き込みの負電圧パルス（－１．１Ｖ、パルス幅５０ｎｓ）を印加するために、最初に選択ビット線ＢＬ０、ソース線ＳＬ０、ワード線ＷＬ０を電圧０Ｖに設定する。その後、選択するワード線ＷＬ０を電圧ＶＬ（３．３Ｖ）に設定し、図２６の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。次に、選択ソース線ＳＬ０を所定期間、電圧Ｖｐ（１．１Ｖ）に設定し、所定期間後、再度電圧０Ｖとなるパルス波形（負電圧パルス）を印加する。この段階で、図２６のメモリセルＭ１１には、図１０（ａ）に示すパルスＲＶ特性の点Ｎ（フォーミング開始電圧Ｖｂ＝－１．８Ｖ）より大きい（つまり、絶対値が小さい）負パルス電圧が印加されるが、選択メモリセルＭ１１は、初期状態のままで、フォーミングはされない。つまり、フォーミングは失敗に終わる。その後、ワード線ＷＬ０を電圧０Ｖに設定し、２回目のフォーミング用のＬＲ化書き込みが完了する。
　その後、図２３に示す第２ステップから第９ステップ（第４、第７ステップを除く）のループ、つまり、ベリファイ読み出し動作とフォーミングＬＲ化書き込み動作を３回目から８回目まで繰返すが、メモリセルＭ１１の抵抗値Ｒｃが初期状態のままで、フォーミング用の基準抵抗Ｒｂ以上のままである。つまり、フォーミングは失敗に終わる。
　次に、第９ステップにて、分圧切替信号ＴＲＭｍｎ（ｍ＝１、ｎ＝８）のみをＨレベルに設定し、ソース線ドライバ回路ＳＬＤが、書き込みパルス電圧Ｖｐとして、Ｖｐｍｎ（ｍ＝１、ｎ＝８）（＝１．８Ｖ）の電圧パルスを印加できるように設定する。
　次に第２ステップにおいて、書き込みパルス電圧Ｖｐが３．３Ｖ以下であると判定され、第３ステップにおいて、メモリセルのアドレスＡＤを初期化（ＡＤ＝０）し、第５ステップに移行する。
　次に、９回目の第５ステップにおいて、ベリファイ読み出し（Ｒｃ＜Ｒｂ？）動作を行うが、今、抵抗値Ｒｃが初期抵抗状態のままで、フォーミング用の基準抵抗Ｒｂ以上のため、センスアンプ出力ＳＡＯは、Ｌレベルを出力し、端子ＤＱに“０”データを出力し、フォーミングがフェイル（偽）していることを外部装置（例えば、メモリテスター）に伝達し、ベリファイ読み出し動作を完了する。
　次に、図２３に示す第６ステップのフォーミング用のＬＲ化書き込み（９回目）を実施する。選択メモリセルに対して、フォーミング用のＬＲ化書き込みの負電圧パルス（－１．８Ｖ、パルス幅５０ｎｓ）を印加するために、最初に選択ビット線ＢＬ０、ソース線ＳＬ０、ワード線ＷＬ０を電圧０Ｖに設定する。その後、選択するワード線ＷＬ０を電圧ＶＬ（３．３Ｖ）に設定し、図２６の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。次に、選択ソース線ＳＬ０を所定期間、電圧Ｖｐ（１．８Ｖ）に設定し、所定期間後、再度電圧０Ｖとなるパルス波形（負電圧パルス）を印加する。この段階で、図２６のメモリセルＭ１１には、図１０（ａ）に示すパルスＲＶ特性の点Ｎ（フォーミング開始電圧Ｖｂ＝－１．８Ｖ）に相当する負パルス電圧が印加されるため、選択メモリセルＭ１１は、初期の高抵抗状態から、導電パスが形成され、高抵抗状態ＨＲと低抵抗状態ＬＲの間のフォーミング後抵抗値に遷移し、フォーミングが行われる。これにより、初めて、フォーミングが成功したことになる。その後、ワード線ＷＬ０を電圧０Ｖに設定し、９回目のフォーミング用のＬＲ化書き込みが完了する。
　その後、第８ステップにおいて、フォーミングＬＲ化書き込み前の第５ステップの判定結果がフォーミングフェイル（偽）していたと確認され、第９ステップに移行し、分圧切替信号ＴＲＭｍ（ｎ＋１）（ｍ＝１、ｎ＝８）のみをＨレベルに設定し、ソース線ドライバ回路ＳＬＤが、書き込みパルス電圧Ｖｐとして、Ｖｐｍ（ｎ＋１）（ｍ＝１、ｎ＝８）（＝１．９Ｖ）の電圧パルスを印加できるように設定する。
　次に第２ステップにおいて、書き込みパルス電圧Ｖｐが３．３Ｖ以下であると判定され、第３ステップにおいて、メモリセルのアドレスＡＤを初期化（ＡＤ＝０）し、第５ステップに移行する。
　１０回目の第５ステップでは、ベリファイ読み出し（Ｒｃ＜Ｒｂ？）動作を行うが、今、選択メモリセルＭ１１の抵抗値Ｒｃがフォーミング用の基準抵抗Ｒｂより小さくなっているため、センスアンプ出力ＳＡＯは、Ｈレベルを出力し、端子ＤＱに“１”データを出力し、フォーミングがパス（真）していることを外部装置（例えば、メモリテスター）に伝達し、ベリファイ読み出し動作を完了する。
　その後、第８ステップにおいて、直前の第５ステップの判定結果がフォーミングパス（真）していたと確認され、ソフトフォーミングが完了する。
　このように、０．１Ｖ刻みで電圧の絶対値を大きくしていきながら負電圧パルスを印加し、印加の都度、フォーミングの完了を判定し、フォーミングが完了した後にはそれ以上の負電圧パルスを印加しないことにしているので、所定の書き込みパルス電圧Ｖｐでフォーミングされた後には、メモリセルＭ１１には、過剰なパルス電圧が印加されない。
　ソフトフォーミング後、図２９に示すように、高抵抗化書き込みパルス電圧、低抵抗化書き込みパルス電圧ともに２．４Ｖに、またパルス幅を５０ｎｓに設定し、通常の“０”データ（ＨＲ化）及び“１”データ（ＬＲ化）書き込みが可能となる。
　以上のように、Ｉ型セルにおいても、ソース線側からステップアップフォーミングパルスを印加することにより、第１の実施形態（ＩＩ型セル、ビット線側からステップアップパルスを印加）と同様の効果を奏することが可能となり、各メモリセルに対して、ソフトフォーミングを実施することにより（つまり、上述の第１の制御ルールを順守することにより）、遷移可能な高抵抗値レベルをより高く制御可能となり、かつ、ユニポーラ領域に入らない極大点付近の高抵抗化電圧を用いて、高抵抗化させることにより（つまり、上述の第２の制御ルールを順守することにより）、高抵抗値レベルを可能な限り高く設定することが可能（図１０、図１１参照）となり、低抵抗状態と高抵抗状態との動作ウィンドウを拡大でき、高速読み出し、及びデータ信頼性が向上可能となり、誤読み出し発生の恐れを大幅に低減可能となる。
　なお、“１”データ（ＬＲ化）書き込みを行う低抵抗化電圧は、フォーミングマージンΔが０．７Ｖより大きくなり、遷移可能な高抵抗値レベルを低下させてしまうことが無いような低抵抗化電圧を設定しないといけないことは、言うまでもない。
　また、高抵抗値レベルの極大点付近が比較的なだらかな場合には、少しぐらいユニポーラ領域に入る高抵抗化電圧を用いて、“０”データ（ＨＲ化）書き込みを行っても、実使用上は問題ない。たとえば、高抵抗化電圧として、高抵抗値レベルの極大点を越えても、高抵抗値レベルの極大点の抵抗値の９０％以上の抵抗値となるような高抵抗化電圧であれば、実使用上問題ない。
　なお、本実施の形態では、通常の“０”、“１”データの書き込みにおいて、ワード線ＷＬ０電圧（＝２．４Ｖ）、低抵抗化パルス電圧Ｖｐ（＝２．４Ｖ）、及び高抵抗化パルス電圧ＶＨ（＝２．４Ｖ）は、全て同一電圧に設定したが、必ずしも一致させる必要は無い。
　［第３の実施形態における抵抗変化型不揮発性記憶装置］
　次に、本発明の第３の実施形態として、Ｉ型セルを用いてビット線側からステップアップパルスを印加してソフトフォーミングを実施する場合における１Ｔ１Ｒ型の不揮発性記憶装置について説明する。
　図３２は、本発明の第３の実施形態に係る不揮発性記憶装置の構成を示すブロック図である。
　図３２において、図２６と同じ構成要素については同じ符号を用い、説明を省略する。
　不揮発性記憶装置２７０は、図３２に示すように、第２の実施形態に係る不揮発性記憶装置２２７に対して、可変電圧パルス発生回路７０６を備えた書き込み回路２７１及び行ドライバ２７３が異なる。
　メモリ本体２７２は、メモリアレイ２２９と、行選択回路２０８、ワード線ドライバＷＬＤ、ソース線ドライバＳＬＤからなる行ドライバ２７３と、列選択回路２０３と、データの書き込みを行うための書き込み回路２７１と、選択ビット線に流れる電流量を検出し、高抵抗状態をデータ「０」に、また低抵抗状態をデータ「１」と判定するセンスアンプ２０４と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０５とを備える。
　制御回路２１０は、データの書き込みサイクルにおいては、データ入出力回路２０５に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２７１へ出力する。他方、データの読み出しサイクルにおいて、制御回路２１０は、読み出し動作を指示する読み出し信号をセンスアンプ２０４へ出力する。
　行選択回路２０８は、アドレス入力回路２０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、行ドライバ２７３より、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・のうちの何れかに対応するワード線ドライバ回路ＷＬＤより、その選択されたワード線に対して、所定の電圧を印加する。
　また同様に、行選択回路２０８は、アドレス入力回路２０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、行ドライバ２７３より、複数のソース線ＳＬ０、ＳＬ２、・・・のうちの何れかに対応するソース線ドライバ回路ＳＬＤより、その選択されたソース線に対して、所定の電圧を印加する。
　書き込み回路２７１は、制御回路２１０から出力された書き込み信号を受け取った場合、列選択回路２０３に対して選択されたビット線に対して書き込み用電圧を印加する。
　書き込み用電源２１１は、低抵抗化用のＬＲ化用電源２１２と、高抵抗化用のＨＲ化用電源２１３より構成され、ＬＲ化用電源２１２の出力ＶＬ０は行ドライバ２７３に入力され、また、ＨＲ化用電源２１３の出力ＶＨ０は書き込み回路２７１に入力されている。
　図３３は、図３２における書き込み回路２７１の構成の一例を示す図である。図３３において、図２０と同じ構成要素については同じ符号を用い、説明を省略する。
　書き込み回路２７１は、図３３に示すように、図２０の分圧回路２１６、書き込みドライバ回路２１４に対して、分圧回路２３３、書き込みドライバ回路２３４で置換し、ボルテージフォロワ回路２１５を使用せず、分圧回路２３３と書き込みドライバ回路２３４を直結した構成を採用している。
　分圧回路２３３は、ＨＲ化用電源２１３から出力される電圧ＶＨと接地電位の間に３３個の固定抵抗Ｒｄ１～Ｒｄ３３が直列に接続され、各固定抵抗Ｒｄ１～Ｒｄ３３間のノード及び、電源ＶＨ端子と固定抵抗Ｒｄ３３間のノードにそれぞれスイッチＳＷ１～ＳＷ３３が接続され、各スイッチＳＷ１～ＳＷ３３の固定抵抗Ｒｄ１～Ｒｄ３３と接続されていない方の端子は、全て共通ノードＶＣに接続され、各スイッチＳＷ１～ＳＷ３３は、制御回路２１０から入力される分圧切替信号ＴＲＭにより、独立にＯＮ／ＯＦＦ制御が可能である。また、共通ノードＶＣは、書き込みドライバ回路２３４と接続される。
　書き込みドライバ回路２３４は、電源としてＨＲ化用電源２１３から出力される電圧ＶＨが入力されているライトバッファ２３５と、ＰＭＯＳクランプトランジスタＰＣと、制御回路２１０によりＯＮ／ＯＦＦ制御されるスイッチ２３６から構成され、ライトバッファ２３５の入力端子には、制御回路２１０からパルス印加制御信号が入力され、ライトバッファ２３５の出力端子とＰＭＯＳクランプトランジスタＰＣのドレイン端子、及びスイッチ２３６の一方端とが接続され、ＰＭＯＳクランプトランジスタＰＣのゲート端子と、共通ノードＶＣとが接続され、スイッチ２３６の他方端と接続されたソース端子から書き込み電圧Ｖｐ１が出力される。
　従って、書き込み回路２７１は、フォーミングパルス印加時に、制御回路２１０が分圧切替信号ＴＲＭを制御し、スイッチＳＷ１～ＳＷ３３の一つのみをＯＮ状態に制御することにより、分圧回路２３３の出力電圧を多段階に制御可能となり、ＰＭＯＳクランプトランジスタＰＣのゲート電圧を多段階に制御でき、ライトバッファ２３５から出力される振幅が大きいパルス電圧のＬレベル側をクランプすることにより、ＰＭＯＳクランプトランジスタＰＣのゲート電圧からＰＭＯＳクランプトランジスタＰＣのしきい値電圧Ｖｔ分上昇した書き込み電圧に変換し、Ｖｐ１が出力可能となる。この時、スイッチ２３６は、制御回路２１０により、オフ状態に制御される。
　また、書き込み回路２７１は、通常の“１”データ（ＬＲ）又は、“０”データ（ＨＲ）書き込みパルス印加時には、スイッチ２３６が制御回路２１０により、オン状態に制御され、ＰＭＯＳクランプトランジスタＰＣのソース・ドレイン端子間がショートされ、ライトバッファ２３５による電圧振幅ＶＨ（Ｌレベルは、接地電位）の書き込みパルス電圧Ｖｐ１が出力される。
　［第３の実施形態における抵抗変化型不揮発性記憶装置の動作］
　以上の様に構成された抵抗変化型不揮発性記憶装置について、先ず、主要な回路ブロックの動作を説明し、その後、抵抗変化型不揮発性記憶装置のデータ書き込み、フォーミングを行う場合の書き込みサイクル、及び通常読み出し、ベリファイ読み出しを行う場合の読み出しサイクルにおける動作を説明する。
　まず、図３３に示される書き込み回路２７１の動作について説明する。
　フォーミングパルス印加時に、例えば、電源ＶＨの電位を３．３Ｖ、各抵抗Ｒｄ１～Ｒｄ３３を１０ｋΩ、ライトバッファ２３５のパルス電圧振幅を３．３Ｖ、ＰＭＯＳクランプトランジスタＰＣのしきい値電圧Ｖｔを０．５Ｖとした場合に、書き込み回路２７１は、スイッチＳＷ１８（図３３では図示が省略されている）のみをＯＮ状態に制御すると、分圧の関係式から、共通ノードＶＣの電位は、１．８Ｖ（＝３．３Ｖ×１８０ｋΩ／３３０ｋΩ）に制御されるため、ライトバッファ２３５から印加される接地電位（０Ｖ）を２．３Ｖ（＝１．８Ｖ＋０．５Ｖ）に変換し、書き込み電圧Ｖｐ１（＝２．３Ｖ－３．３Ｖ＝－１．０Ｖ）として出力可能となる。
　図３４は、書き込み回路２７１が出力可能なステップダウン書き込み電圧Ｖｐ１のタイミングチャートである。図３４では、ソフトフォーミング時において、制御回路２１０から出力される分圧切替信号ＴＲＭ１８、１７、・・・、１により、スイッチＳＷ１８～ＳＷ１を、スイッチＳＷ１８からスイッチＳＷ１まで順次択一的に導通状態に切替制御していき、共通ノードＶＣの電圧を１．８Ｖから０．１Ｖまで０．１Ｖステップで減少させていき、パルス印加制御信号により制御されたライトバッファ出力パルスに同期して、書き込み電圧Ｖｐ１を２．３Ｖから０．６Ｖまで０．１Ｖステップでステップダウンさせながら、－１．０Ｖから－２．７Ｖ（－０．１Ｖステップ）までの負パルス電圧をメモリセルに印加できることを示す。
　次に、フォーミング、ベリファイ読み出し、低抵抗（ＬＲ）化、高抵抗（ＨＲ）化、読み出しの各動作モードにおけるワード線（ＷＬ）電圧、ソース線（ＳＬ）電圧、ビット線（ＢＬ）電圧、及び高抵抗（ＨＲ）化用電源２１３の出力ＶＨ０電圧、低抵抗（ＬＲ）化用電源２１２の出力ＶＬ０電圧の各種設定電圧一覧（Ｉ型セル）を図３５に示す。図３５において、フォーミング時におけるビット線ＢＬ電圧は、図３４に示すステップダウン書き込みパルス電圧Ｖｐ１印加を表し、また、ＬＲ化時及びＨＲ化時におけるビット線ＢＬ電圧は、２．４Ｖの振幅のパルス電圧印加を表す。
　低抵抗（ＬＲ）化書き込み時において、ＶＬは、ＬＲ化用電源２１２で発生されている電圧で、Ｖｐ１（２．４Ｖ）は、書き込み回路２７１から印加される書き込みパルス電圧であり、図１０（ａ）、図１０（ｂ）に示すパルスＲＶ特性の点Ｐを超え、かつ点Ｎを越えない書き込みパルス電圧が、メモリセルＭ１１、Ｍ１２、・・・に実効的に印加され、ＶＨは、書き込み回路２７１に供給されるＨＲ化用電源２１３で発生されている電圧である。
　高抵抗（ＨＲ）化書き込み時において、ＶＬは、ＬＲ化用電源２１２で発生されている電圧で、ＶＨは、書き込み回路２７１に供給されるＨＲ化用電源２１３で発生されている電圧で、図１０（ａ）におけるパルスＲＶ特性に示される点Ｏの電圧（＋２．４Ｖ）に設定され、事前評価により求めたユニポーラ領域に入らないように設定されている。つまり、上述の第２の制御ルールを順守するように制御される。
　なお、ビット線を基準にして、ソース線に高抵抗（ＨＲ）化用電源２１３の出力ＶＨ０電圧が印加されるが、高抵抗（ＨＲ）化用電源２１３からソース線までの寄生抵抗による電圧降下分を考慮し、実効的にソース線の最大電圧が点Ｏの電圧（＋２．４Ｖ）を超えない範囲となるように、高抵抗（ＨＲ）化用電源２１３の出力ＶＨ０電圧を高めに設定しても良い。
　また、フォーミング時において、Ｖｐ１は、書き込み回路２７１から印加されるステップダウン書き込みパルス電圧であり、ＶＬは、ＬＲ化用電源２１２で発生されている電圧で、フォーミング時に高電圧の書き込みパルス電圧Ｖｐ１が印加できるように、３．３Ｖに設定されている。
　ベリファイ読み出し及び読み出し時において、Ｖｒｅａｄは、センスアンプ２０４でクランプした読み出し用電圧（０．４Ｖ）で、図１０に示すパルスＲＶ特性においては、正電圧の向きになり、読み出しディスターブが発生しない（つまり、抵抗変化素子の抵抗状態が変化しない）ように調整された電圧値（＋０．４Ｖ）に対応している。また、ＶＤＤは不揮発性記憶装置２７０に供給される電源電圧に対応している。
　図３６は、不揮発性記憶装置２７０におけるソフトフォーミングフロー図であり、フォーミングするための低抵抗化負パルス印加時においてメモリセルＭ１１、Ｍ１２、・・・に印加されるパルス電圧の絶対値をＶｐとすると、第２ステップの判定ルーチンにおいて、印加可能なパルス電圧Ｖｐの最大値が３．３Ｖから２．７Ｖに変わった点（Ｓ４２）以外は、図２３に示すフロー図と同一のため、ここでは、説明は省略する。
　以上の様に構成された抵抗変化型不揮発性記憶装置について、データ書き込みサイクル、読み出しサイクル、及びソフトフォーミングにおける動作例について、図３７（ａ）～図３７（ｃ）及び図３８に示すタイミングチャート、図３２の本発明の実施形態に係る抵抗変化型不揮発性記憶装置の構成図、および図１０のパルスＲＶ特性を説明する図を参照しながら説明する。
　図３７（ａ）～図３７（ｃ）は、本発明の実施形態に係る不揮発性記憶装置の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層が高抵抗状態の場合をデータ「０」に、低抵抗状態の場合をデータ「１」にそれぞれ割り当てると定義して、その動作例を示す。また、説明は、メモリセルＭ１１についてデータの書き込みおよび読み出しをする場合のみについて示す。
　図３７（ａ）に示すメモリセルＭ１１に対するデータ「１」書き込みサイクルにおいては、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を、それぞれ電圧Ｖｐ１（２．４Ｖ）及び電圧ＶＬ（２．４Ｖ）に設定する。次に、選択するワード線ＷＬ０を電圧ＶＬ（２．４Ｖ）に設定するが、この時は、図３２の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１は、まだオフ状態である。この段階では、図３２のＮＭＯＳトランジスタＮ１１のドレイン端子と、ソース端子はともに電圧２．４Ｖが印加されているので、トランジスタのオン・オフに関係なく電流は流れない。
　次に、選択ビット線ＢＬ０を所定期間、電圧０Ｖに設定し、所定期間後、再度電圧Ｖｐ１（２．４Ｖ）となるパルス波形を印加する。この段階で、図３２のメモリセルＭ１１には、図１０（ａ）、図１０（ｂ）に示すパルスＲＶ特性の点Ｐを超え、かつ点Ｎを越えない負パルス電圧が印加され、高抵抗値から低抵抗値に書き込みが行われる。その後、ワード線ＷＬ０を電圧０Ｖに設定し、データ「１」の書き込みが完了する。つまり、ソース線及びワード線で行方向のメモリセルを選択しておき、その後に、特定のビット線に負電圧方向のパルス波形を印加することで、ソース線、ワード線及びビット線で選択されたメモリセルの抵抗変化素子に負の電圧パルスを印加して低抵抗化している。
　図３７（ｂ）に示すメモリセルＭ１１に対するデータ「０」書き込みにおいては、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を電圧０Ｖに設定する。次に、選択するワード線ＷＬ０を電圧ＶＬ（２．４Ｖ）に設定し、図３２の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。
　次に、選択ビット線ＢＬ０を所定期間、電圧ＶＨ（２．４Ｖ）に設定し、所定期間後、再度電圧０Ｖとなるパルス波形を印加する。この段階で、図３２のメモリセルＭ１１には、図１０（ａ）に示すパルスＲＶ特性の点Ｏの正パルス電圧（＋２．４Ｖ）が印加され、低抵抗値から高抵抗値に書き込みが行われる。その後、ワード線ＷＬ０を電圧０Ｖに設定し、データ「０」の書き込みが完了する。つまり、ソース線及びワード線で行方向のメモリセルを選択しておき、その後に、特定のビット線に正電圧方向のパルス波形を印加することで、ソース線、ワード線及びビット線で選択されたメモリセルの抵抗変化素子に正の電圧パルスを印加して高抵抗化している。
　図３７（ｃ）に示すメモリセルＭ１１に対するデータの読み出しサイクルにおいては、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を電圧０Ｖに設定する。次に、選択するワード線ＷＬ０を電圧ＶＤＤ（１．８Ｖ）に設定し、選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。
　次に、選択ビット線ＢＬ０を所定期間、読み出し電圧Ｖｒｅａｄを０．４Ｖに設定し、センスアンプ２０４により、選択メモリセルＭ１１に流れる電流値を検出することで、記憶されているデータをデータ「０」またはデータ「１」と判定する。その後、ワード線ＷＬ０を電圧０Ｖに設定し、データの読み出し動作を完了する。
　次に、本発明の実施形態に係る不揮発性記憶装置のソフトフォーミング動作について説明する。
　図３８は、本発明の実施形態に係る不揮発性記憶装置のソフトフォーミング動作を示すタイミングチャートである。
　図３８に示すソフトフォーミング動作では、アドレスＡＤが０であるメモリセルＭ１１の１ビットのみをアクセスし、アレイではなく、そのビットに対して、図３６に示すソフトフォーミングフロー（但し、１ビットアクセスのため、第４、第７ステップはカット）を実施している。
　図３８において、ソフトフォーミング開始時は、フォーミング対象のメモリセルＭ１１のワード線ＷＬ０とビット線ＢＬ０とソース線ＳＬ０の電圧状態は全て０Ｖであり、また、分圧切替信号ＴＲＭ１、ＴＲＭ２、・・・、ＴＲＭ３３、及び、端子ＤＱは、全てＬレベルとなっている。また、メモリセルＭ１１は、初期状態である。
　先ず、図３６に示す第１ステップにおいて、分圧切替信号ＴＲＭ１８のみをＨレベルに設定し、書き込み回路２７１が、書き込みパルス電圧Ｖｐ１として、Ｖｐ１０（＝３．３Ｖ－２．３Ｖ＝１．０Ｖ）の負電圧パルスを印加できるように設定する。
　次に、第２ステップにおいて、書き込みパルス電圧Ｖｐが２．７Ｖ以下であると判定され、第３ステップにおいて、メモリセルのアドレスＡＤを初期化（ＡＤ＝０）し、第５ステップに移行する。
　第５ステップにおいて、選択メモリセルの抵抗値Ｒｃがフォーミング用の基準抵抗Ｒｂより小さい（Ｒｃ＜Ｒｂ）かどうかをベリファイ読み出しするため、選択するワード線ＷＬ０を電圧ＶＤＤ（１．８Ｖ）に設定し、選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。
　次に、選択ビット線ＢＬ０を所定期間、読み出し電圧Ｖｒｅａｄを０．４Ｖに設定し、センスアンプ２０４により、選択メモリセルＭ１１に流れる電流値を検出することで、選択メモリセルＭ１１の抵抗値Ｒｃがフォーミング用の基準抵抗Ｒｂより小さい（Ｒｃ＜Ｒｂ）かどうかを判定し、ここでは、抵抗値Ｒｃがフォーミング用の基準抵抗Ｒｂ以上のため、センスアンプ出力ＳＡＯは、Ｌレベルを出力し、端子ＤＱに“０”データを出力し、フォーミングがフェイル（偽）していることを外部装置（例えば、メモリテスター）に伝達する。その後、ワード線ＷＬ０及びビット線ＢＬ０を電圧０Ｖに設定し、ベリファイ読み出し動作を完了する。
　次に、図３６に示すフォーミング用のＬＲ化書き込み（第６ステップ）を実施する。選択メモリセルに対して、フォーミング用のＬＲ化書き込みの負電圧パルス（－１．０Ｖ、パルス幅５０ｎｓ）を印加するために、選択ビット線ＢＬ０、ソース線ＳＬ０を電圧Ｖｐ１（３．３Ｖ）及び電圧ＶＬ（３．３Ｖ）に設定する。次に、選択するワード線ＷＬ０を電圧ＶＬ（３．３Ｖ）に設定し、その後、選択ビット線ＢＬ０を所定期間、電圧２．３Ｖ（＝Ｖｐ１－Ｖｐ１０）に設定し、所定期間後、再度電圧Ｖｐ１（３．３Ｖ）となるパルス波形（－１．０Ｖの負電圧パルス）を印加する。この段階で、図３２のメモリセルＭ１１には、図１０（ａ）に示すパルスＲＶ特性の点Ｎ（フォーミング開始電圧Ｖｂ＝－１．８Ｖ）より大きい（つまり、絶対値が小さい）負パルス電圧が印加されるが、選択メモリセルＭ１１は、初期状態のままで、フォーミングはされない。つまり、フォーミングは失敗に終わる。その後、ワード線ＷＬ０を電圧０Ｖに設定し、フォーミング用のＬＲ化書き込みが完了する。
　次に、第８ステップにおいて、第５ステップの判定結果がフォーミングフェイル（偽）と確認され、第９ステップに移行し、分圧切替信号ＴＲＭ１７のみをＨレベルに設定し、書き込み回路２７１が、書き込みパルス電圧Ｖｐ１として、Ｖｐ１１（＝１．１Ｖ）の電圧パルスを印加できるように設定する。
　次に第２ステップにおいて、書き込みパルス電圧Ｖｐが２．７Ｖ以下であると判定され、第３ステップにおいて、メモリセルのアドレスＡＤを初期化（ＡＤ＝０）し、第５ステップに移行する。
　２回目の第５ステップでは、１回目の第５ステップと同様のベリファイ読み出し（Ｒｃ＜Ｒｂ？）動作を行うが、今、抵抗値Ｒｃが初期抵抗状態のままで、基準抵抗Ｒｂ以上のため、センスアンプ出力ＳＡＯは、Ｌレベルを出力し、端子ＤＱに“０”データを出力し、フォーミングがフェイル（偽）していることを外部装置（例えば、メモリテスター）に伝達し、ベリファイ読み出し動作を完了する。
　次に、図３６に示す第６ステップのフォーミング用のＬＲ化書き込み（２回目）を実施する。選択メモリセルに対して、フォーミング用のＬＲ化書き込みの負電圧パルス（－１．１Ｖ、パルス幅５０ｎｓ）を印加するために、選択ビット線ＢＬ０、ソース線ＳＬ０を電圧Ｖｐ１（３．３Ｖ）及び電圧ＶＬ（３．３Ｖ）に設定する。次に、選択するワード線ＷＬ０を電圧ＶＬ（３．３Ｖ）に設定し、その後、選択ビット線ＢＬ０を所定期間、電圧２．２Ｖ（＝Ｖｐ１－Ｖｐ１１）に設定し、所定期間後、再度電圧Ｖｐ１（３．３Ｖ）となるパルス波形（－１．１Ｖの負電圧パルス）を印加する。この段階で、図３２のメモリセルＭ１１には、図１０（ａ）に示すパルスＲＶ特性の点Ｎ（フォーミング開始電圧Ｖｂ＝－１．８Ｖ）より大きい（つまり、絶対値が小さい）負パルス電圧が印加されるが、選択メモリセルＭ１１は、初期状態のままで、フォーミングはされない。つまり、フォーミングは失敗に終わる。その後、ワード線ＷＬ０を電圧０Ｖに設定し、２回目のフォーミング用のＬＲ化書き込みが完了する。
　その後、図３６に示す第２ステップから第９ステップ（第４、第７ステップを除く）のループ、つまり、ベリファイ読み出し動作とフォーミングＬＲ化書き込み動作を３回目から８回目まで繰返すが、メモリセルＭ１１の抵抗値Ｒｃが初期状態のままで、基準抵抗Ｒｂ以上のままである。つまり、フォーミングは失敗に終わる。
　次に、第９ステップにて、分圧切替信号ＴＲＭ１０のみをＨレベルに設定し、書き込み回路２７１が、書き込みパルス電圧Ｖｐ１として、Ｖｐ１８（＝１．８Ｖ）の電圧パルスを印加できるように設定する。
　次に第２ステップにおいて、書き込みパルス電圧Ｖｐが２．７Ｖ以下であると判定され、第３ステップにおいて、メモリセルのアドレスＡＤを初期化（ＡＤ＝０）し、第５ステップに移行する。
　次に、９回目の第５ステップにおいて、ベリファイ読み出し（Ｒｃ＜Ｒｂ？）動作を行うが、今、抵抗値Ｒｃが初期抵抗状態のままで、基準抵抗Ｒｂ以上のため、センスアンプ出力ＳＡＯは、Ｌレベルを出力し、端子ＤＱに“０”データを出力し、フォーミングがフェイル（偽）していることを外部装置（例えば、メモリテスター）に伝達し、ベリファイ読み出し動作を完了する。
　次に、図３６に示す第６ステップのフォーミング用のＬＲ化書き込み（９回目）を実施する。選択メモリセルに対して、フォーミング用のＬＲ化書き込みの負電圧パルス（－１．８Ｖ、パルス幅５０ｎｓ）を印加するために、選択ビット線ＢＬ０、ソース線ＳＬ０を電圧Ｖｐ１（３．３Ｖ）及び電圧ＶＬ（３．３Ｖ）に設定する。次に、選択するワード線ＷＬ０を電圧ＶＬ（３．３Ｖ）に設定し、その後、選択ビット線ＢＬ０を所定期間、電圧１．５Ｖ（＝Ｖｐ１－Ｖｐ１８）に設定し、所定期間後、再度電圧Ｖｐ１（３．３Ｖ）となるパルス波形（－１．８Ｖの負電圧パルス）を印加する。この段階で、図３２のメモリセルＭ１１には、図１０（ａ）に示すパルスＲＶ特性の点Ｎ（フォーミング開始電圧Ｖｂ＝－１．８Ｖ）に相当する負パルス電圧が印加されるため、選択メモリセルＭ１１は、初期の高抵抗状態から、導電パスが形成され、高抵抗状態ＨＲと低抵抗状態ＬＲの間のフォーミング後抵抗値に遷移し、フォーミングが行われる。これにより、初めて、フォーミングが成功したことになる。その後、ワード線ＷＬ０を電圧０Ｖに設定し、９回目のフォーミング用のＬＲ化書き込みが完了する。
　その後、第８ステップにおいて、フォーミングＬＲ化書き込み前の第５ステップの判定結果がフォーミングフェイル（偽）していたと確認され、第９ステップに移行し、分圧切替信号ＴＲＭ９のみをＨレベルに設定し、書き込み回路２７１が、書き込みパルス電圧Ｖｐ１として、Ｖｐ１９（＝１．９Ｖ）の電圧パルスを印加できるように設定する。
　次に第２ステップにおいて、書き込みパルス電圧Ｖｐが２．７Ｖ以下であると判定され、第３ステップにおいて、メモリセルのアドレスＡＤを初期化（ＡＤ＝０）し、第５ステップに移行する。
　１０回目の第５ステップでは、ベリファイ読み出し（Ｒｃ＜Ｒｂ？）動作を行うが、今、選択メモリセルＭ１１の抵抗値Ｒｃが基準抵抗Ｒｂより小さくなっているため、センスアンプ出力ＳＡＯは、Ｈレベルを出力し、端子ＤＱに“１”データを出力し、フォーミングがパス（真）していることを外部装置（例えば、メモリテスター）に伝達し、ベリファイ読み出し動作を完了する。
　その後、第８ステップにおいて、直前の第５ステップの判定結果がフォーミングパス（真）していたと確認され、ソフトフォーミングが完了する。
　このように、０．１Ｖ刻みで電圧の絶対値を大きくしていきながら負電圧パルスを印加し、印加の都度、フォーミングの完了を判定し、フォーミングが完了した後にはそれ以上の負電圧パルスを印加しないことにしているので、所定の書き込みパルス電圧Ｖｐ１でフォーミングされた後には、メモリセルＭ１１には、過剰なパルス電圧が印加されない。
　ソフトフォーミング後、図３５に示すように、高抵抗化書き込みパルス電圧、低抵抗化書き込みパルス電圧ともに２．４Ｖに、またパルス幅を５０ｎｓに設定し、通常の“０”データ（ＨＲ化）及び“１”データ（ＬＲ化）書き込みが可能となる。
　以上のように、Ｉ型セルの別のソフトフォーミング方法において、ビット線側からステップダウンフォーミングパルスを印加することにより、第２の実施形態（Ｉ型セル、ソース線側からステップアップパルス印加）と同様の効果を奏することが可能となり、各メモリセルに対して、ソフトフォーミングを実施することにより（つまり、上述の第1の制御
ルールを順守することにより）、遷移可能な高抵抗値レベルをより高く制御可能となり、かつ、ユニポーラ領域に入らない極大点付近の高抵抗化電圧を用いて、高抵抗化させることにより（つまり、上述の第２の制御ルールを順守することにより）、高抵抗値レベルを可能な限り高く設定することが可能（図１０、図１１参照）となり、低抵抗状態と高抵抗状態との動作ウィンドウを拡大でき、高速読み出し、及びデータ信頼性が向上可能となり、誤読み出し発生の恐れを大幅に低減可能となる。
　なお、“１”データ（ＬＲ化）書き込みを行う低抵抗化電圧は、フォーミングマージンΔが０．７Ｖより大きくなり、遷移可能な高抵抗値レベルを低下させてしまうことが無いような低抵抗化電圧を設定しないといけないことは、言うまでもない。
　また、高抵抗値レベルの極大点付近が比較的なだらかな場合には、少しぐらいユニポーラ領域に入る高抵抗化電圧を用いて、“０”データ（ＨＲ化）書き込みを行っても、実使用上は問題ない。たとえば、高抵抗化電圧として、高抵抗値レベルの極大点を越えても、高抵抗値レベルの極大点の抵抗値の９０％以上の抵抗値となるような高抵抗化電圧であれば、実使用上問題ない。
　なお、本実施形態では、通常の“０”、“１”データの書き込みにおいて、ワード線ＷＬ０電圧（＝２．４Ｖ）、低抵抗化パルス電圧Ｖｐ（＝２．４Ｖ）、及び高抵抗化パルス電圧ＶＨ（＝２．４Ｖ）は、全て同一電圧に設定したが、必ずしも一致させる必要は無い。
　［第４の実施形態における抵抗変化型不揮発性記憶装置］
　次に、本発明の第４の実施形態として、ウエハー検査時に外部から直接低抵抗化フォーミングパルスを入力可能とするＩＩ型セルを用いた１Ｔ１Ｒ型の不揮発性記憶装置について説明する。
　図３９は、本発明の第４の実施形態に係る不揮発性記憶装置の構成を示すブロック図である。
　図３９において、図１７と同じ構成要素については同じ符号を用い、説明を省略する。
　不揮発性記憶装置２３７は、図３９に示すように、第１の実施形態に係る不揮発性記憶装置２００に対して、外部印加端子接続用スイッチ２３９を設け、ソフトフォーミング時に可変電圧パルス発生を外部にさせる点が異なる。
　外部印加端子接続用スイッチ２３９は、制御回路２１０からの制御信号により導通状態に制御されることにより、図外の外部装置（例えばメモリテスター）が、外部印加端子から、列選択回路２０３を介して選択メモリセルに低抵抗化フォーミングパルスを印加することが可能となっている。
　また、書き込み回路２８０は、制御回路２１０から出力された書き込み信号を受け取った場合、列選択回路２０３に対して選択されたビット線に対して通常の書き込み用電圧を印加する。
　書き込み用電源２１１は、低抵抗化用のＬＲ化用電源２１２と、高抵抗化用のＨＲ化用電源２１３より構成され、ＨＲ化用電源２１３の出力ＶＨ０は行ドライバ２０７に入力され、また、ＬＲ化用電源２１２の出力ＶＬ０は書き込み回路２８０に入力されている。
　［第４の実施形態における抵抗変化型不揮発性記憶装置の動作］
　不揮発性記憶装置２３７におけるソフトフォーミングフロー図については、図２３に示すフロー図と同一のため、ここでは、説明は省略する。但し、第１の実施形態では、ソフトフォーミング実施時に、“１”書き込み負パルス印加（第６ステップ）を可変電圧パルス発生回路７０１により内部発生させていたが、本実施形態では、外部装置（例えば、不図示のメモリテスター）により外部からフォーミング用の負パルスを印加する。つまり、不揮発性記憶装置２３７自身が上述した第１の制御ルールを順守したフォーミング用電圧パルスの発生回路を有するのではなく、外部印加端子を介して、そのようなフォーミング用電圧パルスを受け取り、メモリセルに印加する構成を備える。
　このように、外部印加によるソフトフォーミング方法においても、第１の実施形態（ステップアップパルス内部発生）と同様の効果を奏することが可能となり、各メモリセルに対して、ソフトフォーミングを実施することにより（つまり、上述の第１の制御ルールを順守することにより）、遷移可能な高抵抗値レベルをより高く制御可能となり、かつ、ユニポーラ領域に入らない極大点付近の高抵抗化電圧を用いて、高抵抗化させることにより（つまり、上述の第２の制御ルールを順守することにより）、高抵抗値レベルを可能な限り高く設定することが可能（図１０、図１１参照）となり、低抵抗状態と高抵抗状態との動作ウィンドウを拡大でき、高速読み出し、及びデータ信頼性が向上可能となり、誤読み出し発生の恐れを大幅に低減可能となる。さらに、可変電圧パルス発生回路を内部に設ける必要がなくなるため、チップ面積を削減でき、低コスト化が可能となる。
　さらに、本実施形態では、ＩＩ型セルを用いて説明したが、メモリセルの別実施形態として、Ｉ型セル（ビット線側からステップダウンパルス印加）を用いた場合でも同様の効果を奏することができる。
　［第５の実施形態における抵抗変化型不揮発性記憶装置］
　次に、本発明の第５の実施形態として、上記で説明したベリファイソフトフォーミング法以外のソフトフォーミング手法として、電流制限した電圧パルスによる１パルス印加ソフトフォーミング回路を用いた１Ｔ１Ｒ型の不揮発性記憶装置について説明する。
　図４０は、本発明の第５の実施形態に係る不揮発性記憶装置の構成を示すブロック図である。
　図４０において、図２６及び図３２と同じ構成要素については同じ符号を用い、説明を省略する。
　不揮発性記憶装置２４１は、図４０に示すように、第２の実施形態に係る不揮発性記憶装置２２７に対して、センスアンプ２４０、フォーミング回路２４４を備えた構成となっている。
　低抵抗（ＬＲ）化用電源２１２の出力ＶＬ０は、行ドライバ２３１に供給され、高抵抗（ＨＲ）化用電源２１３の出力ＶＨ０は、書き込み回路２３０とフォーミング回路２４４に供給されている。
　ＨＲ化用電源２１３は、図１０（ａ）のパルスＲＶ特性において、点Ｏで示す電圧の供給が可能な電源回路であり、ＬＲ化用電源２１２は、通常のＬＲ書き込み時には、図１０（ｂ）のパルスＲＶ特性において、点Ｐで示す電圧の絶対値以上の電圧の供給が可能な電源回路である。
　センスアンプ２４０は、図１８に示す回路図から、選択トランジスタ２２３と基準抵抗Ｒｂを除いた、所謂読み出し判定レベルが一つ（基準抵抗Ｒｒｅｆ）の通常のセンスアンプであり、選択ビット線に流れる電流量を検出し、高抵抗状態をデータ「０」に、また低抵抗状態をデータ「１」と判定する。
　フォーミング回路２４４は、図４１に示すように、ＰＭＯＳトランジスタ２４９とＮＭＯＳトランジスタ２５０が、ＨＲ化用電源２１３から供給される電圧ＶＨと接地電位間にインバータ接続され、ドライバを形成し、その出力ＶＯは、列選択回路２０３を介して、選択されたフォーミング対象メモリセルが繋がるビット線に接続され、入力ＶＩＮには、制御回路２１０から供給される制御信号が入力される。
　また、制御回路２１０は、外部から入力されるコントロール信号に基づいて、メモリ本体２４２の動作を制御し、フォーミング動作時には、フォーミング（初期化としてのＬＲ化）用電圧の印加を指示する書き込み信号を行ドライバ２３１及びフォーミング回路２４４へ出力し、フォーミング回路２４４のドライバ（フォーミング時に電流制限可能なＮＭＯＳトランジスタ２５０）を用いて、各メモリセルＭ１１、Ｍ２１、・・・に対して１回のパルス印加でソフトフォーミングを実施する。
　次に、本実施例の特徴であるフォーミング回路２４４の負荷特性について説明する。
　図４２（ａ）、図４２（ｂ）は、通常のＬＲ化書き込みとフォーミング動作時におけるメモリセルＭ１１とビット線側ドライバのバイアス条件及び各種トランジスタサイズを説明するための図である。
　図４２（ａ）は、ＬＲ化書き込み時において、ソース線ドライバＳＬＤから供給される電圧ＶＬ（＝２．４Ｖ）がメモリセルＭ１１のＮＭＯＳトランジスタＮ１１（トランジスタ幅（つまり、チャネル幅、あるいは、ゲート幅）Ｗｓ）のソース端子に入力され、ワード線には、ワード線ドライバＷＬＤから供給される電圧ＶＬ（＝２．４Ｖ）が印加され、抵抗変化素子Ｒ１１の上部電極端子は、列選択回路２０３を介して接続される書き込み回路２３０のドライバ出力と接続され、ドライバのＮＭＯＳトランジスタ２５１（トランジスタ幅Ｗｎ）のゲート端子には、電源ＶＤＤ（＝３．３Ｖ）が印加され、ソース端子は０Ｖに固定され、ソース線からビット線方向に電流が流れることにより、抵抗変化素子Ｒ１１が、低抵抗化するバイアス条件が示されている。また、抵抗変化素子Ｒ１１に効率良く電圧印加ができるようにドライバのＮＭＯＳトランジスタ２５１のトランジスタ幅Ｗｎは、ＮＭＯＳトランジスタＮ１１のトランジスタ幅Ｗｓよりも十分大きく設定し、オン抵抗があまり見えないようにしている。
　また、図４２（ｂ）は、フォーミング時において、ソース線ドライバＳＬＤから供給される電圧ＶＬ（＝３．３Ｖ）がメモリセルＭ１１のＮＭＯＳトランジスタＮ１１（トランジスタ幅Ｗｓ）のソース端子に入力され、ワード線には、ワード線ドライバＷＬＤから供給される電圧ＶＬ（＝３．３Ｖ）が印加され、抵抗変化素子Ｒ１１の上部電極端子は、列選択回路２０３を介して接続されるフォーミング回路２４４のドライバ出力ＶＯと接続され、ドライバのＮＭＯＳトランジスタ２５０（トランジスタ幅Ｗｂ）のゲート端子には、電源ＶＤＤ（＝３．３Ｖ）が印加され、ソース端子は０Ｖに固定され、ソース線からビット線方向に電流が流れることにより、抵抗変化素子Ｒ１１が、フォーミングするバイアス条件が示されている。ここでは、高電圧印加により導電パスを形成するフォーミングが起こり、抵抗変化素子Ｒ１１に電流が流れ始めたら、ＮＭＯＳトランジスタ２５０で電流制限を行い、フォーミングにより低抵抗状態に遷移した後に、大電流が流れ、その後に遷移可能な高抵抗値レベルが低くなってしまわないように、ＮＭＯＳトランジスタ２５０のトランジスタ幅Ｗｂは、ＮＭＯＳトランジスタＮ１１のトランジスタ幅Ｗｓよりも十分小さく設定している。つまり、ＮＭＯＳトランジスタ２５０は、ドレイン端子とゲート端子に電源ＶＤＤ（＝３．３Ｖ）が印加され、ソース端子は０Ｖに固定された時、流れる電流がＩＬＲを超えないように設定される。
　なお、図４２（ａ）、図４２（ｂ）では、列選択スイッチや配線抵抗等は、インピーダンスが十分小さくなるように設計していると仮定して、図示していない。
　［第５の実施形態における抵抗変化型不揮発性記憶装置の動作］
　図４３（ａ）、図４３（ｂ）は、図４２（ａ）、図４２（ｂ）におけるトランジスタと抵抗変化素子の負荷特性を用いて、抵抗遷移時における動作点解析を行うためのＩ－Ｖ特性の模式図であり、縦軸は、電流Ｉ（任意単位）であり、横軸は、印加電圧Ｖである。
　図４３（ａ）は、図４２（ａ）に対応して、高抵抗状態ＨＲから低抵抗状態ＬＲへの遷移を説明するためのＩ－Ｖ特性図であり、ここでは、簡単化のため、抵抗値成分が大きい抵抗変化素子Ｒ１１とＮＭＯＳトランジスタＮ１１の２素子について、負荷特性を描いている。また、図４３（ａ）では、飽和状態で動作するＮＭＯＳトランジスタＮ１１の負荷特性を曲線（１）で表し、ＨＲ状態の抵抗変化素子Ｒ１１の負荷特性を直線（２）で表し、ＬＲ状態の抵抗変化素子Ｒ１１の負荷特性を直線（３）で表し、初期抵抗状態の抵抗変化素子Ｒ１１の負荷特性を直線（４）で表している。ここで、抵抗変化素子Ｒ１１がＨＲ状態にある場合に、図４２（ａ）に示すＬＲ化電圧が印加されたとすると、メモリセルＭ１１端子間電圧Ｖｃｅｌｌは、約１．７Ｖとなり、印加直後の動作点は、点Ｑになる。その後、低抵抗化が始まり、抵抗変化素子Ｒ１１の端子間電圧が、低抵抗化電圧ＶＲ（約０．８Ｖ）になるように抵抗変化素子Ｒ１１の動作点が点Ｑから点Ｒ（この時のＬＲ化電流をＩＬＲとする）に遷移し、抵抗変化素子Ｒ１１の負荷特性が（１）から（２）に遷移し、低抵抗化が完了する。
　また、仮に初期の高抵抗状態に、図４２（ａ）に示す通常のＬＲ化電圧を印加した場合、動作点は、点Ｓになり、この時、所定のフォーミングしきい値電流Ｉｔ（図３Ａ（ａ１）において初期状態から点Ｄに遷移させるのに必要な電流）を流すことができず、低抵抗状態に遷移させることができない。つまり、通常のＬＲ化電圧印加では、動作点Ｓに留まったままになり、フォーミングできないことを示す。
　図４３（ｂ）は、図４２（ｂ）に対応して、初期の高抵抗状態から低抵抗状態へのフォーミングを説明するためのＩ－Ｖ特性図であり、ここでは、簡単化のため、抵抗値成分が大きい抵抗変化素子Ｒ１１とＮＭＯＳトランジスタ２５０の２素子について、負荷特性を描いている。また、図４３（ｂ）では、非飽和状態で動作するＮＭＯＳトランジスタ２５０の負荷特性を曲線（５）で表し、初期状態の抵抗変化素子Ｒ１１の負荷特性を直線（６）で表し、通常の書き込み回路２３０を用いてフォーミングする、つまり、負荷曲線（１）に沿ってフォーミングした後の低抵抗状態の抵抗変化素子Ｒ１１の負荷特性を直線（７）で表し、フォーミング回路２４４を用いてソフトフォーミングする、つまり、負荷曲線（５）に沿ってフォーミングした後の低抵抗状態の抵抗変化素子Ｒ１１の負荷特性を直線（８）で表す。ここで、先ず、通常の書き込み回路２３０を用いてフォーミングした場合には、図４２（ａ）において、ワード線電圧とソース線電圧を共に図４２（ｂ）と同様に３．３Ｖに設定し、フォーミング（初期化としてのＬＲ化）電圧が印加されたとすると、メモリセルＭ１１端子間電圧Ｖｃｅｌｌは、約２．６Ｖとなり、印加直後の動作点は、点Ｔになり、動作点電流がフォーミングしきい値電流Ｉｔを越える。その後、低抵抗化が始まり、抵抗変化素子Ｒ１１の端子間電圧が、低抵抗化電圧ＶＲ（約０．８Ｖ）になるように抵抗変化素子Ｒ１１の動作点が点Ｔから点Ｕに遷移し、抵抗変化素子Ｒ１１の負荷特性が（６）から（７）に遷移し、フォーミングが完了する。しかしながら、所定のＬＲ化電流ＩＬＲに対して、動作点Ｕにおけるフォーミング時に非常に大きなフォーミング電流ＩＮが抵抗変化素子Ｒ１１に流れてしまい、ソフトフォーミングがされず、遷移可能な高抵抗値レベルを低下させてしまう。
　次に、フォーミング回路２４４を用いてフォーミングした場合には、図４２（ｂ）におけるフォーミング（初期化としてのＬＲ化）電圧が印加されたとすると、抵抗変化素子Ｒ１１とＮＭＯＳトランジスタ２５０の端子間電圧Ｖａは、約２．６Ｖとなり、印加直後の動作点は、点Ｖになり、動作点電流がフォーミングしきい値電流Ｉｔを越える。その後、低抵抗化が始まり、抵抗変化素子Ｒ１１の端子間電圧が、低抵抗化電圧ＶＲ（約０．８Ｖ）になるように抵抗変化素子Ｒ１１の動作点が点Ｖから点Ｗに遷移し、抵抗変化素子Ｒ１１の負荷特性が（６）から（８）に遷移し、フォーミングが完了する。このときは、所定のＬＲ化電流ＩＬＲに対して、動作点Ｗにおけるフォーミング電流は小さくなるため、抵抗変化素子Ｒ１１に過剰な電流が印加されず、ソフトフォーミングが１回の負パルス印加で実施される。このため、遷移可能な高抵抗値レベルをより高く制御可能となる。
　以上の様に構成された抵抗変化型不揮発性記憶装置について、データ書き込み、及びソフトフォーミングを行う場合の動作例について、図４４（ａ）～図４４（ｃ）に示すタイミングチャート、図４０の本発明の第５の実施形態に係る抵抗変化型不揮発性記憶装置の構成図、および図４３の抵抗遷移時における動作点解析を行うためのＩ－Ｖ特性を説明する図を参照しながら説明する。
　図４４（ａ）～図４４（ｃ）は、本発明の第５の実施形態に係る不揮発性記憶装置の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層が高抵抗状態の場合をデータ「０」に、低抵抗状態の場合をデータ「１」にそれぞれ割り当てると定義して、その動作例を示す。また、説明は、メモリセルＭ１１についてデータの書き込をする場合のみについて示す。
　図４４（ａ）の“１”データ書き込みの場合においては、ＶＬ（２．４Ｖ）、及びＶＨ（２．４Ｖ）は、図４３（ａ）に示すＩ－Ｖ特性の動作点Ｑから動作点Ｒへの低抵抗化遷移を可能とする電圧、電流供給能力を有する。
　図４４（ｂ）において、ＶＬ（２．４Ｖ）は、ＬＲ化用電源２１２で発生されている電圧で、ＶＨ（２．４Ｖ）は、ＨＲ化用電源２１３で発生されている電圧で、図１０（ａ）に示すパルスＲＶ特性の点Ｏにおける正電圧が、メモリセルＭ１１、Ｍ１２、・・・に実効的に印加される。
　図４４（ｃ）のフォーミング回路２４４を用いたソフトフォーミング動作の場合において、ＶＬ（３．３Ｖ）は、ＬＲ化用電源２１２で発生されている電圧で、ＶＨ（３．３Ｖ）は、ＨＲ化用電源２１３で発生されている電圧で、図４３（ｂ）に示すＩ－Ｖ特性の動作点Ｖから動作点Ｗへのフォーミング（初期化としてのＬＲ化）遷移を可能とする電圧、電流供給能力を有する。
　図４４（ａ）に示すメモリセルＭ１１に対するデータ「１」書き込みサイクルにおいては、最初に選択ビット線ＢＬ０、ソース線ＳＬ０をそれぞれ電圧ＶＨ（２．４Ｖ）、電圧ＶＬ（２．４Ｖ）に設定する。次に、選択するワード線ＷＬ０を電圧ＶＬ（２．４Ｖ）に設定するが、この時は、図４０の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１は、まだオフ状態である。この段階では、図４０のＮＭＯＳトランジスタＮ１１のドレイン端子と、ソース端子はともに電圧２．４Ｖが印加されているので、トランジスタのオン・オフに関係なく電流は流れない。
　次に、選択ビット線ＢＬ０を所定期間、電圧０Ｖに設定し、所定期間後、再度電圧ＶＨとなるパルス波形を印加する。この段階で、図４０のメモリセルＭ１１には、図４３（ａ）のＩ－Ｖ特性において動作点Ｑから動作点Ｒへ、つまり、高抵抗値から低抵抗値に書き込みが行われる。その後、ワード線ＷＬ０を電圧０Ｖに設定し、データ「１」の書き込みが完了する。
　図３７（ｂ）に示すメモリセルＭ１１に対するデータ「０」書き込みサイクルにおいては、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を電圧０Ｖに設定する。次に、選択するワード線ＷＬ０を電圧ＶＬ（２．４Ｖ）に設定し、図４０の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。
　次に、選択ビット線ＢＬ０を所定期間、電圧ＶＨ（２．４Ｖ）に設定し、所定期間後、再度電圧０Ｖとなるパルス波形を印加する。この段階で、図４０のメモリセルＭ１１には、図１０（ａ）のパルスＲＶ特性の点Ｏの正パルス電圧（＋２．４Ｖ）が印加され、低抵抗値から高抵抗値に書き込みが行われる。その後、ワード線ＷＬ０を電圧０Ｖに設定し、データ「０」の書き込みが完了する。
　図４４（ｃ）に示すメモリセルＭ１１に対するフォーミングサイクルにおいては、最初に選択ビット線ＢＬ０、ソース線ＳＬ０をそれぞれ電圧ＶＨ（３．３Ｖ）、電圧ＶＬ（３．３Ｖ）に設定する。次に、選択するワード線ＷＬ０を電圧ＶＬ（３．３Ｖ）に設定するが、この時は、図４０の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１は、まだオフ状態である。この段階では、図４０のＮＭＯＳトランジスタＮ１１のドレイン端子と、ソース端子はともに電圧３．３Ｖが印加されているので、トランジスタのオン・オフに関係なく電流は流れない。
　次に、選択ビット線ＢＬ０を所定期間、電圧０Ｖに設定し、所定期間後、再度電圧ＶＨ（３．３Ｖ）となるパルス波形を１回印加する。この段階で、図４０のメモリセルＭ１１には、図４３（ｂ）のＩ－Ｖ特性において動作点Ｖから動作点Ｗへ、つまり、初期の高抵抗値から低抵抗値に電流制限されながら、ソフトフォーミングが行われる。その後、ワード線ＷＬ０を電圧０Ｖに設定し、ソフトフォーミング動作が完了する。
　以上のように、フォーミング回路２４４を設けることにより、供給可能な電流の最大値が制限された電圧源を用いてフォーミング用の電圧パルスを発生するので、ソフトフォーミングを１回のパルス印加で完了させることができ、第３の実施形態（Ｉ型セル）と同様の効果を奏すると共に、フォーミング動作を高速化することが可能となり、検査時間の短縮、つまり低コスト化が可能となる。
　なお、本実施形態では、通常の“０”、“１”データの書き込みにおいて、ワード線ＷＬ０電圧（＝２．４Ｖ）、低抵抗化パルス電圧Ｖ２（＝２．４Ｖ）、及び高抵抗化パルス電圧Ｖ１（＝２．４Ｖ）は、全て同一電圧に設定したが、必ずしも一致させる必要は無い。
　なお、本実施形態では、Ｉ型セルに対して、０Ｖを印加するビット線側から、ドライバを構成するＮＭＯＳトランジスタのトランジスタ幅を小さくし、電流供給能力を絞り、フォーミング時における過剰電流が抵抗変化素子に流れ、高抵抗値レベルが低下してしまうことを抑制したが、ソース線側ドライバを構成するＰＭＯＳトランジスタのトランジスタ幅を小さくし、ＩＬＲを超えないように電流供給能力を絞り、フォーミング時における過剰電流が抵抗変化素子に流れるのを抑制しても良い。
　また、本実施形態では、Ｉ型セルを用いて説明したが、ＩＩ型セルでも同様に、電流制限可能なフォーミング回路を適用できることは言うまでもない。
　また、本実施形態のフォーミング回路では、ドライバのＮＭＯＳトランジスタ幅を小さくし、電流制限を行ったが、電流駆動能力がより小さい高耐圧トランジスタ等を用いて、電流制限を行っても良いし、或いは、フォーミング用ドライバとメモリセル間に電流制限用の固定抵抗を挿入して、電流制限を行っても良い。
　また、本実施形態では、電流制限を行うのに、フォーミング回路におけるドライバのＮＭＯＳトランジスタ幅を小さくしたが、ＮＭＯＳトランジスタのゲート電圧を下げて、電流制限を行っても良い。
　なお、本実施形態では、メモリセルの選択トランジスタは、ＮＭＯＳトランジスタで構成したが、ＰＭＯＳトランジスタを用いても良いし、選択トランジスタの代わりに双方向ダイオード等の整流素子で構成しても良い。
　［第６の実施形態における抵抗変化型不揮発性記憶装置］
　次に、本発明の第６の実施形態として、自動フォーミング制御回路を設けた１Ｔ１Ｒ型の不揮発性記憶装置について説明する。
　図４５は、本発明の第６の実施形態に係る不揮発性記憶装置の構成を示すブロック図である。
　図４５において、図４０と同じ構成要素については同じ符号を用い、説明を省略する。
　不揮発性記憶装置２９０は、図４５に示すように、第５の実施形態に係る不揮発性記憶装置２４１に対して、自動フォーミング制御回路２４７を備えた構成となっている。
　自動フォーミング制御回路２４７は、外部から入力されるコントロール信号に基づいて、メモリ本体２４２の動作を制御する。つまり、自動フォーミング制御回路２４７は、行選択回路２０８、列選択回路２０３、書き込み用電源２３２及びフォーミング回路２４４等を制御することによってメモリセルを順に選択し、選択したメモリセルに含まれる抵抗変化素子に対してフォーミング用電圧パルスを印加させる制御をする。
　［第６の実施形態における抵抗変化型不揮発性記憶装置の動作］
　この自動フォーミング制御回路２４７は、フォーミングサイクルにおいて、行アドレス信号及び列アドレス信号を自動発生し、行選択回路２０８、及び列選択回路２０３にそれぞれアドレス信号を出力し、メモリセルＭ１１、Ｍ２１、Ｍ３１、・・・、Ｍ１２、Ｍ２２、Ｍ３２、・・・と、ビット線ＢＬ及びワード線ＷＬを切り換えながら、全メモリセルＭ１１、Ｍ２１、・・・を連続的に選択し、さらに、この時、フォーミング（初期化としてのＬＲ化）用電圧の印加を指示するフォーミング信号をフォーミング回路２４４へ出力し、全メモリセルＭ１１、Ｍ２１、・・・をそれぞれ、フォーミング回路２４４により１回のパルス印加でソフトフォーミングして行く。
　全メモリセルＭ１１、Ｍ１２、・・・のソフトフォーミング後には、ＶＨ＝ＶＬ＝２．４Ｖ、パルス幅５０ｎｓに設定し、“０”データ及び“１”データ書き込みが可能となる。
　以上のように、自動フォーミング制御回路２４７を設け、メモリアレイに対して、ソフトフォーミング動作を連続自動処理することにより、第５の実施形態と同様の効果を奏すると共に、外部から制御するよりもさらにソフトフォーミング動作を高速化することが可能となり、検査時間の短縮、つまり低コスト化が可能となる。
　なお、本実施形態では、第５の実施形態に自動フォーミング制御回路を設けたが、第１～第３の実施形態に自動フォーミング制御回路を設けても、さらにソフトフォーミング動作を高速化することが可能である。
　また、複数ビットを同時にソフトフォーミングしても良い。
　以上、本発明に係る抵抗変化型不揮発性記憶素子のフォーミング方法及び抵抗変化型不揮発性記憶装置について、第１～第６の実施形態に基づいて説明したが、本発明は、これらの実施形態に限定されるものではない。本発明の主旨を逸脱しない範囲で、各実施形態に対して当業者が思いつく各種変形を施して得られる形態や、各実施形態における構成要素を任意に組み合わせて実現される形態も本発明に含まれる。
　たとえば、第４の実施形態における外部印加端子は、他の実施形態における不揮発性記憶装置に備えられてもよい。つまり、本発明に係る不揮発性記憶装置は、フォーミング用の可変電圧パルス発生回路を備えるとともに、外部からフォーミング用の可変電圧パルスを受け取って抵抗変化素子に印加するための外部印加端子をも備えてもよい。
　以上説明したように、本発明では、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化素子とトランジスタ等のスイッチ素子とで構成されたメモリセルを有する抵抗変化型不揮発性記憶装置において、高抵抗状態と低抵抗状態の動作ウィンドウを拡大することができるので、高信頼性でかつ高速読み出しが可能なメモリを実現するのに有用である。
　　１　基板
　　２　下部電極
　　３　イオン源層
　　４　記憶層
　　５　絶縁層
　　６　上部電極
　　１００、３００、６００　抵抗変化素子
　　１００ａ、３００ａ、６００ａ　下部電極
　　１００ｂ、３００ｂ、６００ｂ　抵抗変化層
　　１００ｂ－１　第１の酸素不足型のタンタル酸化物層
　　１００ｂ－２　第２の酸素不足型のタンタル酸化物層
　　１００ｃ、３００ｃ、６００ｃ、２３８、２４２　上部電極
　　２００、２２７、２３７、２４１、２７０、２９０　　不揮発性記憶装置
　　２０１、２２８、２７２　　メモリ本体
　　２０２、２２９　　メモリアレイ
　　２０３　　列選択回路
　　２０４、２４０　　センスアンプ
　　２０５　　データ入出力回路
　　２０６、２３０、２７１、２８０　　書き込み回路
　　２０７、２３１、２７３　　行ドライバ
　　２０８　　行選択回路
　　２０９　　アドレス入力回路
　　２１０　　制御回路
　　２１１、２３２　　書き込み用電源
　　２１２　　低抵抗（ＬＲ）化用電源
　　２１３　　高抵抗（ＨＲ）化用電源
　　２１４、２３４　　書き込みドライバ回路
　　２１５　　ボルテージフォロワ回路
　　２１６、２３３　　分圧回路
　　２３５　　ライトバッファ
　　２１８　　カレントミラー回路
　　２１９、２２０　クランプトランジスタ
　　２２１　基準回路
　　２２２、２２３　選択トランジスタ
　　２２４　インバータ
　　２２５、２２６　トランジスタ
　　２３６　スイッチ
　　２３９　外部印加端子接続用スイッチ
　　２４２　メモリ本体
　　２４４　フォーミング回路
　　２４７　自動フォーミング制御回路
　　２４９　ＰＭＯＳトランジスタ
　　２５０、２５１　ＮＭＯＳトランジスタ
　　３０１　半導体基板
　　３０２ａ　第１のＮ型拡散層領域
　　３０２ｂ　第２のＮ型拡散層領域
　　３０３ａ　ゲート絶縁膜
　　３０３ｂ　ゲート電極
　　３０４　第１ビア
　　３０５　第１配線層
　　３０６　第２ビア
　　３０７　第２配線層
　　３０８　第３ビア
　　３１０　第４ビア
　　３１１　第３配線層
　　３１７　トランジスタ
　　４０１　スイッチ素子
　　５００　１Ｔ１Ｒ型メモリセル
　　５１０　抵抗膜用第１ビア
　　５１１　抵抗膜用第２ビア
　　６００ｂ－１　第１の酸素不足型の遷移金属酸化物層
　　６００ｂ－２　第２の酸素不足型の遷移金属酸化物層
　　７００、７０５　通常パルス発生回路
　　７０１、７０６　可変電圧パルス発生回路
　　７０２　通常判定基準回路
　　７０３　フォーミング判定基準回路
　　７０４　可変電圧発生回路

Claims (18)

  1. 　抵抗変化型不揮発性記憶素子に対して、製造後の第１の状態から、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移し得る第２の状態に変化させる初期化であるフォーミングを施す方法であって、
    　前記抵抗変化型不揮発性記憶素子は、前記第１の状態では、前記高抵抗状態のときよりも大きい抵抗値をもち、
    　前記方法は、
    　前記抵抗変化型不揮発性記憶素子の抵抗値が前記高抵抗状態における抵抗値よりも小さいか否かを判断する判断ステップと、
    　前記判断ステップで前記抵抗変化型不揮発性記憶素子の抵抗値が前記高抵抗状態における抵抗値よりも小さくないと判断された場合に、前記抵抗変化型不揮発性記憶素子を前記第１の状態から前記第２の状態に変化させるのに要する、絶対値が最低の電圧であるフォーミング開始電圧に、予め定められた電圧を加えて得られる電圧を絶対値最大電圧とし、絶対値が前記絶対値最大電圧を超えない電圧の電圧パルスを前記抵抗変化型不揮発性記憶素子に印加する印加ステップとを含む
    　抵抗変化型不揮発性記憶素子のフォーミング方法。
  2. 　前記抵抗変化型不揮発性記憶素子は、第１の酸素不足型の遷移金属酸化物層と、前記遷移金属酸化物層よりも高い酸素含有率をもつ第２の酸素不足型の遷移金属酸化物層とを有し、
    　前記印加ステップでは、前記第２の酸素不足型の遷移金属酸化物層の電位を基準として前記第１の酸素不足型の遷移金属酸化物層に対して正の電圧をもつ電圧パルスを印加し、
    　前記予め定められた電圧は、前記第１及び第２の酸素不足型の遷移金属酸化物層に依存して定まる値である
    　請求項１記載の抵抗変化型不揮発性記憶素子のフォーミング方法。
  3. 　前記第１の酸素不足型の遷移金属酸化物層は、ＴａＯxで表される組成を有する層であり、
    　前記第２の酸素不足型の遷移金属酸化物層は、ＴａＯy（ただし、ｘ＜ｙ）で表される
    組成を有する層であり、
    　前記予め定められた電圧は、０．７Ｖである
    　請求項２記載の抵抗変化型不揮発性記憶素子のフォーミング方法。
  4. 　前記判断ステップと前記印加ステップとは繰り返され、
    　前記印加ステップでは、直前に印加した電圧パルスよりも絶対値が大きな電圧の電圧パルスを印加する
    　請求項１記載の抵抗変化型不揮発性記憶素子のフォーミング方法。
  5. 　前記印加ステップでは、直前に印加した電圧パルスの電圧に前記予め定められた電圧を超えない電圧を加えて得られる電圧をもつ電圧パルスを印加する
    　請求項４記載の抵抗変化型不揮発性記憶素子のフォーミング方法。
  6. 　前記抵抗変化型不揮発性記憶素子は、複数のメモリセルごとに配置され、
    　前記印加ステップでは、前記複数のメモリセルに配置された前記抵抗変化型不揮発性記憶素子に対して、順に、同一電圧の電圧パルスを印加し終えた後に、直前に印加した電圧パルスよりも絶対値が大きな電圧の電圧パルスを印加する
    　請求項４記載の抵抗変化型不揮発性記憶素子のフォーミング方法。
  7. 　前記印加ステップでは、供給可能な電流の最大値が制限された電圧源を用いて、前記電圧パルスを印加する
    　請求項１記載の抵抗変化型不揮発性記憶素子のフォーミング方法。
  8. 　抵抗変化型不揮発性記憶素子を用いた抵抗変化型不揮発性記憶装置であって、
    　印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移し得る抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続された複数のメモリセルから構成されるメモリセルアレイと、
    　前記メモリセルアレイの中から、少なくとも１つメモリセルを選択する選択部と、
    　前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子を、製造後における、前記高抵抗状態のときよりも大きい抵抗値をもつ第１の状態から、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移し得る第２の状態に変化させるためのフォーミング用電圧パルスを発生するフォーミング用電圧パルス発生部と、
    　前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子を高抵抗状態から低抵抗状態に、又は、低抵抗状態から高抵抗状態に遷移させるための書き込み用電圧パルスを発生する書き込み用電圧パルス発生部と、
    　前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子が前記高抵抗状態のときよりも低い抵抗値をもつ状態にあるか否かを判定するフォーミング判定部、及び、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子が高抵抗状態か低抵抗状態かを判定する通常判定部と、を有する読み出し部とを備え、
    　前記フォーミング用電圧パルス発生部は、前記抵抗変化型不揮発性記憶素子を前記第１の状態から前記第２の状態に変化させるのに要する、絶対値が最低の電圧であるフォーミング開始電圧に、予め定められた電圧を加えて得られる絶対値が最大となる電圧を絶対値最大電圧として、前記フォーミング用電圧パルスを前記抵抗変化型不揮発性記憶素子に印加する
    　抵抗変化型不揮発性記憶装置。
  9. 　前記抵抗変化型不揮発性記憶素子は、第１の酸素不足型の遷移金属酸化物層と、前記遷移金属酸化物層よりも高い酸素含有率をもつ第２の酸素不足型の遷移金属酸化物層とを有し、
    　前記フォーミング用電圧パルス発生部は、前記第２の酸素不足型の遷移金属酸化物層の電位を基準として前記第１の酸素不足型の遷移金属酸化物層に対して正の電圧をもつ電圧パルスを印加し、
    　前記予め定められた電圧は、前記第１及び第２の酸素不足型の遷移金属酸化物層に依存して定まる値である
    　請求項８記載の抵抗変化型不揮発性記憶装置。
  10. 　前記第１の酸素不足型の遷移金属酸化物層は、ＴａＯxで表される組成を有する層であり、
    　前記第２の酸素不足型の遷移金属酸化物層は、ＴａＯy（ただし、ｘ＜ｙ）で表される
    組成を有する層であり、
    　前記予め定められた電圧は、０．７Ｖである
    　請求項９記載の抵抗変化型不揮発性記憶装置。
  11. 　前記フォーミング用電圧パルス発生部は、絶対値が小さい電圧から段階的に絶対値が大きい電圧の電圧パルスを発生する可変電圧パルス発生回路を含む
    　請求項８記載の抵抗変化型不揮発性記憶装置。
  12. 　前記可変電圧パルス発生回路は、直前に発生した電圧パルスの電圧に前記予め定められた電圧を超えない電圧を加えて得られる電圧をもつ電圧パルスを次に発生する
    　請求項１１記載の抵抗変化型不揮発性記憶装置。
  13. 　前記フォーミング用電圧パルス発生部は、供給可能な電流の最大値が制限された電圧源を用いて、前記電圧パルスを発生する
    　請求項８記載の抵抗変化型不揮発性記憶装置。
  14. 　さらに、複数のビット線と複数のソース線とを有し、
    　前記複数のメモリセルのそれぞれは、前記複数のビット線の一つと前記複数のソース線の一つとの間に接続され、
    　前記選択部は、前記複数のソース線の少なくとも一つを選択する行選択部と、前記ビット線の少なくとも一つを選択する列選択部とを有し、
    　前記読み出し回路は、前記列選択部を介して、前記抵抗変化型不揮発性記憶素子と接続され、
    　前記フォーミング用電圧パルス発生部は、前記列選択部で選択されたビット線の電位を基準として前記行選択部で選択されたソース線に対して前記フォーミング用電圧パルスを印加する、又は、前記行選択部で選択されたソース線の電位を基準として前記列選択部で選択されたビット線に対して前記フォーミング用電圧パルスを印加する
    　請求項８記載の抵抗変化型不揮発性記憶装置。
  15. 　さらに、前記行選択部、前記列選択部及び前記フォーミング用電圧パルス発生部を制御することによって前記複数のメモリセルを順に選択し、選択したメモリセルに含まれる抵抗変化型不揮発性記憶素子に対して前記フォーミング用電圧パルスを印加させる自動フォーミング制御回路を備える
    　請求項１４記載の抵抗変化型不揮発性記憶装置。
  16. 　前記フォーミング用電圧パルス発生部は、絶対値が最大である前記絶対値最大電圧を絶対値が超えない電圧パルスを外部から入力するための端子を有し、前記端子を介して入力された電圧パルスを、前記フォーミング用電圧パルスとして発生する
    　請求項８記載の抵抗変化型不揮発性記憶装置。
  17. 　前記読み出し部は、前記フォーミング判定部及び前記通常判定部として、
    　前記抵抗変化型不揮発性記憶素子が前記高抵抗状態のときよりも低い抵抗値をもつか否かを判定するためのフォーミング用基準抵抗と、
    　前記抵抗変化型不揮発性記憶素子が高抵抗状態か低抵抗状態かを判定するための読み出し用基準抵抗と、
    　前記フォーミング用基準抵抗及び前記読み出し用基準抵抗のいずれかを選択する選択回路と、
    　前記選択回路で選択された前記フォーミング用基準抵抗又は前記読み出し用基準抵抗に対して一定の電圧を印加して流れる基準電流と、前記一定の電圧を前記抵抗変化型不揮発性記憶素子に印加して流れるメモリセル電流とを比較する比較回路とを有する
    　請求項８記載の抵抗変化型不揮発性記憶装置。
  18. 　前記フォーミング用基準抵抗の抵抗値は、前記読み出し用基準抵抗の抵抗値よりも大きい
    　請求項１７記載の抵抗変化型不揮発性記憶装置。
PCT/JP2010/003765 2009-06-08 2010-06-04 抵抗変化型不揮発性記憶素子のフォーミング方法および抵抗変化型不揮発性記憶装置 WO2010143396A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US13/001,943 US8395925B2 (en) 2009-06-08 2010-06-04 Forming method for variable resistance nonvolatile memory element, and variable resistance nonvolatile memory device
CN201080001897.XA CN102077296B (zh) 2009-06-08 2010-06-04 电阻变化型非易失性存储元件的成形方法及电阻变化型非易失性存储装置
JP2010537202A JP4705202B2 (ja) 2009-06-08 2010-06-04 抵抗変化型不揮発性記憶素子のフォーミング方法および抵抗変化型不揮発性記憶装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009-137758 2009-06-08
JP2009137758 2009-06-08

Publications (1)

Publication Number Publication Date
WO2010143396A1 true WO2010143396A1 (ja) 2010-12-16

Family

ID=43308659

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/003765 WO2010143396A1 (ja) 2009-06-08 2010-06-04 抵抗変化型不揮発性記憶素子のフォーミング方法および抵抗変化型不揮発性記憶装置

Country Status (4)

Country Link
US (1) US8395925B2 (ja)
JP (1) JP4705202B2 (ja)
CN (1) CN102077296B (ja)
WO (1) WO2010143396A1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013084412A1 (ja) * 2011-12-07 2013-06-13 パナソニック株式会社 クロスポイント型不揮発性記憶装置とそのフォーミング方法
CN103180948A (zh) * 2011-10-18 2013-06-26 松下电器产业株式会社 非挥发性存储元件、非挥发性存储装置及非挥发性存储元件的写入方法
US9006984B2 (en) 2011-08-26 2015-04-14 Citizen Holdings Co., Ltd. LED lighting device
US9082479B2 (en) 2011-10-06 2015-07-14 Panasonic Intellectual Property Management Co., Ltd. Nonvolatile memory element and nonvolatile memory device
US9829521B2 (en) 2013-03-18 2017-11-28 Panasonic Intellectual Property Management Co., Ltd. Estimation method, estimation device, and inspection device for variable resistance element, and nonvolatile memory device

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100184803A1 (en) * 2007-03-09 2010-07-22 Link Medicine Corporation Treatment of Lysosomal Storage Diseases
US8946046B1 (en) 2012-05-02 2015-02-03 Crossbar, Inc. Guided path for forming a conductive filament in RRAM
US9570678B1 (en) 2010-06-08 2017-02-14 Crossbar, Inc. Resistive RAM with preferental filament formation region and methods
US9601692B1 (en) 2010-07-13 2017-03-21 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US8411485B2 (en) 2010-06-14 2013-04-02 Crossbar, Inc. Non-volatile variable capacitive device including resistive memory cell
US9013911B2 (en) 2011-06-23 2015-04-21 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US8569172B1 (en) 2012-08-14 2013-10-29 Crossbar, Inc. Noble metal/non-noble metal electrode for RRAM applications
US8884261B2 (en) 2010-08-23 2014-11-11 Crossbar, Inc. Device switching using layered device structure
JP4972238B2 (ja) * 2010-09-28 2012-07-11 パナソニック株式会社 抵抗変化型不揮発性記憶素子のフォーミング方法
US8315079B2 (en) 2010-10-07 2012-11-20 Crossbar, Inc. Circuit for concurrent read operation and method therefor
USRE46335E1 (en) 2010-11-04 2017-03-07 Crossbar, Inc. Switching device having a non-linear element
US8502185B2 (en) 2011-05-31 2013-08-06 Crossbar, Inc. Switching device having a non-linear element
CN102568582A (zh) * 2010-12-24 2012-07-11 三星电子株式会社 可变电阻器件、包括可变电阻器件的半导体器件及操作方法
US9620206B2 (en) 2011-05-31 2017-04-11 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US8619459B1 (en) 2011-06-23 2013-12-31 Crossbar, Inc. High operating speed resistive random access memory
US9627443B2 (en) 2011-06-30 2017-04-18 Crossbar, Inc. Three-dimensional oblique two-terminal memory with enhanced electric field
US9059705B1 (en) 2011-06-30 2015-06-16 Crossbar, Inc. Resistive random accessed memory device for FPGA configuration
US9166163B2 (en) 2011-06-30 2015-10-20 Crossbar, Inc. Sub-oxide interface layer for two-terminal memory
US9564587B1 (en) 2011-06-30 2017-02-07 Crossbar, Inc. Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects
US9058865B1 (en) 2011-06-30 2015-06-16 Crossbar, Inc. Multi-level cell operation in silver/amorphous silicon RRAM
US8946669B1 (en) 2012-04-05 2015-02-03 Crossbar, Inc. Resistive memory device and fabrication methods
US8754671B2 (en) 2011-07-29 2014-06-17 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US10056907B1 (en) 2011-07-29 2018-08-21 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US9729155B2 (en) 2011-07-29 2017-08-08 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US8674724B2 (en) 2011-07-29 2014-03-18 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US8675390B2 (en) * 2011-10-21 2014-03-18 Qualcomm Incorporated System and method for MRAM having controlled averagable and isolatable voltage reference
JP5351363B1 (ja) 2011-10-24 2013-11-27 パナソニック株式会社 不揮発性記憶素子および不揮発性記憶装置
WO2013088704A1 (ja) * 2011-12-13 2013-06-20 パナソニック株式会社 抵抗変化素子の駆動方法及び不揮発性記憶装置
US9685608B2 (en) 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US8658476B1 (en) 2012-04-20 2014-02-25 Crossbar, Inc. Low temperature P+ polycrystalline silicon material for non-volatile memory device
WO2013157261A1 (ja) 2012-04-20 2013-10-24 パナソニック株式会社 不揮発性記憶素子の駆動方法および不揮発性記憶装置
US9001552B1 (en) 2012-06-22 2015-04-07 Crossbar, Inc. Programming a RRAM method and apparatus
US10096653B2 (en) 2012-08-14 2018-10-09 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
US9583701B1 (en) 2012-08-14 2017-02-28 Crossbar, Inc. Methods for fabricating resistive memory device switching material using ion implantation
US9576616B2 (en) 2012-10-10 2017-02-21 Crossbar, Inc. Non-volatile memory with overwrite capability and low write amplification
WO2014119329A1 (ja) * 2013-02-01 2014-08-07 パナソニック株式会社 不揮発性記憶装置
WO2014119327A1 (ja) 2013-02-01 2014-08-07 パナソニック株式会社 不揮発性記憶装置のデータ記録方法および不揮発性記憶装置のデータ書き込み回路
JP6048710B2 (ja) * 2013-02-28 2016-12-21 パナソニックＩｐマネジメント株式会社 暗号化記録装置、および暗号化記録方法
US9105360B2 (en) * 2013-03-07 2015-08-11 Seagate Technology Llc Forming a characterization parameter of a resistive memory element
JP2014211937A (ja) * 2013-04-03 2014-11-13 パナソニック株式会社 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置
US9123414B2 (en) * 2013-11-22 2015-09-01 Micron Technology, Inc. Memory systems and memory programming methods
US9336875B2 (en) 2013-12-16 2016-05-10 Micron Technology, Inc. Memory systems and memory programming methods
US10290801B2 (en) 2014-02-07 2019-05-14 Crossbar, Inc. Scalable silicon based resistive memory device
TWI488347B (zh) 2014-04-08 2015-06-11 Winbond Electronics Corp 記憶體元件的形成方法
KR102142590B1 (ko) * 2014-06-16 2020-08-07 삼성전자 주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법
US9548113B2 (en) * 2014-11-21 2017-01-17 Panasonic Intellectual Property Management Co., Ltd. Tamper-resistant non-volatile memory device
JP6402072B2 (ja) * 2015-06-24 2018-10-10 ルネサスエレクトロニクス株式会社 半導体不揮発性記憶装置及びその動作プログラム
CN106558335B (zh) * 2015-09-30 2020-04-24 华邦电子股份有限公司 存储器驱动装置以及方法
TWI601322B (zh) * 2016-08-18 2017-10-01 華邦電子股份有限公司 記憶體裝置的形成方法
US10515697B1 (en) 2018-06-29 2019-12-24 Intel Corporation Apparatuses and methods to control operations performed on resistive memory cells
US20230367725A1 (en) * 2022-05-12 2023-11-16 Intel Corporation Provisioning a reference voltage based on an evaluation of a pseudo-precision resistor of an ic die

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008210441A (ja) * 2007-02-26 2008-09-11 Matsushita Electric Ind Co Ltd 抵抗変化型メモリ装置のフォーミング方法および抵抗変化型メモリ装置
WO2008149484A1 (ja) * 2007-06-05 2008-12-11 Panasonic Corporation 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4670252B2 (ja) 2004-01-20 2011-04-13 ソニー株式会社 記憶装置
KR101051704B1 (ko) 2004-04-28 2011-07-25 삼성전자주식회사 저항 구배를 지닌 다층막을 이용한 메모리 소자
JP4365737B2 (ja) * 2004-06-30 2009-11-18 シャープ株式会社 可変抵抗素子の駆動方法及び記憶装置
JP5049483B2 (ja) * 2005-04-22 2012-10-17 パナソニック株式会社 電気素子，メモリ装置，および半導体集積回路
WO2006114904A1 (en) * 2005-04-22 2006-11-02 Matsushita Electric Industrial Co., Ltd. Non volatile memory cell and semiconductor memory device
JP4715320B2 (ja) 2005-06-15 2011-07-06 ソニー株式会社 記憶素子及び記憶装置
JP4594878B2 (ja) * 2006-02-23 2010-12-08 シャープ株式会社 可変抵抗素子の抵抗制御方法及び不揮発性半導体記憶装置
JP2007288016A (ja) 2006-04-19 2007-11-01 Matsushita Electric Ind Co Ltd メモリ素子およびメモリ素子の製造方法
WO2008047711A1 (fr) 2006-10-16 2008-04-24 Panasonic Corporation Réseau d'élément de stockage non-volatile et son procédé de fabrication
KR100816759B1 (ko) 2006-11-09 2008-03-25 삼성전자주식회사 가변저항 스토리지를 갖는 비휘발성 기억 장치 및 동작방법
US9236381B2 (en) 2006-11-17 2016-01-12 Panasonic Intellectual Property Management Co., Ltd. Nonvolatile memory element, nonvolatile memory apparatus, nonvolatile semiconductor apparatus, and method of manufacturing nonvolatile memory element
JP4805865B2 (ja) 2007-03-19 2011-11-02 シャープ株式会社 可変抵抗素子
JP5282384B2 (ja) 2007-09-18 2013-09-04 株式会社村田製作所 抵抗記憶素子およびスイッチング回路
KR101060793B1 (ko) 2007-10-15 2011-08-30 파나소닉 주식회사 비휘발성 기억 소자 및 이 비휘발성 기억 소자를 이용한 비휘발성 반도체 장치
WO2010021134A1 (ja) 2008-08-20 2010-02-25 パナソニック株式会社 抵抗変化型不揮発性記憶装置およびメモリセルの形成方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008210441A (ja) * 2007-02-26 2008-09-11 Matsushita Electric Ind Co Ltd 抵抗変化型メモリ装置のフォーミング方法および抵抗変化型メモリ装置
WO2008149484A1 (ja) * 2007-06-05 2008-12-11 Panasonic Corporation 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9006984B2 (en) 2011-08-26 2015-04-14 Citizen Holdings Co., Ltd. LED lighting device
US9082479B2 (en) 2011-10-06 2015-07-14 Panasonic Intellectual Property Management Co., Ltd. Nonvolatile memory element and nonvolatile memory device
CN103180948A (zh) * 2011-10-18 2013-06-26 松下电器产业株式会社 非挥发性存储元件、非挥发性存储装置及非挥发性存储元件的写入方法
WO2013084412A1 (ja) * 2011-12-07 2013-06-13 パナソニック株式会社 クロスポイント型不揮発性記憶装置とそのフォーミング方法
JP5390732B1 (ja) * 2011-12-07 2014-01-15 パナソニック株式会社 クロスポイント型不揮発性記憶装置とそのフォーミング方法
US8923032B2 (en) 2011-12-07 2014-12-30 Panasonic Corporation Crosspoint nonvolatile memory device and forming method thereof
US9829521B2 (en) 2013-03-18 2017-11-28 Panasonic Intellectual Property Management Co., Ltd. Estimation method, estimation device, and inspection device for variable resistance element, and nonvolatile memory device

Also Published As

Publication number Publication date
CN102077296B (zh) 2014-04-02
US20120120712A1 (en) 2012-05-17
US8395925B2 (en) 2013-03-12
JPWO2010143396A1 (ja) 2012-11-22
JP4705202B2 (ja) 2011-06-22
CN102077296A (zh) 2011-05-25

Similar Documents

Publication Publication Date Title
JP4705202B2 (ja) 抵抗変化型不揮発性記憶素子のフォーミング方法および抵抗変化型不揮発性記憶装置
JP4705998B2 (ja) 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置
JP5291248B2 (ja) 抵抗変化型不揮発性記憶素子のフォーミング方法及び抵抗変化型不揮発性記憶装置
JP4972238B2 (ja) 抵抗変化型不揮発性記憶素子のフォーミング方法
JP4642942B2 (ja) 抵抗変化型不揮発性記憶素子の書き込み方法及び抵抗変化型不揮発性記憶装置
JP4252624B2 (ja) 抵抗変化型記憶装置
JP4705204B1 (ja) 抵抗変化型不揮発性記憶装置
US8472238B2 (en) Variable resistance nonvolatile storage device with oxygen-deficient oxide layer and asymmetric substrate bias effect
JP4221031B2 (ja) 不揮発性半導体記憶装置及びその書き換え方法
JP5209151B1 (ja) 抵抗変化型不揮発性記憶素子の書き込み方法
WO2013080499A1 (ja) 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置
EP2124229A1 (en) Resistive memory device with diodic characteristic
WO2012132341A1 (ja) 抵抗変化型不揮発性素子の書き込み方法および記憶装置
JP5400253B1 (ja) 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置
JP6653488B2 (ja) 抵抗変化型不揮発性記憶素子のフォーミング方法および抵抗変化型不揮発性記憶装置
WO2022009618A1 (ja) 抵抗変化型不揮発性記憶装置およびその書き込み方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201080001897.X

Country of ref document: CN

ENP Entry into the national phase

Ref document number: 2010537202

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 13001943

Country of ref document: US

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10785928

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 10785928

Country of ref document: EP

Kind code of ref document: A1