JP4705204B1 - 抵抗変化型不揮発性記憶装置 - Google Patents

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Abstract

抵抗変化素子の低抵抗状態の抵抗値のばらつきを低減し、安定した動作を行う抵抗変化型不揮発性記憶装置を提供する。その抵抗変化型不揮発性記憶装置は、メモリセル（１０２）に対して、当該メモリセル（１０２）に含まれる抵抗変化素子（１００）等を高抵抗状態から低抵抗状態に遷移させるように、電圧を印加するＬＲ書き込み回路（５００）を備え、ＬＲ書き込み回路（５００）は、メモリセル（１０２）に対して電圧を印加する、出力端子が相互に接続された第１駆動回路（５１０）及び第２駆動回路（５２０）を有し、第１駆動回路（５１０）は、メモリセル（１０２）に対して電圧を印加するときに第１電流を出力し、第２駆動回路（５２０）は、メモリセル（１０２）に対して電圧を印加するときに、第１駆動回路（５１０）の出力端子での電圧が予め定められた基準電圧ＶＲＥＦよりも高い場合に第２電流を出力し、出力端子での電圧が基準電圧ＶＲＥＦよりも低い場合にハイインピーダンス状態になる。
【選択図】図９

Description

本発明は、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化素子と選択素子とで構成されたメモリセルを有する抵抗変化型不揮発性記憶装置に関する。
近年、抵抗変化素子を用いて構成されたメモリセルを有する不揮発性記憶装置の研究開発が進んでいる。抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応したデータを、不揮発的に記憶することが可能な素子をいう。
抵抗変化素子を用いた不揮発性記憶装置として、直交するように配置されたビットラインとワードライン、ソースラインとの交点の位置に、ＭＯＳトランジスタと抵抗変化素子を直列に接続した、いわゆる１Ｔ１Ｒ型と呼ばれるメモリセルをマトリックス状にアレイ配置した不揮発性記憶装置が一般的に知られている。
また、さらに高集積化を目指し、直交するビットラインとワードラインとの交点の位置に、ダイオード素子と抵抗変化素子とを直列に接続した、いわゆるクロスポイント型と呼ばれる不揮発性記憶装置も研究が盛んに行われてきている。
特許文献１では、電気抵抗の状態により情報を記憶・保持する抵抗変化素子と、この抵抗変化素子と直列に接続された回路素子とを有してメモリセルを構成し、このメモリセルに電圧や電流を印加することにより、抵抗変化素子の抵抗値を高い状態と、低い状態とに保持できることが開示されている。
図１９は、特許文献１で開示されている記憶装置に使用されているメモリセルＣの回路図である。メモリセルＣは、抵抗変化素子Ａと回路素子Ｔとを電気的に直列に接続して形成されている。抵抗変化素子Ａは、２つの電極の間（例えば、上部電極と下部電極との間）に記憶層が挟まれた構成で、記憶層が希土類酸化膜等のアモルファス薄膜から成るものが挙げられている。この希土類酸化膜中には、Ｃｕ、Ａｇ、或いはＺｎのようなイオン化が容易な金属を含有していることが開示されている。また、回路素子Ｔは、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いており、ゲート端子に所定の電圧ＶGSを印加することで、抵抗変化素子Ａへのアクセスを制御する能動素子として作用するとともに、抵抗変化素子Ａに対する負荷素子としても作用する働きを持っている。回路素子Ｔがオン状態で、メモリセルＣの両端の端子Ｖ１とＶ２に所定の電圧、及び電流を印加することで、抵抗変化素子Ａの抵抗値を変化させることができる。
図２０は、特許文献１で開示されている抵抗変化素子Ａの電圧−電流変化を示している。抵抗変化素子Ａの抵抗値が高い状態から抵抗値が低い状態へ変化させる動作を書き込みと定義し、抵抗変化素子Ａの抵抗値が低い状態から抵抗値が高い状態へ変化させる動作を消去と定義すると、抵抗変化素子Ａの動作の一例として、最初の抵抗変化素子Ａの抵抗値が大きく、電流が流れにくい状態（ＳＴ１）から、書き込み閾値電圧（＋１．１Ｘ［Ｖ］）以上印加すると、電流が流れて抵抗値が低下していく（ＳＴ２）。そして、抵抗変化素子Ａがオーミック特性へと変化し（ＳＴ３）、電流が電圧に比例して流れる状態となる。その後、電圧を０Ｖ（０ボルト）に戻してもその低い抵抗値を保持し続ける。次に、負の電圧を抵抗変化素子Ａに印加し、印加電圧を大きくしていくと、消去閾値電圧（−１．１Ｘ［Ｖ］）で電流が減少し（ＳＴ４）、消去状態と同じ高い抵抗値へと変化する。その後、電圧を０Ｖに戻してもその高い抵抗値を保持し続ける（ＳＴ５）。
図２１は、特許文献１で開示される抵抗変化素子Ａの動作点の変化を表す図である。縦軸は、回路素子Ｔに対応するＭＩＳトランジスタＴ、及び抵抗変化素子Ａに流れる電流［Ａ］で、横軸は、ＭＩＳトランジスタＴ、及び抵抗変化素子Ａに印加される電圧［Ｖ］を示している。破線のグラフは、ＭＩＳトランジスタＴのゲート電圧をＶＧ１、ＶＧ２、ＶＧ３（ＶＧ１＞ＶＧ２＞ＶＧ３）と変えたときの電圧・電流特性で、実線のグラフは、抵抗変化素子Ａの低抵抗状態および高抵抗状態の電圧・電流特性が表されている。なお高抵抗状態は横軸と重なって表されている。
図２１の実線で示されるように、メモリセルＣの両端の端子Ｖ１とＶ２の間に電圧Ｖ（１．０Ｖ）を印加することで、抵抗変化素子Ａの電極間に電圧Ｖｔｈ（約０．５２Ｖ）が印加されたとき、抵抗変化素子Ａは、高抵抗状態から低抵抗状態に変化する。このときＭＩＳトランジスタＴを介して抵抗変化素子Ａに流す電流値に応じて抵抗変化素子Ａの抵抗値が決まることが示されている。例えば、ゲート電圧がＶＧ１のときは、最も電流が流れる動作ポイントＰ１まで電流が流れ、この動作ポイントＰ１で示される電圧と電流の関係から求められる抵抗値が、抵抗変化素子Ａの低抵抗状態の抵抗値となる。同様にゲート電圧がＶＧ２のときはより高抵抗な動作ポイントＰ２、ゲート電圧がＶＧ３のときはさらに高抵抗な動作ポイントＰ３の電圧と電流の関係から求められる抵抗値が、抵抗変化素子Ａの低抵抗状態の抵抗値となることが示されている。
即ち、抵抗変化素子ＡとＭＩＳトランジスタＴで構成されるメモリセルＣの両端に印加される電圧や、ＭＩＳトランジスタＴのゲート電圧を制御することで、抵抗変化素子Ａの低抵抗状態の抵抗値を制御することができ、この特徴を利用して多値データの記録が可能な記録装置が開示されている。
次に、特許文献２では、メモリセルアレイ中の各メモリセルに均一な電圧を印加することで安定した動作を実現する記憶装置について開示されている。メモリセルに書込み電圧を印加する電圧印加回路とメモリセルの間にはビットラインなどの長い配線が存在する。低抵抗状態への書き込みでは、電圧印加回路の近くに位置するメモリセルをアクセスする場合は、この配線抵抗に起因する電圧降下は小さく、その結果電流を多く流すことができ、より低い抵抗値の低抵抗状態になる。一方、電圧印加回路から遠くに位置するメモリセルをアクセスする場合、この配線抵抗に起因する電圧降下は大きく、その結果流される電流は減少し、前者の場合より抵抗値が高い状態の低抵抗状態に止まる。
即ち、メモリセルに書き込まれる低抵抗状態の抵抗値は、メモリセルが配置される場所に依存し均一化が図れないという課題に対する技術が特許文献２で提案されている。
図２２は、特許文献２で開示されている解決手段で、ビットラインの一端に接続されたビットラインに所定電圧を印加するドライバと、ビットラインの最も他端側に位置するメモリ素子に印加される電圧を設定電圧と比較することで、ドライバがビットラインに印加する電圧を調整するオペアンプとを備える構成が開示されている。
特開２００５−２３５３６０号公報 特許第４１４８２１０号公報
ところで、本願発明者らは、抵抗変化型不揮発性記憶装置の１つとして、遷移金属の一つであるタンタル（Ｔａ）を用い、その酸素不足型の遷移金属酸化物ＴａＯx（０＜ｘ＜２．５）を抵抗変化層とする１Ｔ１Ｒ型メモリセルで構成された抵抗変化型不揮発性記憶装置の安定した抵抗変化動作を実現することを検討している。ここで、酸素不足型の遷移金属酸化物とは、化学量論的な組成を有する遷移金属酸化物と比較して酸素の含有量（原子比：総原子数に占める酸素原子数の割合）が少ない遷移金属酸化物をいう。通常、化学量論的な組成を有する遷移金属酸化物は、絶縁体、あるいは非常に高い抵抗値を有する。例えば遷移金属がＴａの場合、化学量論的な遷移金属酸化物の組成はＴａ２Ｏ５であって、ＴａとＯの原子数の比率（Ｏ／Ｔａ）は２．５である。したがって、酸素不足型のＴａ酸化物において、ＴａとＯの原子比は０より大きく、２．５より小さいことになる。
まず、酸素不足型のＴａ酸化物を抵抗変化層とする抵抗変化素子について、測定で得られたいくつかの特性を説明する。
図１は、抵抗変化素子１００と、第１スイッチ素子としての選択トランジスタ１０１とを直列に接続した１Ｔ１Ｒ型のメモリセル１０２の基本構造を示す模式図である。抵抗変化素子１００は、ＴａＮで構成される下部電極（第１電極）１０３と、Ｐｔで構成される上部電極（第２電極）１０５と、前述の酸素不足型の遷移金属酸化物であるＴａＯxで構成される抵抗変化層１０４にて構成されている。抵抗変化素子１００の下部電極１０３は、選択トランジスタ１０１の一方の拡散層端子（例えば、ドレイン端子）と接続されており、もう一方の拡散層端子（例えば、ソース端子）は、メモリセル１０２のＰＤ端子として引き出されており、上部電極１０５は、メモリセル１０２のＰＵ端子として引き出されており、選択トランジスタ１０１のゲート端子は、メモリセル１０２のＰＧ端子として引き出されている。
この構造の場合、下部電極１０３を基準にして上部電極１０５に正の電圧を印加することで、抵抗変化層１０４を高抵抗状態に設定でき、上部電極１０５を基準にして下部電極１０３に正の電圧を印加することで、抵抗変化層１０４を低抵抗状態に設定することができることが、本発明者らの研究で明らかになっている。
その為、メモリセル１０２に所定の抵抗状態を設定する方法は、メモリセル１０２のＰＧ端子に選択トランジスタ１０１がオンする書き込み電圧を印加し、メモリセル１０２を高抵抗状態にする場合は、メモリセル１０２のＰＤ端子を基準にＰＵ端子に高抵抗化電圧Ｖｐｈを印加し、メモリセル１０２を低抵抗状態にする場合は、メモリセル１０２のＰＵ端子を基準にＰＤ端子に低抵抗化電圧Ｖｐｌを印加することで、それぞれの抵抗値に設定することができる。
メモリセル１０２の抵抗状態を読み出す方法は、メモリセル１０２のＰＧ端子に選択トランジスタ１０１がオンする読み出し電圧を印加し、メモリセル１０２のＰＤ端子とＰＵ端子間に書き込みが起こらない程度の低い読み出し電圧Ｖｐｒを印加し、メモリセル１０２に流れるメモリセル電流Ｉｒを測定することで、メモリセル１０２の抵抗値を求めることができる。
図２は、メモリセル１０２の抵抗変化後のメモリセル読み出し電流Ｉｒの評価結果の一例で、ある代表的な１ビットのメモリセルに対して、高抵抗化する向きのパルスと低抵抗化する向きのパルスを交互に各々２００回印加し、パルス印加後その度にメモリセル電流Ｉｒを測定した結果を示す図である。縦軸は、メモリセル１０２に流れるメモリセル電流Ｉｒ［Ａ］を表し、横軸は、その測定回数を表している。なお、抵抗変化のために印加しているパルスは、パルス幅５０ｎｓで、ＰＧ端子は２．４Ｖ、ＰＤ端子とＰＵ端子間の電圧は、一方を０Ｖに、他方を２．４Ｖの設定で、交互に切り替えながら行い、また、メモリセル電流Ｉｒの測定はＰＧ端子に２．４Ｖを、ＰＵ端子に０Ｖを、ＰＤ端子に０．４Ｖを印加しており、いずれも同一の条件で測定が行われている。
下記の表１はその結果のまとめで、高抵抗化パルス２００回または低抵抗化パルス２００回印加時のメモリセル電流の各平均値と、各々の最大値と最小値の差としてそのばらつきを表している。
Figure 0004705204
メモリセル１０２が高抵抗状態のときは、メモリセル電流Ｉｒの平均は約０．９３［μＡ］とほとんど流れておらず、メモリセル１０２が低抵抗状態のときは、メモリセル電流Ｉｒの平均が約４４．０［μＡ］程度流れており、高抵抗状態と低抵抗状態がはっきりと区別されている。一方、メモリセル電流のΔＩｒ(最大値−最小値)に着目すると、高抵抗状態のメモリセル電流のΔＩｒは、２．０［μＡ］に対して、低抵抗状態のメモリセル電流のΔＩｒは、９．２［μＡ］と、同一のメモリセルを同一の条件で繰り返し動作させているにも関わらず、ある一定の幅で不規則にばらつく現象を有していることを見い出した。
このメモリセル電流Ｉｒのばらつき（ΔＩｒ）に関しては、セル電流の測定誤差は０．２μＡほどであるので、測定精度の問題とは考えられない。
また、特許文献１では、低抵抗状態はトランジスタが流す電流値に応じて抵抗変化素子の抵抗値が決まることが示されているが、もしトランジスタの電流がばらつくことが原因と仮定すると、選択トランジスタ１０１の特性が、抵抗変化毎に１０％程度ばらついていることに相当する。しかしながら、ＭＯＳトランジスタは非常に安定な素子として古くから知られており、またスイッチングごとにこのような大きなばらつきを有していることは考えられない。
さらには、特許文献２でメモリセルの配置位置に依存して配線抵抗成分に起因する電圧降下により、書き込み状態がばらつくことが示されているが、上記測定は同一のメモリセルにおけるばらつきであり、配線抵抗は一定のため、上記ばらつきは、このような原因とは異なる。
本発明者らは、鋭意検討の結果、この同一メモリセルの抵抗変化後のメモリセル電流Ｉｒのばらつきは、従来知られている原因によるものではなく、抵抗変化素子１００自体の抵抗変化特性が、抵抗変化ごとに一定範囲内でばらついていると推測した。
メモリセル電流の大小を記憶情報としているメモリ装置の場合、特に低抵抗状態のときのメモリセル電流の最小値が読み出し速度を律速し、かつ低抵抗状態のときのメモリセル電流の最小値と高抵抗状態のときのメモリセル電流の最大値との差が、動作余裕度に大きく影響する。
そして、複数のメモリセルの集合であるメモリセルアレイの動作を考える場合、選択トランジスタの閾値Ｖｔなどプロセスの各種ばらつきや、特許文献２で示されているメモリセルの配置場所の違いに起因するばらつきなど、従来より知られているばらつき要素がさらに加わり、読み出し速度はさらに低下し、また動作余裕度も一層低下するという課題があることを見い出した。
本発明は、このような事情に鑑みてなされたものであり、抵抗変化素子と選択素子（スイッチ素子）とを備えたメモリセルを有する不揮発性記憶装置において、抵抗変化素子の低抵抗状態の抵抗値のばらつきを低減し、安定した動作を行う抵抗変化型不揮発性記憶装置を提供することを目的とする。
上記目的を達成するために、本発明に係る抵抗変化型不揮発性記憶装置の一態様は、第１電極と、第２電極と、前記第１及び第２電極の間に介在され、前記第１及び第２電極間に印加する電圧の極性に応じて可逆的に高抵抗状態又は低抵抗状態に遷移する不揮発性の抵抗変化層とで構成される抵抗変化素子と、前記抵抗変化素子と直列に接続された第１スイッチ素子とを備えたメモリセルがマトリックス状に配置されて構成されたメモリセルアレイと、前記メモリセルアレイを構成するメモリセルから、少なくとも一つのメモリセルを選択する選択回路と、前記選択回路で選択されたメモリセルに対して、当該メモリセルに含まれる抵抗変化素子を低抵抗状態から高抵抗状態に遷移させるための電圧として当該抵抗変化素子の第１電極を基準に第２電極に対して正の電圧が印加されるように、電圧を印加する高抵抗状態書き込み回路と、前記選択回路で選択されたメモリセルに対して、当該メモリセルに含まれる抵抗変化素子を高抵抗状態から低抵抗状態に遷移させるための電圧として当該抵抗変化素子の第２電極を基準に第１電極に対して正の電圧が印加されるように、電圧を印加する低抵抗状態書き込み回路とを備え、前記低抵抗状態書き込み回路は、前記メモリセルに対して前記電圧を印加する、出力端子が相互に接続された第１及び第２駆動回路を有し、前記第１駆動回路は、前記低抵抗状態書き込み回路が前記メモリセルに対して前記電圧を印加するときに、第１電流を出力し、前記第２駆動回路は、前記低抵抗状態書き込み回路が前記メモリセルに対して前記電圧を印加するときに、前記第１駆動回路の出力端子での電圧が予め定められた第１基準電圧よりも高い場合に第２電流を出力し、前記出力端子での電圧が前記第１基準電圧よりも低い場合にハイインピーダンス状態になることを特徴とする。
あるいは、本発明に係る抵抗変化型不揮発性記憶装置の一態様は、第１電極と、第２電極と、前記第１及び第２電極の間に介在され、前記第１及び第２電極間に印加する電圧の極性に応じて可逆的に高抵抗状態又は低抵抗状態に遷移する不揮発性の抵抗変化層とで構成される抵抗変化素子と、前記抵抗変化素子と直列に接続された第１スイッチ素子とを備えたメモリセルがマトリックス状に配置されて構成されたメモリセルアレイと、前記メモリセルアレイを構成するメモリセルから、少なくとも一つのメモリセルを選択する選択回路と、前記選択回路で選択されたメモリセルに対して、当該メモリセルに含まれる抵抗変化素子を低抵抗状態から高抵抗状態に遷移させるための電圧として当該抵抗変化素子の第１電極を基準に第２電極に対して正の電圧が印加されるように、電圧を印加する高抵抗状態書き込み回路と、前記選択回路で選択されたメモリセルに対して、当該メモリセルに含まれる抵抗変化素子を高抵抗状態から低抵抗状態に遷移させるための電圧として当該抵抗変化素子の第２電極を基準に第１電極に対して正の電圧が印加されるように、電圧を印加する低抵抗状態書き込み回路とを備え、前記低抵抗状態書き込み回路の負荷特性には、出力電圧の増加に伴って出力電流が減少する単調減少の負荷特性をもつ領域と、出力電圧の増加に伴って出力電流が増加する負荷特性をもつ領域とが含まれることを特徴とする。
これにより、低抵抗状態書き込み回路の出力ＶＩ特性（負荷特性）は、第１基準電圧よりも大きい出力電圧時に出力電流が大きくなるような曲線となるので、第１基準電圧として、抵抗変化素子が低抵抗化する電圧に設定しておくことで、抵抗変化素子が低抵抗化したときに流れる電流のばらつきが小さくなり、結果として、抵抗変化素子の低抵抗化したときの抵抗値のばらつきが抑制される。
抵抗変化素子と選択素子（スイッチ素子）とを備えたメモリセルを備える不揮発性記憶装置について、メモリセルの低抵抗状態の抵抗値のばらつきを抑え、抵抗変化のウィンドウ（抵抗変化素子の高抵抗状態における抵抗値と低抵抗状態における抵抗値との差）を最大限確保することを可能とする技術が提供される。つまり、抵抗変化素子の抵抗変化状態の安定化を実現することができ、メモリの読出し高速化や歩留り向上を実現することが可能な抵抗変化型不揮発性記憶装置が実現される。
図１は、本発明の実施の形態に係るメモリセルの基本構造を示す模式図である。 図２は、本発明の実施の形態に係るメモリセルの正負交互パルス印加による抵抗変化特性グラフである。 図３は、本発明の実施の形態に係るメモリセルの書換えフローチャートである。 図４は、本発明の実施の形態に係るメモリセルの低抵抗化判定率を示すグラフである。 図５は、本発明の実施の形態に係るメモリセルの等価回路図である。 図６は、本発明の実施の形態に係るメモリセルの動作点解析図である。 図７は、本発明の第１の実施の形態に係る不揮発性記憶装置の構成図である。 図８は、本発明の第１の実施の形態に係る抵抗変化型不揮発性記憶装置のメモリセル部の構成の一例を示す断面図である。 図９は、本発明の第１の実施の形態に係る書き込み回路の構成図である。 図１０は、本発明の第１の実施の形態に係るメモリセルの動作タイミングチャートである。 図１１は、本発明の第１の実施の形態に係る動作点解析図である。 図１２は、本発明の第２の実施の形態に係る不揮発性記憶装置の構成図である。 図１３は、本発明の第２の実施の形態に係る書き込み回路の構成図である。 図１４は、本発明の第２の実施の形態に係る動作点解析図である。 図１５は、本発明の第３の実施の形態に係る書き込み回路の構成図である。 図１６は、本発明の第３の実施の形態に係る動作点解析図である。 図１７は、本発明の第１の実施の形態に係る書き込み回路と等価な別の書き込み回路の構成図である。 図１８は、本発明に係るＬＲ書き込み回路の合成負荷特性を示す図である。 図１９は、従来技術に係る特許文献１に記載のメモリセルの構成図である。 図２０は、従来技術に係る特許文献１に記載のメモリセルの電圧電流変化特性図である。 図２１は、従来技術に係る特許文献１に記載のメモリセルの書き込み動作点解析図である。 図２２は、従来技術に係る特許文献２に記載の記憶装置の回路図である。
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
本発明の第１の実施の形態における抵抗変化型不揮発性記憶装置は、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化素子と選択素子としてトランジスタなどのスイッチング素子を直列に接続して構成された抵抗変化型のメモリセルを有する抵抗変化型不揮発性記憶装置であって、抵抗変化素子の低抵抗状態の抵抗値のばらつきを低減し、安定した動作を行うものである。
［本発明に係る抵抗変化型不揮発性記憶装置の基礎データ］
準備として、本発明の基礎となる抵抗変化素子に関する新たな現象を見い出した基礎データについて説明する。
まず、図１の１Ｔ１Ｒ型のメモリセル１０２を用いて、高抵抗状態と低抵抗状態の間を繰り返し抵抗変化動作をさせたとき、抵抗変化層１０４が高抵抗状態から低抵抗状態に抵抗変化するときの抵抗変化電圧のばらつきを測定した。
図３は、その測定のフローチャートを示すもので、ステップＳ０からステップＳ５に分けてその流れを説明する。
ステップＳ０は測定の初期化のステップであり、Ｎは抵抗変化の繰り返し回数の回数パラメータ、ＶＬＧは選択トランジスタ１０１のゲートであるＰＧ端子に与える電圧値ＶＰＧのゲート電圧パラメータで、各々最初は０および所定の電圧値にセットされ、ここではＶＬＧの初期値は２．４Ｖとしているが、十分な書き込みが行える電圧をＰＵ端子とＰＤ端子間に印加したとき、選択トランジスタ１０１が十分なオン状態となれるゲート電圧であればよい。
次に、ステップＳ１で高抵抗状態への書き込みを行う。具体的には選択トランジスタ１０１のゲートであるＰＧ端子にＶＰＧ＝２．４Ｖ、ＰＵ端子に１．８Ｖ、ＰＤ端子に０Ｖの振幅で、パルス幅５０ｎｓのパルスをそれぞれ印加している。ここで、ＰＵ端子、ＰＤ端子間に印加される１．８ＶおよびＶＰＧ＝２．４Ｖの電圧は、抵抗変化素子１００を高抵抗化させるのに十分な電圧の一例である。そして、それに続きＰＧ端子に１．８Ｖ、ＰＵ端子に０．４Ｖ、ＰＤ端子に０Ｖを印加してその時流れる電流値ＩＨＲを、このときの高抵抗状態のメモリセル電流として測定し、記録しておく。このとき、ＰＵ端子、ＰＤ端子間に印加される０．４Ｖは、抵抗変化素子１００の抵抗状態に関わらず抵抗変化を起こさない電圧である。
次に、ステップＳ２で低抵抗状態への書き込みを行う。具体的には選択トランジスタ１０１のゲートであるＰＧ端子にはゲート電圧パラメータＶＬＧで指定される電圧を、ＰＵ端子に０Ｖを、ＰＤ端子に１．８Ｖの振幅で、パルス幅５０ｎｓのパルスをそれぞれ印加している。これらは高抵抗化とは逆極性のパルスをＰＵ端子、ＰＤ端子間に印加している。そして、それに続きＰＧ端子に１．８Ｖ、ＰＵ端子に０．４Ｖ、ＰＤ端子に０Ｖを印加してその時流れる電流値ＩＬＲを、このときの低抵抗状態のメモリセル電流として測定し、記録しておく。なおメモリセル電流の測定は、高抵抗状態の測定と同じ条件で測定している。
次に、ステップＳ３ではメモリセル１０２への書き込み状態の判断処理を行う。低抵抗状態への書き込み後のメモリセル電流値ＩＬＲと、高抵抗状態への書き込み後のメモリセル電流値ＩＨＲの差が５μＡ以上なら、前ステップＳ２において低抵抗化の変化が生じたと判定し、そうで無いなら低抵抗化の変化は生じていないと判定する。そして、回数パラメータＮを１だけインクリメントした後に、再度ステップＳ１から、ステップＳ２、ステップＳ３を５０回繰り返す。
次にステップＳ４では繰り返しのもう一つの判断処理を行う。ステップ３で、前記ステップが５０回繰り返したら（Ｎ＝５０）、選択トランジスタ１０１のゲートであるＰＧ端子に与える電圧値のゲート電圧パラメータＶＬＧを０．０１Ｖ減少させ、回数パラメータＮを初期化（Ｎ＝０）した後に、再度ステップ１からステップ３を同様に繰り返す。そしてゲート電圧パラメータＶＬＧが１．１Ｖに到達したら、ステップＳ５で測定を終了する。ここで、ＶＬＧ＝１．１Ｖとは、選択トランジスタ１０１の抵抗が増加して抵抗変化素子１００の低抵抗化に必要な電圧が全く印加されないようなゲート電圧である。
図４は、図３に示される測定による、代表的なメモリセル１ビットについての測定結果で、ＶＰＧ＝１．６Ｖ〜２．１Ｖの抵抗変化領域近傍をプロットしたものである。横軸に、選択トランジスタ１０１のゲート端子ＰＧの電圧ＶＰＧを、縦軸には図３におけるステップＳ３において低抵抗に変化が生じたと判定された回数を５０回の試行回数で割った低抵抗化判定率としてプロットしている。ゲート端子ＰＧの電圧ＶＰＧが１．７Ｖ未満のときは低抵抗化の挙動が起こらず、１．７Ｖ以上から徐々に低抵抗化が始まり、１．９Ｖ以上印加したときは確実に低抵抗化している。すなわち、１．７Ｖから１．９Ｖの電圧帯では、同一のメモリセルであるにもかかわらず、ゲート端子ＰＧに所定の電圧ＶＰＧが印加された状態において、低抵抗状態に変化する場合と高抵抗状態のまま維持されている場合の何れかの状態が確率的に存在していることを示している。
このことの物理的現象を簡単に考察してみる。図５は図１に示すメモリセル１０２の等価回路図である。ここでは、抵抗変化素子１１０と選択トランジスタ１１１とが直列に接続されたメモリセル１１２が図示されている。なお、抵抗変化素子１１０のシンボルにおける矢印の向きは、高抵抗化させるときに印加すべき電圧の向きを示している。つまり、抵抗変化素子１１０は、ノードＮ１を基準に端子ＰＵに正の電圧を印加したときに高抵抗化する（その逆極性の電圧を印加したときに低抵抗化する）。
図３におけるステップＳ３での低抵抗状態の書き込みにおいて、ＰＤ端子に１．８Ｖ、ＰＵ端子に０Ｖがパルスとして印加される。低抵抗化への変化は抵抗変化素子１１０の両端の電圧が所定の電圧（この電圧を低抵抗変化電圧ＶＲと表す）に達したときに生じる。一方選択トランジスタ１１１を介して抵抗変化素子に印加される電圧（ノードＮ１の電圧）は、ゲートであるＰＧ端子の電圧で制御され、選択トランジスタの閾値電圧をＶＴ（約１．０Ｖ）とすると、ＰＤ端子に１．８Ｖが印加されているので、選択トランジスタ１１１のソース電位であるノードＮ１の電位は、基板電位より上昇するため、基板バイアス効果の影響で、ＶＰＧ−ＶＴまで印加される。
ゲート端子であるＰＧ端子に所定の電圧ＶＰＧを印加したとき、低抵抗化が生じるということは、
ＶＰＧ−ＶＴ＝ＶＲ 即ち
ＶＰＧ＝ＶＲ＋ＶＴ ・・・ （１）
と近似することができる。
図４に示す測定結果では、低抵抗化が生じるＰＧ端子の電圧ＶＰＧは、１．７Ｖから１．９Ｖの約０．２Ｖの間で分布している。トランジスタの特性は非常に安定であることは従来よりよく知られている事実であり、同一のトランジスタにおいて、閾値電圧ＶＴが動作ごとにこのような０．２Ｖもの大きなばらつきを有していることは考えられない。従って、抵抗変化素子１１０の低抵抗変化電圧ＶＲが、０．７Ｖ〜０．９Ｖと約０．２Ｖばらついていると考えられる。以上のように我々は、従来知られていなかった低抵抗変化電圧ＶＲが同一の抵抗変化素子であってもばらつく現象を抵抗変化素子１１０は有していることを見い出した。
次に、このような抵抗変化電圧のばらつきが抵抗変化特性に及ぼす課題について説明する。
ここでは、ＰＧ端子に２．４Ｖを与え、ＰＤ端子に１．８Ｖ、ＰＵ端子に０Ｖのパルス電圧を印加することで、低抵抗変化をさせるときの動作を考える。図６は、図５に示されたメモリセル１１２が、高抵抗状態から低抵抗状態に変化したときの、抵抗変化素子１１０と選択トランジスタ１１１の動作点を説明するための動作点解析図である。横軸はメモリセル１１２の選択トランジスタ１１１と抵抗変化素子１１０との間のノードＮ１での電圧を、縦軸はメモリセル１１２のＰＤ端子とＰＵ端子間に流れるメモリセル書き込み電流を示している。
特性（１）は、選択トランジスタ１１１の負荷曲線を示しており、ＰＧ端子に２．４Ｖ、ＰＤ端子に１．８Ｖの電圧を印加し、Ｎ１のノードを０Ｖ〜１．８Ｖまで変化させたときの選択トランジスタ１１１に流れる電流、つまり、ＰＤ端子とノードＮ間に流れる電流を示している。また、特性（２）は、抵抗変化素子１１０が高抵抗状態のときの負荷直線を示しており、抵抗変化素子１１０が高抵抗状態のときにＰＵ端子に０Ｖを印加し、Ｎ１のノードを０Ｖ〜１．８Ｖまで変化させたときの抵抗変化素子１１０に流れる電流、つまり、ＰＵ端子とノードＮ間に流れる電流を示している。ここで選択トランジスタ１１１と抵抗変化素子１１０とは直列に接続されているため、それぞれに流れる電流が等しくなるＡ点が、抵抗変化素子１１０が高抵抗状態の時の動作点になる。特性（３）は、抵抗変化素子１１０が低抵抗状態の時の負荷直線を示しており、抵抗変化素子１１０の低抵抗状態の抵抗値は、抵抗変化素子１１０の両端の電圧が低抵抗変化電圧ＶＲに達したとき、選択トランジスタ１１１で流す電流値に応じて決定されている。即ち動作点解析図において、Ｂ点が、抵抗変化素子１１０と選択トランジスタ１１１が流せる電流とが釣り合った点で、このときの抵抗変化素子１１０の負荷直線の傾きが低抵抗状態の抵抗値になる。
ここで、前述の抵抗変化素子１１０の低抵抗変化電圧ＶＲにばらつきがある場合を考えてみる。
動作点Ｂ’は低抵抗変化電圧ＶＲが最小の場合の動作点に対応し、動作点Ｂ’’は低抵抗変化電圧ＶＲが最大の場合の動作点に対応している。動作点Ｂ’では、動作点Ｂ点に比べ抵抗変化素子１１０の負荷直線の傾きはより急勾配（即ち、より低抵抗状態）となり、動作点Ｂ’’では、動作点Ｂ点に比べ抵抗変化素子１１０の負荷直線の傾きはより緩やかな勾配（即ち、より高抵抗状態）となっている。
すなわち、抵抗変化素子１１０の低抵抗変化電圧ＶＲがばらついた場合、トランジスタと抵抗変化素子の動作点は、抵抗変化素子１１０が高抵抗状態にあるときに比べ、急峻な傾きの負荷直線上で交点をもつため、形成される低抵抗状態の抵抗値のばらつきも大きくなる。
例えば、ゲートであるＰＧ端子に２．４Ｖ、ＰＤ端子に与えるパルス電圧を１．８Ｖ、抵抗変化素子１１０の低抵抗変化電圧ＶＲが０．７Ｖ（動作点Ｂ’に相当）〜０．９Ｖ（動作点Ｂ’’に相当）でばらつくと仮定したときに生成される低抵抗値は、１．７ｋΩ〜３．０ｋΩと算出され、約１．８倍と大きなばらつきとなり、このことは読み出し速度の低下や、安定したメモリ動作の大きな弊害になるという課題がある。
［第１の実施の形態］
次に、低抵抗状態の抵抗値のばらつきを抑えた本発明の第１の実施の形態として、前述で説明した抵抗変化素子を用いた１Ｔ１Ｒ型の抵抗変化型不揮発性記憶装置（以下、単に「不揮発性記憶装置」ともいう。）について説明する。
図７は、本発明の第１の実施の形態に係る不揮発性記憶装置の構成を示すブロック図である。
図７に示すように、本実施の形態に係る不揮発性記憶装置２００は、半導体基板上に、メモリ本体部２０１を備えている。メモリ本体部２０１は、メモリセルアレイ２０２と、列選択回路２０３と、選択されたビットラインに流れる電流量を検出し、記憶されているデータが「１」か「０」かを判定する読み出し回路２０４と、データ信号の入出力処理を行うデータ信号入出力回路２０５と、データの書き込みを行う書き込み回路２０６を備える。書き込み回路２０６は、第１駆動回路５１０と第２駆動回路５２０とが含まれるＬＲ書き込み回路５００と、ＨＲ書き込み回路５３０とで構成される。また、この不揮発性記憶装置２００は、行選択回路２０９及び行駆動回路２１０を備える。行駆動回路２１０は、ワードライン駆動回路２１１と、ソースライン駆動回路２１２から構成されている。ワードライン駆動回路２１１と、ソースライン駆動回路２１２とは、それぞれ、行選択回路２０９で選択されたワードライン、及び、ソースラインを駆動する。なお、列選択回路２０３と行選択回路２０９によって、メモリセルアレイ２０２を構成するメモリセルから少なくとも一つのメモリセルを選択する選択回路が構成されている。また、「ＬＲ」は「低抵抗」又は「低抵抗状態」を意味し、「ＨＲ」は「高抵抗」又は「高抵抗状態」を意味する。
さらに、この不揮発性記憶装置２００は、メモリ本体部２０１の動作を制御する制御回路２１３を備える。制御回路２１３は、外部から入力される制御信号を受け取る制御信号入力回路２１４と、外部から入力されるアドレス信号を受け取るアドレス信号入力回路２１５とを備えている。
本不揮発性記憶装置２００は、書き込み用電源として、抵抗変化素子を高抵抗状態から低抵抗状態に遷移させるための電圧を供給する低抵抗（ＬＲ）化用電源２２０と、抵抗変化素子を低抵抗状態から高抵抗状態に遷移させるための電圧を供給する高抵抗（ＨＲ）化用電源２２１とを備える。低抵抗（ＬＲ）化用電源２２０の出力電圧ＶＬは、第１駆動回路５１０と第２駆動回路５２０に供給され、高抵抗（ＨＲ）化用電源２２１の出力電圧ＶＨは、ＨＲ書き込み回路５３０と行駆動回路２１０に供給される。また、この不揮発性記憶装置２００は、低抵抗変化電圧ＶＲと一定の関係を有する予め定められた第１基準電圧ＶＲＥＦ１を発生する第１基準電圧発生回路２３０を備える。この第１基準電圧発生回路２３０が発生した第１基準電圧ＶＲＥＦ１は、第２駆動回路５２０における比較の基準として、第２駆動回路５２０に供給される。
メモリセルアレイ２０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワードラインＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、・・・および複数のビットラインＢＬ０、ＢＬ１、・・・と、これらのワードラインＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、・・・およびビットラインＢＬ０、ＢＬ１、・・・の交点に対応してそれぞれ設けられた複数の選択素子（第１スイッチ素子）としてのＮＭＯＳトランジスタＮ００、Ｎ０１、Ｎ１０、Ｎ１１、Ｎ２０、Ｎ２１、Ｎ３０、Ｎ３１、・・・と、ＮＭＯＳトランジスタＮ００、Ｎ０１、・・・と１対１に直列接続された複数の抵抗変化素子Ｒ００、Ｒ０１、Ｒ１０、Ｒ１１、Ｒ２０、Ｒ２１、Ｒ３０、Ｒ３１、・・・とを備える。なお、ＮＭＯＳトランジスタＮ００、Ｎ０１、Ｎ１０、Ｎ１１、Ｎ２０、Ｎ２１、Ｎ３０、Ｎ３１、・・・と、ＮＭＯＳトランジスタＮ００、Ｎ０１、・・・と１対１に直列接続された複数の抵抗変化素子Ｒ００、Ｒ０１、Ｒ１０、Ｒ１１、Ｒ２０、Ｒ２１、Ｒ３０、Ｒ３１、・・・とは、個々の直列回路が、マトリックス状に配置されたメモリセルＭ００、Ｍ０１、Ｍ１０、Ｍ１１、Ｍ２０、Ｍ２１、Ｍ３０、Ｍ３１、・・・を構成している。
図７に示すように、ＮＭＯＳトランジスタＮ００、Ｎ０１、・・・のゲートはワードラインＷＬ０に接続され、ＮＭＯＳトランジスタＮ１０、Ｎ１１、・・・のゲートはワードラインＷＬ１に接続され、ＮＭＯＳトランジスタＮ２０、Ｎ２１、・・・のゲートはワードラインＷＬ２に接続され、ＮＭＯＳトランジスタＮ３０、Ｎ３１、・・・のゲートはワードラインＷＬ３に接続される。
また、ＮＭＯＳトランジスタＮ００、Ｎ１０、Ｎ２０、Ｎ３０、・・・はビットラインＢＬ０に接続され、ＮＭＯＳトランジスタＮ０１、Ｎ１１、Ｎ２１、Ｎ３１、・・・はビットラインＢＬ１に接続される。
また、抵抗変化素子Ｒ００、Ｒ０１、・・・はソースラインＳＬ０に接続され、抵抗変化素子Ｒ１０、Ｒ１１、・・・はソースラインＳＬ１に接続され、抵抗変化素子Ｒ２０、Ｒ２１、・・・はソースラインＳＬ２に接続され、抵抗変化素子Ｒ３０、Ｒ３１、・・・はソースラインＳＬ３に接続される。
アドレス信号入力回路２１５は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路２０９へ出力するとともに、列アドレス信号を列選択回路２０３へ出力する。ここで、アドレス信号は、複数のメモリセルＭ００、Ｍ０１、・・・のうちの選択される特定のメモリセルのアドレスを示す信号である。
制御信号入力回路２１４は、メモリ本体部２０１の動作を制御する制御信号を受け取り、制御回路２１３を通して各回路ブロックを制御する信号を出力する。
制御回路２１３は、書き込みサイクルにおいては、書き込みパルス信号ＰＬＳをＬＲ書き込み回路５００とＨＲ書き込み回路５３０に出力し、書き込みを制御する書き込みイネーブル信号ＷＥをデータ信号入出力回路２０５に出力する。データ信号入出力回路２０５は外部回路（図示せず）からのデータ信号に応じて、Ｌデータ書き込み（抵抗変化素子を低抵抗化する）時の場合は、ＬＲ書き込み回路５００にＬＲ書き込みイネーブル信号ＷＥＬを出力し、Ｈデータ書き込み（抵抗変化素子を高抵抗化する）時の場合は、ＨＲ書き込み回路５３０にＨＲ書き込みイネーブル信号ＷＥＨを出力する。また、読み出しサイクルにおいては、列選択回路２０３、及び行選択回路２０９で選択されたメモリセルから出力されたデータ信号は、読み出し回路２０４を通してデータ信号入出力回路２０５に出力される。
行選択回路２０９は、アドレス信号入力回路２１５から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、ワードライン駆動回路２１１より複数のワードラインＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、・・・のうちの何れかに対応するワードラインに対して、所定の電圧を印加する。
また同様に、行選択回路２０９は、アドレス信号入力回路２１５から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、ソースライン駆動回路２１２より複数のソースラインＳＬ０、ＳＬ２、・・・のうちの何れかに対応するソースラインに対して、所定の電圧を印加する。
列選択回路２０３は、アドレス信号入力回路２１５から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビットラインＢＬ０、ＢＬ１、・・・のうちの何れかを選択し、その選択されたビットラインに対しては、書き込み用電圧または読み出し用電圧を印加し、選択されていないビットラインに対しては、非選択電圧を印加する。
書き込み回路２０６は、制御回路２１３から出力された書き込みパルス信号ＰＬＳを受け取った場合、列選択回路２０３によって選択されたビットラインに対して、書き込み電圧の印加を指示する信号を受けて、書き込みモードによって設定された電圧に従った書き込み電圧を出力する。
読み出し回路２０４は、データの読み出しサイクルにおいて、読み出し対象となる選択ビットラインに流れる電流量を検出し、記憶されているデータが「１」か「０」かを判定する。その結果得られた判定データは、データ信号入出力回路２０５を介して、外部回路（図示せず）へ出力される。
図８は、図７におけるＣ部に対応するメモリセル３００の構成（２ビット分の構成）を示す断面図、および抵抗変化素子４００の拡大図の一例である。
ＮＭＯＳトランジスタ３０１、抵抗変化素子４００は、各々図７におけるＮＭＯＳトランジスタＮ０１、Ｎ１１と抵抗変化素子Ｒ０１、Ｒ１１に対応している。
ＮＭＯＳトランジスタ３０１は、半導体基板３０２上に、第１のＮ型拡散層領域３０３ａ、第２のＮ型拡散層領域３０３ｂ、ゲート絶縁膜３０４ａ、ゲート電極３０４ｂとで構成されている。また、第１のＮ型拡散層領域３０３ａ上には、第１ビア３０５、第１配線層３０６、第２ビア３０７、第２配線層３０８、第３ビア３０９、第３配線層３１０がこの順で形成されており、一方、第２のＮ型拡散層領域３０３ｂ上には、第１ビア３０５、第１配線層３０６、下部電極接続ビア４０１、抵抗変化素子４００、上部電極接続ビア４０２、第２配線層３０８がこの順で形成されている。なお、本実施の形態では、第１配線層３０６と第２配線層３０８の間に抵抗変化素子４００を形成する例を示しているが、本発明は、他の配線層間でも構わない。
第３配線層３１０は、ビットラインＢＬ１に対応し、抵抗変化素子４００に接続された、第１配線層３０６、第２配線層３０８は、この図面に垂直に走る配線層で、第２配線層３０８は、ソースラインＳＬ０、及びソースラインＳＬ１に対応している。
半導体基板３０２の電圧は０Ｖで、接地電源線（図示なし）より、一般的に知られている構成で接地電位に接続されている。
図８の拡大部分に示されるように、抵抗変化素子４００は、下部電極接続ビア４０１上に下部電極４００ａ、抵抗変化層４００ｂ、上部電極４００ｃがサンドイッチ状に積層して形成され、さらには第２配線層３０８と接続される上部電極接続ビア４０２につながっている。
ここで抵抗変化層４００ｂは酸素不足型のＴａ等の遷移金属酸化物層で構成され、下部電極４００ａと上部電極４００ｃは異なる標準電極電位を有する材料で構成される。下部電極４００ａは、抵抗変化層４００ｂが下部電極４００ａとの界面で抵抗変化を起こしにくい電極材料（上部電極材料より標準電極電位が低い材料）であるＴａＮ（タンタルナイトライド）等で構成され、ビアを介してトランジスタの第２のＮ型拡散層領域３０２ｂに接続される。また、上部電極４００ｃは、抵抗変化層４００ｂが上部電極４００ｃとの界面で抵抗変化を起こしやすい（抵抗変化層を構成する金属の標準電極電位より高い標準電極電位を有する）Ｐｔ（白金）等で構成され、ビアを介して第２配線層３０８で形成のソースラインＳＬ０、またはＳＬ１に接続される構造となっている。
本実施の形態では、上部電極４００ｃは標準電極電位が高いＰｔで構成し、下部電極４００ａを標準電極電位がそれよりも低いＴａＮで構成し、抵抗変化素子４００の下部電極４００ａにＨ電位、上部電極４００ｃにＬ電位を印加することで抵抗変化層４００ｂは低抵抗化する。抵抗変化素子４００の下部電極４００ａにＨ電位を印加し、上部電極４００ｃにＬ電位を印加するには、第１駆動回路５１０と第２駆動回路５２０によってビットラインにＨ電位を印加し、ソースライン駆動回路２１２でソースラインにＬ電位を印加する。
なお、抵抗変化層４００ｂはタンタル（Ｔａ）およびハフニウム（Ｈｆ）のいずれか一方の酸素不足型の遷移金属酸化物層で構成され、下部電極４００ａと上部電極４００ｃは、異なる標準電極電位を有する材料によって構成され、下部電極４００ａの標準電極電位Ｖ１と、上部電極４００ｃの標準電極電位Ｖ２と、抵抗変化層４００ｂに含まれるタンタルおよびハフニウムのいずれか一方の標準電極電位Ｖｔとが、Ｖｔ＜Ｖ２かつＶ１＜Ｖ２を満足する材料であればよい。
具体的には抵抗変化層４００ｂが酸素不足型のタンタル酸化物の場合は、上部電極４００ｃは、Ｐｔ、Ｉｒ、Ｐｄ、Ａｇ、Ｃｕ、Ａｕからなる群から選択され、下部電極４００ａは、ＴａＮ、Ｗ、Ｎｉ、Ｔａ、Ｔｉ、Ａｌからなる群から選択して構成されることが望ましい。
また抵抗変化層４００ｂが酸素不足型のハフニウム酸化物の場合は、上部電極４００ｃは、Ｗ、Ｃｕ、Ｐｔ、Ａｕからなる群から選択され、下部電極４００ａは、Ａｌ、Ｔｉ、Ｈｆからなる群から選択して構成されることが望ましい。
本発明の基礎データでも記載した様に、上記材料を用いた抵抗変化素子４００の低抵抗変化電圧ＶＲは、従来知られていなかった低抵抗変化電圧ＶＲのばらつき現象を有し、０．７Ｖ〜０．９Ｖと約０．２Ｖ程度ばらついている。
図９は、本発明の第１の実施の形態における書き込み回路２０６の具体的回路構成の一例と、ＬＲ化用電源２２０と、ＨＲ化用電源２２１と、第１基準電圧発生回路２３０とそれらの接続関係を示す回路図である。図９に示すように、書き込み回路２０６は、抵抗変化素子Ｒ００、Ｒ０１、・・・の抵抗状態を高抵抗状態から低抵抗状態に変化させるためにメモリセルに電圧、及び電流を印加するＬＲ書き込み回路５００と、抵抗変化素子Ｒ００、Ｒ０１、・・・の抵抗状態を低抵抗状態から高抵抗状態に変化させるために電圧、及び電流を印加するＨＲ書き込み回路５３０とで構成されている。
ＬＲ書き込み回路５００は、行選択回路２０９及び列選択回路２０３で選択されたメモリセルに対して、当該メモリセルに含まれる抵抗変化素子Ｒ００等を高抵抗状態から低抵抗状態に遷移させるための電圧として当該抵抗変化素子Ｒ００等の第２電極（上部電極４００ｃ）を基準に第１電極（下部電極４００ａ）に対して正の電圧が印加されるように、電圧を印加する低抵抗状態書き込み回路の一例であり、第１駆動回路５１０と第２駆動回路５２０で構成されている。
第１駆動回路５１０は、ＬＲ書き込み回路５００がメモリセルに対して低抵抗化させる電圧を印加するときに、第１電流を出力する回路であり、ＰＭＯＳ６１０と、ＰＭＯＳ６１１と、ＮＭＯＳ６１２と、ＮＭＯＳ６１３と、インバータ６１４と、インバータ６１５で構成されている。なお、単に「ＰＭＯＳ」、「ＮＭＯＳ」との記載は、それぞれ、「ＰＭＯＳトランジスタ」、「ＮＭＯＳトランジスタ」を意味する。
ＰＭＯＳ６１０と、ＰＭＯＳ６１１と、ＮＭＯＳ６１２と、ＮＭＯＳ６１３とは、この順に直列をなすように主端子（ドレイン端子、またはソース端子）同士が接続され、ひとつの電流経路を形成している。ＰＭＯＳ６１０の２つの主端子のうち、ＰＭＯＳ６１１の接続されていない方の主端子（ソース端子）は電源（例えば、ＬＲ化用電源２２０）に接続されている。また、ＮＭＯＳ６１３の２つの主端子のうち、ＮＭＯＳ６１２と接続されていない方の主端子（ソース端子）は、接地電位に接続されている。
データ信号入出力回路２０５から出力されるＬＲ書き込みイネーブル信号ＷＥＬは、インバータ６１５の入力端子とＮＭＯＳ６１２のゲートに入力され、インバータ６１５の入力端子から入力されたＬＲ書き込みイネーブル信号ＷＥＬは、反転信号として、ＰＭＯＳ６１１のゲートに入力される。また、制御回路２１３から出力される書き込みパルス信号ＰＬＳは、インバータ６１４の入力端子に入力され、インバータ６１４の入力端子から入力された信号は、反転信号として、ＰＭＯＳ６１０とＮＭＯＳ６１３のゲートに入力される。ＰＭＯＳ６１１とＮＭＯＳ６１２のそれぞれの一方の主端子（ドレイン端子）は接続され、第１駆動回路５１０の出力端子ＷＤＬ１を通して出力される。
第１駆動回路５１０は、ＬＲ書き込みイネーブル信号ＷＥＬがＨ状態の時に、書き込みパルス信号ＰＬＳに従って、ＬＲ化用電源２２０から供給されるＶＬ電位と接地電位（ＶＳＳ）のいずれかを出力し、ＬＲ書き込みイネーブル信号ＷＥＬがＬ状態の時には、ハイインピーダンス（以下、「Ｈｉ−Ｚ」とも記す。）状態を出力端子ＷＤＬ１から出力する。
ここで、第１駆動回路５１０の出力駆動電流（第１電流）は、ＰＭＯＳ６１０とＰＭＯＳ６１１の直列パスで決まる電流能力で決まり、この駆動電流を制御することで、抵抗変化素子Ｒ００に流れる電流を制御することができる。第１駆動回路５１０の出力駆動電流は、選択トランジスタＮ００の駆動電流よりも小さくなるように制御している。その実現方法の一例として、ＰＭＯＳ６１０、ＰＭＯＳ６１１のゲートのＷサイズを小さくするか、Ｌサイズを大きくすることで容易に実現することができる。また、電流制限回路をＬＲ化用電源２２０に組み込むことでも実現することができる。
第２駆動回路５２０は、ＬＲ書き込み回路５００がメモリセルに対して低抵抗化させる電圧を印加するときに、第１駆動回路５１０の出力端子ＷＤＬ１での電圧が予め定められた第１基準電圧ＶＲＥＦ１よりも高い場合に第２電流を出力し、その出力端子ＷＤＬ２での電圧が第１基準電圧ＶＲＥＦ１よりも低い場合にハイインピーダンス状態になる回路であり、ＰＭＯＳ６２０と、第１駆動素子としてのＰＭＯＳ６２１と、インバータ６２２と、第１比較回路としての電圧比較回路６２３で構成されている。ＰＭＯＳ６２０とＰＭＯＳ６２１は、この順に直列をなすように主端子（ドレイン端子、またはソース端子）同士が接続され、ひとつの電流経路を形成している。ＰＭＯＳ６２０の２つの主端子のうち、ＰＭＯＳ６２１と接続されていない方の主端子（ソース端子）は電源（例えば、ＬＲ化用電源２２０）に接続されている。また、ＰＭＯＳ６２１の２つの主端子のうち、ＰＭＯＳ６２０と接続されていない方の主端子（ドレイン端子）は、電圧比較回路６２３の２つの入力端子のうちの一方の端子（例えば、マイナス端子）に接続されるとともに、第２駆動回路５２０の出力端子ＷＤＬ２と接続されている。ここで、第１駆動回路５１０の出力端子ＷＤＬ１と、第２駆動回路５２０の出力端子ＷＤＬ２とは接続されている。
電圧比較回路６２３の出力端子は、ＰＭＯＳ６２１のゲート端子に接続される。また、電圧比較回路６２３のもう一方の入力端子（例えば、プラス端子）は、第１基準電圧発生回路２３０の出力端子と接続され、第１基準電圧ＶＲＥＦ１が印加される。電圧比較回路６２３は、プラス端子に入力されている第１基準電圧ＶＲＥＦ１と、第２駆動回路５２０の出力端子ＷＤＬ２を通して接続されている第１駆動回路５１０の出力端子ＷＤＬ１の電圧をフィードバックしてマイナス端子に入力されている電圧とを比較し、第１基準電圧ＶＲＥＦ１の方が高い場合は、電圧比較回路６２３の出力はＬＲ化用電源２２０から供給されるＶＬ電位になることでＰＭＯＳ６２１はＯＦＦ状態になり、第２駆動回路５２０の出力端子ＷＤＬ２の出力はＨｉ−Ｚ状態になる。また、電圧比較回路６２３は、プラス端子に入力されている第１基準電圧ＶＲＥＦ１と、第２駆動回路５２０の出力端子ＷＤＬ２を通して接続されている第１駆動回路５１０の出力端子ＷＤＬ１の電圧をフィードバックしてマイナス端子に入力されている電圧とを比較し、第１基準電圧ＶＲＥＦ１の方が低い場合は、電圧比較回路６２３の出力は接地電位（ＶＳＳ）になることでＰＭＯＳ６２１はＯＮ状態になり、ＰＭＯＳ６２０がＯＮ状態であるときには、第２駆動回路５２０の出力端子ＷＤＬ２での出力は、ＰＭＯＳ６２０のソース端子の電位、つまり、ＬＲ化用電源２２０からＶＬ電位が供給され、これによって第２電流が出力される。なお、出力端子ＷＤＬ１の電圧と第１基準電圧ＶＲＥＦ１とが同電位の場合は、電圧比較回路６２３は、ＶＬ電位及び接地電位のいずれかを出力するように設定されていてもよい（あるいは、出力が不定であってもよい）。
また、データ信号入出力回路２０５から出力されるＬＲ書き込みイネーブル信号ＷＥＬは、インバータ６２２の入力端子と接続され、インバータ６２２の入力端子から入力されたＬＲ書き込みイネーブル信号ＷＥＬは、反転信号として、ＰＭＯＳ６２０のゲートに入力される。
第２駆動回路５２０の出力信号ＷＤＬ２は、ＬＲ書き込みイネーブル信号ＷＥＬがＨ状態の時には、電圧比較回路６２３の２つの入力端子の電圧の関係から、前述したようにＨｉ−Ｚ状態が出力されるか、または、ＬＲ化用電源２２０からＶＬ電位が供給される。また、ＬＲ書き込みイネーブル信号ＷＥＬがＬ状態の時には、第２駆動回路５２０の出力信号ＷＤＬ２はＨｉ−Ｚ状態を出力する。
ＨＲ書き込み回路５３０は、行選択回路２０９及び列選択回路２０３で選択されたメモリセルに対して、当該メモリセルに含まれる抵抗変化素子Ｒ００等を低抵抗状態から高抵抗状態に遷移させるための電圧として当該抵抗変化素子Ｒ００等の第１電極（下部電極１０３）を基準に第２電極（上部電極１０５）に対して正の電圧が印加されるように、電圧を印加する高抵抗状態書き込み回路の一例であり、ＰＭＯＳ６３０と、ＰＭＯＳ６３１と、ＮＭＯＳ６３２と、ＮＭＯＳ６３３と、インバータ６３４と、インバータ６３５とを備えている。
ＰＭＯＳ６３０と、ＰＭＯＳ６３１と、ＮＭＯＳ６３２と、ＮＭＯＳ６３３とは、この順に直列をなすように主端子（ドレイン端子、またはソース端子）同士が接続され、ひとつの電流経路を形成している。ＰＭＯＳ６３０の２つの主端子のうち、ＰＭＯＳ６３１の接続されていない方の主端子（ソース端子）は電源（例えば、ＨＲ化用電源２２１）に接続されている。また、ＮＭＯＳ６３３の２つの主端子のうち、ＮＭＯＳ６３２と接続されていない方の主端子（ソース端子）は、接地電位に接続されている。
データ信号入出力回路２０５から出力されるＨＲ書き込みイネーブル信号ＷＥＨは、インバータ６３５の入力端子とＮＭＯＳ６３２のゲートに入力され、インバータ６３５の入力端子から入力されたＨＲ書き込みイネーブル信号ＷＥＨは、反転信号として、ＰＭＯＳ６３１のゲートに入力される。また、制御回路２１３から出力される書き込みパルス信号ＰＬＳは、インバータ６３４の入力端子に入力され、インバータ６３４の入力端子から入力された信号は、反転信号として、ＰＭＯＳ６３０とＮＭＯＳ６３３のゲートに入力される。ＰＭＯＳ６３１とＮＭＯＳ６３２のそれぞれの一方の主端子（ドレイン端子）は接続され、ＨＲ書き込み回路５３０の出力端子ＷＤＨを通して出力される。
ＨＲ書き込み回路５３０の出力端子ＷＤＨの出力信号は、ＨＲ書き込みイネーブル信号ＷＥＨがＨ状態の時に、制御回路２１３から出力される書き込みパルス信号ＰＬＳに従って、ＨＲ化用電源２２１から供給されるＶＨ電位と接地電位（ＶＳＳ）のいずれかを出力し、ＨＲ書き込みイネーブル信号ＷＥＨがＬ状態の時には、Ｈｉ−Ｚ状態を出力する。
第１駆動回路５１０の出力端子ＷＤＬ１と、第２駆動回路５２０の出力端子ＷＤＬ２と、ＨＲ書き込み回路５３０の出力端子ＷＤＨとは、それぞれ書き込み回路２０６の出力端子ＷＤと接続され、書き込み回路２０６の出力端子ＷＤの信号は、列選択回路２０３で選択されるビットラインを駆動する。
次に、以上のように構成された抵抗変化型不揮発性記憶装置２００について、低抵抗状態のデータを書き込む場合の書き込みサイクルにおける動作例について、図１０に示すタイミングチャートを参照しながら説明する。なお、このタイミングチャートは簡易的に動作を説明するための模式図であり、実際の電圧、及び電流波形ではない。
なお、ここでは、抵抗変化層が高抵抗状態の場合をデータ「１」に、低抵抗状態の場合をデータ「０」にそれぞれ割り当てると定義して、その動作例を示す。また、説明は、図７におけるメモリセルＭ００についてデータの書き込みおよび読み出しをする場合について示す。また、ＬＲ化用電源２２０は電位ＶＬを供給している。また、第１基準電圧発生回路２３０は第１基準電圧ＶＲＥＦ１を供給しており、この第１基準電圧ＶＲＥＦ１の値は抵抗変化素子Ｒ００が低抵抗状態に変化したときに、抵抗変化素子Ｒ００の両端に低抵抗変化電圧ＶＲの電圧が印加される電圧に設定されている。
図１０の低抵抗状態（データ「０」）書き込みサイクルにおいては、データ信号入出力回路２０５の入力データＤＩＮはＬ電位が入力されているため、制御回路２１３から書き込みを制御する書き込みイネーブル信号ＷＥが、データ信号入出力回路２０５に入力されると、データ信号入出力回路２０５のＬＲ書き込みイネーブル信号ＷＥＬはＨ電位になる。その後、選択されたワードラインＷＬ０を立ち上げ、メモリセルＭ００のＮＭＯＳトランジスタＮ００をオンする。この段階では選択されたソースラインＳＬ０とビットラインＢＬ０は共に０Ｖが印加されているので電流は流れない。
次に、書き込みパルス信号ＰＬＳを立ち上げることによって、第１駆動回路５１０の出力端子ＷＤＬ１からは、ＬＲ化用電源２２０から供給される電位ＶＬを供給すると共に、第１駆動回路５１０の出力端子ＷＤＬ１の電圧が第１基準電圧ＶＲＥＦ１を超えると、第２駆動回路５２０からも電位ＶＬを供給することによって、書き込み回路２０６の出力端子ＷＤから電位ＶＬが供給される。
次に、抵抗変化素子Ｒ００の両端の電圧の絶対値｜ＶＲ００｜がＶＬＲ近傍に達すると抵抗変化素子Ｒ００は、高抵抗状態から低抵抗状態に変化し、抵抗変化素子Ｒ００の両端の電圧の絶対値｜ＶＲ００｜は、低抵抗変化電圧ＶＲになり、抵抗変化素子Ｒ００に流れる電流の絶対値｜ＩＲ００｜は低抵抗変化電流ＩＲになる。ここで、低抵抗変化電圧ＶＲがばらつくことにより、低抵抗変化電流ＩＲもばらつくことになる。低抵抗変化電圧ＶＲのばらつきをΔＶＲ、低抵抗変化電流のばらつきをΔＩＲとすると、抵抗変化素子Ｒ００の低抵抗状態の抵抗ＬＲは以下の式（２）で表される。
ＬＲ＝（ＶＲ±ΔＶＲ）／（ＩＲ±ΔＩＲ） ・・・ （２）
従来の書き込み回路では、図６で示したように、低抵抗変化電圧ＶＲ（動作点Ｂ）が、低抵抗変化電圧のばらつきΔＶＲによってプラス方向（ＶＲ＋ΔＶＲ）になる(動作点Ｂ’’)と、抵抗変化電流が減少（ＩＲ−ΔＩＲ）するため、以下の式（３）で示されるように抵抗変化素子Ｒ００の抵抗値ＬＲ（＋）は増加する方向に大きく変化し、一方、低抵抗変化電圧ＶＲが、低抵抗変化電圧のばらつきΔＶＲによってマイナス方向（ＶＲ−ΔＶＲ）になる(動作点Ｂ’)と、抵抗変化電流が増加（ＩＲ＋ΔＩＲ）するため、以下の式（４）で示されるように抵抗変化素子Ｒ００の抵抗値ＬＲ（−）は大きく減少する方向に変化する。
ＬＲ（＋）＝（ＶＲ＋ΔＶＲ）／（ＩＲ−ΔＩＲ） ・・・ （３）
ＬＲ（−）＝（ＶＲ−ΔＶＲ）／（ＩＲ＋ΔＩＲ） ・・・ （４）
一方、本願で示す第２駆動回路５２０は、前述したように、抵抗変化素子Ｒ００の両端の電圧の絶対値｜ＶＲ００｜がＶＲ以上になるとＨ電位を供給するため、抵抗変化電流ＩＲが増加する。このことにより、低抵抗変化電圧ＶＲが、低抵抗変化電圧のばらつきΔＶＲによってプラス方向（ＶＲ＋ΔＶＲ）になると、抵抗変化電流が増加（ＩＲ＋ΔＩＲ）するため、以下の式（５）で示されるように抵抗変化素子Ｒ００の抵抗値ＬＲ（＋）の変化は小さく、一方、低抵抗変化電圧ＶＲが、低抵抗変化電圧のばらつきΔＶＲによってマイナス方向（ＶＲ−ΔＶＲ）になると、抵抗変化電流が減少（ＩＲ−ΔＩＲ）するため、以下の式（６）で示されるように抵抗変化素子Ｒ００の抵抗値ＬＲ（−）の変化も小さくなる。
ＬＲ’（＋）＝（ＶＲ＋ΔＶＲ）／（ＩＲ＋ΔＩＲ） ・・・ （５）
ＬＲ’（−）＝（ＶＲ−ΔＶＲ）／（ＩＲ−ΔＩＲ） ・・・ （６）
図１１は、本発明の第１の実施の形態における抵抗変化型不揮発性記憶装置２００における抵抗変化素子Ｒ００が高抵抗状態から低抵抗状態に変化するときの抵抗変化素子Ｒ００と、ＬＲ書き込み回路５００の動作点を説明するための動作点解析図である。横軸は、メモリセルＭ００の選択トランジスタＮ００と抵抗変化素子Ｒ００との間のノードＮ１での電圧を、縦軸は書き込み回路２０６の出力端子ＷＤから流れるメモリセル書き込み電流を示している。
特性（１）はＬＲ化用電源２２０から１．８ＶのＶＬ電位を第１駆動回路５１０に供給したときの第１駆動回路５１０の出力負荷曲線を表しており、ノードＮ１の電圧が１．８Ｖの時は、第１駆動回路５１０から供給される電流は０Ａ（０アンペア）になり、ノードＮ１の電圧が０Ｖの時は、第１駆動回路５１０から約１１２μＡの電流が供給される。ここで、第１駆動回路５１０は、前述したようにその駆動電流（つまり、第１電流）が選択トランジスタＮ００の駆動電流よりも小さくなるように制限されているため、図６に示される従来の駆動回路の特性とは異なる特性を示している。つまり、図６に示される従来の駆動回路では、図５における選択トランジスタ１１１によって抵抗変化素子１１０に印加される電圧と電流が決定されることから、ノードＮ１の電圧が低くなるとほぼ線形に駆動電流が増加するため、その特性傾きが大きく、低抵抗変化電圧ＶＲのばらつきに対するメモリセル書き込み電流の変化幅は動作点Ｂ’と動作点Ｂ’’間の約１００μＡと大きかった。一方、本願発明の抵抗変化型不揮発性記憶装置２００では、選択トランジスタＮ００等による駆動電流よりもＬＲ書き込み回路５００からの駆動電流が制限されている（つまり、選択トランジスタＮ００等のＯＮ時におけるインピーダンスはＬＲ書き込み回路５００の出力インピーダンスに比べて低い）ので、抵抗変化素子Ｒ００等に印加される電圧と電流はＬＲ書き込み回路５００によって決定される。
具体的には、図１１に示されるように、第１駆動回路５１０の駆動回路の負荷特性（１）では、ノードＮ１の電圧が低くなるほど駆動電流は増加するが、低抵抗変化電圧ＶＲ付近から電圧変化に対する電流変化の変化傾きが小さくなっている。なお、この負荷特性（１）は、上述した選択トランジスタＮ００のインピーダンスとＬＲ書き込み回路５００の出力インピーダンスとの関係から、第１駆動回路５１０自体の出力特性によって決定づけられている。つまり、第１駆動回路５１０は、出力電圧の増加に伴って出力電流が減少する出力特性を有する。
特性（２）は同じくＬＲ化用電源２２０から１．８ＶのＶＬ電位を第２駆動回路５２０に供給したときの第２駆動回路５２０の出力曲線を表している。この第２駆動回路５２０は、第１駆動回路５１０の出力端子ＷＤＬ１での電圧が予め定められた第１基準電圧ＶＲＥＦ１よりも高い場合にだけ第２電流を出力する出力特性を有する。ここで、第１基準電圧発生回路２３０の第１基準電圧ＶＲＥＦ１については、ノードＮ１の電位が抵抗変化電圧ＶＲ＝０．８Ｖ近傍に変局点を持つように第１基準電圧ＶＲＥＦ１を設定する。つまり、ノードＮ１の電圧が１．８Ｖの時は、第２駆動回路５２０から供給される電流（つまり、第２電流）は０Ａになり、ノードＮ１の電圧が１．８Ｖより小さくなると第２電流が次第に増加し、ノードＮ１の電圧が０．８Ｖの時、第２駆動回路５２０から約１８μＡの電流（第２電流）が供給されるが、０．８Ｖ以下の時は、供給される電流（第２電流）は０Ａになる。なお、図１１に示されるように、第２駆動回路５２０から供給される電流（つまり、第２電流）は、電流供給時においては、第１駆動回路５１０から供給される電流（つまり、第１電流）よりも小さく、かつ、０アンペアよりも大きい。
ここで、ＬＲ書き込み回路５００の出力電流は、第１駆動回路５１０と第２駆動回路５２０のそれぞれの出力電流（第１電流及び第２電流）を合わせた合成電流が流れるため、ＬＲ書き込み回路５００の出力負荷特性は、曲線（３）に示す特性になる。
本発明の基礎データで説明したように、抵抗変化素子Ｒ００の低抵抗状態の抵抗値は、抵抗変化素子Ｒ００の両端の電圧が低抵抗変化電圧ＶＲに達したときに、抵抗変化素子Ｒ００に流れる電流値に応じて決まるため、図１１の動作点解析図において、抵抗変化素子Ｒ００が高抵抗状態の時はＣ点にあるが、高抵抗状態から低抵抗状態に変化するときの動作点は、抵抗変化素子Ｒ００とＬＲ書き込み回路５００が流せる電流とが釣り合ったＤ点に推移し、このときの抵抗変化素子Ｒ００の負荷直線の傾き（ＲｍＬ）が低抵抗状態の抵抗値になる。ここで、本願発明者が見い出した低抵抗変化電圧ＶＲ値のばらつきが例えば、０．８Ｖ±０．１Ｖばらついたとしても特性（３）で決まる動作点Ｄ’から動作点Ｄ’’までの範囲で決まる抵抗値でしか変動しない。本シミュレーションでは抵抗変化素子Ｒ００の抵抗値は約７．１ｋΩ〜８．７ｋΩと算出され、約１．２３倍程度の低抵抗値のばらつきに抑えることができる。
なお、本発明の第１の実施の形態では、低抵抗変化電圧ＶＲ＝０．８Ｖ近傍に変局点を持つように第１基準電圧発生回路２３０の第１基準電圧ＶＲＥＦ１を設定しているが、第１基準電圧ＶＲＥＦ１は、抵抗変化素子に印加される電圧が低抵抗変化電圧ＶＲとして起こり得る電圧の範囲内となるようにＬＲ書き込み回路５００が出力すべき電圧の範囲内に設定されていればよい。たとえば、低抵抗変化電圧ＶＲの平均値をＶＲａ、最小値をＶＲ１とし、ＬＲ書き込み回路５００から抵抗変化素子までの電圧降下の最小値をＶＤ１、最大値をＶＤ２とすると、第１基準電圧発生回路２３０の第１基準電圧ＶＲＥＦ１は、
（ＶＤ１＋ＶＲ１）≦ＶＲＥＦ１≦（ＶＤ２＋ＶＲａ）
の範囲であればよい。
具体的には、前述したように抵抗変化素子Ｒ００は、ＶＲａ＝０．８Ｖ、ＶＲ１＝０．７Ｖでばらついており、ＬＲ書き込み回路５００から抵抗変化素子までの電圧降下の最小値をＶＤ１＝０．０５Ｖ、最大値をＶＤ２＝０．３Ｖとすると、第１基準電圧発生回路２３０の第１基準電圧ＶＲＥＦ１は、０．７５Ｖ〜１．１０Ｖであればよい。
また、第２駆動回路５２０の駆動電流は、第１駆動回路５１０の駆動電流よりも小さく、かつ、０Ａよりも大きい（あるいは、０Ａ以上の）駆動電流を流すのが好ましい。
以上のように、本実施の形態における不揮発性記憶装置２００によれば、従来と同じ低抵抗変化電圧ＶＲ値のばらつきに対して、メモリセルに流れる電流のばらつきが小さくなるようにＬＲ書き込み回路５００の負荷特性が設定されているので、抵抗変化素子の低抵抗状態における抵抗値のばらつきは従来よりも小さくなる。
［第２の実施の形態］
次に、本発明の第２の実施の形態における不揮発性記憶装置について説明する。
図１２は、本発明の第２の実施の形態に係る不揮発性記憶装置２００ａの構成を示すブロック図である。この不揮発性記憶装置２００ａは、２つの基準電圧発生回路（第１基準電圧発生回路２３１、第２基準電圧発生回路２３２）と、３つの駆動回路（第１駆動回路５１０、第２駆動回路５４０、第３駆動回路５５０）から構成されるＬＲ書き込み回路５００ａを有する書き込み回路２０６ａを備える点で、第１の実施の形態に係る不揮発性記憶装置２００と異なる。以下、異なる点を説明する。
図１３は、本発明の第２の実施の形態における書き込み回路２０６ａの具体的回路構成の一例と、ＬＲ化用電源２２０と、ＨＲ化用電源２２１と、第１基準電圧発生回路２３１と、第２基準電圧発生回路２３２と、それらの接続関係を示す回路図である。図１３に示すように、本実施の形態における書き込み回路２０６ａは、抵抗変化素子Ｒ００、Ｒ０１、・・・の抵抗状態を高抵抗状態から低抵抗状態に変化させるためにメモリセルに対して電圧、及び電流を印加するＬＲ書き込み回路５００ａと、抵抗変化素子Ｒ００、Ｒ０１、・・・の抵抗状態を低抵抗状態から高抵抗状態に変化させるために電圧、及び電流を印加するＨＲ書き込み回路５３０とで構成されている。
ＬＲ書き込み回路５００ａは、行選択回路２０９及び列選択回路２０３で選択されたメモリセルに対して、当該メモリセルに含まれる抵抗変化素子Ｒ００等を高抵抗状態から低抵抗状態に遷移させるための電圧として当該抵抗変化素子Ｒ００等の第２電極（上部電極４００ｃ）を基準に第１電極（下部電極４００ａ）に対して正の電圧が印加されるように、電圧を印加する低抵抗状態書き込み回路の一例であり、第１駆動回路５１０と第２駆動回路５４０と第３駆動回路５５０で構成されている。第１駆動回路５１０と、ＨＲ書き込み回路５３０は、前述の本発明の第１の実施の形態で述べた内容と同じであるため、ここでの記載は省略する。
第２駆動回路５４０は、ＬＲ書き込み回路５００ａがメモリセルに対して低抵抗化させる電圧を印加するときに、第１駆動回路５１０の出力端子ＷＤＬ１での電圧が予め定められた第１基準電圧ＶＲＥＦ１よりも高い場合に第２電流を出力し、その出力端子ＷＤＬ１での電圧が第１基準電圧ＶＲＥＦ１よりも低い場合にハイインピーダンス状態になる回路であり、ＰＭＯＳ６４０と、第１駆動素子としてのＰＭＯＳ６４１と、インバータ６４２と、第１比較回路としての電圧比較回路６４３で構成されている。ＰＭＯＳ６４０とＰＭＯＳ６４１は、この順に直列をなすように主端子（ドレイン端子、またはソース端子）同士が接続され、ひとつの電流経路を形成している。ＰＭＯＳ６４０の２つの主端子のうち、ＰＭＯＳ６４１と接続されていない方の主端子（ソース端子）は電源（例えば、ＬＲ化用電源２２０）に接続されている。また、ＰＭＯＳ６４１の２つの主端子のうち、ＰＭＯＳ６４０と接続されていない方の主端子（ドレイン端子）は、電圧比較回路６４３の２つの入力端子のうちの一方の端子（例えば、マイナス端子）に接続されるとともに、第２駆動回路５４０の出力端子ＷＤＬ２と接続されている。ここで、第１駆動回路５１０の出力端子ＷＤＬ１と、第２駆動回路５４０の出力端子ＷＤＬ２とは接続されている。
電圧比較回路６４３の出力端子は、ＰＭＯＳ６４１のゲート端子に接続される。また、電圧比較回路６４３のもう一方の入力端子（例えば、プラス端子）は、第１基準電圧発生回路２３１の出力端子と接続され、第１基準電圧ＶＲＥＦ１が印加される。電圧比較回路６４３は、プラス端子に入力されている第１基準電圧ＶＲＥＦ１と、第２駆動回路５４０の出力端子ＷＤＬ２を通して接続されている第１駆動回路５１０の出力端子ＷＤＬ１の電圧をフィードバックしてマイナス端子に入力されている電圧とを比較し、第１基準電圧ＶＲＥＦ１の方が高い場合は、電圧比較回路６４３の出力はＬＲ化用電源２２０から供給されるＶＬ電位になることでＰＭＯＳ６４１はＯＦＦ状態になり、第２駆動回路５４０の出力端子ＷＤＬ２はＨｉ−Ｚ状態になる。また、電圧比較回路６４３は、プラス端子に入力されている第１基準電圧ＶＲＥＦ１と、第２駆動回路５４０の出力端子ＷＤＬ２を通して接続されている第１駆動回路５１０の出力端子ＷＤＬ１の電圧をフィードバックしてマイナス端子に入力されている電圧とを比較し、第１基準電圧ＶＲＥＦ１の方が低い場合は、電圧比較回路６４３の出力は接地電位（ＶＳＳ）になることでＰＭＯＳ６４１はＯＮ状態になり、ＰＭＯＳ６４０がＯＮ状態であるときには、第２駆動回路５４０の出力端子ＷＤＬ２は、ＰＭＯＳ６４０のソース端子の電位、つまり、ＬＲ化用電源２２０からＶＬ電位が供給され、これによって第２電流が出力される。なお、出力端子ＷＤＬ１の電圧と第１基準電圧ＶＲＥＦ１とが同電位の場合は、電圧比較回路６４３は、ＶＬ電位及び接地電位のいずれかを出力するように設定されていてもよい（あるいは、出力が不定であってもよい）。
また、データ信号入出力回路２０５から出力されるＬＲ書き込みイネーブル信号ＷＥＬは、インバータ６４２の入力端子と接続され、インバータ６４２の入力端子から入力されたＬＲ書き込みイネーブル信号ＷＥＬは、反転信号として、ＰＭＯＳ６４０のゲートに入力される。
第２駆動回路５４０の出力端子ＷＤＬ２の出力信号には、ＬＲ書き込みイネーブル信号ＷＥＬがＨ状態の時には、電圧比較回路６４３の２つの入力端子の電圧の関係から、前述したようにＨｉ−Ｚ状態が出力されるか、または、ＬＲ化用電源２２０からＶＬ電位が供給される。また、ＬＲ書き込みイネーブル信号ＷＥＬがＬ状態の時には、第２駆動回路５４０の出力端子ＷＤＬ２の出力信号としてＨｉ−Ｚ状態を出力する。
第３駆動回路５５０は、ＬＲ書き込み回路５００ａがメモリセルに対して低抵抗化させる電圧を印加するときに、第１駆動回路５１０の出力端子ＷＤＬ１での電圧が予め定められた第２基準電圧ＶＲＥＦ２よりも高い場合に第３電流を出力し、その出力端子ＷＤＬ３の電圧が第２基準電圧ＶＲＥＦ２よりも低い場合にハイインピーダンス状態になる回路であり、ＰＭＯＳ６５０と、第２駆動素子としてのＰＭＯＳ６５１と、インバータ６５２と、第２比較回路としての電圧比較回路６５３で構成されている。ＰＭＯＳ６５０とＰＭＯＳ６５１は、この順に直列をなすように主端子（ドレイン端子、またはソース端子）同士が接続され、ひとつの電流経路を形成している。ＰＭＯＳ６５０の２つの主端子のうち、ＰＭＯＳ６５１と接続されていない方の主端子（ソース端子）は電源（例えば、ＬＲ化用電源２２０）に接続されている。また、ＰＭＯＳ６５１の２つの主端子のうち、ＰＭＯＳ６５０と接続されていない方の主端子（ドレイン端子）は、電圧比較回路６５３の２つの入力端子のうちの一方の端子（例えば、マイナス端子）に接続されるとともに、第３駆動回路５５０の出力端子ＷＤＬ３と接続されている。ここで、第１駆動回路５１０の出力端子ＷＤＬ１と、第３駆動回路５５０の出力端子ＷＤＬ３とは接続されている。
電圧比較回路６５３の出力端子は、ＰＭＯＳ６５１のゲート端子に接続される。また、電圧比較回路６５３のもう一方の入力端子（例えば、プラス端子）は、第２基準電圧発生回路２３２の出力端子と接続され、第２基準電圧ＶＲＥＦ２が印加される。電圧比較回路６５３は、プラス端子に入力されている第２基準電圧ＶＲＥＦ２と、第３駆動回路５５０の出力端子ＷＤＬ３を通して接続されている第１駆動回路５１０の出力端子ＷＤＬ１の電圧をフィードバックしてマイナス端子に入力されている電圧とを比較し、第２基準電圧ＶＲＥＦ２の方が高い場合は、電圧比較回路６５３の出力はＬＲ化用電源２２０から供給されるＶＬ電位になることでＰＭＯＳ６５１はＯＦＦ状態になり、第３駆動回路５５０の出力端子ＷＤＬ３での出力はＨｉ−Ｚ状態になる。また、電圧比較回路６５３は、プラス端子に入力されている第２基準電圧ＶＲＥＦ２と、第３駆動回路５５０の出力端子ＷＤＬ３を通して接続されている第１駆動回路５１０の出力端子ＷＤＬ１の電圧をフィードバックしてマイナス端子に入力されている電圧とを比較し、第２基準電圧ＶＲＥＦ２の方が低い場合は、電圧比較回路６５３の出力は接地電位（ＶＳＳ）になることでＰＭＯＳ６５１はＯＮ状態になり、ＰＭＯＳ６５０がＯＮ状態であるときには、第３駆動回路５５０の出力端子ＷＤＬ３での出力は、ＰＭＯＳ６５０のソース端子の電位、つまり、ＬＲ化用電源２２０からＶＬ電位が供給され、これによって第３電流が出力される。なお、出力端子ＷＤＬ１の電圧と第２基準電圧ＶＲＥＦ２とが同電位の場合は、電圧比較回路６５３は、ＶＬ電位及び接地電位のいずれかを出力するように設定されていてもよい（あるいは、出力が不定であってもよい）。
また、データ信号入出力回路２０５から出力されるＬＲ書き込みイネーブル信号ＷＥＬは、インバータ６５２の入力端子と接続され、インバータ６５２の入力端子から入力されたＬＲ書き込みイネーブル信号ＷＥＬは、反転信号として、ＰＭＯＳ６５０のゲートに入力される。
第３駆動回路５５０の出力信号ＷＤＬ３は、ＬＲ書き込みイネーブル信号ＷＥＬがＨ状態の時には、電圧比較回路６５３の２つの入力端子の電圧の関係から、前述したようにＨｉ−Ｚ状態が出力されるか、または、ＬＲ化用電源２２０からＶＬ電位が供給される。また、ＬＲ書き込みイネーブル信号ＷＥＬがＬ状態の時には、第３駆動回路５５０の出力信号ＷＤＬ３はＨｉ−Ｚ状態を出力する。
第１駆動回路５１０の出力端子ＷＤＬ１と、第２駆動回路５４０の出力端子ＷＤＬ２と、第３駆動回路５５０の出力端子ＷＤＬ３と、ＨＲ書き込み回路５３０の出力端子ＷＤＨとは、それぞれ書き込み回路２０６ａの出力端子ＷＤと接続され、書き込み回路２０６ａの出力端子ＷＤの信号は、列選択回路２０３で選択されるビットラインを駆動する。
図１４は、本発明の第２の実施の形態における抵抗変化型不揮発性記憶装置における抵抗変化素子Ｒ００が高抵抗状態から低抵抗状態に変化するときの抵抗変化素子Ｒ００と、ＬＲ書き込み回路５００ａの動作点を説明するための動作点解析図である。横軸は、メモリセルＭ００の選択トランジスタＮ００と抵抗変化素子Ｒ００との間のノードＮ１での電圧を、縦軸は書き込み回路２０６ａの出力端子ＷＤから流れるメモリセル書き込み電流を示している。
特性（１）はＬＲ化用電源２２０から１．８ＶのＶＬ電位を第１駆動回路５１０に供給したときの第１駆動回路５１０の出力負荷曲線を表しており、ノードＮ１の電圧が１．８Ｖの時は、第１駆動回路５１０から供給される電流は０Ａになり、ノードＮ１の電圧が０Ｖの時は、第１駆動回路５１０から約１１２μＡの電流が供給される。つまり、第１駆動回路５１０は、出力電圧の増加に伴って出力電流が減少する出力特性を有する。ここで、第１駆動回路５１０は、前述したように駆動電流（つまり、第１電流）が制限されているため、図６に示される従来の駆動回路の特性とは異なる特性を示している。つまり、図６に示される従来の駆動回路では、ノードＮ１の電圧が低くなるとほぼ線形に駆動電流が増加するため、その特性傾きが大きく、ＶＲのばらつきに対するメモリセル書き込み電流の変化幅は動作点Ｂ’と動作点Ｂ’’間の約１００μＡと大きかった。一方、本願発明の第１駆動回路５１０の駆動回路の負荷特性（１）では、ノードＮ１の電圧が低くなるほど駆動電流は増加するが、低抵抗変化電圧ＶＲ付近から電圧変化に対する電流変化の変化傾きが小さくなっている。
特性（２）、及び特性（３）は、それぞれ、同じくＬＲ化用電源２２０から１．８ＶのＶＬ電位を第２駆動回路５４０、及び第３駆動回路５５０に供給したときの第２駆動回路５４０の出力曲線と、第３駆動回路５５０の出力曲線を表している。これら第２駆動回路５４０及び第３駆動回路５５０は、第１駆動回路５１０の出力端子ＷＤＬ１での電圧が、それぞれ、予め定められた第１基準電圧ＶＲＥＦ１及び第２基準電圧ＶＲＥＦ２よりも高い場合にだけ、それぞれ、第２電流及び第３電流を出力する出力特性を有する。なお、図１４に示されるように、第２駆動回路５４０から供給される電流（つまり、第２電流）及び第３駆動回路５５０から供給される電流（つまり、第３電流）は、電流供給時においては、いずれも、第１駆動回路５１０から供給される電流（つまり、第１電流）よりも小さく、かつ、０アンペアよりも大きい。
ここで、第１基準電圧発生回路２３１の第１基準電圧ＶＲＥＦ１については、ノードＮ１の電位が低抵抗変化電圧ＶＲ＝０．８Ｖよりも小さい値（例えば０．７７Ｖ付近）に変局点を持つように第１基準電圧ＶＲＥＦ１を設定する。つまり、ノードＮ１の電圧が１．８Ｖの時は、第２駆動回路５４０から供給される電流（第２電流）は０Ａになり、ノードＮ１の電圧が０．７７Ｖを超えている時は、第２駆動回路５４０から約１５μＡの電流（第２電流）が供給されるが、０．７７Ｖ以下の時は、供給される電流（第２電流）は０Ａになる。同様に、第２基準電圧発生回路２３２の第２基準電圧ＶＲＥＦ２については、ノードＮ１の電位が低抵抗変化電圧ＶＲ＝０．８Ｖよりも大きい値（例えば０．８５Ｖ付近）に変局点を持つように第２基準電圧ＶＲＥＦ２を設定する。つまり、ノードＮ１の電圧が１．８Ｖの時は、第３駆動回路５５０から供給される電流（第３電流）は０Ａになり、ノードＮ１の電圧が０．８５Ｖを超えている時は、第３駆動回路５５０から約１５μＡの電流（第３電流）が供給されるが、０．８５Ｖ以下の時は、供給される電流（第３電流）は０Ａになる。
ここで、ＬＲ書き込み時のＬＲ書き込み回路５００ａの出力電流は、第１駆動回路５１０と、第２駆動回路５４０、第３駆動回路５５０のそれぞれの出力電流（第１電流、第２電流及び第３電流）を合わせた合成電流が流れるため、ＬＲ書き込み回路５００ａの出力負荷特性は、曲線（４）に示す特性になる。
本発明の基礎データで説明したように、抵抗変化素子Ｒ００の低抵抗状態の抵抗値は、抵抗変化素子Ｒ００の両端の電圧が低抵抗変化電圧ＶＲに達したときに、抵抗変化素子Ｒ００に流れる電流値に応じて決まるため、図１４の動作点解析図において、抵抗変化素子Ｒ００が高抵抗状態の時はＥ点にあるが、高抵抗状態から低抵抗状態に変化するときの動作点は、抵抗変化素子Ｒ００とＬＲ書き込み回路５００ａが流せる電流とが釣り合ったＦ点に推移し、このときの抵抗変化素子Ｒ００の負荷直線の傾き（ＲｍＬ）が低抵抗状態の抵抗値になる。ここで、本願発明者が見い出した低抵抗変化電圧ＶＲ値のばらつきが例えば、０．８Ｖ±０．１Ｖばらついたとしても特性（４）で決まる動作点Ｆ’から動作点Ｆ’’までの範囲で決まる抵抗値でしかばらつかない。本シミュレーションでは抵抗変化素子Ｒ００の抵抗値は約７．１ｋΩ〜７．９ｋΩと算出され、約１．１２倍程度のばらつきに抑えることができる。
なお、本発明の第２の実施の形態では、低抵抗変化電圧ＶＲ＝０．８Ｖ近傍(前後)に２つの変局点を持つように第１基準電圧発生回路２３１の第１基準電圧ＶＲＥＦ１及び第２基準電圧発生回路２３２の第２基準電圧ＶＲＥＦ２を設定しているが、第１基準電圧ＶＲＥＦ１及び第２基準電圧ＶＲＥＦ２は、いずれも、抵抗変化素子に印加される電圧が低抵抗変化電圧ＶＲとして起こり得る電圧の範囲内となるようにＬＲ書き込み回路５００ａが出力すべき電圧の範囲内に設定されていればよい。たとえば、低抵抗変化電圧ＶＲの平均値をＶＲａ、最小値をＶＲ１、最大値をＶＲ２とし、ＬＲ書き込み回路５００ａから抵抗変化素子までの電圧降下の最小値をＶＤ１、最大値をＶＤ２とすると、第１基準電圧発生回路２３１の第１基準電圧ＶＲＥＦ１は、
（ＶＤ１＋ＶＲ１）≦ＶＲＥＦ１≦（ＶＤ２＋ＶＲａ）
の範囲であればよく、第２基準電圧発生回路２３２の第２基準電圧ＶＲＥＦ２は、
（ＶＤ１＋ＶＲａ） ≦ＶＲＥＦ２≦（ＶＤ２＋ＶＲ２）
の範囲であればよい。ただし、ＶＲＥＦ１＜ＶＲＥＦ２
具体的には、前述したように抵抗変化素子Ｒ００は、ＶＲ＝０．８Ｖ、ＶＲ１＝０．７Ｖ、ＶＲ２＝０．９Ｖでばらついており、ＬＲ書き込み回路５００ａから抵抗変化素子までの電圧降下の最小値をＶＤ１＝０．０５Ｖ、最大値をＶＤ２＝０．３Ｖとすると、第１基準電圧発生回路２３１の第１基準電圧ＶＲＥＦ１は、０．７５Ｖ〜１．１０Ｖで、第２基準電圧発生回路２３２の第２基準電圧ＶＲＥＦ２は、０．８５Ｖ〜１．２０Ｖであればよい。
また、第２駆動回路５４０の駆動電流は、第１駆動回路５１０の駆動電流よりも小さく、かつ、０Ａよりも大きい（あるいは、０Ａ以上の）駆動電流を流し、第３駆動回路５５０の駆動電流は、第１駆動回路５１０の駆動電流よりも小さく、かつ、０Ａよりも大きい（あるいは、０Ａ以上の）駆動電流を流すのが好ましい。
以上のように、本実施の形態における不揮発性記憶装置によれば、従来と同じ低抵抗変化電圧ＶＲ値のばらつきに対して、メモリセルに流れる電流のばらつきが小さくなるようにＬＲ書き込み回路の負荷特性が設定されているので、抵抗変化素子の低抵抗状態における抵抗値のばらつきは従来よりも小さくなる。
［第３の実施の形態］
次に、本発明の第３の実施の形態における不揮発性記憶装置について説明する。なお、本実施の形態における不揮発性記憶装置は、基本的には、図７に示される第１の実施の形態における不揮発性記憶装置と同じ構成を備える。ただし、書き込み回路の詳細な構成が第１の実施の形態と異なる。以下、異なる点を説明する。
図１５は、本発明の第３の実施の形態における書き込み回路２０６ｂの具体的回路構成の一例と、ＬＲ化用電源２２０と、ＨＲ化用電源２２１と、それらの接続関係を示す回路図である。図１５に示すように、本実施の形態における書き込み回路２０６ｂは、抵抗変化素子Ｒ００、Ｒ０１、・・・の抵抗状態を高抵抗状態から低抵抗状態に変化させるために電圧、及び電流を印加するＬＲ書き込み回路５００ｂと、抵抗変化素子Ｒ００、Ｒ０１、・・・の抵抗状態を低抵抗状態から高抵抗状態に変化させるために電圧、及び電流を印加するＨＲ書き込み回路５３０とで構成されている。
ＬＲ書き込み回路５００ｂは、行選択回路２０９及び列選択回路２０３で選択されたメモリセルに対して、当該メモリセルに含まれる抵抗変化素子Ｒ００等を高抵抗状態から低抵抗状態に遷移させるための電圧として当該抵抗変化素子Ｒ００等の第２電極（上部電極１０５）を基準に第１電極（下部電極１０３）に対して正の電圧が印加されるように、電圧を印加する低抵抗状態書き込み回路の一例であり、第１駆動回路５１０と第２駆動回路５６０とで構成されている。
第１駆動回路５１０と、ＨＲ書き込み回路５３０は、前述の本発明の第１の実施の形態で述べた内容と同じであるため、ここでの記載は省略する。
第２駆動回路５６０は、ＬＲ書き込み回路５００ｂがメモリセルに対して低抵抗化させる電圧を印加するときに、第１駆動回路５１０の出力端子ＷＤＬ１での電圧が予め定められた２入力ＮＡＮＤ６６１の閾値電圧ＶＴＨよりも高い場合に第２電流を出力し、その出力端子ＷＤＬ２での電圧が閾値電圧ＶＴＨよりも低い場合にハイインピーダンス状態になる回路であり、第１駆動素子としてのＰＭＯＳ６６０と、論理演算素子である２入力ＮＡＮＤ６６１とで構成されている。ＰＭＯＳ６６０の２つの主端子のうち、一方の主端子（ソース端子）は電源（例えば、ＬＲ化用電源２２０）に接続されており、もう一方の主端子（ドレイン端子）は、２入力ＮＡＮＤ６６１の一方の入力端子（例えば、第２入力端子）に接続されるとともに、第２駆動回路５６０の出力端子ＷＤＬ２と接続されている。ここで、第１駆動回路５１０の出力端子ＷＤＬ１と、第２駆動回路５６０の出力端子ＷＤＬ２とは接続されている。
２入力ＮＡＮＤ６６１の出力端子は、ＰＭＯＳ６６０のゲート端子に接続される。また、２入力ＮＡＮＤ６６１のもう一方の入力端子（例えば、第１入力端子）は、データ信号入出力回路２０５から出力されるＬＲ書き込みイネーブル信号ＷＥＬと接続される。
この２入力ＮＡＮＤ６６１は、ＬＲ書き込みイネーブル信号ＷＥＬがイネーブル（Ｈ状態）のときに、第１駆動回路５１０の出力端子ＷＤＬ１の電位の論理値を判断する、つまり、出力端子ＷＤＬ１の電位と、論理値の状態を判別するための、内部に有する閾値電圧ＶＴＨ（第１基準電圧の一例）とを比較する比較回路（第１比較回路）として機能する。その結果、第２駆動回路５６０の出力信号ＷＤＬ２は、ＬＲ化書き込みイネーブル信号ＷＥＬがＨ状態の時には、２入力ＮＡＮＤ６６１の第２入力端子の状態（Ｈ状態かＬ状態か）によって、前述したようにＨｉ−Ｚ状態が出力されるか、または、ＰＭＯＳ６６０のソース端子の電位、つまり、ＬＲ化用電源２２０からのＶＬ電位が供給（つまり、第２電流が出力）される。また、ＬＲ書き込みイネーブル信号ＷＥＬがＬ状態の時には、第２駆動回路５６０の出力信号ＷＤＬ２はＨｉ−Ｚ状態を出力する。なお、出力端子ＷＤＬ１の電圧と閾値電圧ＶＴＨとが同電位の場合は、２入力ＮＡＮＤ６６１は、Ｈ状態及びＬ状態のいずれかを出力するように設定されていてもよい（あるいは、出力が不定であってもよい）。
ここで用いられる２入力ＮＡＮＤ６６１は、２つのＰＭＯＳと２つのＮＭＯＳで構成される一般的な論理演算素子で、複数入力のＮＡＮＤ機能を有する回路であればよい。閾値電圧ＶＴＨは２つのＰＭＯＳと２つのＮＭＯＳのゲート幅及びゲート長を変更することにより調整できる。
第１駆動回路５１０の出力端子ＷＤＬ１と、第２駆動回路５６０の出力端子ＷＤＬ２と、ＨＲ書き込み回路５３０の出力端子ＷＤＨとは、それぞれ書き込み回路２０６ｂの出力端子ＷＤと接続され、書き込み回路２０６ｂの出力端子ＷＤの信号は、列選択回路２０３で選択されるビットラインを駆動する。
図１６は、本発明の第３の実施の形態における抵抗変化型不揮発性記憶装置における抵抗変化素子Ｒ００が高抵抗状態から低抵抗状態に変化するときの抵抗変化素子Ｒ００と、ＬＲ書き込み回路５００ｂの動作点を説明するための動作点解析図である。横軸は、メモリセルＭ００の選択トランジスタＮ００と抵抗変化素子Ｒ００との間のノードＮ１での電圧を、縦軸は書き込み回路２０６ｂの出力端子ＷＤから流れるメモリセル書き込み電流を示している。
特性（１）はＬＲ化用電源２２０から１．８ＶのＶＬ電位を第１駆動回路５１０に供給したときの第１駆動回路５１０の出力負荷曲線を表しており、ノードＮ１の電圧が１．８Ｖの時は、第１駆動回路５１０から供給される電流は０Ａになり、ノードＮ１の電圧が０Ｖの時は、第１駆動回路５１０から約１１２μＡの電流が供給される。つまり、第１駆動回路５１０は、出力電圧の増加に伴って出力電流が減少する出力特性を有する。ここで、第１駆動回路５１０は、前述したように駆動電流（つまり、第１電流）が制限されているため、図６に示される従来の駆動回路の特性とは異なる特性を示している。つまり、図６に示される従来の駆動回路では、ノードＮ１の電圧が低くなるとほぼ線形に駆動電流が増加するため、その特性傾きが大きく、ＶＲのばらつきに対するメモリセル書き込み電流の変化幅は動作点Ｂ’と動作点Ｂ’’間において約１００μＡと大きかった。一方、本願発明の第１駆動回路５１０の駆動回路の負荷特性（１）では、ノードＮ１の電圧が低くなるほど駆動電流は増加するが、低抵抗変化電圧ＶＲ付近から電圧変化に対する電流変化の変化傾きが小さくなっている。
特性（２）は同じくＬＲ化用電源２２０から１．８ＶのＶＬ電位を第２駆動回路５６０に供給したときの第２駆動回路５６０の出力曲線を表している。この第２駆動回路５６０は、第１駆動回路５１０の出力端子ＷＤＬ１での電圧が予め定められた閾値電圧ＶＴＨよりも高い場合にだけ第２電流を出力する出力特性を有する。ここでは、２入力ＮＡＮＤ６６１の閾値電圧ＶＴＨについては、ノードＮ１の電位が低抵抗変化電圧ＶＲ＝０．８Ｖに変局点を持つようにＶＴＨを設定する。つまり、ノードＮ１の電圧が１．８Ｖの時は、第２駆動回路５６０から供給される電流（第２電流）は０Ａになり、ノードＮ１の電圧が０．８Ｖを超えている時は、第２駆動回路５６０から約２８μＡの電流（第２電流）が供給されるが、０．８Ｖ以下の時は、供給される電流（第２電流）は０Ａになる。なお、図１６に示されるように、第２駆動回路５６０から供給される電流（つまり、第２電流）は、電流供給時においては、第１駆動回路５１０から供給される電流（つまり、第１電流）よりも小さく、かつ、０アンペアよりも大きい。
ここで、ＬＲ書き込み回路５００ｂの出力電流は、第１駆動回路５１０と第２駆動回路５６０のそれぞれの出力電流（第１電流及び第２電流）を合わせた合成電流が流れるため、ＬＲ書き込み回路５００ｂの出力負荷特性は、曲線（３）に示す特性になる。
本発明の基礎データで説明したように、抵抗変化素子Ｒ００の低抵抗状態の抵抗値は、抵抗変化素子Ｒ００の両端の電圧が低抵抗変化電圧ＶＲに達したときに、抵抗変化素子Ｒ００に流れる電流値に応じて決まるため、図１６の動作点解析図において、抵抗変化素子Ｒ００が高抵抗状態の時はＧ点にあるが、高抵抗状態から低抵抗状態に変化するときの動作点は、抵抗変化素子Ｒ００とＬＲ書き込み回路５００ｂが流せる電流とが釣り合ったＨ点に推移し、このときの抵抗変化素子Ｒ００の負荷直線の傾き（ＲｍＬ）が低抵抗状態の抵抗値になる。ここで、本願発明者が見い出した低抵抗変化電圧ＶＲ値のばらつきが例えば、０．８Ｖ±０．１Ｖばらついたとしても特性（３）で決まる動作点Ｈ’から動作点Ｈ’’までの範囲で決まる抵抗値でしかばらつかない。本シミュレーションでは抵抗変化素子Ｒ００の抵抗値は約７．１ｋΩ〜８．１ｋΩと算出され、約１．１４倍程度のばらつきに抑えることができる。
なお、本発明の第３の実施の形態では、低抵抗変化電圧ＶＲ＝０．８Ｖに変局点を持つように２入力ＮＡＮＤ６６１の閾値電圧ＶＴＨ＝０．９２Ｖに設定しているが、閾値電圧ＶＴＨは、抵抗変化素子に印加される電圧が低抵抗変化電圧ＶＲとして起こり得る電圧の範囲内となるようにＬＲ書き込み回路５００ｂが出力すべき電圧の範囲内に設定されていればよい。たとえば、低抵抗変化電圧ＶＲの平均値をＶＲａ、最小値をＶＲ１とし、ＬＲ書き込み回路５００ｂから抵抗変化素子までの電圧降下の最小値をＶＤ１、最大値をＶＤ２とすると、前記第２駆動回路５６０の前記２入力ＮＡＮＤ６６１の閾値電圧ＶＴＨは、
（ＶＤ１＋ＶＲ１）≦ＶＴＨ≦（ＶＤ２＋ＶＲａ）
の範囲であればよい。
具体的には、前述したように抵抗変化素子Ｒ００は、ＶＲ＝０．８Ｖ、ＶＲ１＝０．７Ｖでばらついており、ＬＲ書き込み回路５００ｂから抵抗変化素子までの電圧降下の最小値をＶＤ１＝０．０５Ｖ、最大値をＶＤ２＝０．３Ｖとすると、前記第２駆動回路５６０の前記２入力ＮＡＮＤ６６１の閾値電圧ＶＴＨは、０．７５Ｖ〜１．１０Ｖであればよい。
また、第２駆動回路５６０の駆動電流は、第１駆動回路５１０の駆動電流よりも小さく、かつ、０Ａよりも大きい（あるいは、０Ａ以上の）駆動電流を流すのが好ましい。
以上のように、本実施の形態における不揮発性記憶装置によれば、従来と同じ低抵抗変化電圧ＶＲ値のばらつきに対して、メモリセルに流れる電流のばらつきが小さくなるようにＬＲ書き込み回路の負荷特性が設定されているので、抵抗変化素子の低抵抗状態における抵抗値のばらつきは従来よりも小さくなる。
以上、本発明に係る抵抗変化型不揮発性記憶装置について、第１〜第３の実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の主旨を逸脱しない範囲で、これらの実施の形態に対して当業者が思いつく種々の変形を施して得られる形態や、これらの実施の形態の構成要素を任意に組み合わせて実現される形態も、本発明に含まれる。
例えば、第１の実施の形態では、ＬＲ書き込み回路５００は２つの駆動回路（第１駆動回路５１０、第２駆動回路５２０）から構成され、第２の実施の形態では、ＬＲ書き込み回路５００ａは３つの駆動回路（第１駆動回路５１０、第２駆動回路５４０、第３駆動回路５５０）から構成されたが、本発明は、このような駆動回路の個数に限定されるものではない。変局点の異なる負荷特性を有する駆動回路を任意の個数組み合わせて用いることで、低抵抗変化電圧ＶＲ値のばらつきに対して、メモリセルに流れる電流のばらつきが小さくなるようにＬＲ書き込み回路全体としての合成負荷特性を設定すればよい。これにより、抵抗変化素子の低抵抗状態における抵抗値のばらつきを更に減少させることができる。
また、本発明に係るＬＲ書き込み回路は、図１７に示されるＬＲ書き込み回路５００ｃのように、物理的に一つの駆動回路を用いて本発明に係るＬＲ書き込み回路（低抵抗状態書き込み回路）を実現してもよい。図１７に示されるＬＲ書き込み回路５００ｃは、電気的には、図９に示される第１駆動回路５１０と第２駆動回路５２０とを合わせた回路と等価である。要するに、本発明に係るＬＲ書き込み回路は、抵抗変化素子が低抵抗化されるときに当該抵抗変化素子に印加される電圧が低抵抗変化電圧ＶＲのばらつきの範囲内であるときに、出力電圧の増加に伴って出力電流が増加する負荷特性を有するドライバであれば、その内部を構成する駆動回路の物理的な個数には依存しない。
つまり、本発明に係る不揮発性記憶装置は、図１８に示される合成負荷特性（出力ＶＩ特性）を有するＬＲ書き込み回路を備える装置であればよく、特定のＬＲ書き込み回路を備える装置に限定されるものではない。ここで、図１８の横軸及び縦軸は、それぞれ、本発明に係るＬＲ書き込み回路の出力電圧、出力電流である。この図１８の横軸（ＬＲ書き込み回路の出力電圧）は、厳密には、図１１、図１４及び図１６に示される動作点解析図における横軸（抵抗変化素子と選択トランジスタとの接続点Ｎ１での電圧）と異なるが、選択トランジスタのソース・ドレイン間電圧（一定電圧とみなすことができる電圧）を含むか否かの相違に過ぎないので、図１８は、定性的には、図１１、図１４及び図１６に示される動作点解析図に対応する。
そのような特徴的なＬＲ書き込み回路とは、図１８の負荷特性図に示されるように、（１）全体としては（一部の領域を除いて）、出力電圧（横軸）の増加に伴って出力電流（縦軸）が減少する単調減少の負荷特性を有するが、（２）その一部の領域、つまり、抵抗変化素子が低抵抗化するときにその抵抗変化素子に印加される電圧が、低抵抗変化電圧ＶＲとして生じ得るばらつきの範囲内においては、出力電圧の増加に伴って出力電流が増加する単調増加（あるいは、全体としての単調減少よりも減少度の少ない単調減少）の負荷特性を有する。このとき、単調増加における傾斜の度合いとしては、抵抗変化素子が低抵抗状態の時の負荷直線（つまり、出力ＶＩ特性の原点と当該一部の領域を通過する右上がりの直線）の傾斜に実質的に一致する（あるいは、近い）ことが好ましい。そのような負荷特性であれば、低抵抗変化電圧ＶＲとして生じ得るばらつきの範囲（図１８における「ＶＲのばらつき」）内で、ΔＶ／ΔＩ、つまり、抵抗変化素子の低抵抗状態における抵抗値が実質的に一定となる。
このような非線形な合成負荷特性の一実現手法は、図１８に示されているように、（１）単調減少する負荷特性Ａを有するドライバからの電流と、（２）抵抗変化素子に印加される電圧が抵抗変化電圧ＶＲのばらつき範囲内（あるいは、その範囲の少なくとも一部）においては電流を出力し、それよりも小さい電圧では電流を出力しない（あるいは、ハイインピーダンス状態になる）ような負荷特性Ｂを有するドライバからの出力電流とを合成させることである。
また、本発明の実施の形態では、書き込み回路２０６、２０６ａ、２０６ｂはビットラインを駆動するように説明をしてきたが、ソースラインを駆動するように配置しても構わない。
また、上記実施の形態では、１Ｔ１Ｒ型のメモリセルを中心に説明してきたが、メモリセルの抵抗変化は抵抗変化素子によって行われているので、ヒューズ素子等への適用を目的とした抵抗変化素子単体の記憶装置においても同様の特性が考えられる。
また、選択素子（スイッチ素子）にＮＭＯＳトランジスタを用いた１Ｔ１Ｒ型のメモリセルについて説明をしてきたが、ＰＭＯＳトランジスタを用いても構わないし、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの両方を用いたＣＭＯＳトランジスタを用いても構わない。
また、抵抗変化素子とスイッチ素子としての整流素子（双方向ダイオード等）とを直列接続したメモリセルにおいても同様の手法や回路が適用できることは言うまでもない。
以上説明したように、本発明は、抵抗変化型不揮発性記憶装置として、特に、本発明では、抵抗変化型不揮発性記憶装置を構成する抵抗変化素子を用いたメモリセルの低抵抗と高抵抗の抵抗変化ウィンドウを最大限に設定可能な手法及び回路により、低抵抗の状態の安定化を実現することができるので、例えば、メモリの読出し高速化や安定化、更には歩留り向上を実現するのに有用である。また、ヒューズ素子の代わりとしての状態記憶回路にも有用である。
１００ 抵抗変化素子
１０１ 選択トランジスタ
１０２ メモリセル
１０３ 下部電極
１０４ 抵抗変化層
１０５ 上部電極
１１０ 抵抗変化素子
１１１ 選択トランジスタ
１１２ メモリセル
２００、２００ａ （抵抗変化型）不揮発性記憶装置
２０１ メモリ本体部
２０２ メモリセルアレイ
２０３ 列選択回路
２０４ 読み出し回路
２０５ データ信号入出力回路
２０６、２０６ａ、２０６ｂ 書き込み回路
２０９ 行選択回路
２１０ 行駆動回路
２１１ ワードライン駆動回路
２１２ ソースライン駆動回路
２１３ 制御回路
２１４ 制御信号入力回路
２１５ アドレス信号入力回路
２２０ 低抵抗（ＬＲ）化用電源
２２１ 高抵抗（ＨＲ）化用電源
２３０、２３１ 第１基準電圧発生回路
２３２ 第２基準電圧発生回路
３００ メモリセル
３０１ ＮＭＯＳトランジスタ
３０２ 半導体基板
３０３ａ 第１のＮ型拡散層領域
３０３ｂ 第２のＮ型拡散層領域
３０４ａ ゲート絶縁膜
３０４ｂ ゲート電極
３０５ 第１ビア
３０６ 第１配線層
３０７ 第２ビア
３０８ 第２配線層
３０９ 第３ビア
３１０ 第３配線層
４００ 抵抗変化素子
４００ａ 下部電極
４００ｂ 抵抗変化層
４００ｃ 上部電極
４０１ 下部電極接続ビア
４０２ 上部電極接続ビア
５００、５００ａ、５００ｂ、５００ｃ ＬＲ書き込み回路
５１０ 第１駆動回路
５２０、５４０、５６０ 第２駆動回路
５３０ ＨＲ書き込み回路
５５０ 第３駆動回路
６１０、６１１、６２０、６２１、６３０、６３１、６４０、６４１、６５０、６５１、６６０ ＰＭＯＳトランジスタ
６１２、６１３、６３２、６３３ ＮＭＯＳトランジスタ
６１４、６１５、６２２、６３４、６３５、６４２、６５２ インバータ
６２３、６４３、６５３ 電圧比較回路
６６１ ２入力ＮＡＮＤ

Claims (21)

  1. 第１電極と、第２電極と、前記第１及び第２電極の間に介在され、前記第１及び第２電極間に印加する電圧の極性に応じて可逆的に高抵抗状態又は低抵抗状態に遷移する不揮発性の抵抗変化層とで構成される抵抗変化素子と、前記抵抗変化素子と直列に接続された第１スイッチ素子とを備えたメモリセルがマトリックス状に配置されて構成されたメモリセルアレイと、
    前記メモリセルアレイを構成するメモリセルから、少なくとも一つのメモリセルを選択する選択回路と、
    前記選択回路で選択されたメモリセルに対して、当該メモリセルに含まれる抵抗変化素子を低抵抗状態から高抵抗状態に遷移させるための電圧として当該抵抗変化素子の第１電極を基準に第２電極に対して正の電圧が印加されるように、電圧を印加する高抵抗状態書き込み回路と、
    前記選択回路で選択されたメモリセルに対して、当該メモリセルに含まれる抵抗変化素子を高抵抗状態から低抵抗状態に遷移させるための電圧として当該抵抗変化素子の第２電極を基準に第１電極に対して正の電圧が印加されるように、電圧を印加する低抵抗状態書き込み回路と、を備え、
    前記低抵抗状態書き込み回路は、前記メモリセルに対して前記電圧を印加する、出力端子が相互に接続された第１及び第２駆動回路を有し、
    前記第１駆動回路は、前記低抵抗状態書き込み回路が前記メモリセルに対して前記電圧を印加するときに、第１電流を出力し、
    前記第２駆動回路は、前記低抵抗状態書き込み回路が前記メモリセルに対して前記電圧を印加するときに、前記第１駆動回路の出力端子での電圧が予め定められた第１基準電圧よりも高い場合に第２電流を出力し、前記出力端子での電圧が前記第１基準電圧よりも低い場合にハイインピーダンス状態になる
    抵抗変化型不揮発性記憶装置。
  2. 前記第２駆動回路は、
    前記第１駆動回路の出力端子での電圧と前記第１基準電圧とを比較する第１比較回路と、
    前記第１比較回路での比較結果に応じて、前記第２電流を供給する第１駆動素子とを有する
    請求項１記載の抵抗変化型不揮発性記憶装置。
  3. さらに、前記第１基準電圧を発生する第１基準電圧発生回路を有し、
    前記第１比較回路は、前記第１駆動回路の出力端子での電圧と前記第１基準電圧発生回路で発生された前記第１基準電圧とを比較する
    請求項２記載の抵抗変化型不揮発性記憶装置。
  4. 前記第１比較回路は、論理演算素子であり、
    前記論理演算素子は、前記第１基準電圧として、入力された論理値の状態を判別するための閾値電圧を用いることにより、前記比較を行う
    請求項２記載の抵抗変化型不揮発性記憶装置。
  5. 前記第１基準電圧は、前記抵抗変化素子に印加される電圧が、当該抵抗変化素子が高抵抗状態から低抵抗状態に遷移する閾値電圧である低抵抗変化電圧として起こり得る電圧の範囲内となるように前記低抵抗状態書き込み回路が出力すべき電圧の範囲内に設定されている
    請求項１〜４のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  6. 前記抵抗変化素子の抵抗変化ごとに起こり得る前記低抵抗変化電圧の平均値をＶＲ、最小値をＶＲ１とし、
    前記低抵抗状態書き込み回路から前記抵抗変化素子までの電圧降下の最小値をＶＤ１、最大値をＶＤ２とすると、
    前記第１基準電圧ＶＲＥＦ１は、
    （ＶＤ１＋ＶＲ１）≦ＶＲＥＦ１≦（ＶＤ２＋ＶＲ）
    の範囲にある
    請求項５記載の抵抗変化型不揮発性記憶装置。
  7. 前記抵抗変化層は、タンタル及びハフニウムのいずれか一方の酸素不足型の遷移金属酸化物層で構成され、
    前記第１電極と前記第２電極とは、異なる標準電極電位を有する材料によって構成され、
    前記第１電極の標準電極電位Ｖ１と、前記第２電極の標準電極電位Ｖ２と、前記抵抗変化層に含まれるタンタル及びハフニウムのいずれか一方の標準電極電位Ｖｔとが、Ｖｔ＜Ｖ２、かつ、Ｖ１＜Ｖ２を満足し、
    前記低抵抗変化電圧のばらつきにおける前記低抵抗変化電圧の平均値が０．８Ｖ、最小値が０．７Ｖであり、
    前記第１基準電圧は、０．７５Ｖ〜１．１０Ｖである
    請求項６記載の抵抗変化型不揮発性記憶装置。
  8. 前記第２電流は、前記第１電流よりも小さく、かつ、０アンペアよりも大きい
    請求項１〜７のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  9. さらに、
    前記抵抗変化素子を低抵抗状態から高抵抗状態に遷移させるための電圧を供給する高抵抗化用電源と、
    前記抵抗変化素子を高抵抗状態から低抵抗状態に遷移させるための電圧を供給する低抵抗化用電源とを備え、
    前記高抵抗状態書き込み回路は、前記高抵抗化用電源から供給された電圧を前記メモリセルに印加し、
    前記第１及び第２駆動回路は、それぞれ、前記低抵抗化用電源から供給された電圧に基づいて前記第１及び第２電流を出力する
    請求項１〜８のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  10. 前記低抵抗状態書き込み回路はさらに、出力端子が前記第１及び第２駆動回路の出力端子と接続された第３駆動回路を有し、
    前記第３駆動回路は、前記低抵抗状態書き込み回路が前記メモリセルに対して前記電圧を印加するときに、前記第１駆動回路の出力端子での電圧が予め定められた第２基準電圧よりも高い場合に第３電流を出力し、前記出力端子での電圧が前記第２基準電圧よりも低い場合にハイインピーダンス状態になる
    請求項１記載の抵抗変化型不揮発性記憶装置。
  11. 前記第２駆動回路は、
    前記第１駆動回路の出力端子での電圧と前記第１基準電圧とを比較する第１比較回路と、
    前記第１比較回路での比較結果に応じて、前記第２電流を供給する第１駆動素子とを有し、
    前記第３駆動回路は、
    前記第１駆動回路の出力端子での電圧と前記第２基準電圧とを比較する第２比較回路と、
    前記第２比較回路での比較結果に応じて、前記第３電流を供給する第２駆動素子とを有する
    請求項１０記載の抵抗変化型不揮発性記憶装置。
  12. さらに、前記第１及び第２基準電圧をそれぞれ発生する第１及び第２基準電圧発生回路を有し、
    前記第１比較回路は、前記第１駆動回路の出力端子での電圧と前記第１基準電圧発生回路で発生された前記第１基準電圧とを比較し、
    前記第２比較回路は、前記第１駆動回路の出力端子での電圧と前記第２基準電圧発生回路で発生された前記第２基準電圧とを比較する
    請求項１１記載の抵抗変化型不揮発性記憶装置。
  13. 前記第１及び第２基準電圧は、前記抵抗変化素子に印加される電圧が、当該抵抗変化素子が高抵抗状態から低抵抗状態に遷移する閾値電圧である低抵抗変化電圧として起こり得る電圧の範囲内となるように前記低抵抗状態書き込み回路が出力すべき電圧の範囲内に設定され、
    前記第１基準電圧は、前記第２基準電圧と異なる
    請求項１０〜１２のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  14. 前記抵抗変化素子の抵抗変化ごとに起こり得る前記低抵抗変化電圧の平均値をＶＲ、最小値をＶＲ１、最大値をＶＲ２とし、
    前記低抵抗状態書き込み回路から前記抵抗変化素子までの電圧降下の最小値をＶＤ１、最大値をＶＤ２とすると、
    前記第１基準電圧ＶＲＥＦ１は、
    （ＶＤ１＋ＶＲ１）≦ＶＲＥＦ１≦（ＶＤ２＋ＶＲ）、
    前記第２基準電圧ＶＲＥＦ２は、
    （ＶＤ１＋ＶＲ）≦ＶＲＥＦ２≦（ＶＤ２＋ＶＲ２）
    の範囲にあり、かつ
    ＶＲＥＦ１＜ＶＲＥＦ２を満足する
    請求項１３記載の抵抗変化型不揮発性記憶装置。
  15. 前記抵抗変化層は、タンタル及びハフニウムのいずれか一方の酸素不足型の遷移金属酸化物層で構成され、
    前記第１電極と前記第２電極とは、異なる標準電極電位を有する材料によって構成され、
    前記第１電極の標準電極電位Ｖ１と、前記第２電極の標準電極電位Ｖ２と、前記抵抗変化層に含まれるタンタル及びハフニウムのいずれか一方の標準電極電位Ｖｔとが、Ｖｔ＜Ｖ２、かつ、Ｖ１＜Ｖ２を満足し、
    前記低抵抗変化電圧のばらつきにおける前記低抵抗変化電圧の平均値が０．８Ｖ、最小値が０．７Ｖ、最大値が０．９Ｖであり、
    前記第１基準電圧は、０．７５Ｖ〜１．１０Ｖであり、
    前記第２基準電圧は、０．８５Ｖ〜１．２０Ｖである
    請求項１４記載の抵抗変化型不揮発性記憶装置。
  16. 前記第２及び第３電流は、いずれも、前記第１電流よりも小さく、かつ、０アンペアよりも大きい
    請求項１０〜１５のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  17. さらに、
    前記抵抗変化素子を低抵抗状態から高抵抗状態に遷移させるための電圧を供給する高抵抗化用電源と、
    前記抵抗変化素子を高抵抗状態から低抵抗状態に遷移させるための電圧を供給する低抵抗化用電源とを備え、
    前記高抵抗状態書き込み回路は、前記高抵抗化用電源から供給された電圧を前記メモリセルに印加し、
    前記第１〜第３駆動回路は、それぞれ、前記低抵抗化用電源から供給された電圧に基づいて前記第１〜第３電流を出力する
    請求項１０〜１６のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  18. 前記メモリセルアレイはさらに、複数のビットラインと、複数のソースラインとを有し、
    前記ビットラインと前記ソースラインとの組み合わせごとに、１個の前記メモリセルが設けられ、
    前記メモリセルの両端は、それぞれ、前記複数のビットライン及び前記複数のソースラインのうちの対応する１本に接続され、
    前記選択回路は、前記複数のビットラインの少なくとも一つを選択する列選択回路と、前記複数のソースラインの少なくとも一つを選択する行選択回路とを有し、
    前記低抵抗状態書き込み回路と前記高抵抗状態書き込み回路は、前記列選択回路で選択されたビットライン又は前記行選択回路で選択されたソースラインを駆動する
    請求項１〜１７のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  19. 前記第１スイッチ素子は、ＭＯＳトランジスタ又はダイオードで構成される
    請求項１８記載の抵抗変化型不揮発性記憶装置。
  20. 前記メモリセルアレイはさらに、複数のワードラインを有し、
    前記第１スイッチ素子は、ＭＯＳトランジスタであり、当該ＭＯＳトランジスタのゲート端子は、前記複数のワードラインのうちの対応する１本に接続され、
    前記行選択回路はさらに、前記複数のワードラインの少なくとも一つを選択し、
    前記抵抗変化型不揮発性記憶装置はさらに、前記行選択回路で選択されたワードラインを駆動するワードライン駆動回路を備える
    請求項１９記載の抵抗変化型不揮発性記憶装置。
  21. 第１電極と、第２電極と、前記第１及び第２電極の間に介在され、前記第１及び第２電極間に印加する電圧の極性に応じて可逆的に高抵抗状態又は低抵抗状態に遷移する不揮発性の抵抗変化層とで構成される抵抗変化素子と、前記抵抗変化素子と直列に接続された第１スイッチ素子とを備えたメモリセルがマトリックス状に配置されて構成されたメモリセルアレイと、
    前記メモリセルアレイを構成するメモリセルから、少なくとも一つのメモリセルを選択する選択回路と、
    前記選択回路で選択されたメモリセルに対して、当該メモリセルに含まれる抵抗変化素子を低抵抗状態から高抵抗状態に遷移させるための電圧として当該抵抗変化素子の第１電極を基準に第２電極に対して正の電圧が印加されるように、電圧を印加する高抵抗状態書き込み回路と、
    前記選択回路で選択されたメモリセルに対して、当該メモリセルに含まれる抵抗変化素子を高抵抗状態から低抵抗状態に遷移させるための電圧として当該抵抗変化素子の第２電極を基準に第１電極に対して正の電圧が印加されるように、電圧を印加する低抵抗状態書き込み回路とを備え、
    前記低抵抗状態書き込み回路の負荷特性には、出力電圧の増加に伴って出力電流が減少する単調減少の負荷特性をもつ領域と、出力電圧の増加に伴って出力電流が増加する負荷特性をもつ領域とが含まれる
    抵抗変化型不揮発性記憶装置。
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