JP5095728B2 - 抵抗変化型記憶装置 - Google Patents

Description

本発明は、抵抗変化型記憶装置に関する。より詳しくは、同じ極性で電圧レベルの異なる電気パルスの印加により高抵抗化および低抵抗化の両方が可能な抵抗変化型素子を用いた抵抗変化型記憶装置に関する。

不揮発性記憶装置は、携帯電話機やデジタルカメラなどの携帯機器に広く搭載され、急速に利用が拡大している。近年、音声データや画像データが取り扱われる機会が増加し、これまで以上に大容量で、且つ高速に動作する不揮発性記憶装置が強く要望され始めている。また、携帯機器用途の不揮発性記憶装置の分野では、低消費電力への要求もさらに強まっている。

現在の不揮発性記憶装置の主流はフラッシュメモリである。フラッシュメモリは、フローティングゲートに蓄積する電荷を制御してデータの記憶を行う。フラッシュメモリはフローティングゲートに高電界で電荷を蓄積する構造を有するため、小型化に限界があり、さらなる大容量化のために必要な微細化が困難であるという課題が指摘されている。さらにフラッシュメモリでは、書き換えのために必ず所定のブロックを一括消去する必要があり、さらにはプログラミング時間も長い。かかる特性により、フラッシュメモリの書き換えには非常に長い時間を要し、高速化にも限界があった。

これらの問題を解決する次世代の不揮発性記憶装置として、電気抵抗の変化によって情報を記録する抵抗変化型素子を用いたものがある。現在提案されている抵抗変化型素子を利用した不揮発性メモリとしては、MRAM(Magnetic RAM)や、PRAM(Phase-Change RAM)や、ReRAM (Resistive RAM)などが提案されている。

特許文献１は、ペロブスカイト構造の酸化物を用いたReRAM素子の制御方法の一例を開示する。以下、このReRAM素子の制御方法について図を参照しつつ説明する。

図２５乃至図２７は、特許文献１に開示されたメモリセルの制御方法を示す図である。メモリセル１９は、抵抗変化型素子１１と、選択トランジスタ１２とを備えている。抵抗変化型素子１１の一方の端子と選択トランジスタ１２の一方の主端子（ドレインまたはソース）とは互いに接続されている。選択トランジスタ１２の他方の主端子（ソースまたはドレイン）は、ソース線１６によりソース線端子１３と接続されている。抵抗変化型素子１１の他方の端子はビット線１８によりビット線端子１５と接続されている。選択トランジスタ１２のゲートはワード線１７によりワード線端子１４と接続されている。データを書き込む場合（“１”を書き込む場合）、消去する場合（“０”を書き込む場合）、および読み出す場合のいずれにおいても、選択されたメモリセルのワード線端子１４には高レベルのオン電圧が印加され、選択トランジスタ１２が導通状態にされる。

図２５は特許文献１のメモリセルにおいて、書き込み動作を行うときの電気パルスの印加状態を示す図である。ソース線１６は０Ｖに設定（接地）され、ビット線１８に所定の書き込み電圧振幅の正極性の書き込みパルスが印加され、抵抗変化型素子１１に所望のデータが書き込まれる。多値情報が抵抗変化型素子１１へ書き込まれる場合は、書き込みパルスの電圧振幅が書き込むデータの値に応じたレベルに設定される。例えば４値データが１つの抵抗変化型素子１１に書き込まれる場合には、書き込みデータのそれぞれの値に対応して決定される所定の４つの電圧振幅の内の１つが選択されて書き込み動作が行われる。また、書き込みパルス幅は、素子に応じた適切な幅が選択される。すなわち、所定の抵抗状態へと変化させるためには、その抵抗状態に対応する１つ電圧振幅レベルおよびパルス幅が存在する。

図２６は特許文献１のメモリセルにおいて、消去動作を行うときの電気パルスの印加状態を示す図である。ビット線は０Ｖに設定（接地）され、ソース線に所定の消去電圧振幅の正極性の消去パルスが印加される。消去パルスが印加されることにより、抵抗変化型素子１１の電気抵抗は最小の値となる。特許文献１には、複数のビット線が０Ｖに設定された状態で、特定のソース線に消去パルスが印加されると、その複数のビット線とソース線に接続する複数のメモリセルが同時に一括消去されることが開示されている。

図２７は特許文献１のメモリセルにおいて、読み出し動作を行うときの電気パルスの印加状態を示す図である。抵抗変化型素子１１に記憶されたデータを読み出す場合は、ソース線１６が０Ｖに設定（接地）され、選択したビット線１８へ所定の読み出し電圧が読み出し回路を経由して印加される。読み出し電圧が印加されると、比較判定回路でビット線１８のレベルが読み出し用のリファレンスレベルと比較され、記憶データが読み出される。

非特許文献１では、同極性で電圧やパルス幅の異なる電気パルスが印加されることによって高抵抗状態と低抵抗状態との間を遷移するReRAM素子が開示されている。非特許文献１のReRAM素子には、抵抗変化材料にTMO (Transition Metal Oxide)が用いられている。このReRAM素子は、同極性の電気パルスにより高抵抗状態にも低抵抗状態にも変化させることができる。図２８は、非特許文献１のReRAM素子の電圧−電流特性を示す図である。図に示すように、高抵抗状態から低抵抗状態へと変化させる“セット”においては、電流制限をしないと高抵抗状態から低抵抗状態へと変化したときにそれまでより多くの電流が流れてしまう。この場合、意図に反して低抵抗状態から高抵抗状態へと抵抗状態が再び変化してしまったり（誤動作）、過電流により素子が破壊されたりする場合がある。よって、所定の第１の電流値で電流制限（Set Current Compliance）をかける必要がある。低抵抗状態から高抵抗状態へと変化させる“リセット”においては、前記第１の電流値以上の大きな第２の電流値で電流が流される。また、低抵抗状態から高抵抗状態へと変化した後に、抵抗変化型素子の両端の電圧の絶対値を一定値よりも低く制限しないと、意図に反して高抵抗状態から低抵抗状態へと抵抗状態が再び変化してしまうなどの誤動作が発生しうる。

以上のように、同極性の電圧印加によって高抵抗状態にも低抵抗状態にも変化するReRAM素子に対しては、抵抗変化せしめるドライバ回路は前記の第１の電流値と第２の電流値とを素子の抵抗状態に応じて使い分けて制御する必要がある。また、該ドライバ回路は、抵抗変化型素子に印加される電圧を必要に応じて制限する必要がある。

特開２００４−１８５７５６号公報

Baek, J.G. et al., 2004, "Highly Scalable Non-volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses", TEDM Technical Digest, pp.587-590

前記従来の構成においては、同一極性の電気パルスで複数の抵抗状態の間を遷移させる（ユニポーラ駆動を行う）場合、誤動作や素子の破壊を防止する必要があるが、特許文献１の構成では、かかる問題は考慮されていなかった。

本発明は上記のような課題を解決するためになされたもので、同一極性の電気パルスで複数の抵抗状態の間を遷移する抵抗変化型素子を用いつつ、簡潔な構成により、データ書き込み時の誤動作や素子の破壊を確実に防止できる抵抗変化型記憶装置を提供することを目的としている。

本発明者らは、上記課題を解決すべく、抵抗変化型素子を用いた記憶装置の構成について鋭意検討した。その結果、以下のような知見を得た。

すなわち、容易に類推できる第１の制御方式としては、書き換える前にいったん素子の抵抗状態を読み出し、高抵抗状態であれば第１の電流値までで駆動するドライバ回路を選択し、低抵抗状態にあれば上記第１の電流値より大きな第２の電流値以上を駆動するドライバ回路を選択して書き込む方法がある。この第１の制御方式の大きな問題点は、必ず１回は素子の状態を読み出さないと書き換え動作に移れないことであり、これに伴い書き込み速度が遅くなる。
読み出しを行わない第２の制御方式も考えられる。それは第１の電流値と第２の電流値のうちで安全な第１の電流値までの電流制限をもつ第１のドライバ回路にて低抵抗化させる電圧まで印加し、書き込む素子は一旦必ず低抵抗化したのち、高抵抗化させるものは、再度第２の電流値を与える第２のドライバで書き込むことによって高抵抗化させることで実現できる。しかし、この方式の問題点は、必要のない素子であっても一旦必ず書き換えるため、必要以上の書き換え回数が実行され、デバイスの短寿命化をまねくばかりでなく、前述した方式と同様に書き換え速度が遅くなってしまう。

以上のような課題を解決すべく、本発明の抵抗変化型記憶装置は、第１電極と第２電極とを有し前記第１電極と前記第２電極との間の電気抵抗である電極間電気抵抗の変化に基づいて情報を記憶するように構成されている抵抗変化型素子と、制御装置と、前記抵抗変化型素子と直列に接続され前記制御装置の制御に基づいて前記第２電極を基準とした前記第１電極の電位である電極間電圧の絶対値の上限を所定の値に設定するように構成されている電圧制限能動素子と、前記電圧制限能動素子を介して前記抵抗変化型素子と直列に接続され前記制御装置の制御に基づいて前記第１電極と前記第２電極との間に流れる電流である電極間電流の絶対値の上限を複数の異なる値に設定するように構成されている電流制限手段とを備え、前記抵抗変化型素子は、前記電極間電気抵抗が第１の抵抗値である低抵抗状態にあるときには前記電極間電圧が第１の電圧をその絶対値において超えた場合に前記電極間電気抵抗が前記第１の抵抗値よりも高い第２の抵抗値である高抵抗状態へと変化し、かつ前記高抵抗状態にあるときには前記電極間電圧が前記第１の電圧と同じ極性でありかつより絶対値の大きな第２の電圧をその絶対値において超えた場合に前記高抵抗状態から前記低抵抗状態へと変化する特性を有している。

かかる構成では、同一極性の電気パルスで複数の抵抗状態の間を遷移する抵抗変化型素子を用いつつ、簡潔な構成により、書き込み時の誤動作や素子の破壊を確実に防止できる。

上記抵抗変化型記憶装置は、基板と、メモリアレイと、カラムデコーダと、ロウデコーダと、電源回路と、書き込みパルス駆動回路と、制御装置と、を備え、前記メモリアレイは、前記基板上に形成された第１の層に属しかつ互いに平行に形成された複数のビット線と、前記基板上に形成された第２の層に属し前記基板の主面に垂直な方向から見て前記ビット線に立体交差するようにかつ互いに平行に形成された複数のワード線と、前記基板の主面に垂直な方向から見て前記ビット線と前記ワード線とが立体交差する位置にそれぞれ対応して前記抵抗変化型素子と前記電圧制限能動素子とを備え、前記電圧制限能動素子は、第１主端子と第２主端子と制御端子とを有する電界効果トランジスタであり、前記第２主端子と前記第１電極とが接続され、前記第１主端子と前記ビット線とが接続され、前記制御端子と前記ワード線とが接続され、前記カラムデコーダは、前記制御装置の制御に基づいて特定のビット線を選択するように構成され、前記ロウデコーダは、前記制御装置の制御に基づいて特定のワード線を選択するように構成され、前記電源回路は、前記制御装置の制御に基づいて第５の電圧および第６の電圧のいずれか一方を択一的に前記選択されたワード線へと出力可能に構成され、前記電流制限手段は、第１の電流容量を有する第１の電流制限能動素子と、前記第１の電流容量と異なる第２の電流容量を有する第２の電流制限能動素子であり、前記書き込みパルス駆動回路は、前記第１の電流制限能動素子および前記第２の電流制限能動素子を備え、前記第１の電流制限能動素子および前記第２の電流制限能動素子のうち前記制御装置の制御に基づき選択されたいずれか一方の電流制限能動素子を介して電気パルスを前記選択されたビット線へと出力可能に構成され、前記第５の電圧より前記電圧制限能動素子の閾値電圧だけ低い電圧を第３の電圧とし、前記第６の電圧よりも前記電圧制限能動素子の閾値電圧だけ低い電圧を第４の電圧とするとき、第１の電圧＜第３の電圧＜第２の電圧であり、かつ、第２の電圧＜第４の電圧であって、前記制御装置は、前記カラムデコーダおよび前記ロウデコーダを制御して所定のビット線およびワード線の交差点に対応する前記抵抗変化型素子を選択するとともに、前記選択された抵抗変化型素子を前記高抵抗状態とする場合には、第１の電流制限能動素子を介して電気パルスを前記選択されたビット線へと出力するように前記書き込みパルス駆動回路を制御しかつ第５の電圧を前記選択されたワード線へと出力するように前記電源回路を制御するように構成され、前記選択された抵抗変化型素子を前記低抵抗状態とする場合には、第２の電流制限能動素子を介して電気パルスを前記選択されたビット線へと出力するように前記書き込みパルス駆動回路を制御しかつ第６の電圧を前記選択されたワード線へと出力するように前記電源回路を制御するように構成されていてもよい。

かかる構成では、同一極性の電気パルスで複数の抵抗状態の間を遷移する抵抗変化型素子を用いつつ、簡潔な構成により、データ書き込み時の誤動作や素子の破壊を確実に防止できるとともに、複数の抵抗変化型素子をメモリアレイとして集積した大容量の抵抗変化型記憶装置が実現できる。

上記抵抗変化型記憶装置において、第３の電圧は、前記選択された抵抗変化型素子が前記低抵抗状態にある場合に前記選択された抵抗変化型素子の電極間電圧が第１の電圧以上となる値に設定されていてもよい。

上記抵抗変化型記憶装置において、第４の電圧は第２の電圧に対し前記電圧制限能動素子である電界効果トランジスタの閾値電圧を加えた電圧以上であってもよい。

上記抵抗変化型記憶装置において、外部電源から外部電圧の入力を受付ける外部電源入力端子を備え、上記抵抗変化型記憶装置において、前記電源回路は、前記外部電源入力端子に入力された外部電圧を第４の電圧として出力するように構成されていてもよい。

上記抵抗変化型記憶装置において、第１の電流容量は、前記第１の抵抗値との積が前記第１の電圧以上となる値であってもよい。

上記抵抗変化型記憶装置において、第２の電流容量は、前記第２の抵抗値との積が前記第２の電圧以上になりかつ前記第１の抵抗値との積が前記第１の電圧未満となる値であってもよい。

上記抵抗変化型記憶装置において、前記抵抗変化型記憶装置の抵抗状態を複数回書き換え可能に構成されていてもよい。

上記抵抗変化型記憶装置において、前記制御装置は、前記抵抗変化型素子を前記低抵抗状態から前記高抵抗状態へと変化させる場合に、前記電極間電流と前記第１の抵抗値との積の絶対値が前記第１の電圧以上となるように前記電流制限手段を制御し、かつ前記電極間電圧の絶対値が前記第２の電圧未満となるように前記電圧制限能動素子を制御するように構成され、かつ、前記抵抗変化型素子を前記高抵抗状態から前記低抵抗状態へと変化させる場合に、電極間電流と前記第２の抵抗値との積の絶対値が前記第２の電圧以上になりかつ前記電極間電流と前記第１の抵抗値との積の絶対値が前記第１の電圧未満となるように前記電流制限手段を制御するように構成されていてもよい。

かかる構成では、同一極性の電気パルスで複数の抵抗状態の間を遷移する抵抗変化型素子を用いつつ、簡潔な構成により、書き込み時の誤動作や素子の破壊をさらに確実に防止できる。

上記抵抗変化型記憶装置において、さらに、前記第１の電圧に対する前記第２の電圧の比率が、前記第１の抵抗値に対する前記第２の抵抗値の比率より小さくなるように構成されていてもよい。

かかる構成では、抵抗変化型素子の特性を適切に調整することにより、書き込み時の誤動作や素子の破壊を確実に防止できる。

上記抵抗変化型記憶装置において、前記電圧制限能動素子が電界効果トランジスタであって、前記電圧制限能動素子のソースまたはドレインの一方が前記抵抗変化型素子に接続され、前記制御装置は、前記電圧制限能動素子のゲート端子の電位を制御して前記抵抗変化型素子に接続されているソースまたはドレインの電位を制限することにより前記電極間電圧の絶対値の上限を所定の値に設定するように構成されていてもよい。

かかる構成では、電界効果トランジスタを電圧制限能動素子とすることができる。

上記抵抗変化型記憶装置において、前記電流制限手段が電界効果トランジスタであって、前記電流制限手段のソースまたはドレインの一方が前記抵抗変化型素子に電気的に接続され、前記制御装置は、前記電流制限手段のゲート端子の電位を制御してソースとドレインとの間を流れる電流を制限することにより前記電極間電流の絶対値の上限を所定の値に設定するように構成されていてもよい。

かかる構成では、電界効果トランジスタを電流制限手段とすることができる。

上記抵抗変化型記憶装置において、第１出力端子と第２出力端子とを備え前記第１出力端子と前記第２出力端子との間に電気パルスを出力するように構成されている電気パルス印加装置と、基準ノードと、前記第１出力端子と前記基準ノードとを電気的に接続するように構成されている直列電流経路と、前記抵抗変化型素子を有し前記基準ノードと前記第２出力端子とを前記抵抗変化型素子を介して電気的に接続するように構成されている抵抗変化電流経路と、前記基準ノードと前記第２出力端子とを前記抵抗変化電流経路と並列に電気的に接続するように構成されている並列電流経路とを備え、前記直列電流経路の電気抵抗と前記並列電流経路の電気抵抗と前記抵抗変化型素子が高抵抗状態にあるときの前記抵抗変化電流経路の電気抵抗と前記抵抗変化型素子が低抵抗状態にあるときの前記抵抗変化電流経路の電気抵抗とが、前記抵抗変化型素子が前記高抵抗状態にある間は前記電気パルス印加装置が電気パルスを出力中に前記基準ノードの電位がその絶対値において前記第２の電圧以上となり、前記抵抗変化型素子が前記低抵抗状態へと変化した後は前記電気パルス印加装置が電気パルスを出力中であっても前記基準ノードの電位がその絶対値において前記第１の電圧未満となる値に設定されていてもよい。

かかる構成では、同一極性の電気パルスで複数の抵抗状態の間を遷移する抵抗変化型素子を用いつつ、簡潔な構成により、高抵抗状態から低抵抗状態への書き込み時の誤動作や素子の破壊を確実に防止できる。さらに、製造時や動作時の不均質などにより抵抗変化型素子の電気抵抗がばらついたとしても、低抵抗状態への書き込みにおいて電極間電圧を所望の値に安定して保つことができる。よって、抵抗変化型素子に余分なストレスがかかりにくくなり、寿命も長くなる。すなわち本実施形態では抵抗変化型記憶装置の信頼性がさらに向上される。

本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。

本発明は、上記のような構成を有し、以下のような効果を奏する。すなわち、同一極性の電気パルスで複数の抵抗状態の間を遷移する抵抗変化型素子を用いつつ、簡潔な構成により、データ書き込み時の誤動作や素子の破壊を確実に防止できる抵抗変化型記憶装置を提供することができる。

図１は、本発明の抵抗変化型記憶装置の原理を説明するためのブロック図である。 図２は、抵抗変化型素子１の概略構成の一例を示す断面図である。 図３は、抵抗変化型素子１の特性を示す図である。 図４は、一般的なｎチャンネルＭＯＳトランジスタ（電界効果トランジスタ）のゲートに所定の電圧を印加したときのドレイン電流（ソース−ドレイン間の電流）を測定する回路の一例を示す回路図である。 図５は、Ｒｓが０Ωの場合に図４の回路を用いて測定されたドレイン電流Ｉｄを、横軸をゲート−ソース間電圧（ソースを基準としたゲートの電位）とし、縦軸を規格化した電流量として示した図（ｎＭＯＳ２０の電圧−電流特性の一例）である。 図６は、一般的なｐチャンネルＭＯＳトランジスタ（電界効果トランジスタ）のゲートに所定の電圧を印加したときのドレイン電流（ソース−ドレイン間の電流）を測定する回路の一例を示す回路図である。 図７は、図６の回路を用いて、ゲート−ソース間電圧（Ｖｇｓ）を所定の値に設定した場合に測定されたドレイン電流Ｉｄを、横軸をドレイン−ソース間電圧（Ｖｄｓ）とし、縦軸を規格化した電流量として示した図（ｐＭＯＳ３０の電圧−電流特性の一例）である。 図８は、本発明の第１実施形態の抵抗変化型記憶装置の概略構成の一例を示すブロック図である。 図９は、本発明の第１実施形態においてＶｎｇが満たすべき条件を示す図である。 図１０は、本発明の第１実施形態において、“０”が書き込まれている抵抗変化型素子に“１”を書き込んだ場合の電極間電圧と電極間電流の変化を示す図である。 図１１は、本発明の第１実施形態において、“１”が書き込まれている抵抗変化型素子に“１”を書き込んだ場合の電極間電圧と電極間電流の変化を示す図である。 図１２は、本発明の第１実施形態において、“１”が書き込まれている抵抗変化型素子に“０”を書き込んだ場合の電極間電圧と電極間電流の変化を示す図である。 図１３は、本発明の第１実施形態において、“０”が書き込まれている抵抗変化型素子に“０”を書き込んだ場合の電極間電圧と電極間電流の変化を示す図である。 図１４は、本発明の第１実施形態の変形例におけるＶｎｇが満たすべき条件を示す図である。 図１５は、本発明の第２実施形態の抵抗変化型記憶装置の概略構成の一例を示すブロック図である。 図１６は、本発明の第２実施形態において、抵抗変化型素子を高抵抗状態から低抵抗状態へ変化させる場合における電気パルス電圧（Ｖｐｄ’）と電極間電流および電極間電圧（Ｖｎｓ）の変化を模式的に示すグラフである。 図１７は、第１実施形態および第２実施形態において、他のパラメータを固定した場合の、電気抵抗Ｒｈと電極間電圧の関係を示すグラフである。 図１８は、本発明の第３実施形態の抵抗変化型記憶装置の概略構成の一例を示すブロック図である。 図１９は、本発明の第３実施形態における書き込みパルス駆動回路３１２の具体的構成の一例を示す回路図である。 図２０は、本発明の第３実施形態における第１電源３２２の具体的構成の一例を示す回路図である。 図２１は、本発明の第３実施形態の書き込み動作時における各信号や、電極間電圧（Ｖｒ）、電極間電流（Ｉｒ）の値を示すタイミングチャートの一例である。 図２２は、本発明の第３実施形態の第１変形例における書き込みパルス駆動回路３１３の具体的構成の一例を示す回路図（図１９に対応する）である。 図２３は、本発明の第３実施形態の第２変形例における第１電源３２３の具体的構成の一例を示す回路図である。 図２４は、本発明の第３実施形態の第３変形例における電源回路３２１の具体的構成の一例を示す回路図である。 図２５は、特許文献１のメモリセルにおいて、書き込み動作を行うときの電気パルスの印加状態を示す図である。 図２６は、特許文献１のメモリセルにおいて、消去動作を行うときの電気パルスの印加状態を示す図である。 図２７は、特許文献１のメモリセルにおいて、読み出し動作を行うときの電気パルスの印加状態を示す図である。 図２８は、非特許文献１のReRAM素子の電圧−電流特性を示す図である。

以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。

（本発明の原理）
最初に本発明の原理について説明する。図１は、本発明の抵抗変化型記憶装置の原理を説明するためのブロック図である。以下、図１を参照しながら、本発明の抵抗変化型記憶装置１０の原理について説明する。なお、図１はあくまで本発明の原理を説明するための図であって、本発明の抵抗変化型記憶装置は他の構成であっても実現可能である。

図１に示すように、本発明の抵抗変化型記憶装置１０は、一例として、一端が接地された抵抗変化型素子１と、電圧制限回路２と、電流制限回路３と、ライトパルス発生兼ライト制御回路４（制御装置）とがこの順で直列に接続された構成を有する。すなわち、電圧制限回路２は抵抗変化型素子１と直列に接続され、電流制限回路３は電圧制限回路２を介して抵抗変化型素子１と直列に接続されている。

図２は、抵抗変化型素子１の概略構成の一例を示す断面図である。図２に示すように、抵抗変化型素子１は、基板５の上に、下部電極６（第２電極）と、抵抗変化層７と、上部電極８（第１電極）とがこの順で積層された構造を有する。抵抗変化層７は、該電極を介して電気パルス（本発明では原則として矩形パルスとするが、他のパルスであってもよい）が印加されると電気抵抗が変化し、電気パルスの解除後も変化した電気抵抗が保持されるという特性を有する。かかる性質を利用することで、下部電極６と上部電極８との間の電気抵抗（電極間電気抵抗）Ｒｒａｍの変化に基づき、抵抗変化型素子１に情報が記録される。抵抗変化型素子１の記憶は不揮発性の記憶である。各電極と抵抗変化層７とは必ずしも直接接している必要はない。各電極と抵抗変化層７との間に他の層が存在しても、各電極と抵抗変化層７とが電気的に接続されていればよい。下部電極６と上部電極８との間の電流を電極間電流、下部電極６と上部電極８との間の電位差（下部電極６を基準とした上部電極８の電位）を電極間電圧と定義する。

抵抗変化型素子１の抵抗変化層の材料としては、例えば、ＮｉＯやＴｉＯなどの酸化物が挙げられる。電極の材料には、例えば、Ｔｉ、Ａｌ、ＴａＮ、ＴｉＮなど半導体プロセスにおける周知の電極材料が用いられる。

電圧制限回路２は、抵抗変化型素子１に印加される電気パルスの電圧（電気パルス印加時における電圧制限回路２の抵抗変化型素子１側の電位）の上限を所定の値に設定する（例えば所定の電圧以下に制限する）回路である。

電流制限回路３は、抵抗変化型素子１の電極間電流の上限を所定の値に設定する（例えば所定の電流以下に制限する）回路である。

ライトパルス発生兼ライト制御回路４は、外部から入力されるライトデータを受け取って、該ライトデータに応じて抵抗変化型素子１にデータを書き込むための電気パルス（ライトパルス）を発生するとともに、電圧制限回路２による電圧制限の上限値および電流制限回路３による電流制限の上限値を制御する。なお、電圧制限回路２で設定される電極間電圧の上限値や、電流制限回路３で設定される電極間電流の上限値は、常に一定の上限値に設定される必要はない。それぞれの上限値は、例えば、高抵抗化書込みと低抵抗化書込みのそれぞれについて適宜最適な値に独立に設定することができる。

図３は、抵抗変化型素子１の特性を示す図である。図３は図２８に示した特性において、電圧がプラスの場合のみを取り出したものであるが、電圧がマイナスの場合でも同様の特性を示す。すなわち、抵抗変化型素子１は図２８と同様の特性を示す。図３において、横軸は抵抗変化型素子に印加される電圧の測定値、縦軸は抵抗変化型素子を流れる電流の測定値を表す。図３に示すように、抵抗変化型素子１は、低抵抗状態にある場合に電極間電圧の絶対値（以下、「電極間電圧」については原則としてその絶対値を指す）がＶｌｈ（第１の電圧）を超える（電極間電流がＩｌｈを超える）と高抵抗状態へと変化し、高抵抗状態にある場合に電極間電圧がＶｈｌ（第２の電圧）を超える（電極間電流がＩｈｌを超える）と低抵抗状態へと変化する。以下、電極間電流についても、原則としてその向きを問わず絶対値のみを問題とし、閾値などの各パラメータも原則として全てプラスとする。なお、電圧および電流がマイナスの場合を考えても、符号および大小関係を適宜入れ替えれば同様に考えられることは言うまでもない。低抵抗状態における電極間電気抵抗（Ｒｒａｍ）をＲｌ（第１の抵抗値）、高抵抗状態における電極間電気抵抗（Ｒｒａｍ）をＲｈ（第２の抵抗値）と定義する。また、図３に明らかなように、ＩｌｈはＩｈｌよりも大きく、ＶｈｌはＶｌｈよりも高い。

図３に示すように、低抵抗状態から高抵抗状態に変化した後は、電極間電圧がＶｌｈ以上Ｖｈｌ未満の一定値（Ｖａ：第３の電圧）以下になるように制限される必要がある。一方、高抵抗状態から低抵抗状態に変化した後は、電極間電流がＩｈｌ以上Ｉｌｈ未満の一定値（Ｉｂ）以下になるように制限される必要がある。

低抵抗状態にある抵抗変化型素子１を高抵抗状態に変化させるときは、ライトパルス発生兼ライト制御回路４が電流制限回路３を制御することにより電極間電流の上限がＩｌｈ以上の値（Ｉａ：第１の電流容量）に設定されるとともに、ライトパルス発生兼ライト制御回路４が電圧制限回路２を制御することにより電極間電圧の上限がＶｌｈ以上Ｖｈｌ未満の値（Ｖａ）に設定される。かかる設定がされた後にライトパルス発生兼ライト制御回路４によりライトパルス（書き込み用の電気パルス）が出力され、抵抗変化型素子１が低抵抗状態から高抵抗状態へと変化する。

また、高抵抗状態にある抵抗変化型素子１を低抵抗状態に変化させるときは、ライトパルス発生兼ライト制御回路４が電流制限回路３を制御することにより電極間電流の上限がＩｈｌ以上Ｉｌｈ未満の値（Ｉｂ：第２の電流容量）に設定されるとともに、ライトパルス発生兼ライト制御回路４が電圧制限回路２を制御することにより電極間電圧の上限がＶｈｌ以上の値（Ｖｂ：第４の電圧）に設定される。かかる設定がされた後にライトパルス発生兼ライト制御回路４によりライトパルス（書き込み用の電気パルス）が出力され、抵抗変化型素子１が高抵抗状態から低抵抗状態へと変化する。

以上の条件を整理すると、まず以下の８つの条件式で表される。

Ｒｌ×Ｉｌｈ＝Ｖｌｈ ・・・（１）
Ｒｈ×Ｉｈｌ＝Ｖｈｌ ・・・（２）
Ｉｈｌ＜Ｉｌｈ ・・・（３）
Ｖｌｈ＜Ｖｈｌ ・・・（４）
Ｉａ≧Ｉｌｈ ・・・（５）
Ｉｈｌ≦Ｉｂ＜Ｉｌｈ ・・・（６）
Ｖｌｈ≦Ｖａ＜Ｖｈｌ ・・・（７）
Ｖｂ≧Ｖｈｌ ・・・（８）
ここで、さらに本発明における重要な条件が、式（１）、（２）、（６）から次のように導かれる。

Ｒｈ×Ｉｂ≧Ｖｈｌ ・・・（９）
Ｒｌ×Ｉｂ＜Ｖｌｈ ・・・（１０）
さらに式（９）、（１０）の不等式から以下の式が導かれる。

（Ｖｈｌ／Ｖｌｈ）＜（Ｒｈ／Ｒｌ） ・・・（１１）
すなわち、抵抗変化型素子１を高抵抗状態から低抵抗状態に変化せしめる場合に、抵抗変化型素子１が高抵抗状態（抵抗値＝Ｒｈ）にあるときには電極間電圧がＶｈｌ以上に達しうるようにし、かつ、抵抗変化型素子１が低抵抗状態（抵抗値＝Ｒｌ）に変化した後は電極間電圧がＶｌｈ未満に制限されるようにする必要がある。かかる条件を満たすように電流容量Ｉｂを設定するためには、式（１１）を満たすように抵抗変化型素子１の特性が調整される必要がある。実際には、抵抗変化層や電極の材料、電極の面積、抵抗変化層の厚み、抵抗変化層の酸化の程度などを適宜変更することで、かかる条件を満たすように抵抗変化型素子１の特性が調整される。つまり、式（１１）が満たされるように、デバイス構造を適宜設計し、電気的パラメータ（抵抗状態が変化する時の電極間電圧および各抵抗状態における電極間電気抵抗の値）を調整することができる。

なお、実際の抵抗変化型素子１では、低抵抗状態と高抵抗状態との間で電極間電気抵抗が数桁違うため、実質的にＩｈｌは無視してよい。よって、以下の説明では説明のため、Ｉｈｌをゼロとして説明する。

以下、電圧制限回路２の具体的な構成について説明する。図４は、一般的なｎチャンネルＭＯＳトランジスタ（電界効果トランジスタ）のゲートに所定の電圧を印加したときのドレイン電流（ソース−ドレイン間の電流）を測定する回路の一例を示す回路図である。

なお、以下の説明ではＭＯＳＦＥＴのゲート以外の端子のうち、一方をソース、他方をドレインと特定して説明するが、ソースとドレインは適宜入れ替わっていてもよい（全ての実施形態において同様）。ソースとドレインの一方を第１主端子、他方を第２主端子とする。基板電位は以降特に明示してないが、ｎＭＯＳの場合はグランド電位、ｐＭＯＳの場合はＶＤＤ電位としている。

図４に示すように、該回路は、ｎＭＯＳ２０（能動素子）と、抵抗２４と、直流電源２５と、直流電源２６とを有し、ｎＭＯＳ２０のゲートが直流電源２５のプラス端子に接続され、ｎＭＯＳ２０のドレインが直流電源２６のプラス端子に接続され、ｎＭＯＳ２０のソースが抵抗２４の一方の端子に接続され、抵抗２４の他方の端子と直流電源２５のマイナス端子と直流電源２６のマイナス端子とは短絡されている。以下、抵抗２４の電気抵抗の値をＲｓ、ゲートの電位をＶｇ、ドレインの電位をＶｄ、ソースの電位をＶｓ、ドレインからソースに流れる電流をＩｄとする。

図５は、Ｒｓが０Ωの場合に図４の回路を用いて測定されたドレイン電流Ｉｄを、横軸をゲート−ソース間電圧（ソースを基準としたゲートの電位）とし、縦軸を規格化した電流量として示した図（ｎＭＯＳ２０の電圧−電流特性の一例）である。

図５を見れば明らかなように、ゲート−ソース間電圧が２Ｖ以下では電流はゼロとなって、ｎＭＯＳ２０はオフ状態にある。Ｒｓが０Ωでなく、抵抗２４の両端に電位差がある場合、該電位差（ソース電位Ｖｓ）はゲート電圧ＶｇからｎＭＯＳ２０のオン電圧Ｖｎｔ（図５では２Ｖ）を差し引いた電圧以下に制限される。すなわち、ｎＭＯＳ２０のＯＮ／ＯＦＦ特性を用いて電圧制限回路２を容易に実現することができる。一般的なメモリ装置においては、メモリセルを構成する選択トランジスタを電圧制限回路として兼用することで、上述したようなｎＭＯＳによる電圧制限回路が容易に実現可能である。なお、ｎチャンネルＭＯＳトランジスタのかわりにｐチャンネルＭＯＳトランジスタ（ｐＭＯＳ）を用いても同様の動作が可能なことは言うまでもない。

以下、電流制限回路３の具体的な構成について説明する。図６は、一般的なｐチャンネルＭＯＳトランジスタ（電界効果トランジスタ）のゲートに所定の電圧を印加したときのドレイン電流（ソース−ドレイン間の電流）を測定する回路の一例を示す回路図である。

図６に示すように、該回路は、ｐＭＯＳ３０と、直流電源３５と、直流電源３６とを有し、ｐＭＯＳ３０のゲートが直流電源３５のマイナス端子に接続され、ｐＭＯＳ３０のドレインが直流電源３５のマイナス端子に接続され、ｐＭＯＳ３０のソースと直流電源３５のプラス端子と直流電源３６のプラス端子とは短絡されている。以下、ゲート−ソース間電圧をＶｇｓ、ドレイン−ソース間電圧をＶｄｓ、ソースからドレインに流れる電流をＩｄとする。

図７は、図６の回路を用いて、ゲート−ソース間電圧（Ｖｇｓ）を所定の値に設定した場合に測定されたドレイン電流Ｉｄを、横軸をドレイン−ソース間電圧（Ｖｄｓ）とし、縦軸を規格化した電流量として示した図（ｐＭＯＳ３０の電圧−電流特性の一例）である。

図７を見れば明らかなように、それぞれのＶｇｓの値について、Ｖｄｓが変化してもＩｄが一定となるようなＶｄｓの領域（飽和領域）がある。このことは一般的な技術書に記載された内容であるので詳細な説明は省略するが、所定のゲート−ソース間電圧Ｖｇｓとドレイン−ソース間電圧Ｖｄｓにおける飽和領域の電流量（Ｉｄ）を設計することは、トランジスタのゲート幅やゲート長を調整することで容易に実現できる。

つまり、印加するゲート−ソース間電圧を決定した上で、トランジスタのゲート幅やゲート長を調整することにより、Ｉｄの上限を所望の値に調整できる。すなわち、ｐＭＯＳ３０の特性を用いて電流制限回路３を容易に実現することができる。なお、ｐチャンネルMOSトランジスタのかわりにｎチャンネルＭＯＳトランジスタ（ｎＭＯＳ）を用いても同様の動作が可能なことは言うまでもない。

本発明では、ＭＯＳＦＥＴのような能動素子を用いて、電圧制限回路２および電流制限回路３が実現される。

なお、制御装置は複数あってもよい。例えば、制御装置が３個備えられており、第１の制御装置により電圧制限回路２が制御され、第２の制御装置により電流制限回路３が制御され、第３の制御装置により第１の制御装置および第２の制御装置が制御されてもよい。あるいは複数の制御装置により並列処理が行われてもよい（以下、各実施形態について同様）。

（第１実施形態）
以下、本発明の第１実施形態による抵抗変化型記憶装置について説明する。

［構成］
図８は、本発明の第１実施形態の抵抗変化型記憶装置の概略構成の一例を示すブロック図である。以下、図８を参照しつつ、本実施形態の抵抗変化型記憶装置１００の構成について説明する。

図８に示すように、抵抗変化型記憶装置１００は、抵抗変化型素子１１０と、ｎＭＯＳ１２０（電圧制限能動素子）と、ｐＭＯＳ１３０（電流制限能動素子）と、ライトパルス発生兼ライト制御回路１４０（制御装置）とを備えている。

抵抗変化型素子１１０は、図１の抵抗変化型素子１と同様の構成を有し、図３に示すような特性を有する。抵抗変化型素子１１０は、第１端子１１１と第２端子１１２とを有している。第１端子１１１が上部電極８（図２）に、第２端子１１２が下部電極６（図２）に、それぞれ接続されている。

ｎＭＯＳ１２０は、図４のｎＭＯＳ２０と同様なｎチャンネルＭＯＳトランジスタであり、ゲート１２１（制御端子）と、ドレイン１２２（第１主端子）と、ソース１２３（第２主端子）とを備えている。ｎＭＯＳ１２０は、前述したトランジスタのＯＮ／ＯＦＦ特性に基づいて、電圧制限回路として機能する。

ｐＭＯＳ１３０は、図６のｐＭＯＳ３０と同様なｐチャンネルＭＯＳトランジスタであり、ゲート１３１（制御端子）と、ソース１３２（第２主端子）と、ドレイン１３３（第１主端子）とを備えている。ｐＭＯＳ１３０は、前述したトランジスタの特性に基づいて、電流制限回路として機能する。

ライトパルス発生兼ライト制御回路１４０は、図１のライトパルス発生兼ライト制御回路４と同様な回路であり、制御装置としてｎＭＯＳ１２０とｐＭＯＳ１３０とを制御し、それぞれを電圧制限回路と電流制限回路として機能させる。

ライトパルス発生兼ライト制御回路１４０は、ｎＭＯＳ１２０のゲート１２１およびｐＭＯＳ１３０のゲート１３１に接続されている。ｐＭＯＳ１３０のソース１３２は、電圧がＶＤＤである電圧源に接続されている。ｐＭＯＳ１３０のドレイン１３３とｎＭＯＳ１２０のドレイン１２２とは、互いに接続されている。ｎＭＯＳ１２０のソース１２３は、抵抗変化型素子１１０の第１端子１１１に接続されている。抵抗変化型素子１１０の第２端子１１２は接地されている。

ｎＭＯＳ１２０において、ゲート１２１の電圧をＶｎｇ、ドレイン１２２の電圧をＶｎｄ、ソース１２３の電圧をＶｎｓとする。ソース１２３を基準としたゲート１２１の電位（ｎＭＯＳ１２０のソース−ゲート間電圧）をＶｎｇｓとする。ｎＭＯＳ１２０の閾値電圧をＶｎｔとする。

ｐＭＯＳ１３０において、ゲート１３１の電圧をＶｐｇ、ソース１３２の電圧をＶｐｓ、ドレイン１３３の電圧をＶｐｄとする。ソース１３２を基準としたゲート１３１の電位（ｐＭＯＳ１３０のソース−ゲート間電圧）をＶｐｇｓとする。ｐＭＯＳ１３０の閾値電圧をＶｐｔとする。

次に、各パラメータが満たすべき条件について検討する。図３において、Ｉａは抵抗変化型素子１１０を低抵抗状態から高抵抗状態に変化させる場合における、ｐＭＯＳ１３０による電流制限の上限値である。Ｉｂは抵抗変化型素子１１０を高抵抗状態から低抵抗状態に変化させる場合における、ｐＭＯＳ１３０による電流制限の上限値である。ｐＭＯＳ１３０による電流制限の上限値は、図７に示したように、ライトパルス発生兼ライト制御回路１４０が出力する所定のＶｐｇｓの値を決定した上で、ｐＭＯＳ１３０のゲート幅やゲート長などを調整することで、所定の値に設定することでできる。

上述したように、ＩａおよびＩｂが満たすべき条件は以下の通りである。

Ｉａ≧Ｉｌｈ ・・・（５）
Ｉｈｌ≦Ｉｂ＜Ｉｌｈ ・・・（６）
動作の安定性を考慮すれば、Ｉａは、Ｉｌｈから一定の余裕を取って設定されることが好ましい。同様の理由から、ＩｂはＩｈｌおよびＩｌｈのいずれもから一定の余裕を取って設定される（例えばＩｈｌとＩｌｈのいずれもから等しい余裕を設ける）ことが好ましい。

ＶｐｓはＶＤＤに等しいため、実際にはライトパルス発生兼ライト制御回路１４０がＶｐｇを制御することでＶｐｇｓが調整される。本実施形態では電流制限にｐＭＯＳを用いており、ＶｐｇｓはＶＤＤよりも低い値となる。電流制限の上限値が決まった場合に、これに応じてｐＭＯＳのゲート幅やゲート長を調整して、Ｖｐｇｓと飽和電流値とを最適な値に設定することは、当業者にとって容易に実行可能であるため、詳細な説明は省略する。また、1つのトランジスタでＶｐｇｓの電圧を変えることで前記飽和電流が変化するので、前述のＩａとＩｂの制限電流量は、Ｖｐｇｓの電圧量を変更することによって実現できる。当然であるが、Ｖｐｇｓの電圧量を一定として、２種類の電流容量のトランジスタを選択的に用いることもできる。

図３において、Ｖａは抵抗変化型素子１１０を低抵抗状態から高抵抗状態に変化させる場合における、ｎＭＯＳ１２０による電圧制限の上限値である。Ｖｂは抵抗変化型素子１１０を高抵抗状態から低抵抗状態に変化させる場合における、ｎＭＯＳ１２０による電圧制限の上限値である。ｎＭＯＳ１２０による電圧制限の上限値は、図５に示したようにライトパルス発生兼ライト制御回路１４０がＶｎｇを所定の値に調整することで制御される。

図９は、本発明の第１実施形態においてＶｎｇが満たすべき条件を示す図である。図９において、ＶａおよびＶｂは図３に示したように抵抗変化型素子１１０の特性により決まる値である。Ｖ１（第５の電圧）は、抵抗変化型素子１１０を低抵抗状態から高抵抗状態に変化させる場合においてＶｎｇが取るべき値（ライトパルス発生兼ライト制御回路１４０がｎＭＯＳ１２０のゲート１２１に印加すべき電圧の値）である。Ｖ２（第６の電圧）は、抵抗変化型素子１１０を高抵抗状態から低抵抗状態に変化させる場合においてＶｎｇが取るべき値（ライトパルス発生兼ライト制御回路１４０がｎＭＯＳ１２０のゲート１２１に印加すべき電圧の値）である。

式（７）および式（８）より、ＶａはＶｌｈ以上Ｖｈｌ未満、ＶｂはＶｈｌ以上であることが分かる（図９参照）。Ｖ１はＶａよりもＶｎｔだけ高い値であるから、Ｖ１の満たすべき条件は以下の通りである。

Ｖｌｈ＋Ｖｎｔ≦Ｖ１＜Ｖｈｌ＋Ｖｎｔ・・・（１２）
また、Ｖ２はＶｂよりもＶｎｔだけ高い値であるから、Ｖ２の満たすべき条件は以下の通りである。

Ｖｈｌ＋Ｖｎｔ≦Ｖ２ ・・・（１３）
Ｖ１およびＶ２は、それぞれの条件を満たす限りにおいて適宜具体的な値を選択できる。なお、動作の安定性を考慮すれば、Ｖ１は、（Ｖｌｈ＋Ｖｎｔ）および（Ｖｈｌ＋Ｖｎｔ）から一定の余裕を取って（例えば、（Ｖｌｈ＋Ｖｎｔ）および（Ｖｈｌ＋Ｖｎｔ）からそれぞれ等しい電位差となるように）設定されることが好ましい。同様の理由から、Ｖ２は（Ｖｈｌ＋Ｖｎｔ）から一定の余裕を取って設定されることが好ましい。

［動作］
次に抵抗変化型記憶装置１００の動作について説明する。以下の説明では、高抵抗状態を“０”が対応し、低抵抗状態が“１”に対応するものとするが、対応関係は逆であってもよい。

図１０は、本発明の第１実施形態において、“０”が書き込まれている抵抗変化型素子に“１”を書き込んだ場合の電極間電圧と電極間電流の変化を示す図である。図１１は、本発明の第１実施形態において、“１”が書き込まれている抵抗変化型素子に“１”を書き込んだ場合の電極間電圧と電極間電流の変化を示す図である。図１２は、本発明の第１実施形態において、“１”が書き込まれている抵抗変化型素子に“０”を書き込んだ場合の電極間電圧と電極間電流の変化を示す図である。図１３は、本発明の第１実施形態において、“０”が書き込まれている抵抗変化型素子に“０”を書き込んだ場合の電極間電圧と電極間電流の変化を示す図である。図１０ないし図１３では実測値をイメージして作図してあるため、必ずしも実際の電極間電圧と電極間電流の値を反映している訳ではない。また、上述の通り高抵抗状態の電極間電気抵抗は低抵抗状態の電極間電気抵抗よりも数桁高いため、高抵抗状態における電流はほぼゼロとして作図してある。

以下、図８および図１０ないし図１３を参照しつつ、抵抗変化型記憶装置１００の書き込み動作について説明する。

抵抗変化型記憶装置１００が抵抗変化型素子１１０にデータを書き込む動作では、まずライトパルス発生兼ライト制御回路１４０が、外部から書き込みデータを受け取る。ライトパルス発生兼ライト制御回路１４０は、書き込みデータが“１”であるか“０”であるかを判定する。書き込みが行われない場合には、ＶｐｇはＶＤＤに、Ｖｎｇは接地電圧（ＧＮＤ＝０）に設定されている。

書き込みデータが“１”である（抵抗変化型素子１１０を低抵抗状態にする）場合には、所定時間だけＶｐｇの電圧をＶＤＤよりも所定電圧だけ低く変化させ、ｐＭＯＳ１３０による電流制限の上限値をＩｂ（＜Ｉｌｈ）に調整する。同時に、該所定時間だけＶｎｇをＶ２へと変化させ、ｎＭＯＳ１２０による電圧制限の上限値をＶｂ（≧Ｖｈｌ）に調整する。かかる動作により、抵抗変化型素子１１０の第１端子１１１および第２端子１１２の間には，電極間電圧の上限値がＶｂ、電極間電流の上限値がＩｂとなる条件の下で電気パルスが印加される。

書き込みデータが“１”であって、抵抗変化型素子１１０が高抵抗状態（“０”）にある場合には、データ書き込み時の電極間電圧および電極間電流は、図１０での破線で示すような変化を示す。すなわち、抵抗変化型素子１１０に電気パルスが印加されると、電極間電流がほぼゼロのまま電極間電圧がゼロから上昇していく。電極間電圧の上限はＶｂであるため、電極間電圧はＶｈｌに達する。その結果、抵抗変化型素子１１０の抵抗状態は高抵抗状態から低抵抗状態へと変化して、電極間電流はＩｂまで上昇する。最後に、電気パルスの印加が終わると、電極間電流および電極間電圧がゼロに収束する。電極間電流は上限値がＩｂに設定されているため、低抵抗状態における電極間電圧はＶｌｈより低く抑えられることになる。よって、低抵抗状態（“１”）へと変化した後で誤って高抵抗状態（“０”）に変化してしまうことがない。また、電極間電流に上限が設定されているため、過電流により抵抗変化型素子１１０が破壊されることもない。

書き込みデータが“１”であって、抵抗変化型素子１１０が低抵抗状態（“１”）にある場合には、データ書き込み時の電極間電圧および電極間電流は、図１１での破線で示すような変化を示す。すなわち、抵抗変化型素子１１０に電気パルスが印加されると、電極間電流と電極間電圧が低抵抗状態の線に沿って上昇していく。電気パルスの印加が終わると、電極間電流および電極間電圧がゼロに収束する。かかる過程において電極間電流は上限値がＩｂに設定されているため、電極間電圧はＶｌｈより低く抑えられることになる。よって、誤って高抵抗状態（“０”）に変化してしまうことがない。また、電極間電流に上限が設定されているため、過電流により抵抗変化型素子１１０が破壊されることもない。

書き込みデータが“０”である（抵抗変化型素子１１０を高抵抗状態にする）場合には、所定時間だけＶｐｇの電圧をＶＤＤよりも所定電圧だけ低く変化させ、ｐＭＯＳ１３０による電流制限の上限値をＩａ（≧Ｉｌｈ）に調整する。同時に、該所定時間だけＶｎｇをＶ１へと変化させ、ｎＭＯＳ１２０による電圧制限の上限値をＶａ（＜Ｖｈｌ）に調整する。かかる動作により、抵抗変化型素子１１０の第１端子１１１および第２端子１１２の間には，電極間電圧の上限値がＶａ、電極間電流の上限値がＩａとなる条件の下で電気パルスが印加される。

書き込みデータが“０”であって、抵抗変化型素子１１０が低抵抗状態（“１”）にある場合には、データ書き込み時の電極間電圧および電極間電流は、図１２での破線で示すような変化を示す。すなわち、抵抗変化型素子１１０に電気パルスが印加されると、電極間電流と電極間電圧が低抵抗状態の線に沿って上昇していく。電極間電流の上限はＩａであるため、電極間電流はＩｌｈに達する。このとき電極間電圧はＶｌｈに達し、その結果、抵抗変化型素子１１０の抵抗状態は低抵抗状態から高抵抗状態へと変化して、電極間電流がほぼゼロまで低下する。最後に、電気パルスの印加が終わると、電極間電流および電極間電圧がゼロに収束する。電極間電圧は上限値がＶａに設定されているため、高抵抗状態における電極間電圧はＶｈｌより低く抑えられることになる。よって、高抵抗状態（“０”）へと変化した後で誤って低抵抗状態（“１”）に変化してしまうことがない。

書き込みデータが“０”であって、抵抗変化型素子１１０が高抵抗状態（“０”）にある場合には、データ書き込み時の電極間電圧および電極間電流は、図１３での破線で示すような変化を示す。すなわち、抵抗変化型素子１１０に電気パルスが印加されると、電極間電流がほぼゼロのまま、電極間電圧が上昇していく。電気パルスの印加が終わると、電極間電流および電極間電圧がゼロに収束する。かかる過程において電極間電圧は上限値がＶａに設定されているため、電極間電圧はＶｈｌより低く抑えられることになる。よって、誤って低抵抗状態（“１”）に変化してしまうことがない。

抵抗変化型記憶装置１００のデータ読み出し動作では、抵抗変化型素子１１０に所定の電圧（Ｖｌｈ未満）を印加して電極間電流を検出することにより、抵抗変化型素子１１０の抵抗状態が検出される。具体的な動作については、周知の構成および方法を用いることができるため詳細な説明を省略する。

［効果］
本実施形態の抵抗変化型記憶装置１００によれば、同一極性の電気パルスで複数の抵抗状態の間を遷移する抵抗変化型素子を用いつつ、簡潔な構成により、データ書き込み時の誤動作や素子の破壊を確実に防止できる抵抗変化型記憶装置を提供することができる。

また、本実施形態の抵抗変化型記憶装置１００において“１”を書き込む場合、もともとの抵抗変化型素子１１０の抵抗状態（“０”か“１”か）によって印加する電気パルスの電圧やパルス幅を変える必要はない。また、“０”を書き込む場合にも、もともとの抵抗変化型素子１１０の抵抗状態（“１”か“０”か）によって印加する電気パルスの電圧やパルス幅を変える必要はない。かかる特徴により、書き込み動作の前に抵抗変化型素子の抵抗状態を読み出す必要がなくなり、高速の書き込みが可能となる。また、書き込み動作の前に抵抗変化型素子の抵抗状態をリセットする（例えば全て低抵抗状態にする）必要がなくなるため、必要以上に抵抗変化型素子にストレスを与えない。よってより信頼性の高い不揮発性記憶装置を提供できる。

［変形例］
Ｖ２はＶＤＤと等しくてもよい。図１４は、本発明の第１実施形態の変形例におけるＶｎｇが満たすべき条件を示す図である。Ｖａ、Ｖｂ、Ｖ１、Ｖ２の意味は、それぞれ図９と同様である。本変形例では、ライトパルス発生兼ライト制御回路１４０はＶ２としてＶＤＤをそのままｎＭＯＳ１２０のゲート１２１に出力すればよいため、回路構成を単純化できる。

（第２実施形態）
以下、本発明の第２実施形態による抵抗変化型記憶装置について説明する。

［構成］
図１５は、本発明の第２実施形態の抵抗変化型記憶装置の概略構成の一例を示すブロック図である。以下、図１５を参照しつつ、本実施形態の抵抗変化型記憶装置２００の構成について説明する。

図１５に示すように、抵抗変化型記憶装置２００は、抵抗変化型素子２１０と、ｎＭＯＳ２２０（電圧制限能動素子）と、ｐＭＯＳ２３０（電流制限能動素子）と、ライトパルス発生兼ライト制御回路２４０（制御装置）と、電圧源２４１と、ｎＭＯＳ２５０と、ｐＭＯＳ２６０と、直列抵抗２７０と、並列抵抗２８０とを備えている。

抵抗変化型素子２１０、ｎＭＯＳ２２０、ｐＭＯＳ２３０、ライトパルス発生兼ライト制御回路２４０は、それぞれ第１実施形態の抵抗変化型素子１１０、ｎＭＯＳ１２０、ｐＭＯＳ１３０、ライトパルス発生兼ライト制御回路１４０と同様であるため、詳細な説明を省略する。

ｎＭＯＳ２５０は、一般的なｎチャンネルＭＯＳトランジスタであり、ゲート２５１（制御端子）と、ドレイン２５２（第１主端子）と、ソース２５３（第２主端子）とを備えている。ｎＭＯＳ２５０は、トランジスタのＯＮ／ＯＦＦ特性に基づいて、スイッチング素子として機能する。

ｐＭＯＳ２６０は、一般的なｐチャンネルＭＯＳトランジスタであり、ゲート２６１（制御端子）と、ソース２６２（第２主端子）と、ドレイン２６３（第１主端子）とを備えている。ｐＭＯＳ２６０は、トランジスタのＯＮ／ＯＦＦ特性に基づいて、スイッチング素子として機能する。

直列抵抗２７０は、電気抵抗がＲｓである抵抗素子であるが、配線抵抗によりかかる電気抵抗が実現されてもよい。

並列抵抗２８０は、電気抵抗がＲｐである抵抗素子であるが、配線抵抗によりかかる電気抵抗が実現されてもよい。

電圧源２４１の電圧はＶＤＤである。電圧源２４１は第１出力端子２４２と第２出力端子２４３とを有する。第１出力端子２４２はｐＭＯＳ２６０のソースと接続され、第２出力端子２４３は接地されている。電圧源２４１と、ライトパルス発生兼ライト制御回路２４０とｐＭＯＳ２６０とで、電気パルス印加装置が構成される。

ｎＭＯＳ２５０のゲート２５１およびｐＭＯＳ２６０のゲート２６１は、それぞれライトパルス発生兼ライト制御回路１４０と接続されている。ｐＭＯＳ２６０のソース２６２は、電圧がＶＤＤである電圧源に接続されている。ｐＭＯＳ２６０のドレイン２６３とｎＭＯＳ２５０のドレイン２５２とは、直列抵抗２７０を介して互いに電気的に接続されている。ｎＭＯＳ２５０のソース２５３は、並列抵抗２８０の一端に接続されている。並列抵抗２８０の他端は接地されている。直列抵抗２７０とｎＭＯＳ２５０のドレイン２５２との間（基準ノード２７１）は、ｐＭＯＳ２３０のドレイン２３３とｎＭＯＳ２２０のドレイン２２２との間と接続されている。かかる構成により、ｐＭＯＳ２３０をオフとし、他のＭＯＳをオンとすれば、［電圧源２４１→ｐＭＯＳ２６０→直列抵抗２７０→基準ノード２７１→ｎＭＯＳ２２０→抵抗変化型素子２１０→ＧＮＤ］という第１の経路と、［電圧源２４１→ｐＭＯＳ２６０→直列抵抗２７０→基準ノード２７１→ｎＭＯＳ２５０→並列抵抗２８０→ＧＮＤ］という第２の経路とが形成される。かかる経路において、直列抵抗２７０は抵抗変化型素子２１０と直列の関係にあり、並列抵抗２８０は抵抗変化型素子２１０と並列の関係にある。第１出力端子２４２から基準ノード２７１までの経路を直列電流経路とする。基準ノード２７１から抵抗変化型素子２１０を経由して接地点に至るまでの経路を抵抗変化電流経路とする。基準ノード２７１から並列抵抗２８０を経由して接地点に至るまでの経路を並列電流経路とする。

ｎＭＯＳ２５０において、ゲート２５１の電圧をＶｎｇ’、ドレイン２５２の電圧をＶｎｄ’、ソース２５３の電圧をＶｎｓ’とする。ソース２５３を基準としたゲート２５１の電位（ｎＭＯＳ２５０のソース−ゲート間電圧）をＶｎｇｓ’とする。ｎＭＯＳ２５０の閾値電圧をＶｎｔ’とする。

ｐＭＯＳ２６０において、ゲート２６１の電圧をＶｐｇ’、ソース２６２の電圧をＶｐｓ’、ドレイン２６３の電圧をＶｐｄ’とする。ソース２６２を基準としたゲート２６１の電位（ｐＭＯＳ２６０のソース−ゲート間電圧）をＶｐｇｓ’とする。ｐＭＯＳ２６０の閾値電圧をＶｐｔ’とする。

ＲｓおよびＲｐが満たすべき条件を検討する。直列抵抗２７０および並列抵抗２８０は、抵抗変化型素子２１０を高抵抗状態から低抵抗状態に変化させる場合にのみ使用される。抵抗変化型素子２１０（電気抵抗はＲｒａｍ）と並列抵抗２８０（電気抵抗はＲｐ）の合成電気抵抗ＲＲは、説明を簡単にするため、ｐＭＯＳ２３０がオフ、他のＭＯＳのオン抵抗が無視できるとして、以下の近似式で与えられる。

よって、基準ノード２７１の電位Ｖ（＝Ｖｎｄ’）は、抵抗の分圧関係から以下のように計算される。

基準ノード２７１の電位は、ｎＭＯＳ２２０での電位降下が無視できるものとして、抵抗変化型素子２１０の第１端子２１１の電位（電極間電圧）に等しくなる。抵抗変化型素子２１０が高抵抗状態（Ｒｒａｍ＝Ｒｈ）にあるときにＶ≧Ｖｈｌ（第２の電圧）となれば、抵抗変化型素子２１０は高抵抗状態から低抵抗状態へと変化する。かかる条件から、以下の式が導かれる。

抵抗変化型素子２１０が低抵抗状態（Ｒｒａｍ＝Ｒｌ）にあるときにＶ＜Ｖｌｈ（第１の電圧）となれば、抵抗変化型素子２１０が誤って高抵抗状態に変化してしまうことを防ぐことができる。かかる条件から、以下の式が導かれる。

式（１６）および（１７）を満たすように、Ｒｈ、Ｒｌ、Ｖｌｈ、Ｖｈｌの値に応じてＲｓ、Ｒｐ、ＶＤＤの値を設計する。言い換えると、式（１６）および（１７）を満たすように、直列電流経路、並列電流経路、抵抗変化型素子２１０が低抵抗状態にあるときの抵抗変化電流経路、抵抗変化型素子２１０が高抵抗状態にあるときの抵抗変化電流経路という４つの電流経路の電気抵抗がそれぞれ設定される。

より具体的に以下例示する。Ｒｈは５０ｋΩ、Ｒｌは５ｋΩ、Ｖｌｈは２Ｖ、Ｖｈｌは３．５Ｖ、ＶＤＤは５Ｖ、Ｒｐは半導体プロセス上実現可能な値として例えば３０ｋΩに設定される。式（１６）および式（１７）にそれぞれの値を代入すると、以下の条件が導かれる。

６４２９［Ω］＜Ｒｓ≦８０３６［Ω］
例えば、Ｖｈｌが３．５Ｖに近くなるようにＲｓは８０００［Ω］に設定される。以上の条件によれば、抵抗変化型素子２１０が高抵抗状態にあるときに、ライトパルス発生兼ライト制御回路２４０の制御によりＶｐｄ’が５Ｖとなるように電気パルスが印加されると、Ｖ（＝Ｖｎｄ’）は３．５Ｖとなり、抵抗変化型素子２１０は低抵抗状態へと変化する。抵抗変化型素子２１０が低抵抗状態へと変化した後は、Ｖは１．７ＶとなりＶｌｈ（２．０Ｖ）を十分下回ることになる。よって、誤って高抵抗状態へ変化することがない。

［動作］
次に抵抗変化型記憶装置２００の動作について説明する。以下の説明では、高抵抗状態を“０”が対応し、低抵抗状態が“１”に対応するものとするが、対応関係は逆であってもよい。

抵抗変化型記憶装置２００が抵抗変化型素子２１０にデータを書き込む動作では、まずライトパルス発生兼ライト制御回路２４０が、外部から書き込みデータを受け取る。ライトパルス発生兼ライト制御回路２４０は、書き込みデータが“１”であるか“０”であるかを判定する。書き込みが行われない場合には、Ｖｐｇ１はＶＤＤに、Ｖｎｇ１は接地電圧（ＧＮＤ＝０）に設定されている。

書き込みデータが“０”である（抵抗変化型素子１１０を高抵抗状態にする）場合には、第１実施形態と同様の動作が行われるため詳細な説明を省略する。第１実施形態と同様の書き込み動作が行われることにより、誤って低抵抗状態（“１”）に変化してしまうことがない。なお、かかる動作においては、ライトパルス発生兼ライト制御回路２４０の制御により、Ｖｐｇ’は例えばＶＤＤ以上に、Ｖｎｇ’は例えばＧＮＤ（＝０）以下にされて、ｎＭＯＳ２５０およびｐＭＯＳ２６０は完全にオフにされる。よって、回路の動作にｎＭＯＳ２５０およびｐＭＯＳ２６０は影響しない。

書き込みデータが“１”である（抵抗変化型素子１１０を低抵抗状態にする）場合には、ライトパルス発生兼ライト制御回路２４０の制御により、所定時間だけ、ｐＭＯＳ２３０が完全にオフにされ、他のＭＯＳが完全にオンにされる。かかる動作により、所望の電気パルスが抵抗変化型素子２１０へと印加される。

図１６は、本発明の第２実施形態において、抵抗変化型素子を高抵抗状態から低抵抗状態へ変化させる場合における電気パルス電圧（Ｖｐｄ’）と電極間電流および電極間電圧（Ｖｎｓ）の変化を模式的に示すグラフである。横軸は時間であるが、時間の単位は抵抗変化型素子２１０の応答速度によって様々である。このため、時間を規格化してステップ数で示す。図１６の左側に示すように、抵抗変化型素子２１０が高抵抗状態にある場合にＶｐｄ’が５Ｖとなるような電気パルスを印加すると、抵抗変化型素子２１０には低抵抗状態へと変化するのに必要な電圧（Ｖｈｌ＝３．５Ｖ）が印加され、「変化点」において抵抗変化型素子２１０が低抵抗状態へと変化している。図１６から分かるように、抵抗変化型素子２１０が低抵抗状態へと変化すれば、電気パルスが依然として出力中であっても、電極間電圧（基準ノードの電圧）は約１．７５Ｖに制限され、電極間電流は３５０μＡに制限されている。電極間電圧は、低抵抗状態から高抵抗状態に変化するのに必要な電圧（Ｖｌｈ＝２．０Ｖ）を超えることがないため、誤って高抵抗状態に変化してしまうことがない。また、図１６の右側に示すように、抵抗変化型素子２１０が低抵抗状態にある場合にＶｐｄ’が５Ｖとなるような電気パルスを印加しても、電極間電圧は約１．７５Ｖに制限され、電極間電流は３５０μＡに制限されている。電極間電圧は、低抵抗状態から高抵抗状態に変化するのに必要な電圧（Ｖｌｈ＝２．０Ｖ）を超えることがないため、誤って高抵抗状態に変化してしまうことがない。

［Ｒｈが不均一な場合における電極間電圧の変動］
抵抗変化型素子は、製造プロセス上の誤差などに由来して、高抵抗状態における電極間電気抵抗（Ｒｈ）に一定の不均一性を有する。特に、多数の抵抗変化型素子をアレイ状に配列して大容量の記憶装置を実現する場合には、かかる不均一性に由来する誤動作を防止することが必要である。本実施形態では、Ｒｈが不均一な場合にも、電極間電気抵抗を安定化できるという効果を有する。以下、具体的に説明する。

図１７は、第１実施形態および第２実施形態において、他のパラメータを固定した場合の、電極間電気抵抗Ｒｈと電極間電圧の関係を示すグラフである。なお、Ｒｈが５０ｋΩのときに電極間電圧が３．５Ｖとなるように設定してある。図に示すように、Ｒｈが変化した場合の電極間電圧の変化は、第２実施形態の方が第１実施形態よりも小さい。第１実施形態では、電極間電圧が電極間電気抵抗と電極間電流との積で決定されるために、電極間電圧のばらつきは相対的に大きくなる。一方、第２実施形態では、ＲｓとＲｐとＲｒａｍとの分圧関係で電極間電圧が決定されるため、Ｒｈのばらつきによる電極間電圧のばらつきが緩和される。かかる結果から、本実施形態の構成ではＲｈのばらつきに対して電極間電圧のばらつきが緩和されることが分かる。したがって、製造時や動作時の不均質などにより抵抗変化型素子の電気抵抗がばらついたとしても、低抵抗状態への書き込みにおいて電極間電圧の絶対値は大きく変動せず、ほぼ所望の電圧（低抵抗状態へ変化させるに必要充分な電圧）に安定して保つことができる。

［効果］
本実施形態の抵抗変化型記憶装置２００においても、第１実施形態と同様の効果が得られる。

また、本実施形態の抵抗変化型記憶装置２００ではさらに、製造時や動作時の不均質などにより抵抗変化型素子の電気抵抗がばらついたとしても、低抵抗状態への書き込みにおいて電極間電圧を所望の値に安定して保つことができる。よって、抵抗変化型素子に余分なストレスがかかりにくくなり、寿命も長くなる。すなわち本実施形態では抵抗変化型記憶装置の信頼性がさらに向上される。

（第３実施形態）
［構成］
図１８は、本発明の第３実施形態の抵抗変化型記憶装置の概略構成の一例を示すブロック図である。以下、図１８を参照しつつ、本実施形態の抵抗変化型記憶装置３００の構成について説明する。

図１８に示すように、抵抗変化型記憶装置３００は、アドレス入力回路３０２と、読み出し−書き込み制御回路３０４と、書き込みパルスタイミング発生回路３０６と、書き込みデータ判定回路３０８と、データ入出力回路３１０と、書き込みパルス駆動回路３１２（電流制限回路）と、読み出し回路３１８と、電源回路３２０と、ロウデコーダ３３０と、ワードドライバ３３２と、カラムデコーダ３３４と、メモリアレイ３３６とを備えている。

書き込みパルス駆動回路３１２は、第１駆動回路３１４（電流容量はＩａ）と第２駆動回路３１６（電流容量はＩｂ）とを備えている。

電源回路３２０は、第１電源３２２（電圧はＶ１）と、第２電源３２４（電圧はＶ２）と、第１トランジスタ３２６と、第２トランジスタ３２８とを備えている。

メモリセルアレイ３３６は、基板（図示せず）の主面に平行な面内において互いに平行に形成されそれぞれワードドライバ３３２に接続されたｎ本のワード線ＷＬ１、ＷＬ２、・・・ＷＬｎ（ｎは自然数）と、該基板の主面に平行な面内において該主面に垂直な方向から見てワード線と立体交差するように互いに平行に形成されそれぞれカラムデコーダ３３４に接続されたｍ本のビット線ＢＬ１、ＢＬ２、・・・ＢＬｍ（ｍは自然数）と、ワード線とビット線との立体交差点のそれぞれに対して設けられたメモリセルＭＣ１１、ＭＣ２１、・・・ＭＣｍｎとを備えている。

メモリセルＭＣ１１は、選択トランジスタＴ１１（電圧制限能動素子）と、抵抗変化型素子Ｒ１１とを備えている。選択トランジスタＴ１１の一方の主端子（第１主端子：ドレイン）はメモリセルＭＣ１１に対応する立体交差点をなすビット線ＢＬ１に、選択トランジスタＴ１１の制御端子（ゲート）はメモリセルＭＣ１１に対応する立体交差点をなすワード線ＷＬ１に、選択トランジスタの他方の主端子（第２主端子：ソース）は抵抗変化型素子Ｒ１１の一方の端子（第１端子）に接続され、抵抗変化型素子Ｒ１１の他方の端子（第２端子）は接地されている。メモリセルＭＣ２１、ＭＣ２２、・・・ＭＣｍｎについても同様に、選択トランジスタＴｉｊ（電圧制限能動素子）と、抵抗変化型素子Ｒｉｊとを備えており、それぞれがビット線およびワード線に接続され、また接地されている。

選択トランジスタＴ１１は、書き込みデータ（“０”または“１”）に応じてゲート電圧のレベルが選択的に切り換えられることにより、それぞれの書き込み動作に最適な電圧制限回路として機能する。選択トランジスタＴ１１は第１実施形態のｎＭＯＳ１２０と同様であって、選択トランジスタＴ１１を電圧制限回路として機能させるための方法も第１実施形態と同様であるため、詳細な説明を省略する。抵抗変化型素子Ｒ１１の構成および特性は、第１実施形態の抵抗変化型素子１１０と同様であるので詳細な説明を省略する。

アドレス入力回路３０２は、外部からアドレス信号を受け取り、読み出し・書き込み制御回路３０４を介して書き込みパルス／タイミング発生回路３０６から入力されるタイミング信号に基づいて、ロウデコーダ３３０とカラムデコーダ３３４とにアドレス情報を出力する。

読み出し−書き込み制御回路３０４は、外部から制御信号を受け取り、書き込みパルス／タイミング発生回路３０６から入力されるタイミング信号に基づいて、書き込みパルスタイミング発生回路３０６と書き込みデータ判定回路３０８とデータ入出力回路３１０と読み出し回路３１８と電源回路３２０とに内部制御信号を出力する。

書き込みパルス／タイミング発生回路３０６は、タイミング信号を読み出し・書き込み制御回路３０４に出力すると共に、読み出し−書き込み制御回路３０４から内部制御信号を受け取って、書き込みタイミング信号（／ＷＥＮ）を書き込みパルス駆動回路３１２へと出力する。

データ入出力回路３１０は、読み出し−書き込み制御回路３０４から内部制御信号を受け取るとともに、外部から入力データ（ＤＩＮ）を受け取って入力データフラグ（ＤＩＮＦ）として書き込みデータ判定回路３０８へと出力し、読み出し回路３１８から読み出しデータを受け取って外部へ出力データ（ＤＯＵＴ）として出力する。

書き込みデータ判定回路３０８は、読み出し−書き込み制御回路３０４からの内部制御信号とデータ入出力回路３１０からの入力データフラグ（ＤＩＮＦ）を受け取って書き込みデータが“０”か“１”かを判定し、判定結果をデータ“０”書き込みフラグ信号（Ｗ０Ｆ）とデータ“１”書き込みフラグ信号（Ｗ１Ｆ）として書き込みパルス駆動回路３１２および電源回路３２０へと出力する。具体的には、書き込みデータが“０”の場合にはＷ０Ｆを高電圧（Ｈ）とし、Ｗ１Ｆを低電圧（Ｌ）とするが、書き込みデータが“１”の場合にはＷ０Ｆを低電圧（Ｌ）とし、Ｗ１Ｆを高電圧（Ｈ）とする。

書き込みパルス駆動回路３１２は、書き込みパルス／タイミング発生回路３０６から受け取った書き込みタイミング信号（／ＷＥＮ）と、書き込みデータ判定回路３０８から受け取ったデータ“０”書き込みフラグ信号（Ｗ０Ｆ）とデータ“１”書き込みフラグ信号（Ｗ１Ｆ）とに応じて、第１駆動回路３１４（電流容量はＩａ）あるいは第２駆動回路３１６（電流容量はＩｂ）を択一的にカラムデコーダ３３４へと接続する（詳細は後述）。書き込みパルス駆動回路３１２が出力する電気パルスの電圧を以下、ＶＰと呼ぶ。

読み出し回路３１８は、読み出し−書き込み制御回路３０４から内部制御信号を受け取るとともに、読み出し動作時には、選択されたメモリセルＭＣｉｊを流れる電流の大きさを検出して、該メモリセルＭＣｉｊに含まれる抵抗変化型素子Ｒｉｊが高抵抗状態にあるか低抵抗状態にあるかを判定する。該判定の結果はデータ入出力回路３１０へと出力される。

電源回路３２０は、外部電源から外部電源入力端子３１９を介して電圧ＶＤＤを受け取り、読み出し−書き込み制御回路３０４から内部制御信号を受け取るとともに、書き込みデータ判定回路３０８から受け取ったデータ“０”書き込みフラグ信号（Ｗ０Ｆ）とデータ“１”書き込みフラグ信号（Ｗ１Ｆ）とに応じて、第１電源３２２（電圧はＶ１）あるいは第２電源３２４（電圧はＶ２）を択一的にワードドライバ３３２へと接続する。すなわち、Ｗ０ＦがＯＮ（高電圧）でありＷ１ＦがＯＦＦ（低電圧）のときには第１電源３２２に接続された第１トランジスタ３２６がＯＮ状態となる一方で第２電源３２４に接続された第２トランジスタ３２８がＯＦＦ状態となり、Ｖ１がワードドライバ３３２へと出力される。一方、Ｗ０ＦがＯＦＦ（低電圧）でありＷ１ＦがＯＮ（高電圧）のときには第１電源３２２に接続された第１トランジスタ３２６がＯＦＦ状態となる一方で第２電源３２４に接続された第２トランジスタ３２８がＯＮ状態となり、Ｖ２がワードドライバ３３２へと出力される。電源回路３２０が出力する電圧（Ｖ１またはＶ２）を以下、ＶＯＵＴと呼ぶ。

ロウデコーダ３３０は、アドレス入力回路３０２から受け取ったアドレス情報（ワード線番号）に基づいてワードドライバ３３２を制御し、特定のワード線ＷＬｊを選択する。

ワードドライバ３３２は、ロウデコーダ３３０の制御に基づいて、選択されたワード線ＷＬｊに電源回路３２０から受け取った電圧ＶＯＵＴを入力する。

カラムデコーダ３３４は、アドレス入力回路３０２から受け取ったアドレス情報（ビット線番号）に基づいて、特定のビット線ＢＬｉを選択する。

本実施形態では、アドレス入力回路３０２と、読み出し・書き込み制御回路３０４と、書き込みパルス／タイミング発生回路３０６と、書き込みデータ判定回路３０８と、データ入出力回路３１０と、書き込みパルス駆動回路３１２と、読み出し回路３１８と、電源回路３２０とにより、制御装置としての諸機能（書き込みパルスの出力、電圧制限能動素子および電流制限能動素子の制御、ワード線およびビット線の選択等）が実現される。

図１９は、本発明の第３実施形態における書き込みパルス駆動回路３１２の具体的構成の一例を示す回路図である。図１９に示すように、インバータ３４０とｐＭＯＳ３４２（第１の電流制限能動素子）とｐＭＯＳ３４４とｎＭＯＳ３４６とｎＭＯＳ３４８とを備えた第１駆動回路３１４と、インバータ３５０とｐＭＯＳ３５２（第２の電流制限能動素子）とｐＭＯＳ３５４とｎＭＯＳ３５６とｎＭＯＳ３５８とを備えた第２駆動回路３１６とを備えている。

第１駆動回路３１４のｐＭＯＳ３４２とｐＭＯＳ３４４とｎＭＯＳ３４６とｎＭＯＳ３４８とは、この順に直列をなすように主端子（ドレインまたはソース）同士が接続され、一つの電流経路を形成している。第２駆動回路３１６のｐＭＯＳ３５２とｐＭＯＳ３５４とｎＭＯＳ３５６とｎＭＯＳ３５８とは、この順に直列をなすように主端子（ドレインまたはソース）同士が接続され、一つの電流経路を形成している。

ｐＭＯＳ３４２の２つの主端子のうち、ｐＭＯＳ３４４と接続されていない方の主端子は、電源（例えば電圧ＶＤＤの外部電源）に接続されている。ｐＭＯＳ３５２の２つの主端子のうち、ｐＭＯＳ３５４と接続されていない方の主端子は、電源（例えば電圧ＶＤＤの外部電源）に接続されている。

ｎＭＯＳ３４８の２つの主端子のうち、ｎＭＯＳ３４６と接続されていない方の主端子は、接地されている。ｎＭＯＳ３５８の２つの主端子のうち、ｎＭＯＳ３５６と接続されていない方の主端子は、接地されている。

ｐＭＯＳ３４４とｎＭＯＳ３４６とを接続するそれぞれの主端子、および、ｐＭＯＳ３５４とｎＭＯＳ３５６とを接続するそれぞれの主端子は、それぞれカラムデコーダ３３４に接続されている。

書き込みパルス／タイミング発生回路３０６が出力した書き込みタイミング信号（／ＷＥＮ）は、ｐＭＯＳ３４４とｎＭＯＳ３４６とｐＭＯＳ３５４とｎＭＯＳ３５６の制御端子（ゲート）に入力される。

書き込みデータ判定回路３０８が出力したデータ“０”書き込みフラグ信号（Ｗ０Ｆ）は、ｎＭＯＳ３４８の制御端子（ゲート）に入力されるとともに、インバータ３４０を介してｐＭＯＳ３４２の制御端子（ゲート）に入力される。

書き込みデータ判定回路３０８が出力したデータ“１”書き込みフラグ信号（Ｗ１Ｆ）は、ｎＭＯＳ３５８の制御端子（ゲート）に入力されるとともに、インバータ３５０を介してｐＭＯＳ３５２の制御端子（ゲート）に入力される。

書き込みパルス駆動回路３１２が電流制限回路として機能すべく、第１駆動回路３１４が活性化された場合、出力電圧（ＶＰ）がＶｌｈのとき電流容量がＩａとなるように、ｐＭＯＳ３４２およびｐＭＯＳ３４４のゲート幅などが調整されている。また、第２駆動回路３１６が活性化された場合、出力電圧（ＶＰ）がＶｌｈのとき電流容量がＩｌｈ未満であり、かつ、出力電圧（ＶＰ）がＶｈｌのとき電流容量がＩｂとなるように、ｐＭＯＳ３５２およびｐＭＯＳ３５４のゲート幅などが調整されている。かかる調整など、ｐＭＯＳ３４２、ｐＭＯＳ３４４およびｐＭＯＳ３５２、ｐＭＯＳ３５４を電流制限能動素子として機能させる方法は第１実施形態と同様であるので、詳細な説明を省略する。

以上のような構成により、／ＷＥＮ（ネガ極性）がＯＦＦ（低電圧）でありかつＷ０ＦがＯＮ（高電圧）のときにのみ、ｐＭＯＳ３４２とｐＭＯＳ３４４とがＯＮ状態になると同時に、他の経路が遮断され、ｐＭＯＳ３４２に接続された電源がカラムデコーダ３３４を介して特定のビット線ＢＬｉに接続される。このとき、ｐＭＯＳ３４４は完全に導通状態となっているため、書き込みパルス駆動回路３１２の電流容量はｐＭＯＳ３４２およびｐＭＯＳ３４４の電流容量（Ｉａ）により決定される。

また、／ＷＥＮ（ネガ極性）がＯＦＦ（低電圧）でありかつＷ１ＦがＯＮ（高電圧）のときにのみ、ｐＭＯＳ３５２とｐＭＯＳ３５４とがＯＮ状態になると同時に、他の経路が遮断され、ｐＭＯＳ３５２に接続された電源がカラムデコーダ３３４を介して特定のビット線ＢＬｉに接続される。このとき、ｐＭＯＳ３５４は完全に導通状態となっているため、書き込みパルス駆動回路３１２の電流容量はｐＭＯＳ３５２およびｐＭＯＳ３５４の電流容量（Ｉｂ）により決定される。

図２０は、本発明の第３実施形態における第１電源３２２の具体的構成の一例を示す回路図である。図２０に示すように、第１電源３２２はオペアンプ３６０を備え、オペアンプ３６０のプラス側の入力端子に基準電圧（Ｖ１）が入力され、マイナス側の入力端子にオペアンプ３６０の出力電圧がフィードバックされている。かかる構成により、基準電圧（Ｖ１）を出力電圧とする定電圧電源が実現される。なお、第２電源３２４も、基準電圧をＶ２とする他は同様の構成とすることができる。基準電圧は、従来の半導体装置の製造工程でよく用いられるレーザートリミングヒューズや電気ヒューズ手段によって、製造工程でそのロットやチップの最適電圧に調整してもよい。

［動作］
図２１は、本発明の第３実施形態の書き込み動作時における各信号や、電極間電圧（Ｖｒ）、電極間電流（Ｉｒ）の値を示すタイミングチャートの一例である。以下、図２１および１８を参照しつつ、抵抗変化型記憶装置３００の動作について説明する。

なお、以下の説明では、書き込み動作の前においてメモリセルＭＣ１１、ＭＣ１２、ＭＣ２１、ＭＣ２２にそれぞれ“０”、“１”、“１”、“０”が書き込まれており、書き込み動作においてそれぞれに“１”、“１”、“０”、“０”を書き込む場合を例として説明する。すでに述べた通り、“０”は高抵抗状態に、“１”は低抵抗状態に対応するものとするが、対応関係は逆であってもよい。

１．メモリセルＭＣ１１を“０”から“１”に書き換える例
外部からメモリセルＭＣ１１を示すアドレス信号がアドレス入力回路３０２へ入力される。アドレス入力回路３０２は、書き込みパルス／タイミング発生回路３０６から受け取ったタイミング信号に基づいて、アドレス情報（行番号として１、列番号として１）を、それぞれロウデコーダ３３０およびカラムデコーダ３３４に入力する。ロウデコーダ３３０は、受け取った行番号に基づいてワードドライバ３３２を制御し、１番目のワード線ＷＬ１を選択する。カラムデコーダ３３４は、受け取った列番号に基づいて１番目のビット線ＢＬ１を選択する。より詳細に述べると、ワード線の選択を受けて、書き込みタイミング信号（／ＷＥＮ）の立ち上げおよびビット線の選択が行われる。また、書き込みタイミング信号（／ＷＥＮ）の立ち下げおよびビット線の選択解除後に、ワード線の選択解除が行われる。以下、各書き込み動作においても同様のタイミングおよび順序でパルスの出力等が行われる。各信号のタイミングや順序を、図２１に矢印で示す。

同時に、外部からＤＩＮとして“１”がデータ入出力回路３１０に入力される。データ入出力回路３１０は入力データフラグ（ＤＩＮＦ）として“１”を書き込みデータ判定回路３０８へと出力する。書き込みデータ判定回路３０８は、受け取ったＤＩＮＦに基づいて書き込みデータが“１”か“０”かを判定する。ここでは書き込みデータが“１”であるため、データ“０”書き込みフラグ信号（Ｗ０Ｆ）が低電圧（Ｌ）に、データ“１”書き込みフラグ信号（Ｗ１Ｆ）が高電圧（Ｈ）にされる。電源回路３２０は、受け取ったＷ０ＦおよびＷ１Ｆに基づいてＶＯＵＴとして電圧Ｖ２をワードドライバ３３２へと出力する。これにより、ワード線ＷＬ１の電位がＶ２となるが、他のワード線の電位はゼロとなる。

同時に、読み出し−書き込み制御回路３０４は、書き込みパルス／タイミング発生回路３０６から受け取ったタイミング信号と外部から受け取った制御信号に基づいて、内部制御信号を出力する。書き込みパルス／タイミング発生回路３０６は、受け取った内部制御信号に基づいて、書き込み開始タイミングに合わせて、抵抗変化型素子Ｒｉｊの書き込みに必要な所定のパルス幅ｔｐを有する電気パルス（ここでは矩形波）を書き込みタイミング信号（／ＷＥＮ）として出力する。／ＷＥＮはネガ極性であり、通常時は高電圧（Ｈ）であって、書き込みを行う時だけ低電圧（Ｌ）となる。／ＷＥＮがＬになると、書き込みパルス駆動回路３１２は電気パルスを出力する。このときＷ０ＦがＬであり、Ｗ１ＦがＨであるために、書き込みパルス駆動回路３１２において第２駆動回路３１６が選択され、電流容量はＩｂとなる。ＶＰはカラムデコーダ３３４に入力されて、選択されているビット線ＢＬ１に電圧ＶＰの電気パルスが印加される。ＶＰの波形はＶｒと同様であるが、説明のため、図では単純な矩形波（抵抗変化型素子の抵抗等を無視した場合の波形）として描かれている（以下、ＶＰの波形につき同様）。他のビット線の電位はゼロとなる。

かかる動作により、メモリセルＭＣ１１の選択トランジスタＴ１１の制御端子（ゲート）にはＶ２が印加され、これに続いてｔｐの期間だけ、ビット線ＢＬ１に接続された側の選択トランジスタＴ１１の主端子（ドレインまたはソース）にはＶＤＤが印加されることになる。選択トランジスタＴ１１は電圧制限回路として機能し、抵抗変化型素子Ｒ１１の電極間電圧の上限は、Ｖ２よりも選択トランジスタＴ１１の閾値電圧Ｖｎｔだけ低いＶｂとなる。同時に、書き込みパルス駆動回路３１２は電流制限回路として機能し、抵抗変化型素子Ｒ１１の電極間電流は、Ｉｂ以下に制限される。よって、図１０に示した経路を経て、抵抗変化型素子Ｒ１１は高抵抗状態から低抵抗状態へと変化する。

以上の動作において、抵抗変化型素子Ｒ１１の電極間電流は上限値がＩｂに設定されているため、ビット線やワード線の出力電圧値を考慮するまでもなく、低抵抗状態における抵抗変化型素子Ｒ１１の電極間電圧はＶｌｈより低く抑えられることになる。よって、抵抗変化型素子Ｒ１１が低抵抗状態（“１”）へと変化した後で誤って再び高抵抗状態（“０”）に変化してしまうことがない。また、電極間電流に上限が設定されているため、過電流により抵抗変化型素子Ｒ１１が破壊されることもない。

２．メモリセルＭＣ１２に“１”を上書きする例
外部からメモリセルＭＣ１２を示すアドレス信号がアドレス入力回路３０２へ入力される。アドレス入力回路３０２は、書き込みパルス／タイミング発生回路３０６から受け取ったタイミング信号に基づいて、アドレス情報（行番号として２、列番号として１）を、それぞれロウデコーダ３３０およびカラムデコーダ３３４に入力する。ロウデコーダ３３０は、受け取った行番号に基づいてワードドライバ３３２を制御し、２番目のワード線ＷＬ２を選択する。カラムデコーダ３３４は、受け取った列番号に基づいて１番目のビット線ＢＬ１を選択する。

ワード線の電位を制御する方法、ビット線の電位を制御する方法についてはメモリセルＭＣ１１の書き込みと同様であるため、説明を省略する。

かかる動作により、メモリセルＭＣ１２の選択トランジスタＴ１２の制御端子（ゲート）にはＶ２が印加され、ビット線ＢＬ１に接続された側の選択トランジスタＴ１２の主端子（ドレインまたはソース）には電圧ＶＰの電気パルスが印加されることになる。選択トランジスタＴ１２は電圧制限回路として機能し、抵抗変化型素子Ｒ１２の電極間電圧の上限は、Ｖ２よりも選択トランジスタＴ１２の閾値電圧Ｖｎｔだけ低いＶｂとなる。同時に、書き込みパルス駆動回路３１２は電流制限回路として機能し、抵抗変化型素子Ｒ１２の電極間電流は、書き込みパルス駆動回路３１２において第２駆動回路３１６が選択されているため、Ｉｂ以下に制限される。よって、図１１に示したように、抵抗変化型素子Ｒ１２は低抵抗状態のまま変化しない。

以上の動作において、抵抗変化型素子Ｒ１２の電極間電流は上限値がＩｂに設定されているため、ビット線やワード線の出力電圧値を考慮するまでもなく、低抵抗状態にある抵抗変化型素子Ｒ１２の電極間電圧はＶｌｈより低く抑えられることになる。よって、抵抗変化型素子Ｒ１２が誤って高抵抗状態（“０”）に変化してしまうことがない。また、電極間電流に上限が設定されているため、過電流により抵抗変化型素子Ｒ１２が破壊されることもない。

３．メモリセルＭＣ２１を“１”から“０”に書き換える例
外部からメモリセルＭＣ２１を示すアドレス信号がアドレス入力回路３０２へ入力される。アドレス入力回路３０２は、書き込みパルス／タイミング発生回路３０６から受け取ったタイミング信号に基づいて、アドレス情報（行番号として１、列番号として２）を、それぞれロウデコーダ３３０およびカラムデコーダ３３４に入力する。ロウデコーダ３３０は、受け取った行番号に基づいてワードドライバ３３２を制御し、１番目のワード線ＷＬ１を選択する。カラムデコーダ３３４は、受け取った列番号に基づいて２番目のビット線ＢＬ２を選択する。

同時に、外部からＤＩＮとして“０”がデータ入出力回路３１０に入力される。データ入出力回路３１０は入力データフラグ（ＤＩＮＦ）として“０”を書き込みデータ判定回路３０８へと出力する。書き込みデータ判定回路３０８は、受け取ったＤＩＮＦに基づいて書き込みデータが“１”か“０”かを判定する。ここでは書き込みデータが“０”であるため、データ“０”書き込みフラグ信号（Ｗ０Ｆ）が高電圧（Ｈ）に、データ“１”書き込みフラグ信号（Ｗ１Ｆ）が低電圧（Ｌ）にされる。電源回路３２０は、受け取ったＷ０ＦおよびＷ１Ｆに基づいてＶＯＵＴとして電圧Ｖ１をワードドライバ３３２へと出力する。これにより、ワード線ＷＬ１の電位がＶ１となるが、他のワード線の電位はゼロとなる。

同時に、読み出し−書き込み制御回路３０４は、書き込みパルス／タイミング発生回路３０６から受け取ったタイミング信号と外部から受け取った制御信号に基づいて、内部制御信号を出力する。書き込みパルス／タイミング発生回路３０６は、受け取った内部制御信号に基づいて、書き込み開始タイミングに合わせて、抵抗変化型素子Ｒｉｊの書き込みに必要な所定のパルス幅ｔｐを有する電気パルス（ここでは矩形波）を書き込みタイミング信号（／ＷＥＮ）として出力する。／ＷＥＮはネガ極性であり、通常時は高電圧（Ｈ）であって、書き込みを行う時だけ低電圧（Ｌ）となる。／ＷＥＮがＬになると、書き込みパルス駆動回路３１２は電気パルスを出力する。このときＷ０ＦがＨであり、Ｗ１ＦがＬであるために、書き込みパルス駆動回路３１２において第１駆動回路３１４が選択され、電流容量はＩａとなる。ＶＰはカラムデコーダ３３４に入力されて、選択されているビット線ＢＬ２に電圧ＶＰの電気パルスが印加される。他のビット線の電位はゼロとなる。

かかる動作により、メモリセルＭＣ２１の選択トランジスタＴ２１の制御端子（ゲート）にはＶ１が印加され、これに続いてｔｐの期間だけ、ビット線ＢＬ２に接続された側の選択トランジスタＴ２１の主端子（ドレインまたはソース）にはＶＤＤが印加されることになる。選択トランジスタＴ２１は電圧制限回路として機能し、抵抗変化型素子Ｒ２１の電極間電圧の上限は、Ｖ１よりも選択トランジスタＴ２１の閾値電圧Ｖｎｔだけ低いＶａとなる。同時に、書き込みパルス駆動回路３１２は電流制限回路として機能し、抵抗変化型素子Ｒ２１の電極間電流は、Ｉａ以下に制限される一方で、書き込みパルス駆動回路３１２により供給される電流はＩｌｈに達することが可能である。よって、図１２に示した経路を経て、抵抗変化型素子Ｒ２１は低抵抗状態から高抵抗状態へと変化する。

以上の動作において、抵抗変化型素子Ｒ２１の電極間電圧は上限値がＶａに設定されているため、ビット線やワード線の出力電圧値を考慮するまでもなく、高抵抗状態における抵抗変化型素子Ｒ２１の電極間電圧はＶｈｌより低く抑えられることになる。よって、抵抗変化型素子Ｒ２１が高抵抗状態（“０”）へと変化した後で誤って再び低抵抗状態（“１”）に変化してしまうことがない。

４．メモリセルＭＣ２２に“０”を上書きする例
外部からメモリセルＭＣ２２を示すアドレス信号がアドレス入力回路３０２へ入力される。アドレス入力回路３０２は、アドレス情報（行番号として２、列番号として２）を、それぞれロウデコーダ３３０およびカラムデコーダ３３４に入力する。ロウデコーダ３３０は、受け取った行番号に基づいてワードドライバ３３２を制御し、２番目のワード線ＷＬ２を選択する。カラムデコーダ３３４は、受け取った列番号に基づいて２番目のビット線ＢＬ２を選択する。

ワード線の電位を制御する方法、ビット線の電位を制御する方法についてはメモリセルＭＣ２１の書き込みと同様であるため、説明を省略する。

かかる動作により、メモリセルＭＣ２２の選択トランジスタＴ２２の制御端子（ゲート）にはＶ１が印加され、ビット線ＢＬ２に接続された側の選択トランジスタＴ２２の主端子（ドレインまたはソース）には電圧ＶＰの電気パルスが印加されることになる。選択トランジスタＴ２２は電圧制限回路として機能し、抵抗変化型素子Ｒ２２の電極間電圧の上限は、Ｖ１よりも選択トランジスタＴ２２の閾値電圧Ｖｎｔだけ低いＶａとなる。よって、書き込みパルス駆動回路３１２においてＩｈｌ以上の電流容量を有する第１駆動回路３１４が選択されているが、図１３に示したように、抵抗変化型素子Ｒ２２は高抵抗状態のまま変化しない。

以上の動作において、抵抗変化型素子Ｒ２２の電極間電圧は上限値がＶａに設定されているため、高抵抗状態における抵抗変化型素子Ｒ２２の電極間電圧はＶｈｌより低く抑えられることになる。よって、抵抗変化型素子Ｒ２２が高抵抗状態（“０”）へと変化した後で誤って低抵抗状態（“１”）に変化してしまうことがない。

なお、読み出し動作については、例えば読み出し回路３１８に電流比較回路を用いるなど周知の構成および方法を用いることができるため、詳細な説明を省略する。

［効果］
本実施形態の抵抗変化型記憶装置３００においても、第１実施形態と同様の効果を確保しつつ、複数の抵抗変化型素子をメモリアレイとして集積した大容量の抵抗変化型記憶装置が実現できる。

［第１変形例］
図２２は、本発明の第３実施形態の第１変形例における書き込みパルス駆動回路３１３の具体的構成の一例を示す回路図（図１９に対応する）である。図２２に示すように、本変形例の書き込みパルス駆動回路３１３は、インバータ３７０とｐＭＯＳ３７２（第１の電流制限能動素子）とｐＭＯＳ３７４とｎＭＯＳ３７６とｎＭＯＳ３７８とを備えた第１駆動回路３１５と、インバータ３８０とｐＭＯＳ３８２（第２の電流制限能動素子）とｐＭＯＳ３８４とｎＭＯＳ３８６とｎＭＯＳ３８８とＯＲ回路３９０とを備えた第２駆動回路３１７とを備えている。

図１９と図２２とを比較すれば明らかなように、書き込みパルス駆動回路３１３は、第２駆動回路３１７にＯＲ回路３９０を備えている他は書き込みパルス駆動回路３１２と同様の構成である。よって、共通する部分については説明を省略する。

ＯＲ回路３９０は、Ｗ０ＦとＷ１Ｆとが入力され、そのＯＲ演算の結果が出力されるＯＲ回路であって、出力はインバータ３８０とｎＭＯＳ３８８とに入力される。かかる構成により、Ｗ０ＦがＨでＷ１ＦがＬの場合にも、Ｗ０ＦがＬでＷ１ＦがＨの場合にも、第２駆動回路３１７はＯＮ（／ＷＥＮとしてパルスが入力されている場合に）となる。第１駆動回路３１５は、Ｗ０ＦがＨでＷ１ＦがＬの場合にのみＯＮとなる。かかる動作により、書き込みデータが“０”のときは、第１駆動回路３１５と第２駆動回路３１７の双方が駆動され、双方の電流容量の合計が書き込みパルス駆動回路３１３の電流容量となる。一方、書き込みデータが“１”のときは、第２駆動回路３１７のみが駆動され、第２駆動回路３１７の電流容量が書き込みパルス駆動回路３１３の電流容量となる。したがって、ｐＭＯＳ３７２の電流容量を（Ｉａ−Ｉｂ）とし、ｐＭＯＳ３８２の電流容量をＩｂとすれば、上述の第３実施形態と同様の動作が可能となる。本変形例では、第１駆動回路の電流容量をより低く設定することが可能で、より小面積化した書込みパルス駆動回路が実現できる。

参考までに、図１９の書き込みパルス駆動回路３１２を用いた場合の真理値表を表１に示す。図２２の書き込みパルス駆動回路３１３を用いた場合の真理値表を表２に示す。

［第２変形例］
図２１に示すように、メモリセルＭＣ１２の書き込みからメモリセルＭＣ２１の書き込みに移行する際、ＶＯＵＴはゆるやかに降下する。これは、ワードドライバ３３２側からの放電に一定の時間を要するからである。しかし“１”の書き込みから“０”の書き込みへと移行した際に、ＶＯＵＴの降下が不十分で、ワード線の電位がＶ１よりも高くなりすぎる場合がある。かかる場合には、ＶＯＵＴをより積極的に低下させる必要がある。図２３は、本発明の第３実施形態の第２変形例における第１電源３２３の具体的構成の一例を示す回路図である。図２３に示すように、第１電源３２２はオペアンプ３６２を備え、オペアンプ３６２のプラス側の入力端子に基準電圧（Ｖ１）が入力され、マイナス側の入力端子にオペアンプ３６２の出力電圧がフィードバックされている。さらに、電圧の出力部分がトランジスタ３６４の２つの主端子を介して接地され、トランジスタ３６４の制御端子（ゲート）に制御信号が入力される。かかる構成により、トランジスタ３６４をオフとすれば、基準電圧（Ｖ１）を出力電圧とする定電圧電源が実現される。一方、トランジスタ３６４をオンとすれば、出力電圧を急速に降下させることができる。よって、“１”の書き込みから“０”の書き込みへと移行した際に、ＶＯＵＴを急速に降下させることが可能となる。なお、第２電源３２４も、基準電圧をＶ２とする他は同様の構成とすることができる。

［第３変形例］
図２４は、本発明の第３実施形態の第３変形例における電源回路３２１の具体的構成の一例を示す回路図である。本変形例による電源回路３２１は、電源回路３２０から第２電源３２４と第２トランジスタ３２８とを省略し、外部電源から外部電源入力端子３１９を介して供給される電位ＶＤＤ（外部電圧）を第３トランジスタ３６８の２つの主端子を介して電源回路３２０の出力に接続したものである。かかる構成では、第１トランジスタ３２６をオン、第３トランジスタ３６８をオフとすることによりＶＯＵＴとしてＶ１が出力される一方で、第１トランジスタ３２６をオフ、第３トランジスタ３６８をオンとすることによりＶＯＵＴとしてＶＤＤが出力される。本変形例は、電圧制限能動素子として機能するｎＭＯＳトランジスタのソース電位（Ｖｎｓ）が満たすべき条件を図１４のように設定した場合の電源回路の構成である。

［その他の変形例］
上述の説明では、電源回路がＶ１またはＶ２の一方が選択的にＶＯＵＴとして出力され、これがワードドライバに入力される構成としたが、Ｖ１およびＶ２の両方がワードドライバに供給され、ワードドライバの内部で一方が選択される構成であってもよい。この場合には、Ｗ０ＦとＷ１Ｆまたはこれと関連させた制御信号がワードドライバに入力される。

電源回路はＶ１およびＶ２をｎＭＯＳトランスファーゲートで切り換える構成としたが、ＣＭＯＳ型トランスファーゲートを用いることにより、電位降下の少ない構成としてもよい。

メモリセルへの書き込みは、上述のＭＣ１１〜ＭＣ２２までのメモリセルに限られず、他のメモリセルに対しても同様に可能であることは言うまでもない。なお、図示はしていないが、一般の記憶装置では、不良救済のため、本体メモリセルと同じ形状の冗長救済用メモリセルや、メモリアレイの一部としてエラー訂正用のパリティビットが追加されるが、かかるメモリセルやパリティビットについても同様の構成および動作が可能である。

ＶｎｔはメモリセルのｎＭＯＳトランジスタの閾値電圧を指す。電源回路からワードドライバを介してワード線に至るまでの電気抵抗に由来する電位降下や、ワード線電位の立ち上がり遅延時間などが加わり、選択されたメモリセルの選択トランジスタのドレインが所望のタイミングで所望の電圧に到達しない場合がある。かかる場合には、選択されるメモリセルの選択トランジスタのドレインの電圧が所望のタイミングで実効的に所望の電圧（高抵抗状態に書き込むときはＶａ＋Ｖｎｔ以上、低抵抗状態に書き込むときはＶｂ＋Ｖｎｔ以上）となるように、電源回路の出力電圧Ｖ１、Ｖ２が適宜調整される（予め若干高めに設定されるなど）ことが好ましい。なお、選択トランジスタはｎＭＯＳトランジスタに限られず、ｐＭＯＳトランジスタなどであってもよいことは言うまでもない。

読み出し動作については詳細な説明を省略しているが、読み出し動作時に印加する電圧は電源回路の出力電圧であるＶ１を利用してもよいし、低消費電力での読み出しを行う場合には、読み出し専用の低電圧電源を設け、読み出し時に該低電圧電源を用いて読み出しが行われてもよい。

書き込みデータ判定回路は必ずしも必須ではなく、データ入出力回路がＤＩＮ信号の判定を行って、Ｗ０ＦおよびＷ１Ｆを出力してもよい。

低電圧化するためには、書き込みパルス駆動回路の電圧ＶＰがなるべく減衰することなくビット線に伝達されることが好ましい。よって、カラムデコーダとしてＣＭＯＳ型や昇圧型などを利用することが好ましい。同様に、ワードドライバも、電源回路の出力電圧ＶＯＵＴがなるべく減衰することなくワード線に伝達するように、ＣＭＯＳ型などの構成とすることが好ましい。

なお、基板はシリコン基板であることが好ましい。

上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。

本発明の抵抗変化型記憶装置は、同一極性の電気パルスで複数の抵抗状態の間を遷移する抵抗変化型素子を用いつつ、簡潔な構成により、データ書き込み時の誤動作や素子の破壊を確実に防止でき、デジタル家電、メモリカード、携帯型電話機、およびパーソナルコンピュータなどの種々の電子機器に用いられる抵抗変化型記憶装置として有用である。

１ 抵抗変化型素子
２ 電圧制限回路
３ 電流制限回路
４ ライトパルス発生兼ライト制御回路
５ 基板
６ 下部電極
７ 抵抗変化層
８ 上部電極
１０ 抵抗変化型記憶装置
１１ 抵抗変化型素子
１２ 選択トランジスタ
１３ ソース線端子
１４ ワード線端子
１５ ビット線端子
１６ ソース線
１７ ワード線
１８ ビット線
１９ メモリセル
２０ ｎＭＯＳ
２１ ゲート
２２ ドレイン
２３ ソース
２４ 抵抗
２５ 直流電源
２６ 直流電源
３０ ｐＭＯＳ
３１ ゲート
３２ ドレイン
３３ ソース
３５ 直流電源
３６ 直流電源
１００ 抵抗変化型記憶装置
１１０ 抵抗変化型素子
１１１ 第１端子
１１２ 第２端子
１２０ ｎＭＯＳ
１２１ ゲート
１２２ ドレイン
１２３ ソース
１３０ ｐＭＯＳ
１３１ ゲート
１３２ ソース
１３３ ドレイン
１４０ ライトパルス発生兼ライト制御回路
２００ 抵抗変化型記憶装置
２１０ 抵抗変化型素子
２１１ 第１端子
２１２ 第２端子
２２０ ｎＭＯＳ
２２１ ゲート
２２２ ドレイン
２２３ ソース
２３０ ｐＭＯＳ
２３１ ゲート
２３２ ソース
２３３ ドレイン
２４０ ライトパルス発生兼ライト制御回路
２４１ 電圧源
２４２ 第１出力端子
２４３ 第２出力端子
２５０ ｎＭＯＳ
２５１ ゲート
２５２ ドレイン
２５３ ソース
２６０ ｐＭＯＳ
２６１ ゲート
２６２ ソース
２６３ ドレイン
２７０ 直列抵抗
２７１ 基準ノード
２８０ 並列抵抗
３００ 抵抗変化型記憶装置
３０２ アドレス入力回路
３０４ 読み出し−書き込み制御回路
３０６ 書き込みパルス／タイミング発生回路
３０８ 書き込みデータ判定回路
３１０ データ入出力回路
３１２ 書き込みパルス駆動回路
３１３ 書き込みパルス駆動回路
３１４ 第１パルス駆動回路
３１５ 第１パルス駆動回路
３１６ 第２パルス駆動回路
３１７ 第２パルス駆動回路
３１８ 読み出し回路
３２０ 電源回路
３２２ 第１電源
３２４ 第２電源
３２６ 第１トランジスタ
３２８ 第２トランジスタ
３３０ ロウデコーダ
３３２ ワードドライバ
３３４ カラムデコーダ
３３６ メモリアレイ
３４０ インバータ
３４２ ｐＭＯＳ
３４４ ｐＭＯＳ
３４６ ｎＭＯＳ
３４８ ｎＭＯＳ
３５０ インバータ
３５２ ｐＭＯＳ
３５４ ｐＭＯＳ
３５６ ｎＭＯＳ
３５８ ｎＭＯＳ
３６０ オペアンプ
３６２ オペアンプ
３６４ トランジスタ
３７０ インバータ
３７２ ｐＭＯＳ
３７４ ｐＭＯＳ
３７６ ｎＭＯＳ
３７８ ｎＭＯＳ
３８０ インバータ
３８２ ｐＭＯＳ
３８４ ｐＭＯＳ
３８６ ｎＭＯＳ
３８８ ｎＭＯＳ
３９０ ＯＲ回路
ＭＣ１１、ＭＣ１２、・・・ＭＣｍｎ メモリセル
Ｔ１１、Ｔ１２、・・・Ｔｍｎ 選択トランジスタ
Ｒ１１、Ｒ１２、・・・Ｒｍｎ 抵抗変化型素子

Claims (13)

1. 第１電極と第２電極とを有し前記第１電極と前記第２電極との間の電気抵抗である電極間電気抵抗の変化に基づいて情報を記憶するように構成されている抵抗変化型素子と、
   制御装置と、
   前記抵抗変化型素子と直列に接続され前記制御装置の制御に基づいて前記第２電極を基準とした前記第１電極の電位である電極間電圧の絶対値の上限を所定の値に設定するように構成されている電圧制限能動素子と、
   前記電圧制限能動素子を介して前記抵抗変化型素子と直列に接続され前記制御装置の制御に基づいて前記第１電極と前記第２電極との間に流れる電流である電極間電流の絶対値の上限を複数の異なる値に設定するように構成されている電流制限手段とを備え、
   前記抵抗変化型素子は、前記電極間電気抵抗が第１の抵抗値である低抵抗状態にあるときには前記電極間電圧が第１の電圧をその絶対値において超えた場合に前記電極間電気抵抗が前記第１の抵抗値よりも高い第２の抵抗値である高抵抗状態へと変化し、かつ前記高抵抗状態にあるときには前記電極間電圧が前記第１の電圧と同じ極性でありかつより絶対値の大きな第２の電圧をその絶対値において超えた場合に前記高抵抗状態から前記低抵抗状態へと変化する特性を有している、抵抗変化型記憶装置。
2. 基板と、メモリアレイと、カラムデコーダと、ロウデコーダと、電源回路と、書き込みパルス駆動回路と、制御装置と、を備え、
   前記メモリアレイは、前記基板上に形成された第１の層に属しかつ互いに平行に形成された複数のビット線と、前記基板上に形成された第２の層に属し前記基板の主面に垂直な方向から見て前記ビット線に立体交差するようにかつ互いに平行に形成された複数のワード線と、前記基板の主面に垂直な方向から見て前記ビット線と前記ワード線とが立体交差する位置にそれぞれ対応して前記抵抗変化型素子と前記電圧制限能動素子とを備え、
   前記電圧制限能動素子は、第１主端子と第２主端子と制御端子とを有する電界効果トランジスタであり、前記第２主端子と前記第１電極とが接続され、前記第１主端子と前記ビット線とが接続され、前記制御端子と前記ワード線とが接続され、
   前記カラムデコーダは、前記制御装置の制御に基づいて特定のビット線を選択するように構成され、
   前記ロウデコーダは、前記制御装置の制御に基づいて特定のワード線を選択するように構成され、
   前記電源回路は、前記制御装置の制御に基づいて第５の電圧および第６の電圧のいずれか一方を択一的に前記選択されたワード線へと出力可能に構成され、
   前記電流制限手段は、第１の電流容量を有する第１の電流制限能動素子と、前記第１の電流容量と異なる第２の電流容量を有する第２の電流制限能動素子であり、
   前記書き込みパルス駆動回路は、前記第１の電流制限能動素子および前記第２の電流制限能動素子を備え、前記第１の電流制限能動素子および前記第２の電流制限能動素子のうち前記制御装置の制御に基づき選択されたいずれか一方の電流制限能動素子を介して電気パルスを前記選択されたビット線へと出力可能に構成され、
   前記第５の電圧より前記電圧制限能動素子の閾値電圧だけ低い電圧を第３の電圧とし、前記第６の電圧よりも前記電圧制限能動素子の閾値電圧だけ低い電圧を第４の電圧とするとき、第１の電圧＜第３の電圧＜第２の電圧であり、かつ、第２の電圧＜第４の電圧であって、
   前記制御装置は、前記カラムデコーダおよび前記ロウデコーダを制御して所定のビット線およびワード線の交差点に対応する前記抵抗変化型素子を選択するとともに、
   前記選択された抵抗変化型素子を前記高抵抗状態とする場合には、第１の電流制限能動素子を介して電気パルスを前記選択されたビット線へと出力するように前記書き込みパルス駆動回路を制御しかつ第５の電圧を前記選択されたワード線へと出力するように前記電源回路を制御するように構成され、
   前記選択された抵抗変化型素子を前記低抵抗状態とする場合には、第２の電流制限能動素子を介して電気パルスを前記選択されたビット線へと出力するように前記書き込みパルス駆動回路を制御しかつ第６の電圧を前記選択されたワード線へと出力するように前記電源回路を制御するように構成されている、請求項１に記載の抵抗変化型記憶装置。
3. 第３の電圧は、前記選択された抵抗変化型素子が前記低抵抗状態にある場合に前記選択された抵抗変化型素子の電極間電圧が第１の電圧以上となる値に設定されている、請求項２に記載の抵抗変化型記憶装置。
4. 第４の電圧は第２の電圧に対し前記電圧制限能動素子である電界効果トランジスタの閾値電圧を加えた電圧以上である、請求項２に記載の抵抗変化型記憶装置。
5. 外部電源から外部電圧の入力を受付ける外部電源入力端子を備え、
   前記電源回路は、前記外部電源入力端子に入力された外部電圧を第４の電圧として出力するように構成されている、請求項２に記載の抵抗変化型記憶装置。
6. 第１の電流容量は、前記第１の抵抗値との積が前記第１の電圧以上となる値である、請求項２に記載の抵抗変化型記憶装置。
7. 第２の電流容量は、前記第２の抵抗値との積が前記第２の電圧以上になりかつ前記第１の抵抗値との積が前記第１の電圧未満となる値である、請求項２に記載の抵抗変化型記憶装置。
8. 前記抵抗変化型記憶装置の抵抗状態を複数回書き換え可能に構成された、請求項２に記載の抵抗変化型記憶装置。
9. 前記制御装置は、前記抵抗変化型素子を前記低抵抗状態から前記高抵抗状態へと変化させる場合に、前記電極間電流と前記第１の抵抗値との積の絶対値が前記第１の電圧以上となるように前記電流制限手段を制御し、かつ前記電極間電圧の絶対値が前記第２の電圧未満となるように前記電圧制限能動素子を制御するように構成され、かつ、
   前記抵抗変化型素子を前記高抵抗状態から前記低抵抗状態へと変化させる場合に、電極間電流と前記第２の抵抗値との積の絶対値が前記第２の電圧以上になりかつ前記電極間電流と前記第１の抵抗値との積の絶対値が前記第１の電圧未満となるように前記電流制限手段を制御するように構成されている、請求項１に記載の抵抗変化型記憶装置。
10. 前記第１の電圧に対する前記第２の電圧の比率が、前記第１の抵抗値に対する前記第２の抵抗値の比率より小さくなるように構成されている、請求項１に記載の抵抗変化型記憶装置。
11. 前記電圧制限能動素子が電界効果トランジスタであって、
    前記電圧制限能動素子のソースまたはドレインの一方が前記抵抗変化型素子に接続され、
    前記制御装置は、前記電圧制限能動素子のゲート端子の電位を制御して前記抵抗変化型素子に接続されているソースまたはドレインの電位を制限することにより前記電極間電圧の絶対値の上限を所定の値に設定するように構成されている、請求項１に記載の抵抗変化型記憶装置。
12. 前記電流制限手段が電界効果トランジスタであって、
    前記電流制限手段のソースまたはドレインの一方が前記抵抗変化型素子に電気的に接続され、
    前記制御装置は、前記電流制限手段のゲート端子の電位を制御してソースとドレインとの間を流れる電流を制限することにより前記電極間電流の絶対値の上限を所定の値に設定するように構成されている、請求項1に記載の抵抗変化型記憶装置。
13. 第１出力端子と第２出力端子とを備え前記第１出力端子と前記第２出力端子との間に電気パルスを出力するように構成されている電気パルス印加装置と、
    基準ノードと、
    前記第１出力端子と前記基準ノードとを電気的に接続するように構成されている直列電流経路と、
    前記抵抗変化型素子を有し前記基準ノードと前記第２出力端子とを前記抵抗変化型素子を介して電気的に接続するように構成されている抵抗変化電流経路と、
    前記基準ノードと前記第２出力端子とを前記抵抗変化電流経路と並列に電気的に接続するように構成されている並列電流経路とを備え、
    前記直列電流経路の電気抵抗と前記並列電流経路の電気抵抗と前記抵抗変化型素子が高抵抗状態にあるときの前記抵抗変化電流経路の電気抵抗と前記抵抗変化型素子が低抵抗状態にあるときの前記抵抗変化電流経路の電気抵抗とが、
    前記抵抗変化型素子が前記高抵抗状態にある間は前記電気パルス印加装置が電気パルスを出力中に前記基準ノードの電位がその絶対値において前記第２の電圧以上となり、前記抵抗変化型素子が前記低抵抗状態へと変化した後は前記電気パルス印加装置が電気パルスを出力中であっても前記基準ノードの電位がその絶対値において前記第１の電圧未満となる値に設定されている、請求項1に記載の抵抗変化型記憶装置。

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