CN101636792B - 电阻变化型存储器件 - Google Patents

Abstract

本发明提供一种电阻变化型存储器件。本发明的电阻变化型存储器件(10)包括：电阻变化型元件(1)，当超过第一电压时向高电阻状态变化，当超过第二电压时向低电阻状态变化；控制装置(4)；与电阻变化型元件(1)串联连接的电压限制有源元件(2)；和通过电压限制有源元件(2)与电阻变化型元件(1)串联连接的电流限制有源元件(3)，控制装置(4)，在向高电阻状态变化的情况下，对电流限制有源元件(3)进行控制使得电流和第一电阻值的积在第一电压以上，并且对电压限制有源元件(2)进行控制使得电极间电压不足第二电压，且在向低电阻状态变化的情况下，对电流有源元件(3)进行控制使得电流和第二电阻值的积的绝对值在第二电压以上且电流和第一电阻值的积的绝对值不足第一电压。

Description

电阻变化型存储器件

技术领域

本发明涉及电阻变化型存储器件。更详细地说，涉及使用了能够通过施加极性相同且电压电平不同的电脉冲来实现高电阻化和低电阻化这两者的电阻变化型元件的电阻变化型存储器件。 

背景技术

非易失性存储器件被广泛搭载于便携式电话机和数字照相机等便携式设备，其利用范围正在急速扩大。近年来，处理声音数据和图像数据的机会增加，开始强烈要求在此之上的大容量、且高速动作的非易失性存储器件。此外，在用于便携式设备的非易失性存储器件的领域中，也强烈要求低功耗。 

现在的非易失性存储器件的主流是闪存器。闪存器控制在浮置栅极中蓄积的电荷来进行数据的存储。闪存器由于具有在浮置栅极中以高电场蓄积电荷的构造，所以在小型化上存在界限，被指出了进一步大容量化所需要的微细化困难的课题。进而，在闪存器中，为了进行改写需要一并消去规定的块，进而程序设计时间也长。由于这种特性，在闪存器的改写上需要非常长的时间，在高速化上也存在界限。 

作为解决这些问题的新一代的非易失性存储器件，具有使用通过电阻的变化记录信息的电阻变化型元件的存储器件。作为现在提出的利用了电阻变化型元件的非易失性存储器，提出有MRAM(MagneticRAM)、PRAM(Phase-Change RAM)、ReRAM(Resistive RAM)等。 

专利文献1公开了使用钙钛矿构造的氧化物的ReRAM元件的控制方法的一个例子。以下参照附图对该ReRAM元件的控制方法进行说明。 

图25至图27是表示专利文献1所公开的存储单元的控制方法的图。存储单元19具备电阻变化型元件11和选择晶体管12。电阻变化型元件11的一个端子与选择晶体管12的一个主端子(漏极或源极) 相互连接。选择晶体管12的另一个主端子(源极或漏极)通过源极线16与源极线端子13连接。电阻变化型元件11的另一个端子通过位线18与位线端子15连接。选择晶体管12的栅极通过字线17与字线端子14连接。在写入数据的情况(写入“1”的情况)、消去的情况(写入“0”的情况)和读出的情况的任一种情况下，向被选择的存储单元的字线端子14施加高电平的接通电压，使选择晶体管12成为导通状态。 

图25是表示在专利文献1的存储单元中进行写入动作时的电脉冲的施加状态的图。源极线16被设定为0V(接地)，向位线18施加规定的写入电压振幅的正极性的写入脉冲，向电阻变化型元件11写入所希望的数据。在将多值信息写入电阻变化型元件11的情况下，将写入脉冲的电压振幅设定为与写入数据的值对应的电平。例如在将4值数据写入一个电阻变化型元件11的情况下，选择与写入数据的各个值对应决定的规定的四个电压振幅中的一个进行写入动作。此外，写入脉冲宽度选择与元件相应的适当的宽度。即，为了向规定的电阻状态变化，存在与该电阻状态对应的一个电压振幅电平和脉冲宽度。 

图26是表示在专利文献1的闪存器中进行消去动作时的电脉冲的施加状态的图。位线被设定为0V(接地)，向源极线施加规定的消去电压振幅的正极性的消去脉冲。通过施加消去脉冲，电阻变化型元件11的电阻成为最小值。在专利文献1中，公开了在多个位线被设定为0V的状态下，如果向特定的源极线施加消去脉冲，则与该多个位线和源极线连接的多个存储单元同时一并被消去。 

图27是表示在专利文献1的闪存单元中进行读出动作时的电脉冲的施加状态的图。在读出电阻变化型元件11所存储的数据时，源极线16被设定为0V(接地)，经由读出电路向所选择的位线18施加规定的读出电压。当施加读出电压时，在比较判断电路将读出位线18的电平与读出用的基准电平进行比较，读出存储数据。 

在非专利文献1中，公开了通过施加同极性且电压、脉冲宽度不同的电脉冲在高电阻状态和低电阻状态之间进行转变的ReRAM元件。在非专利文献1的ReRAM元件中，作为电阻变化材料使用TMO(Transition Metal Oxide)。该ReRAM元件能够通过同极性的电脉冲变化成高电阻状态和低电阻状态。图28是表示非专利文献1的ReRAM 元件的电压-电流特性的图。如图所示，在从高电阻状态向低电阻状态变化的“置位”中，如果不进行电流限制则在从高电阻状态变化为低电阻状态时流动比之前更多的电流。在该情况下，存在与意图相反地再次从低电阻状态向高电阻状态变化(误动作)、或由于过电流而破坏元件的情况。因此，需要以规定的第一电流值进行电流限制(SetCurrent Compliance)。在从低电阻状态向高电阻状态变化的“复位”中，以上述第一电流值以上的大的第二电流值流动电流。此外，在从低电阻状态向高电阻状态变化之后，如果不将电阻变化型元件的两端的电压的绝对值限制得比一定值低，则会发生电阻状态与意图相反地再次从高电阻状态向低电阻状态变化等误动作。 

如上所述，对于通过同极性的电压施加变化成高电阻状态和低电阻状态的ReRAM元件，使电阻变化的驱动电路需要根据元件的电阻状态分开控制上述第一电流值和第二电流值。此外，该驱动电路必须根据需要限制向电阻变化型元件施加的电压。 

专利文献1：日本特开2004-185756号公报 

非专利文献1：Baek，J.G.et al.，2004，“Highly Scalable Non-volatileResistive Memory using Simple Binary Oxide Driven by AsymmetricUnipolar Voltage Pulses”，TEDM Technical Digest，pp.587-590 

发明内容

在上述现有的结构中，在用同一极性的电脉冲在多个电阻状态之间转变(进行单极性驱动)的情况下，需要防止误动作、元件的破坏，但在专利文献1中没有考虑这种问题。 

本发明是为了解决上述课题而完成的，其目的在于提供一种使用利用同一极性的电脉冲在多个电阻状态之间进行转变的电阻变化型元件，并且能够通过简单的结构可靠地防止数据写入时的误动作、元件破坏的电阻变化型存储器件。 

本发明人们为了解决上述课题，对使用电阻变化型元件的存储器件的结构进行了专心研讨。结果得到以下的见解。 

即，在作为能够容易类推的第一控制方式，有以下的写入方法，在改写前临时读出元件的电阻状态，如果是高电阻状态则选择用第一电流值以下驱动的驱动电路，如果是低电阻状态则选择用比上述第一电流值大的第二电流值以上驱动的驱动电路。该第一控制方式的大的问题点是，如果不是一次读出元件的状态则不转移到改写动作，写入速度随之变慢。 

也考虑到不进行读出的第二控制方式。由具有到第一电流值和第二电流值之中安全的第一电流值为止的电流限制的第一驱动电路施加直到成为低电阻的电压，写入的元件在必须在临时低电阻化之后被高电阻化，能够通过用再次提供第二电流值的第二驱动器写入使其高电阻化来实现。但是，该方式的问题点是，由于即使是不需要的元件也必须临时改写，所以要执行必要以上的改写次数，不仅导致设备的短寿命化，而且与上述方式同样，改写速度变慢。 

为了解决以上的课题，本发明的电阻变化型存储器件，包括：电阻变化型元件，其具有第一电极和第二电极，根据所述第一电极和所述第二电极之间的电阻即电极间电阻的变化存储信息；控制装置；电压限制有源元件，其与所述电阻变化型元件串联连接，基于所述控制装置的控制，将所述第一电极与所述第二电极之间的电位差即电极间电压的绝对值的上限设定为规定的值；和电流限制有源元件，其通过所述电压限制有源元件与所述电阻变化型元件串联连接，基于所述控制装置的控制，将在所述第一电极和所述第二电极之间流动的电流即电极间电流的绝对值的上限设定为规定的值，所述电阻变化型元件具有如下特性：在处于所述电极间电阻为第一电阻值的低电阻状态时，在所述电极间电压的绝对值超过第一电压的绝对值的情况下，向所述电极间电阻为比所述第一电阻值高的第二电阻值的高电阻状态变化，并且在所述电极间电阻处于所述高电阻状态时，在所述电极间电压的绝对值超过第二电压的绝对值的情况下，从所述高电阻状态向所述低电阻状态变化，所述第二电压的极性与所述第一电压的极性相同，且所述第二电压的绝对值大于所述第一电压的绝对值。 

在这种结构中，使用利用同一极性的电脉冲在多个电阻状态之间转变的电阻变化型元件，并且能够通过简单的结构可靠地防止数据写入时的误动作、元件的破坏。 

也可以是，上述电阻变化型元件存储器件，包括衬底、存储器阵 列、列译码器、行译码器、电源电路、写入脉冲驱动电路和所述控制装置，所述存储器阵列包括：属于在所述衬底上形成的第一层且相互平行地形成的多根位线；属于在所述衬底上形成的第二层且相互平行地形成的多根字线，在从垂直于所述衬底的主面的方向观察时，所述多根字线与所述位线立体交叉；和从垂直于所述衬底的主面的方向观察时，与所述位线和所述字线所立体交叉的位置分别对应地设置的所述电阻变化型元件和所述电压限制有源元件，所述电压限制有源元件是具有第一主端子和第二主端子以及控制端子的场效应晶体管，所述第二主端子和所述第一电极连接，所述第一主端子和所述位线连接，所述控制端子和所述字线连接，所述列译码器基于所述控制装置的控制选择特定的位线，所述行译码器基于所述控制装置的控制选择特定的字线，所述电源电路能够基于所述控制装置的控制将第五电压和第六电压中的任意一者择一地向所述所选择的字线输出，所述电流限制有源元件，是具有第一电流容量的第一电流限制有源元件和具有与所述第一电流容量不同的第二电流容量的第二电流限制有源元件，所述写入脉冲驱动电路，包括所述第一电流限制有源元件和所述第二电流限制有源元件，能够通过基于所述控制装置的控制从所述第一电流限制有源元件和所述第二电流限制有源元件中选择的任一个电流限制有源元件向所述所选择的位线输出电脉冲，当将比所述第五电压低所述电压限制有源元件的阈值电压的电压设为第三电压、将比所述第六电压低所述电压限制有源元件的阈值电压的电压设为第四电压时，第一电压＜第三电压＜第二电压，且第二电压＜第四电压，所述控制装置，对所述列译码器和所述行译码器进行控制，选择与规定的位线和字线的交叉点对应的所述电阻变化型元件，并且在使所述所选择的电阻变化型元件成为所述高电阻状态时，对所述写入脉冲驱动电路进行控制，使得通过第一电流限制有源元件向所述所选择的位线输出电脉冲，并且对所述电源电路进行控制，使得向所述所选择的字线输出第五电压，在使所述所选择的电阻变化型元件成为所述低电阻状态时，对所述写入脉冲驱动电路进行控制，使得通过第二电流限制有源元件向所述所选择的位线输出电脉冲，并且对所述电源电路进行控制，使得向所述所选择的字线输出第六电压。 

在这种结构中，使用利用同一极性的电脉冲在多个电阻状态之间转变的电阻变化型元件，并且能够通过简单的结构可靠地防止数据写入时的误动作、元件的破坏，并且能够实现将多个电阻变化型元件作为存储阵列而集成的大容量的电阻变化型存储器件。 

也可以是，在上述电阻变化型元件存储器件中，第三电压被设定为，在所述所选择的电阻变化型元件处于所述低电阻状态的情况下所述所选择的电阻变化型元件的电极间电压在第一电压以上的值。 

也可以是，在上述的电阻变化型元件存储器件中，第四电压在对第二电压加上作为所述电压限制有源元件的场效应晶体管的阈值电压而得的电压以上。 

也可以是，在上述的电阻变化型元件存储装置中，包括从外部电源接收外部电压的输入的外部电源输入端子，所述电源电路将被输入到所述外部电源输入端子的外部电压作为第四电压输出。 

也可以是，在上述的电阻变化型元件存储装置中，第一电流容量是与所述第一电阻值的积在所述第一电压以上的值。 

也可以是，在上述的电阻变化型元件存储装置中，第二电流容量是与所述第二电阻值的积在所述第二电压以上且与所述第一电阻值的积不足所述第一电压的值。 

也可以是，在上述的电阻变化型元件存储装置中，能够多次改写所述电阻变化型存储装置的电阻状态。 

也可以是，在上述的电阻变化型元件存储装置中，所述控制装置，在使所述电阻变化型元件从所述低电阻状态向所述高电阻状态变化时，对所述电流限制有源元件进行控制，使得所述电极间电流和所述第一电阻值的积的绝对值在所述第一电压以上，并且对所述电压限制有源元件进行控制，使得所述电极间电压的绝对值不足所述第二电压，并且在使所述电阻变化型元件从所述高电阻状态向所述低电阻状态变化时，对所述电流限制有源元件进行控制，使得电极间电流和所述第二电阻值的积的绝对值在所述第二电压以上且所述电极间电流和所述第一电阻值的积的绝对值不足所述第一电压。 

在这种结构中，使用利用同一极性的电脉冲在多个电阻状态之间转变的电阻变化型元件，并且能够通过简单的结构更可靠地防止数据 写入时的误动作、元件的破坏。 

还可以是，在上述的电阻变化型元件存储装置中，所述第二电压相对于所述第一电压的比率比所述第二电阻值相对于所述第一电阻值的比率小。 

在这种结构中，通过适当调整电阻变化型元件的特性，能够可靠地防止数据写入时的误动作、元件的破坏。 

还可以是，在上述的电阻变化型元件存储装置中，所述电压限制有源元件为场效应晶体管，所述电压限制有源元件的源极或漏极中的一者与所述电阻变化型元件连接，所述控制装置通过对所述电压限制有源元件的栅极端子的电位进行控制而限制所述电压限制有源元件的与所述电阻变化型元件连接的源极或漏极的电位，由此将所述电极间电压的绝对值的上限设定为规定的值。 

在这种结构中，能够将场效应晶体管作为电压限制有源元件。 

也可以是，在上述的电阻变化型元件存储装置中，所述电流限制有源元件是场效应晶体管，所述电流限制有源元件的源极或漏极中的一者通过所述电压限制有源元件与所述电阻变化型元件电连接，所述控制装置通过对所述电流限制有源元件的栅极端子的电位进行控制而限制在所述电流限制有源元件的源极和漏极之间流动的电流，由此将所述电极间电流的绝对值的上限设定为规定的值。 

在这种结构中，能够将场效应晶体管作为电流限制有源元件。 

也可以是，在上述的电阻变化型元件存储装置中，包括：电脉冲施加装置，其包括第一输出端子和第二输出端子，在所述第一输出端子和所述第二输出端子之间输出电脉冲；基准节点；串联电流路径，其将所述第一输出端子和所述基准节点电连接；电阻变化电流路径，其具有所述电阻变化型元件，通过所述电阻变化型元件将所述基准节点和所述第二输出端子电连接；和并联电流路径，其将所述基准节点和所述第二输出端子与所述电阻变化电流路径并联电连接，所述串联电流路径的电阻、所述并联电流路径的电阻、所述电阻变化型元件处于高电阻状态时的所述电阻变化电流路径的电阻、和所述电阻变化型元件处于低电阻状态时的所述电阻变化电流路径的电阻被设定为如下值，即在所述电阻变化型元件处于所述高电阻状态的期间，在所述电 脉冲施加装置正在输出电脉冲时，所述基准节点的电位的绝对值在所述第二电压以上，在所述电阻变化型元件变化到所述低电阻状态之后，在所述电脉冲施加装置正在输出电脉冲时，所述基准节点的电位的绝对值不足所述第一电压的值。 

在这种结构中，使用利用同一极性的电脉冲在多个电阻状态之间转变的电阻变化型元件，并且能够通过简单的结构可靠地防止数据写入时的误动作、元件的破坏。进而，即使由于制造时或动作时的不均匀等使电阻变化型元件的电阻发生偏差，也能够在向低电阻状态的写入中使电极间电压稳定保持在所希望的值。因此，难以向电阻变化型元件施加多余的应力，寿命也变长。即，在本实施方式中能够进一步提高电阻变化型存储装置的可靠性。 

本发明的上述目的、其它目的、特征和优点，参照附图，从以下的优选的实施方式的详细的说明而变得明了。 

发明效果 

本发明具有如上特征，能实现如下的效果。即，能够提供一种电阻变化型存储器件，其使用利用同一极性的脉冲在多个电阻状态之间转变的电阻变化型元件，并且能够通过简单的结构可靠地防止数据写入时的误动作、元件的破坏 

附图说明

图1是用于说明本发明的电阻变化型存储装置的原理的方框图。 

图2是表示电阻变化型元件1的概略结构的一例的截面图。 

图3是表示电阻变化型元件1的特性的图。 

图4是表示测定向一般的n沟道MOS晶体管(场效应晶体管)的栅极施加规定的电压时的漏极电流(源极-漏极间的电流)的电路的一例的电路图。 

图5是令横轴为栅极-源极间电压(以源极为基准的栅极的电位)、纵轴为归一化的电流量，表示在Rs为0Ω的情况下使用图4的电路测定的漏极电流Id的图(nMOS20的电压-电流特性的一例)。 

图6是表示测定向一般的p沟道MOS晶体管(场效应晶体管)的栅极施加规定的电压时的漏极电流(源极-漏极间的电流)的电路的一例的电路图。 

图7是令横轴为漏极-源极间电压(Vds)、纵轴为归一化的电流量，表示在将栅极-源极间电压(Vgs)设定为规定的值的情况下使用图6的电路测定的漏极电流Id的图(pMOS30的电压-电流特性的一例)。 

图8是表示本发明的第一实施方式的电阻变化型存储装置的概略结构的一例的方框图。 

图9是表示在本发明的第一实施方式中Vng应满足的条件的图。 

图10是表示在本发明的第一实施方式中，在写入有“0”的电阻变化型元件中写入“1”时的电极间电压和电极间电流的变化的图。 

图11是表示在本发明的第一实施方式中，在写入有“1”的电阻变化型元件中写入“1”时的电极间电压和电极间电流的变化的图。 

图12是表示在本发明的第一实施方式中，在写入有“1”的电阻变化型元件中写入“0”时的电极间电压和电极间电流的变化的图。 

图13是表示在本发明的第一实施方式中，在写入有“0”的电阻变化型元件中写入“0”时的电极间电压和电极间电流的变化的图。 

图14是表示本发明的第一实施方式的变形例中的Vng应满足的条件的图。 

图15是表示本发明的第二实施方式的电阻变化型存储器件的概略结构的一例的方框图。 

图16是模式地表示在本发明的第二实施方式中，使电阻变化型元件从高电阻状态向低电阻状态变化时的电脉冲电压(Vpd’)和电极间电流以及电极间电压(Vns)的变化的图。 

图17是表示在本发明的第一实施方式和第二实施方式中，固定其它参数时的电阻Rh和电极间电压的关系的图。 

图18是表示本发明的第三实施方式的电阻变化型存储器件的概略结构的一例的方框图。 

图19是表示本发明的第三实施方式中的写入脉冲驱动电路312的具体结构的一例的电路图。 

图20是表示本发明的第三实施方式中的第一电源322的具体结构的一例的电路图。 

图21是表示本发明的第三实施方式的写入动作时的各信号、电极间电压(Vr)、电极间电流(Ir)的值的时间图。 

图22是表示本发明的第三实施方式的第一变形例中的写入脉冲驱动电路313的具体结构的一例的电路图(与图19对应)。 

图23是表示本发明的第三实施方式的第二变形例中的第一电源323的具体结构的一例的电路图。 

图24是表示本发明的第三实施方式的第三变形例中的电源电路321的具体结构的一例的电路图。 

图25是表示在专利文献1的存储单元中进行写入动作的电脉冲的施加状态的图。 

图26是表示在专利文献1的存储单元中进行消去动作的电脉冲的施加状态的图。 

图27是表示在专利文献1的存储单元中进行读出动作的电脉冲的施加状态的图。 

图28是表示非专利文献1的ReRAM元件的电压-电流特性的图。 

附图标记说明 

1    电阻变化型元件 

2    电压限制电路 

3    电流限制电路 

4    写入脉冲发生兼写入控制电路 

5    衬底 

6    下部电极 

7    电阻变化层 

8    上部电极 

10   电阻变化型存储器件 

11   电阻变化型元件 

12   选择晶体管 

13   源极线端子 

14   字线端子 

15   位线端子 

16   源极线 

17   字线 

18   位线 

19    存储单元 

20    nMOS 

21    栅极 

22    漏极 

23    源极 

24    电阻 

25    直流电源 

26    直流电源 

30    pMOS 

31    栅极 

32    漏极 

33    源极 

35    直流电源 

36    直流电源 

100   电阻变化型存储器件 

110   电阻变化型元件 

111   第一端子 

112   第二端子 

120   nMOS 

121   栅极 

122   漏极 

123   源极 

130   pMOS 

131   栅极 

132   源极 

133   漏极 

140   写入脉冲发生兼写入控制电路 

200   电阻变化型存储器件 

210   电阻变化型元件 

211   第一端子 

212   第二端子 

220   nMOS 

221   栅极 

222   漏极 

223   源极 

230   pMOS 

231   栅极 

232   源极 

233   漏极 

240   写入脉冲发生兼写入控制电路 

241   电压源 

242   第一输出端子 

243   第二输出端子 

250   nMOS 

251   栅极 

252   漏极 

253   源极 

260   pMOS 

261   栅极 

262   源极 

263   漏极 

270   串联电阻 

271   基准节点 

280   并列电阻 

300   电阻变化型存储器件 

302   地址输入电路 

304   读出-写入控制电路 

306   写入脉冲/定时发生电路 

308   写入数据判断电路 

310   数据输入输出电路 

312   写入脉冲驱动电路 

313   写入脉冲驱动电路 

314   第一脉冲驱动电路 

315   第一脉冲驱动电路 

316   第二脉冲驱动电路 

317   第二脉冲驱动电路 

318   读出电路 

320   电源电路 

322   第一电源 

324   第二电源 

326   第一晶体管 

328   第二晶体管 

330   行译码器 

332   字驱动器 

334   列译码器 

336   存储器阵列 

340   变换器 

342   pMOS 

344   pMOS 

346   nMOS 

348   nMOS 

350   变换器 

352   pMOS 

354   pMOS 

356   nMOS 

358   nMOS 

360   运算放大器 

362   运算放大器 

364   晶体管 

370   变换器 

372   pMOS 

374   pMOS 

376   nMOS 

378   nMOS 

380   变换器 

382   pMOS 

384   pMOS 

386   nMOS 

388   nMOS 

390   OR电路 

MC11、MC12、……MCmn  存储单元 

T11、T12、……Tmn  选择晶体管 

R11、R12、……Rmn  电阻变化型元件 

具体实施方式

以下，参照附图对本发明的优选的实施方式进行说明。 

(本发明的原理) 

首先对本发明的原理进行说明。图1是用于说明本发明的电阻变化型存储器件的原理的方框图。以下，参照图1对本发明的电阻变化型存储器件10的原理进行说明。另外，图1只不过是用于说明本发明的原理的图，本发明的电阻变化型存储器件即使具有其它结构也能实现。 

如图1所示，本发明的电阻变化型存储器件10，作为一例，具有按顺序串联连接一端接地的电阻变化型元件1、电压限制电路2、电流限制电路3、写入脉冲发生兼写入控制电路4(控制装置)的结构。即，电压限制电路2与电阻变化型元件1串联连接，电流控制电路3通过电压限制电路2与电阻变化型元件1串联连接。 

图2是表示电阻变化型元件1的概略结构的一例的截面图。如图2所示，电阻变化型元件1具有在衬底5之上按顺序层叠有下部电极6(第二电极)、电阻变化层7、上部电极8(第一电极)的构造。电阻变化层7具有如下特性，当通过该电极被施加电脉冲(在本发明中原则上设为矩形脉冲，但也可以是其它的脉冲)时，电阻发生变化，发生了变化的电阻在解除电脉冲后也被保持。通过利用这种性质，根据下部电极6和上部电极8之间的电阻(电极间电阻)Rram的变化，在电阻变化型元件1中记录信息。电阻变化型元件1的存储是非易失性 的存储。各电极与电阻变化层7并不是一定要直接接触。即使在各电极与电阻变化层7之间存在其它的层，只要能使各电极与电阻变化层7电连接即可。将下部电极6和上部电极8之间的电流定义为电极间电流，将下部电极6和上部电极8之间的电位差(以下部电极6为基准的上部电极8的电位)定义为电极间电压。 

作为电阻变化型元件1的电阻变化层的材料，例如能够列举NiO、TiO等的氧化物。作为电极的材料，例如使用Ti、Al、TaN、TiN等半导体工艺中众所周知的电极材料。 

电压限制电路2是将向电阻变化型元件1施加的电脉冲的电压(电脉冲施加时的电压限制电路2的电阻变化型元件1侧的电位)的上限设定为规定的值(例如限制在规定的电压以下)的电路。 

电流限制电路3是将电阻变化型元件1的电极间电流的上限设定为规定的值(例如限制在规定的电流以下)的电路。 

写入脉冲发生兼写入控制电路4接收从外部输入的写入数据，根据该写入数据发生用于将数据写入电阻变化型元件1的电脉冲(写入脉冲)，并且对基于电压限制电路2的电压限制的上限值和基于电流限制电路3的电流限制的上限值进行控制。另外，在电压限制电路2被设定的电极间电压的上限值、在电流限制电路3被设定的电极间电流的上限值，不必总是设定为一定的上限值。各个上限值例如可以对高电阻化写入和低电阻化写入分别独立地设定为最适当的值。 

图3是表示电阻变化型元件1的特性的图。图3是在图28所示的特性中，仅提取电压为正的情况的图，但在电压为负的情况下也表示同样的特性。即，电阻变化型元件1表示与图28同样的特性。在图3中，横轴表示向电阻变化型元件施加的电压的测定值，纵轴表示流过电阻变化型元件的电流的测定值。如图3所示，电阻变化型元件1，如果在处于低电阻状态的情况下电极间电压的绝对值(关于“电极间电压”原则上是指其绝对值)超过Vlh(第一电压)(电极间电流超过Ilh)则向高电阻状态变化，如果在处于高电阻状态的情况下电极间电压超过Vhl(第二电压)(电极间电流超过Ihl)则向低电阻状态变化。以下关于电极间电流，原则上不管其朝向而仅考虑绝对值，阈值等的各参数原则上也全都设为正。另外，即使考虑电压和电流为负的情况，如 果适当替换符号和大小关系，则能同样进行考虑，这是不言而喻的。低电阻状态下的电极间电阻(Rram)定义为Rl(第一电阻值)，高电阻状态下的电极间电阻(Rram)定义为Rh(第二电阻值)。此外，从图3可知，Ilh比Ihl大，Vhl比Vlh高。 

如图3所示，在从低电阻状态变化成高电阻状态之后，需要进行限制使得电极间电压成为Vlh以上且不足Vhl的一定值(Va：第三电压)以下。另一方面，在从高电阻状态变化成低电阻状态之后，需要进行限制使得电极间电流成为Ihl以上且不足Ilh的一定值(Ib)以下。 

当使处于低电阻状态的电阻变化型元件1变化成高电阻状态时，通过写入脉冲发生兼写入控制电路4对电流限制电路3进行控制而将电极间电流的上限设定为Ilh以上的值(Ia：第一电流容量)，并且通过写入脉冲发生兼写入控制电路4对电压限制电路2进行控制而将电极间电压的上限设定为Vlh以上且不足Vhl的值(Va)。在进行了这种设定之后利用写入脉冲发生兼写入控制电路4输出写入脉冲(写入用的电脉冲)，电阻变化型元件1从低电阻状态向高电阻状态变化。 

此外，当使处于高电阻状态的电阻变化型元件1变化成低电阻状态时，通过写入脉冲发生兼写入控制电路4对电流限制电路3进行控制而将电极间电流的上限设定为Ihl以上且不足Ilh的值(Ib：第二电流容量)，并且通过写入脉冲发生兼写入控制电路4对电压限制电路2进行控制而将电极间电压的上限设定为Vhl以上的值(Vb：第四电压)。在进行了这种设定之后利用写入脉冲发生兼写入控制电路4输出写入脉冲(写入用的电脉冲)，电阻变化型元件1从高电阻状态向低电阻状态变化。 

如果对以上的条件进行整理，则首先用以下的8个条件式表示。 

Rl×Ilh＝Vlh    ...(1) 

Rh×Ihl＝Vhl    ...(2) 

Ihl＜Ilh        ...(3) 

Vlh＜Vhl        ...(4) 

Ia≥Ilh         ...(5) 

Ihl≤Ib＜Ilh    ...(6) 

Vlh≤Va＜Vhl    ...(7) 

Vb≥Vhl        ...(8) 

在此，进而，本发明中的重要条件可由式(1)、(2)、(6)如下推导。 

Rh×Ib≥Vhl    ...(9) 

Rl×Ib＜Vlh    ...(10) 

进而，由式(9)、(10)可推导出下式。 

(Vhl/Vlh)＜(Rh/Rl)…(11) 

即，在使电阻变化型元件1从高电阻状态变化成低电阻状态的情况下，需要在电阻变化型元件1处于高电阻状态(电阻值＝Rh)时使得电极间电压能达到Vhl以上，并且在电阻变化型元件1变化成低电阻状态(电阻值＝R1)之后使得电极间电压被限制在不足Vlh。为了设定电流容量Ib以满足这样的条件，需要对电阻变化型元件1的特性进行调整使其满足式(11)。实际上，通过适当变更电阻变化层和电极的材料、电极的面积、电阻变化层的厚度、电阻变化层的氧化的程度等，能够对电阻变化型元件1的特性进行调整以满足这样的条件。即，为了满足式(11)，可以适当设计器件结构，调整电参数(电阻状态变化时的电极间电压和各电阻状态下的电极间电阻的值)。 

另外，在实际的电阻变化型元件1中，由于在低电阻状态和高电阻状态之间电极间电阻相差几个数量级，所以实质上也可以忽略Ihl。因此，在以下的说明中为了说明，将Ihl取为零进行说明。 

以下，对电压限制电路2的具体结构进行说明。图4是表示测定向一般的n沟道MOS晶体管(场效应晶体管)的栅极施加规定的电压时的漏极电流(源极-漏极之间的电流)的电路的一例的电路图。 

另外，在以下的说明中，特别指定MOSFET的栅极以外的端子之中的一个端子为源极、另一个端子为漏极来加以说明，但也可以适当替换源极和漏极(在所有的实施方式中同样)。将源极和漏极中的一方设为第一主端子，将另一方设为第二主端子。衬底电位虽然在以下没有特别明示，但在nMOS的情况下取为接地电位，在pMOS的情况下取为VDD电位。 

如图4所示，该电路具有nMOS20(有源元件)、电阻24、直流电源25、和直流电源26，nMOS20的栅极与直流电源25的正端子连接， nMOS20的漏极与直流电源26的正端子连接，nMOS20的源极与电阻24的一个端子连接，电阻24的另一个端子和直流电源25的负端子以及直流电源26的负端子被短接。以下，将电阻24的电阻值设为Rs、将栅极的电位设为Vg、将漏极的电位设为Vd、将源极的电位设为Vs、将从漏极流向源极的电流设为Id。 

图5是令横轴为栅极-源极间电压(以源极为基准的栅极的电位)、纵轴为归一化的电流量来表示在Rs为0Ω的情况下使用图4的电路测定的漏极电流Id的图(nMOS20的电压-电流特性的一例)。 

参照图5可知，在栅极-源极间电压为2V以下时电流为零，nMOS20处于断开状态。在Rs不是0Ω，在电阻24的两端存在电位差的情况下，该电位差(源极电位Vs)被限制在从栅极电压Vg减去nMOS20的接通电压Vnt(在图5中为2V)所得的电压以下。即，使用nMOS20的ON/OFF特性能够容易地实现电压限制电路2。在一般的存储器装置中，通过将构成存储单元的选择晶体管兼用作电压限制电路，能够容易地实现上述那样的基于nMOS的电压限制电路。另外，即使代替n沟道MOS晶体管而使用p沟道MOS晶体管(pMOS)也能够进行同样的动作，这是不言而喻的。 

以下，对电流限制电路3的具体结构进行说明。图6是表示测定向一般的n沟道MOS晶体管(场效应晶体管)的栅极施加规定的电压时的漏极电流(源极-漏极之间的电流)的电路的一例的电路图。 

如图6所示，该电路具有pMOS30、直流电源35、和直流电源36，pMOS30的栅极与直流电源35的负端子连接，pMOS30的漏极与直流电源35的负端子连接，pMOS30的源极和直流电源35的正端子以及直流电源36的正端子被短接。以下，将栅极-源极间电压设为Vgs、将漏极-源极间电压设为Vds、将从源极流向漏极的电流设为Id。 

图7是令横轴为漏极-源极间电压(Vds)、纵轴为归一化的电流量来表示在将栅极-源极间电压(Vgs)设定为规定的值的情况下使用图6的电路测定的漏极电流Id的图(pMOS30的电压-电流特性的一例)。 

参照图7可知，各个Vgs的值，存在即使Vds发生变化Id也一定的Vds的区域(饱和区域)。由于上述情况是一般的技术书所记载的内 容所以省略详细的说明，但通过调整晶体管的栅极宽度或栅极长度能够容易地实现设计规定的栅极-源极间电压Vgs和漏极-源极间电压Vds中的饱和区域的电流量(Id)。 

即，在决定了施加的栅极-源极间电压的基础上，通过调整晶体管的栅极宽度、栅极长度，能够将Id的上限调整为所希望的值。即，使用pMOS30的特性能够容易地实现电流限制电路3。另外，即使代替p沟道MOS晶体管而使用n沟道MOS晶体管(nMOS)也能够进行同样的动作，这是不言而喻的。 

在本发明中，使用MOSFET那样的有源元件，能够实现电压限制电路2和电流限制电路3。 

另外，控制装置也可以是多个。例如，也可以具备三个控制装置，通过第一控制装置对电压限制电路2进行控制，通过第二控制装置对电流限制电路3进行控制，通过第三控制装置对第一控制装置和第二控制装置进行控制。或者是也可以通过多个控制装置进行并行处理(以下在各实施方式中同样)。 

(第一实施方式) 

以下，对本发明的第一实施方式的电阻变化型存储器件进行说明。 

[结构] 

图8是表示本发明的第一实施方式的电阻变化型存储器件的概略结构的一例的方框图。以下，参照图8对本实施方式的电阻变化型存储器件100的结构进行说明。 

如图8所示，电阻变化型存储器件100，具备电阻变化型元件110、nMOS120(电压限制有源元件)、pMOS130(电流限制有源元件)、和写入脉冲发生兼写入控制电路140(控制装置)。 

电阻变化型元件110具有与图1的电阻变化型元件1同样的结构，并具有如图3所示的特性。电阻变化型元件110具有第一端子111和第二端子112。第一端子111与上部电极8(图2)连接，第二端子112与下部电极6(图2)连接。 

nMOS120是与图4的nMOS20同样的n沟道MOS晶体管，具备栅极121(控制端子)、漏极122(第一主端子)和源极123(第二主端子)。nMOS120基于上述的晶体管的ON/OFF特性，作为电压限制电 路发挥功能。 

pMOS130与图6的pMOS30同样的p沟道MOS晶体管，具备栅极131(控制端子)、源极132(第二主端子)、漏极133(第一主端子)。pMOS130基于上述的晶体管的特性，作为电流限制电路发挥功能。 

写入脉冲发生兼写入控制电路140是与图1的写入脉冲发生兼写入控制电路4同样的电路，作为控制装置对nMOS120和pMOS130进行控制，分别作为电压限制电路和电流限制电路发挥功能。 

写入脉冲发生兼写入控制电路140与nMOS120的栅极121和pMOS130的栅极131连接。pMOS130的源极132与电压为VDD的电压源连接。pMOS130的漏极133与nMOS120的漏极122相互连接。nMOS120的源极123与电阻变化型元件110的第一端子111连接。电阻变化型元件110的第二端子112接地。 

在nMOS120中，将栅极121的电压设为Vng、漏极122的电压设为Vnd、源极123的电压设为Vns。将以源极123为基准的栅极121的电位(nMOS120的源极-栅极间电压)设为Vngs。将nMOS120的阈值电压设为Vnt。 

在pMOS130中，将栅极131的电压设为Vpg、源极132的电压设为Vps、漏极133的电压设为Vpd。将以源极132为基准的栅极131的电位(pMOS130的源极-栅极间电压)设为Vpgs。将pMOS130的阈值电压设为Vpt。 

接着，对各参数应满足的条件进行研讨。在图3中，Ia是使电阻变化型元件110从低电阻状态变化为高电阻状态时的基于pMOS130的电流限制的上限值。Ib是使电阻变化型元件110从高电阻状态变化为低电阻状态时的基于pMOS130的电流限制的上限值。基于pMOS130的电流限制的上限值，如图7所示，在决定了写入脉冲发生兼写入控制电路140输出的规定的Vpgs的值之后，通过调整pMOS130的栅极宽度或栅极长度等，能够设定为规定的值。 

如上所述，Ia和Ib应满足的条件如下。 

Ia≥Ilh         ...(5) 

Ihl≤Ib＜Ilh    ...(6) 

如果考虑动作的安全性，则优选Ia被设定为距Ilh有一定的余量。 基于同样的理由，优选Ib被设定为距Ihl和Ilh都有一定的余量(例如设计与Ihl和Ilh都相等的余量)。 

由于Vps与VDD相等，所以实际上可通过写入脉冲发生兼写入控制电路140控制Vpg来调整Vpgs。在本实施方式中对电流限制使用pMOS，Vpgs为比VDD低的值。在决定了电流限制的上限值的情况下，相应地调整pMOS的栅极宽度、栅极长度以将Vpgs和饱和电流值设定为最佳值，这对本领域技术人员来说能够容易地进行，所以省略详细的说明。此外，由于通过用一个晶体管改变Vpgs的电压而使上述饱和电流变化，所以通过改变Vpgs的电压量能够实现上述的Ia和Ib的限制电流量。当然也能够使Vpgs的电压量一定，选择性地使用两种电流容量的晶体管。 

在图3中，Va是使电阻变化型元件110从低电阻状态变化为高电阻状态时的基于nMOS120的电压限制的上限值。Vb是使电阻变化型元件110从高电阻状态变化为低电阻状态时的基于nMOS120的电压限制的上限值。如图5所示，通过写入脉冲发生兼写入控制电路140将Vng调整到规定的值来控制基于nMOS120的电压限制的上限值。 

图9是表示在本发明的第一实施方式中Vng应满足的条件的图。在图9中，如图3所示，Va和Vb是由电阻变化型元件110的特性所决定的值。V1(第五电压)是在使电阻变化型元件110从低电阻状态变化成高电阻状态时Vng应取的值(写入脉冲发生兼写入控制电路140应向nMOS120的栅极121施加的电压的值)。V2(第六电压)是在使电阻变化型元件110从高电阻状态变化成低电阻状态时Vng应取的值(写入脉冲发生兼写入控制电路140应向nMOS120的栅极121施加的电压的值)。 

根据式(7)和式(8)可知，Va为Vlh以上且不足Vhl，Vb为Vhl以上(参照图9)。由于V1为比Va高出Vnt的值，所以V1应满足的条件如下所述。 

Vlh+Vnt≤V1＜Vhl+Vnt            ……(12) 

此外，由于V2为比Vb高出Vnt的值，所以V2应满足的条件如下所述。 

Vhl+Vnt≤V2                     ……(13) 

V1和V2只要是满足各个条件就能够选择适当具体的值。另外，如果考虑动作的安全性，则优选V1被设定为距(Vlh+Vnt)和(Vhl+Vnt)有一定的余量(例如取为与(Vlh+Vnt)和(Vhl+Vnt)分别相等的电位差)。基于同样的理由，优选V2被设定为距(Vhl+Vnt)有一定的余量。 

[动作] 

接着对电阻变化型存储器件100的动作进行说明。在以下的说明中，令高电阻状态与“0”对应，低电阻状态与“1”对应，但对应关系也可以相反。 

图10是表示在本发明的第一实施方式中，在写入有“0”的电阻变化型元件中写入“1”时的电极间电压和电极间电流的变化的图。图11是表示在本发明的第一实施方式中，在写入有“1”的电阻变化型元件中写入“1”时的电极间电压和电极间电流的变化的图。图12是表示在本发明的第一实施方式中，在写入有“1”的电阻变化型元件中写入“0”时的电极间电压和电极间电流的变化的图。图13是表示在本发明的第一实施方式中，在写入有“0”的电阻变化型元件中写入“0”时的电极间电压和电极间电流的变化的图。在图10至图13中对实际值象征性作图，因此不一定反映实际的电压间电压和电压间电流的值。此外，如上所述，由于高电阻状态的电极间电阻比低电阻状态的电极间电阻高几个数量级，所以设高电阻状态下的电流大致为零来进行作图。 

以下参照图8以及图10至图13对电阻变化型存储器件100的写入动作进行说明。 

在电阻变化型存储器件100将数据写入电阻变化型元件110的动作中，首先，写入脉冲发生兼写入控制电路140从外部接收写入数据。写入脉冲发生兼写入控制电路140判断写入数据是“1”还是“0”。在不进行写入的情况下，将Vpg设定为VDD，将Vng设定为接地电压(GND＝0)。 

在写入数据为“1”(使电阻变化型元件110处于低电阻状态)的情况下，在规定时间使Vpg的电压变得比VDD低规定电压，将基于pMOS130的电流限制的上限值调整为Ib(＜Ilh)。同时，在该规定时 间使Vng向V2变化，将基于nMOS120的电压限制的上限值调整为Vb(≥Vhl)。通过这种动作，在电极间电压的上限值为Vb、电极间电流的上限值为Ib的条件下向电阻变化型元件110的第一端子111和第二端子112之间施加电脉冲。 

在写入数据为“1”、电阻变化型元件110处于高电阻状态(“0”)的情况下，数据写入时的电极间电压和电极间电流显示如图10的虚线所示的变化。即，如果向电阻变化型元件110施加电脉冲，则保持电极间电流大致为零的状态电极间电压从零上升。由于电极间电压的上限为Vb，所以电极间电压达到Vhl。结果，电阻变化型元件110的电阻状态从高电阻状态向低电阻状态变化，电极间电流上升至Ib。最后，当电脉冲的施加结束时，电极间电流和电极间电压收敛为零。由于电极间电流的上限值被设定为Ib，所以低电阻状态下的电极间电压被抑制得比Vlh低。因此，不会向低电阻状态(“1”)变化后而又错误地向高电阻状态(“0”)变化。此外，由于对电极间电流设定有上限，所以也不会由于过电流而破坏电阻变化型元件110。 

在写入数据为“1”、电阻变化型元件110处于低电阻状态(“1”)的情况下，数据写入时的电极间电压和电极间电流显示如图11的虚线所示的变化。即，如果向电阻变化型元件110施加电脉冲，则电极间电流和电极间电压沿着低电阻状态的线上升。当电脉冲的施加结束时，电极间电流和电极间电压收敛为零。由于在该过程中电极间电流的上限值被设定为Ib，所以电极间电压被抑制得比Vlh低。因此，不会错误地向高电阻状态(“0”)变化。此外，由于对电极间电流设定有上限，所以也不会由于过电流而破坏电阻变化型元件110。 

在写入数据为“0”(使电阻变化型元件110处于高电阻状态)的情况下，在规定时间使Vpg的电压变得比VDD低规定电压，将基于pMOS130的电流限制的上限值调整为Ia(≥Ilh)。同时，在该规定时间使Vng向V1变化，将基于nMOS120的电压限制的上限值调整为Va(＜Vhl)。通过这种动作，在电极间电压的上限值为Va、电极间电流的上限值为Ia的条件下向电阻变化型元件110的第一端子111和第二端子112之间施加电脉冲。 

在写入数据为“0”、电阻变化型元件110处于低电阻状态(“1”) 的情况下，数据写入时的电极间电压和电极间电流显示如图12的虚线所示的变化。即，如果向电阻变化型元件110施加电脉冲，则电极间电流和电极间电压沿着低电阻状态的线上升。由于电极间电流的上限为Ia，所以电极间电流达到Ilh。此时电极间电压达到Vlh，结果，电阻变化型元件110的电阻状态从低电阻状态向高电阻状态变化，电极间电压大致降低至零。最后，当电脉冲的施加结束时，电极间电流和电极间电压收敛为零。由于电极间电压的上限值被设定为Va，所以高电阻状态下的电极间电压被抑制得比Vhl低。因此，不会向高电阻状态(“0”)变化后又错误地向低电阻状态(“1”)变化。 

在写入数据为“0”、电阻变化型元件110处于高电阻状态(“0”)的情况下，数据写入时的电极间电压和电极间电流显示如图13的虚线所示的变化。即，如果向电阻变化型元件110施加电脉冲，则保持电极间电流大致为零的状态，电极间电压上升。当电脉冲的施加结束时，电极间电流和电极间电压收敛为零。由于在该过程中电极间电压的上限值被设定为Va，所以电极间电压被抑制得比Vhl低。因此，不会错误地向低电阻状态(“1”)变化。 

在电阻变化型存储器件100的数据读出动作中，向电阻变化型元件110施加规定的电压(不足Vlh)并检测电极间电流，由此能够检测电阻变化型元件110的电阻状态。关于具体的动作，由于能够使用众所周知的结构和方法，所以省略详细的说明。 

[效果] 

根据本实施方式的电阻变化型存储器件100，能够提供一种使用利用同一极性的电脉冲在多个电阻状态之间转变的电阻变化型元件、并且能够通过简单的结构可靠地防止数据写入时的误动作、元件的破坏的电阻变化型存储器件。 

此外，在本实施方式的电阻变化型元件100中写入“1”的情况下，不需要根据原来的电阻变化型元件110的电阻状态(“0”或“1”)改变施加的电脉冲的电压、脉冲宽度。此外，在写入“0”的情况下，不需要根据原来的电阻变化型元件110的电阻状态(“1”或“0”)改变施加的电脉冲的电压、脉冲宽度。根据这种特征，不需要在写入动作之前读出电阻变化型元件的电阻状态，能够进行高速的写入。此外， 由于不需要在写入动作之前将电阻变化型元件的电阻状态复位(例如所有都处于低电阻状态)，所以不需要向电阻变化型元件提供必要以上的应力。因此，能够提供一种可靠性更高的非易失性存储器件。 

[变形例] 

V2也可以与VDD相等。图14是表示本发明的第一实施方式的变形例中的Vng应满足的条件的图。Va、Vb、V1、V2的意思分别与图9相同。在本实施例中，写入脉冲发生兼写入控制电路140也可以作为V2原封不动地向nMOS120的栅极121输出VDD，因此能够使电路结构变得简单。 

(第二实施方式) 

以下，对本发明的第二实施方式的电阻变化型存储器件进行说明。 

[结构] 

图15是表示本发明的第二实施方式的电阻变化型存储器件的概略结构的一例的方框图。以下，参照图15对本实施方式的电阻变化型存储器件200的结构进行说明。 

如图15所示，电阻变化型存储器件200，具备电阻变化型元件210、nMOS220(电压限制有源元件)、pMOS230(电流限制有源元件)、写入脉冲发生兼写入控制电路240(控制装置)、电压源241、nMOS250、pMOS260、串联电阻270和并联电阻280。 

电阻变化型元件210、nMOS220、pMOS230、写入脉冲发生兼写入控制电路240分别与第一实施方式的电阻变化型元件110、nMOS120、pMOS130、写入脉冲发生兼写入控制电路140同样，因此省略详细的说明。 

nMOS250是一般的n沟道MOS晶体管，具备栅极251(控制端子)、漏极252(第一主端子)、源极253(第二主端子)。nMOS250基于晶体管的ON/OFF特性，作为开关元件发挥功能。 

pMOS260是一般的p沟道MOS晶体管，具备栅极261(控制端子)、源极262(第二主端子)、漏极263(第一主端子)。pMOS260基于晶体管的ON/OFF特性，作为开关元件发挥功能。 

串联电阻270是电阻为Rs的电阻元件，但也可以由布线电阻实现这种电阻。 

并联电阻280是电阻为Rp的电阻元件，但也可以由布线电阻实现这种电阻。 

电压源241的电压是VDD。电压源241具有第一输出端子242和第二输出端子243。第一输出端子242与pMOS260的源极连接，第二输出端子243接地。由电压源241、写入脉冲发生兼写入控制电路240和pMOS260构成电脉冲施加装置。 

nMOS250的栅极251和pMOS260的栅极261分别与写入脉冲发生兼写入控制电路140连接。pMOS260的源极262与电压为VDD的电压源连接。pMOS260的漏极263和nMOS250的漏极252通过串联电阻270相互电连接。nMOS250的源极253与并联电阻280的一端连接。并联电阻280的另一端接地。串联电阻270和nMOS250的漏极252之间(基准节点271)，与pMOS230的漏极233和nMOS220的漏极222之间连接。根据这种结构，如果将pMOS230断开，将其它的MOS接通，则形成[电压源241→pMOS260→串联电阻270→基准节点271→nMOS220→电阻变化型元件210→GND]这样的第一路径、和[电压源241→pMOS260→串联电阻270→基准节点271→nMOS250→并联电阻280→GND]这样的第二路径。在这种路径中，串联电阻270具有与电阻变化型元件210串联的关系，并联电阻280具有与电阻变化型元件210并联的关系。从第一输出端子242至基准节点271的路径为串联电流路径。从基准节点271经由电阻变化型元件210到接地点的路径为电阻变化电流路径。从基准节点271经由并联电阻280到接地点的路径为并联电流路径。 

在nMOS250中，令栅极251的电压为Vng’、漏极252的电压为Vnd’、源极253的电压为Vns’。令以源极253为基准的栅极251的电位(nMOS250的源极-栅极间电压)为Vngs’。令nMOS250的阈值电压为Vnt’。 

在pMOS260中，将栅极261的电压设为Vpg’、源极262的电压设为Vps’、漏极263的电压设为Vpd’。将以源极262为基准的栅极261的电位(pMOS260的源极-栅极间电压)设为Vpgs’。将pMOS260的阈值电压设为Vpt’。 

下面，对Rs和Rp应满足的条件进行研讨。串联电阻270和并联 电阻280仅在使电阻变化型元件210从高电阻状态向低电阻状态变化的情况下使用。为了使说明变得简单，使pMOS230断开，其它的MOS的接通电阻能够忽略，则电阻变化型元件210(电阻为Rram)和并联电阻280(电阻Rp)的合成电阻RR可用以下的近似式表示。 

$\mathrm{RR}=\frac{\mathrm{Rram}\×\mathrm{Rp}}{\mathrm{Rram}+\mathrm{Rp}}...\left(14\right)$

因此，基准节点271的电位V(＝Vnd’)由电阻的分压关系如下进行计算。 

$V=\frac{\mathrm{VDD}}{\mathrm{Rs}\left(\frac{\mathrm{Rram}+\mathrm{Rp}}{\mathrm{Rram}\×\mathrm{Rp}}\right)+1}...\left(15\right)$

使nMOS220的电位降低能够忽略，基准节点271的电位与电阻变化型元件210的第一端子211的电位(电极间电压)相等。如果在电阻变化型元件210处于高电阻状态(Rram＝Rh)时V≥Vhl(第二电压)，则电阻变化型元件210从高电阻状态向低电阻状态变化。根据这种条件，推导出以下的式子。 

$\frac{\mathrm{VDD}\×\mathrm{Rp}-\mathrm{Vhl}\×\mathrm{Rp}}{\mathrm{Vhl}+\frac{\mathrm{Vhl}\×\mathrm{Rp}}{\mathrm{Rh}}}\≥\mathrm{Rs}...\left(16\right)$

如果在电阻变化型元件210处于低电阻状态(Rram＝R1)时V＜Vlh(第一电压)，则能够防止电阻变化型元件210错误地向高电阻状态变化。由这种条件，能够推导出以下的式子。 

$\frac{\mathrm{VDD}\&times;\mathrm{Rp}-\mathrm{Vlh}\&times;\mathrm{Rp}}{\mathrm{Vlh}+\frac{\mathrm{Vlh}\&times;\mathrm{Rp}}{\mathrm{Rl}}}<\mathrm{Rs}...\left(17\right)$

为了满足式(16)和(17)，根据Rh、Rl、Vlh、Vhl的值设计Rs、Rp、VDD的值。换言之，为了满足式(16)和(17)，串联电流路径、并联电流路径、电阻变化型元件210处于低电阻状态时的电阻变化电流路径、电阻变化型元件210处于高电阻状态时的电阻变化电流路径这四个电流路径的电阻被分别设定。 

更具体的如以下例示。Rh设定为50kΩ、Rl设定为5kΩ、Vlh设定为2V、Vhl设定为3.5V、VDD设定为5V、Rp作为半导体工艺上能实现的值设定为例如30kΩ。如果将各个值分别代入式(16)和式(17)，则可推导出以下的条件。 

6429[Ω]＜Rs≤8036[Ω] 

例如，将Rs设定为8000[Ω]使得Vhl接近3.5V。根据以上的条件，当电阻变化型元件210处于高电阻状态时，如果利用写入脉冲发生兼写入控制电路240的控制施加电脉冲以使Vpd’为5V，则V(＝Vnd’)成为3.5V，电阻变化型元件210向低电阻状态变化。在电阻变化型元件210向低电阻状态变化之后，V成为1.7V，充分低于Vlh(2.0V)。因此，不会错误地向高电阻状态变化。 

[动作] 

接着，对电阻变化型存储器件200的动作进行说明。在以下的说明中，令高电阻状态与“0”对应，低电阻状态与“1”对应，但对应关系也可以相反。 

在电阻变化型存储器件200将数据写入电阻变化型元件210的动作中，首先写入脉冲发生兼写入控制电路240从外部接收写入数据。写入脉冲发生兼写入控制电路240判断写入数据是“1”还是“0”。在不进行写入的情况下，将Vpg1设定为VDD，将Vng1设定为接地电压(GND＝0)。 

在写入数据为“0”(使电阻变化型元件110处于高电阻状态)的情况下，由于进行与第一实施方式同样的动作，所以省略详细的说明。通过进行与第一实施方式同样的写入动作，不会错误地变化为低电阻状态(“1”)。另外，在这种动作中，利用写入脉冲发生兼写入控制电路240的控制，使Vpg’为例如VDD以上，使Vng’为例如GND(＝0)以下，nMOS250和pMOS260完全断开。因此，在电路的动作中，nMOS250和pMOS260不造成影响。 

在写入数据为“1”(使电阻变化型元件110处于低电阻状态)的情况下，利用写入脉冲发生兼写入控制电路240的控制，在规定时间使pMOS230完全断开，使其它的MOS完全接通。通过这种动作，向电阻变化型元件210施加所希望的电脉冲。 

图16是模式地表示在本发明的第二实施方式中，使电阻变化型元件从高电阻状态向低电阻状态变化时的电脉冲电压(Vpd’)和电极间电流以及电极间电压(Vns)的变化的图。横轴是时间，但时间的单位根据电阻变化型元件210的响应速度而各异。因此，将时间归一化， 用步骤数表示。如图16的左侧所示，如果在电阻变化型元件210处于高电阻状态的情况下施加Vpd’为5V那样的电脉冲，则在电阻变化型元件210上被施加向低电阻状态变化所需要的电压(Vhl＝3.5V)，在“变化点”上电阻变化型元件210向低电阻状态变化。从图16可知，如果电阻变化型元件210向低电阻状态变化，则即使电脉冲仍旧为输出中，也能够将电极间电压(基准节点的电压)限制在约1.75V，将电极间电流限制在350μA。由于电极间电压不会超过从低电阻状态变化为高电阻状态所需要的电压(Vlh＝2.0V)，所以不会错误地变化成高电阻状态。此外，如图16的右侧所示，在电阻变化型元件210处于低电阻状态的情况下即使施加Vpd’为5V那样的电脉冲，也能够将电极间电压限制在1.75V，将电极间电流限制在350μA。由于电极间电压不会超过从低电阻状态变化为高电阻状态所需要的电压(Vlh＝2.0V)，所以不会错误地变化成高电阻状态。 

[Rh不均一时的电极间电压的变动] 

电阻变化型元件，源自制造工艺上的误差等，在高电阻状态下的电极间电阻(Rh)具有一定的不均一性。特别是，在阵列状排列多个电阻变化型元件而实现大容量的存储器装置的情况下，需要防止源自这种不均一性的误动作。在本实施方式中，具有即使在Rh不均一的情况下也能够使电极间电阻稳定的效果。以下进行具体的说明。 

图17是表示在本发明的第一实施方式和第二实施方式中，固定其它参数时的电极间电阻Rh和电极间电压的关系的图。另外，设定为在Rh为50kΩ时电极间电压为3.5V。如图所示，Rh变化时的电极间电压的变化，在第二实施方式中比在第一实施方式中小。在第一实施方式中，由于电极间电压由电极间电阻和电极间电流的积所决定，所以电极间电压的偏差相对增大。另一方面，在第二实施方式中，由于以Rs和Rp以及Rram的分压关系决定电极间电压，所以由Rh的偏差引起的电极间电压的偏差被缓和。由这种结果，可知在本实施方式的结构中相对于Rh的偏差电极间电压的偏差被缓和。因此，即使由于制造时、动作时的不均衡等使电阻变化型元件的电阻发生偏差，也能够在向低电阻状态的写入中使电极间电压的绝对值不发生大的变动，而稳定保持在大致所希望的电压(向低电阻状态变化所需要的充分的电压)。 

[效果] 

在本实施方式的电阻变化型存储器件200中，也能够得到与第一实施方式同样的效果。 

此外，在本实施方式的电阻变化型存储器件200中，即使由于制造时、动作时的不均衡等使电阻变化型元件的电阻发生偏差，也能够在向低电阻状态的写入中使电极间电压稳定保持在所希望的值。因此，难以向电阻变化型元件施加多余的应力，寿命也变长。即，在本实施方式中能够进一步提高电阻变化型存储器件的可靠性。 

(第三实施方式) 

[结构] 

图18是本发明的第三实施方式的电阻变化型存储器件的概略结构的一例的方框图。以下，参照图18对本实施方式的电阻变化型存储器件300的结构进行说明。 

如图18所示，电阻变化型存储器件300具备地址输入电路302、读出-写入控制电路304、写入脉冲定时发生电路306、写入数据判断电路308、数据输入输出电路310、写入脉冲驱动电路312(电流限制电路)、读出电路318、电源电路320。行译码器330、字驱动器332、列译码器334、和存储器阵列336。 

写入脉冲驱动电路312具备第一驱动电路314(电流容量为Ia)和第二驱动电路316(电流容量为Ib)。 

电源电路320具备第一电源322(电压为V1)、第二电源324(电压为V2)、第一晶体管326、和第二晶体管328。 

存储器阵列336具备：在与衬底(未图示)的主面平行的面内相互平行地形成并分别与字驱动器332连接的n根字线WL1、WL2、……WLn(n为自然数)；在与该衬底的主面平行的面内以从垂直于该主面的方向观察与字线立体交叉的方式相互平行地形成并分别与列译码器334连接的m根位线BL1、BL2、……BLm(m为自然数)；和对字线和位线的立体交叉点分别设置的存储单元MC11、MC21、……MCmn。 

存储单元MC11具备选择晶体管T11(电压限制有源元件)和电阻变化型元件R11。选择晶体管T11的一个主端子(第一主端子：漏极)连接在构成与存储单元MC11对应的立体交叉点的位线BL1上，选择 晶体管T11的控制端子(栅极)连接在构成与存储单元MC11对应的立体交叉点的字线WL1上，选择晶体管的另一个主端子(第二主端子：源极)与电阻变化型元件R11的一个端子(第一端子)连接，电阻变化型元件R11的另一个端子(第二端子)接地。对于存储单元MC21、MC22、……MCmn也同样，具备选择晶体管Tij(电压限制有源元件)和电阻变化型元件Rij，分别与位线和字线连接，并且被接地。 

选择晶体管T11，与写入数据(“0”或“1”)对应地选择性切换栅极电压的电平，作为在各个写入动作中最佳的电压限制电路发挥功能。由于选择晶体管T11与第一实施方式的nMOS120同样，使选择晶体管T11作为电压限制电路发挥功能的方法也与第一实施方式同样，所以省略详细的说明。由于电阻变化型元件R11的结构和特性与第一实施方式的电阻变化型元件110同样，所以省略详细的说明。 

地址输入电路302从外部接收地址信号，基于通过读出·写入控制电路304从写入脉冲/定时发生电路306输入的定时信号，将地址信息输出到行译码器330和列译码器334。 

读出-写入控制电路304，从外部接收控制信号，基于从写入脉冲/定时发生电路306输入的定时信号，将内部控制信号输出到写入脉冲定时发生电路306、写入数据判断电路308、数据输入输出电路310、读出电路318和电源电路320。 

写入脉冲/定时发生电路306，将定时信号输出到读出·写入控制电路304，并且从读出-写入控制电路304接收内部控制信号，向写入脉冲驱动电路312输出写入定时信号(/WEN)。 

数据输入输出电路310从读出-写入控制电路304接收内部控制信号，并且从外部接收输入数据(DIN)并作为输入数据标记(DINF)向写入数据判断电路308输出，从读出电路318接收读出数据并作为输出数据(DOUT)向外部输出。 

写入数据判断电路308，接收来自读出-写入控制电路304的内部控制信号和来自数据输入输出电路310的输入数据标记(DINF)，判断写入数据是“0”还是“1”，将判断结果作为数据“0”写入标记信号(W0F)和数据“1”写入标记信号(W1F)向写入脉冲驱动电路312和电源电路320输出。具体而言，在写入数据为“0”的情况下将W0F 设为高电压(H)，将W1F设为低电压(L)，但在写入数据为“1”的情况下将W0F设为低电压(L)，将W1F设为高电压(H)。 

写入脉冲驱动电路312，根据从写入脉冲/定时发生电路306接收的写入定时信号(/WEN)和从写入数据判断电路308接收的数据“0”写入标记信号(W0F)以及数据“1”写入标记信号(W1F)，从第一驱动电路314(电流容量Ia)或第二驱动电路316(电流容量Ib)中选取其一与列译码器334连接(详细内容将在后面进行阐述)。以下将写入脉冲驱动电路312输出的电脉冲的电压称为VP。 

读出电路318从读出-写入控制电路304接收内部控制信号，并且在读出动作时，检测流过所选择的存储单元MCij的电流的大小，判断该存储单元MCij所包含的电阻变化型元件Rij是处于高电阻状态还是处于低电阻状态。将该判断的结果向数据输入输出电路310输出。 

电源电路320从外部电源通过外部电源输入端子319接收电压VDD，从读出-写入控制电路304接收内部控制信号，并且根据从写入数据判断电路308接收的数据“0”写入标记信号(W0F)和数据“1”写入标记信号(W1F)，从第一电源322(电压为V1)或第二电源324(电压为V2)中选择其一与字驱动器332连接。即，在W0F为ON(高电压)且W1F为OFF(低电压)时与第一电源322连接的第一晶体管326处于ON状态，而与第二电源324连接的第二晶体管328处于OFF状态，向字驱动器332输出V1。另一方面，在W0F为OFF(低电压)且W1F为ON(高电压)时与第一电源322连接的第一晶体管326处于OFF状态，而与第二电源324连接的第二晶体管328处于ON状态，向字驱动器332输出V2。以下将电源电路320输出的电压(V1或V2)称为VOUT。 

行译码器330基于从地址输入电路302接收的地址信息(字线编号)对字线驱动器332进行控制，选择特定的字线WLj。 

字驱动器332基于行译码器330的控制，向所选择的字线WLj输入从电源电路320接收的电压VOUT。 

列译码器334，基于从地址输入电路302接收的地址信息(位线编号)，选择特定的位线BLi。 

在本实施方式中，通过地址输入电路302、读出·写入控制电路 304、写入脉冲/定时发生电路306、写入数据判断电路308、数据输入输出电路310、写入脉冲驱动电路312、读出电路318、和电源电路320，实现作为控制装置的各种功能(写入脉冲的输出、电压限制有源元件和电流限制有源元件的控制、字线和位线的选择等)。 

图19是表示本发明的第三实施方式中的写入脉冲驱动电路312的具体结构的一例的电路图。如图19所示，具备第一驱动电路314和第二驱动电路316，其中，第一驱动电路314具备变换器340、pMOS342(第一电流限制有源元件)、pMOS344、nMOS346和nMOS348；第二驱动电路316具备变换器350、pMOS352(第二电流限制有源元件)、pMOS354、nMOS356和nMOS358。 

第一驱动电路314的pMOS342、pMOS344、nMOS346和nMOS348，以按顺序串联的方式将主端子(漏极或源极)彼此连接，形成一个电流路径。第二驱动电路316的pMOS352、pMOS354、nMOS356和nMOS358，以按顺序串联的方式将主端子(漏极或源极)彼此连接，形成一个电流路径。 

在pMOS342的两个主端子之中，不与pMOS344连接的主端子与电源(例如电压VDD的外部电源)连接。在pMOS352的两个主端子之中，不与pMOS354连接的主端子与电源(例如电压VDD的外部电源)连接。 

在nMOS348的两个主端子之中，不与nMOS346连接的主端子被接地。在nMOS358的两个主端子之中，不与nMOS356连接的主端子被接地。 

连接pMOS344和nMOS346的各个主端子，以及连接pMOS354和nMOS356的各个主端子，分别与列译码器334连接。 

写入脉冲/定时发生电路306输出的写入定时信号(/WEN)，被输入到pMOS344、nMOS346、pMOS354和nMOS356的控制端子(栅极)。 

写入数据判断电路308输出的数据“0”写入标记信号(W0F)，被输入到nMOS348的控制端子(栅极)，并且通过变换器340被输入到pMOS342的控制端子(栅极)。 

写入数据判断电路308输出的数据“1”写入标记信号(W1F)，被输入到nMOS358的控制端子(栅极)，并且通过变换器350被输入 到pMOS352的控制端子(栅极)。 

为了使写入脉冲驱动电路312作为电流限制电路发挥功能而激活第一驱动电路314的情况下，对pMOS342和pMOS344的栅极宽度等进行调整，以使输出电压(VP)为Vlh时电流容量为Ia。此外，在激活第二驱动电路316的情况下，对pMOS352和pMOS354的栅极宽度等进行调整，以使输出电压(VP)为Vlh时电流容量不足Ilh，且输出电压(VP)为Vhl时电流容量为Ib。这种调整等，使pMOS342、pMOS344、和pMOS352、pMOS354作为电流限制有源元件发挥功能的方法与第一实施方式同样，因此省略详细的说明。 

根据以上的结构，仅在/WEN(负极性)为OFF(低电压)且W0F为ON(高电压)时，在pMOS342和pMOS344成为ON状态的同时，切断其它的路径，将与pMOS342连接的电源通过列译码器334与特定的位线BLi连接。此时，由于pMOS344完全成为导通状态，所以写入脉冲驱动电路312的电流容量由pMOS342和pMOS344的电流容量(Ia)决定。 

此外，仅在/WEN(负极性)为OFF(低电压)且W1F为ON(高电压)时，在pMOS352和pMOS354成为ON状态的同时，切断其它的路径，将与pMOS352连接的电源通过列译码器334与特定的位线BLi连接。此时，由于pMOS354完全成为导通状态，所以写入脉冲驱动电路312的电流容量由pMOS352和pMOS354的电流容量(Ib)决定。 

图20是表示本发明的第三实施方式中的第一电源322的具体结构的一例的电路图。如图20所示，第一电源322具备运算放大器360，向运算放大器360的正侧的输入端子输入基准电压(V1)，向负侧的输入端子反馈运算放大器360的输出电压。根据这种结构，能够实现将基准电压(V1)作为输出电压的恒压电源。另外，第二电源324除了将基准电压设为V2之外也能够设为同样的结构。也可以利用在现有的半导体器件的制造工序中经常使用的激光微调保险丝、电保险丝，将基准电压在制造工序中调整为最适于其批量、芯片的电压。 

[动作] 

图21是本发明的第三实施方式的写入动作时的各信号、电极间电 压(Vr)、电极间电路(Ir)的值的时间图。以下参照图21和图18对电阻变化型存储器件300的动作进行说明。 

另外，在以下的说明中，以在写入动作之前向存储单元MC11、MC12、MC21、MC22分别写入“0”、“1”、“1”、“0”、在写入动作中分别写入“1”、“1”、“0”、“0”的情况为例进行说明。如所叙述的那样，将“0”设为与高电阻状态对应，将“1”设为与低电阻状态对应，但对应关系也可以相反。 

1.将存储单元MC11从“0”改写成“1”的例子 

从外部向地址输入电路302输入表示存储单元MC11的地址信号。地址输入电路302基于从写入脉冲/定时发生电路306接收的定时信号，将地址信息(行编号为1，列编号为1)分别输入到行译码器330和列译码器334。行译码器330基于所接收的行编号对字线驱动器332进行控制，选择第一根字线WL1。列译码器334基于所接收的列编号选择第一根位线BL1。更详细来说，接受字线的选择，进行写入定时信号(/WEN)的提升和位线的选择。此外，在写入定时信号(/WEN)的下降和位线的选择解除后，进行字线的选择解除。以下，在各写入动作中也以同样的定时和顺序进行脉冲的输出等。各信号的定时、顺序在图21中用箭头表示。 

同时，从外部作为DIN向数据输入输出电路310输入“1”。数据输入输出电路310作为输入数据标记(DINF)向写入数据判断电路308输出“1”。写入数据判断电路308基于所接收的DINF判断写入数据是“1”还是“0”。由于在此写入数据为“1”，所以数据“0”写入标记信号(W0F)为低电压(L)，数据“1”写入标记信号(W1F)为高电压(H)。电源电路320基于所接收的W0F和W1F作为VOUT向字驱动器332输出电压V2。由此，字线WL1的电位成为V2，但其它的字线的电位为零。 

同时，读出-写入控制电路304基于从EleSetPositionEleSetPosition写入脉冲/定时发生电路306接收的定时信号和从外部接收的控制信号，输出内部控制信号。写入脉冲/定时发生电路306，基于所接收的内部控制信号，与写入开始定时一致地将具有电阻变化型元件Rij的写入所需要的规定的脉冲宽度tp的电脉冲(在此为矩形波)作为写入定 时信号(/WEN)输出。/WEN是负极性，通常为高电压(H)，仅在进行写入动作时成为低电压(L)。如果/WEN成为L，则写入脉冲驱动电路312输出电脉冲。由于此时W0F为L，W1F为H，所以在写入脉冲驱动电路312中选择第二驱动电路316，电流容量成为Ib。VP输入到列译码器334，向被选择的位线BL1施加电压VP的电脉冲。VP的波形与Vr同样，但为了说明，在图中描绘为单纯的矩形波(忽略电阻变化型元件的电阻等时的波形)(以下对于VP的波形同样)。其它位线的电位为零。 

通过这种动作，向存储单元MC11的选择晶体管T11的控制端子(栅极)施加V2，接着在tp的期间向与位线BL1连接的那一侧的选择晶体管T11的主端子(漏极或源极)施加VDD。选择晶体管T11作为电压限制电路发挥功能，电阻变化型元件R11的电极间电压的上限成为比V2低选择晶体管T11的阈值电压Vnt的Vb。同时，写入脉冲驱动电路312作为电流限制电路发挥功能，电阻变化型元件R11的电极间电流被限制在Ib以下。因此，经由图10所示的路径，电阻变化型元件R11从高电阻状态向低电阻状态变化。 

在以上的动作中，由于电阻变化型元件R11的电极间电流的上限值被设定为Ib，所以不用考虑位线、字线的输出电压值，能够将低电阻状态下的电阻变化型元件R11的电极间电压抑制得比Vlh低。因此，不会发生电阻变化型元件R11在向低电阻状态(“1”)变化之后错误地再次变化成高电阻状态(“0”)。此外，由于对电极间电流设定上限，所以也不会由于过电流而破坏电阻变化型元件R11。 

2.将“1”盖写到存储单元MC12的例子 

从外部向地址输入电路302输入表示存储单元MC12的地址信号。地址输入电路302基于从写入脉冲/定时发生电路306接收的定时信号，将地址信息(行编号为2，列编号为1)分别输入到行译码器330和列译码器334。行译码器330基于所接收的行编号对字线驱动器332进行控制，选择第二根字线WL2。列译码器334基于所接收的列编号选择第一根位线BL1。 

由于控制字线的电位的方法、控制位线的电位的方法与存储电源MC11的写入同样，所以省略说明。 

通过这种动作，向存储单元MC12的选择晶体管T12的控制端子(栅极)施加V2，向与位线BL1连接的那一侧的选择晶体管T12的主端子(漏极或源极)施加电压VP的电脉冲。选择晶体管T12作为电压限制电路发挥功能，电阻变化型元件R12的电极间电压的上限成为比V2低选择晶体管T12的阈值电压Vnt的Vb。同时，写入脉冲驱动电路312作为电流限制电路发挥功能，电阻变化型元件R12的电极间电流由于在写入脉冲驱动电路312中选择了第二驱动电路316所以被限制在Ib以下。因此，如图11所示那样，电阻变化型元件R12保持低电阻状态不变。 

在以上的动作中，由于电阻变化型元件R12的电极间电流的上限值被设定为Ib，所以不用考虑位线、字线的输出电压值，能够将处于低电阻状态的电阻变化型元件R12的电极间电压抑制得比Vlh低。因此，不会发生电阻变化型元件R12错误地变化成高电阻状态(“0”)。此外，由于对电极间电流设定上限，所以也不会由于过电流而破坏电阻变化型元件R12。 

3.将存储单元MC21从“1”改写成“0”的例子 

从外部向地址输入电路302输入表示存储单元MC21的地址信号。地址输入电路302基于从写入脉冲/定时发生电路306接收的定时信号，将地址信息(行编号为1，列编号为2)分别输入到行译码器330和列译码器334。行译码器330基于所接收的行编号对字线驱动器332进行控制，选择第一根字线WL1。列译码器334基于所接收的列编号选择第二根位线BL2。 

同时，从外部作为DIN向数据输入输出电路310输入“0”。数据输入输出电路310作为输入数据标记(DINF)向写入数据判断电路308输出“0”。写入数据判断电路308基于所接收的DINF判断写入数据是“1”还是“0”。由于在此写入数据为“0”，所以数据“0”写入标记信号(W0F)为高电压(H)，数据“1”写入标记信号(W1F)为低电压(L)。电源电路320基于所接收的W0F和W1F作为VOUT向字驱动器332输出电压V1。由此，字线WL1的电位成为V1，但其它的字线的电位为零。 

同时，读出-写入控制电路304基于从写入脉冲/定时发生电路306 接收的定时信号和从外部接收的控制信号，输出内部控制信号。写入脉冲/定时发生电路306，基于接收的内部控制信号，与写入开始定时一致地将具有电阻变化型元件Rij的写入所需要的规定的脉冲宽度tp的电脉冲(在此为矩形波)作为写入定时信号(/WEN)输出。/WEN是负极性，通常为高电压(H)，仅在进行写入动作时成为低电压(L)。如果/WEN成为L，则写入脉冲驱动电路312输出电脉冲。由于此时W0F为H，W1F为L，所以在写入脉冲驱动电路312中选择第一驱动电路314，电流容量成为Ia。VP被输入到列译码器334，向所选择的位线BL2施加电压VP的电脉冲。其它位线的电位为零。 

通过这种动作，向存储单元MC21的选择晶体管T21的控制端子(栅极)施加V1，接着在tp的期间向与位线BL2连接的那一侧的选择晶体管T21的主端子(漏极或源极)施加VDD。选择晶体管T21作为电压限制电路发挥功能，电阻变化型元件R21的电极间电压的上限成为比V1低选择晶体管T21的阈值电压Vnt的Va。同时，写入脉冲驱动电路312作为电流限制电路发挥功能，电阻变化型元件R21的电极间电流被限制在Ia以下，另一方面，由写入脉冲驱动电路312供给的电流能够达到Ilh。因此，经由图12所示的路径，电阻变化型元件R21从低电阻状态向高电阻状态变化。 

在以上的动作中，由于电阻变化型元件R21的电极间电压的上限值被设定为Va，所以不用考虑位线、字线的输出电压值，能够将高电阻状态下的电阻变化型元件R21的电极间电压抑制得比Vhl低。因此，不会发生电阻变化型元件R21在向高电阻状态(“0”)变化之后错误地再次变化成低电阻状态(“1”)。 

4.将“0”盖写到存储单元MC22的例子 

从外部向地址输入电路302输入表示存储单元MC22的地址信号。地址输入电路302将地址信息(行编号为2，列编号为2)分别输入到行译码器330和列译码器334。行译码器330基于所接收的行编号对字线驱动器332进行控制，选择第二根字线WL2。列译码器334基于所接收的列编号选择第二根位线BL2。 

由于控制字线的电位的方法、控制位线的电位的方法与存储单元MC21的写入同样，所以省略说明。 

通过这种动作，向存储单元MC22的选择晶体管T22的控制端子(栅极)施加V1，向与位线BL2连接的那一侧的选择晶体管T22的主端子(漏极或源极)施加电压VP的电脉冲。选择晶体管T22作为电压限制电路发挥功能，电阻变化型元件R22的电极间电压的上限成为比V1低选择晶体管T22的阈值电压Vnt的Va。因此，在写入脉冲驱动电路312中选择具有Ihl以上的电流容量的第一驱动电路314，但如图13所示，电阻变化型元件R22保持高电阻状态不变。 

在以上的动作中，由于电阻变化型元件R22的电极间电压的上限值被设定为Va，所以能够将高电阻状态下的电阻变化型元件R22的电极间电压抑制得比Vhl低。因此，不会发生电阻变化型元件R22在向高电阻状态(“0”)变化之后错误地变化成低电阻状态(“1”)。 

另外，对于读出动作，由于能够使用例如在读出电路318中使用电流比较电路等众所周知的结构和方法，所以省略详细的说明。 

[效果] 

在本实施方式的电阻变化型存储器件300中，也能够实现确保与第一实施方式同样的效果，并且将多个电阻变化型元件作为存储阵列而集成的大容量的电阻变化型存储器件。 

[第一变形例] 

图22是表示本发明的第三实施方式的第一变形例中的写入脉冲驱动电路313的具体结构的一例的电路图(与图19对应)。如图22所示，本变形例的写入脉冲驱动电路313，具备第一驱动电路315和第二驱动电路317，其中，第一驱动电路315具备变换器370、pMOS372(第一电流限制有源元件)、pMOS374、nMOS376和nMOS378；第二驱动电路317具备变换器380、pMOS382(第二电流限制有源元件)、pMOS384、nMOS386、nMOS388和OR电路390。 

如果对图19和图22进行比较则能够明确得知，写入脉冲驱动电路313除了在第二驱动电路317中具备OR电路390之外具有与写入脉冲驱动电路312同样的结构。因此，对于共通的部分省略说明。 

OR电路390是被输入W0F和W1F并输出该OR运算的结果的OR电路，输出被输入到变换器380和nMOS388。通过这种结构，在W0F为H且W1F为L的情况下，在W0F为L且W1F为H的情况下， 第二驱动电路317都成为ON(作为/WEN被输入脉冲的情况)。第一驱动电路315仅在W0F为H且W1F为L的情况下成为ON。通过这种动作，在写入数据为“0”时，驱动第一驱动电路315和第二驱动电路317双方，双方的电流容量的合计成为写入脉冲驱动电路313的电流容量。另一方面，在写入数据为“1”时，仅驱动第二驱动电路317，第二驱动电路317的电流容量成为写入脉冲驱动电路313的电流容量。因而，如果令pMOS372的电流容量为(Ia-Ib)，pMOS382的电流容量为Ib，则能够进行与上述第三实施方式同样的动作。在本变形例中，能够将第一驱动电路的电流容量设定得更低，能够实现更小面积化的写入脉冲驱动电路。 

作为参考，在表1中表示使用图19的写入脉冲驱动电路312时的真值。在表2中表示使用图22的写入脉冲驱动电路313时的真值。 

[表1] 

[表2] 

[第二变形例] 

如图21所示，在从存储单元MC12的写入转移到存储单元MC21的写入时，VOUT缓慢下降。这是由于来自字驱动器332侧的放电需要一定时间。但是，在从“1”的写入向“0”的写入转移时，存在VOUT的降低不充分、字线的电位与V1相比过高的情况。在这种情况下，需要更积极地降低VOUT。图23是表示本发明的第三实施方式的第二变形例中的第一电源323的具体结构的一例的电路图。如图23所示，第一电源322具备运算放大器362，向运算放大器362的正侧的输入端子输入基准电压(V1)，向负侧的输入端子反馈运算放大器362的输出电压。进而，电压的输出部分通过晶体管364的两个主端子接地，向晶体管364的控制端子(栅极)输入控制信号。根据这样的结构，如果断开晶体管364，则能够实现将基准电压(V1)作为输出电压的恒压电源。另一方面，如果接通晶体管364，则能够使输出电压急速下降。因此，在从“1”的写入向“0”的写入的转移时，能够使VOUT急速下降。另外，第二电源324也能够采用除了将基准电压设为V2之外同样的结构。 

[第三变形例] 

图24是表示本发明的第三实施方式的第三变形例中的电源电路321的具体结构的一例的电路图。本变形例的电源电路321，从电源电路320中省略第二电源324和第二晶体管328，将从外部电源通过外部电源输入端子319供给的电位VDD(外部电压)通过第三晶体管368的两个主端子与电源电路320的输出连接。在这种结构中，通过接通第一晶体管326、断开第三晶体管368，作为VOUT输出V1，另一方面，通过断开第一晶体管326、接通第三晶体管368，作为VOUT输出VDD。本变形例是将作为电压限制有源元件发挥功能的nMOS晶体管的源极电位(Vns)应满足的条件按照图14那样设定时的电源电路的结构。 

[其它变形例] 

在上述说明中，电源电路采用作为VOUT选择性地输出V1或V2的一者并将其输入到字驱动器的结构，但也可以采用向字驱动器供给 V1和V2这两者并在字驱动器的内部选择一者的结构。在该情况下，将W0F和W1F或与之相关联的控制信号输入到字驱动器。 

电源电路采用将V1和V2用nMOS转移栅极切换的结构，但也可以采用通过使用CMOS型转移栅极来减少电位降低的结构。 

向存储单元的写入并不限定于上述的MC11～MC22的存储单元，当然也可以对其它的存储单元进行同样的写入。另外，虽然没有图示，但在一般的存储器件中，为了故障救济，追加与主体存储单元相同形状的冗余救济用存储单元、作为存储器陈列的一部分的错误订正用的奇偶校验位，对于这种存储器单元、奇偶校验位也能够实现同样的结构和动作。 

Vnt是指存储单元的nMOS晶体管的阈值电压。存在由于从电源电路通过字驱动器到字线为止的电阻造成的电位下降、字线电位的提升延迟时间等，所选择的存储单元的选择晶体管的漏极没有在所希望的定时达到所希望的电压的情况。在这种情况下，优选对电源电路的输出电压V1、V2进行适当调整(预先稍微高地设定等)，使得选择的存储单元的选择晶体管的漏极的电压在所希望的定时有效地成为所希望的电压(在高电阻状态下写入时为Va+Vnt以上，在低电阻状态下写入时为Vb+Vnt以上)。另外，选择晶体管并不限定于nMOS晶体管，当然也可以是pMOS晶体管等。 

对于读出动作省略了详细的说明，但读出动作时施加的电压也可以利用作为电源电路的输出电压的V1，也可以在进行低消耗电力的读出时，设置读出专用的低电压电源，在读出时使用该低电压电源进行读出。 

写入数据判断电路并不是必需的，数据输入输出电路进行DIN信号的判断并输出W0F和W1F也可以。 

为了低电压化，优选写入脉冲驱动电路的电压尽量不衰减地传递到位线。因此，作为列译码器优选使用CMOS型、升压型等。同样地，优选字驱动器也采用CMOS型等的结构，以使电源电路的输出电压VOUT尽量不衰减地传递到字线。 

另外，优选衬底是硅衬底。 

根据上述说明，对于本领域技术人员来说，能够得知本发明的多 种改良和其它实施方式。因而，上述说明只是作为例示的解释，为了向本领域技术人员示教而提供了实施本发明的最佳方式。能够不脱离本发明的精神而对其构造和/或功能进行实质的变更。 

产业上的利用可能性 

本发明的电阻变化型存储器件，使用利用同一极性的脉冲在多个电阻状态之间转变的电阻变化型元件，并且能够通过简单的结构防止数据写入时的误动作、元件的破坏，其作为数字家电、存储卡、便携式电话机和个人计算机等的各种电子设备所使用的电阻变化型存储器件是有用的。 

Claims (13)

1.一种电阻变化型存储器件，包括：

电阻变化型元件，其具有第一电极和第二电极，根据所述第一电极和所述第二电极之间的电阻即电极间电阻的变化存储信息；

控制装置；

电压限制有源元件，其与所述电阻变化型元件串联连接，基于所述控制装置的控制，将所述第一电极与所述第二电极之间的电位差即电极间电压的绝对值的上限设定为规定的值；和

电流限制有源元件，其通过所述电压限制有源元件与所述电阻变化型元件串联连接，基于所述控制装置的控制，将在所述第一电极和所述第二电极之间流动的电流即电极间电流的绝对值的上限设定为规定的值，

所述电阻变化型元件具有如下特性：在所述电极间电阻处于电阻值为第一电阻值的低电阻状态时，在所述电极间电压的绝对值超过第一电压的绝对值的情况下，所述电极间电阻向电阻值为比所述第一电阻值高的第二电阻值的高电阻状态变化，并且在所述电极间电阻处于所述高电阻状态时，在所述电极间电压的绝对值超过第二电压的绝对值的情况下，从所述高电阻状态向所述低电阻状态变化，所述第二电压的极性与所述第一电压的极性相同，且所述第二电压的绝对值大于所述第一电压的绝对值。

2.如权利要求1所述的电阻变化型存储器件，其特征在于：

还包括衬底、存储器阵列、列译码器、行译码器、电源电路和写入脉冲驱动电路，

所述存储器阵列包括：属于在所述衬底上形成的第一层且相互平行地形成的多根位线；属于在所述衬底上形成的第二层且相互平行地形成的多根字线，在从垂直于所述衬底的主面的方向观察时，所述多根字线与所述位线立体交叉；和从垂直于所述衬底的主面的方向观察时，与所述位线和所述字线所立体交叉的位置分别对应地设置的所述电阻变化型元件和所述电压限制有源元件，

所述电压限制有源元件是具有第一主端子和第二主端子以及控制端子的场效应晶体管，所述第二主端子和所述第一电极连接，所述第一主端子和所述位线连接，所述控制端子和所述字线连接，

所述列译码器基于所述控制装置的控制选择特定的位线，

所述行译码器基于所述控制装置的控制选择特定的字线，

所述电源电路能够基于所述控制装置的控制将第五电压和第六电压中的任意一者择一地向所述所选择的字线输出，

所述电流限制有源元件，是具有第一电流容量的第一电流限制有源元件和具有与所述第一电流容量不同的第二电流容量的第二电流限制有源元件，

所述写入脉冲驱动电路，包括所述第一电流限制有源元件和所述第二电流限制有源元件，能够通过基于所述控制装置的控制从所述第一电流限制有源元件和所述第二电流限制有源元件中选择的任一个电流限制有源元件向所述所选择的位线输出电脉冲，

当将比所述第五电压低所述电压限制有源元件的阈值电压的电压设为第三电压、将比所述第六电压低所述电压限制有源元件的阈值电压的电压设为第四电压时，第一电压＜第三电压＜第二电压，且第二电压＜第四电压，

所述控制装置，对所述列译码器和所述行译码器进行控制，选择与规定的位线和字线的交叉点对应的所述电阻变化型元件，并且

在使所述所选择的电阻变化型元件成为所述高电阻状态时，对所述写入脉冲驱动电路进行控制，使得通过第一电流限制有源元件向所述所选择的位线输出电脉冲，并且对所述电源电路进行控制，使得向所述所选择的字线输出第五电压，

在使所述所选择的电阻变化型元件成为所述低电阻状态时，对所述写入脉冲驱动电路进行控制，使得通过第二电流限制有源元件向所述所选择的位线输出电脉冲，并且对所述电源电路进行控制，使得向所述所选择的字线输出第六电压。

3.如权利要求2所述的电阻变化型存储器件，其特征在于：

第三电压被设定为，在所述所选择的电阻变化型元件处于所述低电阻状态的情况下所述所选择的电阻变化型元件的电极间电压在第一电压以上的值。

4.如权利要求2所述的电阻变化型存储器件，其特征在于：

第四电压在对第二电压加上作为所述电压限制有源元件的场效应晶体管的阈值电压而得的电压以上。

5.如权利要求2所述的电阻变化型存储器件，其特征在于：

包括从外部电源接收外部电压的输入的外部电源输入端子，

所述电源电路将被输入到所述外部电源输入端子的外部电压作为第四电压输出。

6.如权利要求2所述的电阻变化型存储器件，其特征在于：

第一电流容量的值与所述第一电阻值的积在所述第一电压以上。

7.如权利要求2所述的电阻变化型存储器件，其特征在于：

第二电流容量的值与所述第二电阻值的积在所述第二电压以上且第二电流容量的值与所述第一电阻值的积不足所述第一电压。

8.如权利要求2所述的电阻变化型存储器件，其特征在于：

能够多次改写所述电阻变化型存储器件的电阻状态。

9.如权利要求1所述的电阻变化型存储器件，其特征在于：

所述控制装置，在使所述电阻变化型元件从所述低电阻状态向所述高电阻状态变化时，对所述电流限制有源元件进行控制，使得所述电极间电流和所述第一电阻值的积的绝对值在所述第一电压以上，并且对所述电压限制有源元件进行控制，使得所述电极间电压的绝对值不足所述第二电压，并且

在使所述电阻变化型元件从所述高电阻状态向所述低电阻状态变化时，对所述电流限制有源元件进行控制，使得电极间电流和所述第二电阻值的积的绝对值在所述第二电压以上且所述电极间电流和所述第一电阻值的积的绝对值不足所述第一电压。

10.如权利要求1所述的电阻变化型存储器件，其特征在于：

所述第二电压相对于所述第一电压的比率，比所述第二电阻值相对于所述第一电阻值的比率小。

11.如权利要求1所述的电阻变化型存储器件，其特征在于：

所述电压限制有源元件为场效应晶体管，

所述电压限制有源元件的源极或漏极中的一者与所述电阻变化型元件连接，

所述控制装置通过对所述电压限制有源元件的栅极端子的电位进行控制而限制所述电压限制有源元件的与所述电阻变化型元件连接的源极或漏极的电位，由此将所述电极间电压的绝对值的上限设定为规定的值。

12.如权利要求1所述的电阻变化型存储器件，其特征在于：

所述电流限制有源元件是场效应晶体管，

所述电流限制有源元件的源极或漏极中的一者通过所述电压限制有源元件与所述电阻变化型元件电连接，

所述控制装置通过对所述电流限制有源元件的栅极端子的电位进行控制而限制在所述电流限制有源元件的源极和漏极之间流动的电流，由此将所述电极间电流的绝对值的上限设定为规定的值。

13.如权利要求1所述的电阻变化型存储器件，其特征在于，包括：

电脉冲施加装置，其包括第一输出端子和第二输出端子，在所述第一输出端子和所述第二输出端子之间输出电脉冲；

基准节点；

串联电流路径，其将所述第一输出端子和所述基准节点电连接；

电阻变化电流路径，其具有所述电阻变化型元件，通过所述电阻变化型元件将所述基准节点和所述第二输出端子电连接；和

并联电流路径，其将所述基准节点和所述第二输出端子与所述电阻变化电流路径并联电连接，

所述串联电流路径的电阻、所述并联电流路径的电阻、所述电阻变化型元件处于高电阻状态时的所述电阻变化电流路径的电阻和所述电阻变化型元件处于低电阻状态时的所述电阻变化电流路径的电阻被设定为：

在所述电阻变化型元件处于所述高电阻状态的期间，在所述电脉冲施加装置正在输出电脉冲时，所述基准节点的电位的绝对值在所述第二电压以上，在所述电阻变化型元件变化到所述低电阻状态之后，在所述电脉冲施加装置正在输出电脉冲时，所述基准节点的电位的绝对值不足所述第一电压的值。

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