KR20170083939A - 저항성 랜덤 액세스 메모리 장치 - Google Patents

저항성 랜덤 액세스 메모리 장치 Download PDF

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서우-펑 림
조니 찬
덕현 류
치-션 린
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윈본드 일렉트로닉스 코포레이션
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Abstract

본 발명은 적어도 하나의 제1 저항성 메모리 셀, 제1 비트 라인 선택 스위치, 제1 소스 라인 선택 스위치, 제1 풀다운 스위치 및 제2 풀다운 스위치를 포함하는 저항성 메모리 장치를 제공한다. 제1 비트 라인 선택 스위치는 제1 비트 라인과 센스 앰프 사이에 연결된다. 제1 소스 라인 선택 스위치는 소스 라인과 센스 앰프 사이에 연결된다. 제1 및 제2 풀다운 스위치들은 각각 비트 라인과 소스 라인에 연결된다. 독출 동작이 수행될 때, 제1 비트 라인 선택 스위치와 제2 풀다운 스위치의 온 또는 오프 상태들이 동일하고, 제1 소스 라인 선택 스위치와 제1 풀다운 스위치의 온 또는 오프 상태들이 동일하며, 제1 및 제2 풀다운 스위치들의 온 또는 오프 상태들은 상보적이다.

Description

저항성 랜덤 액세스 메모리 장치{RESISTIVE RANDOM ACCESS MEMORY APPARATUS}
본 발명은 저항성 메모리 장치에 관한 것이다. 구체적으로, 본 발명은 가역 센싱 아키텍쳐(reversible sensing architecture)를 가지는 저항성 메모리 장치에 관한 것이다.
근래에 전자 제품들에서 비휘발성 메모리 장치들이 점점 중요해지고 있다. 그에 따라, 저항성 랜덤 액세스 메모리(resistive random access memory, RRAM) 장치가 제안되고 있다.
종래 기술에서는, 적절한 셋 전압 또는 리셋 전압을 선택하고 RRAM 셀의 독출 교란(read disturbance) 문제를 극복하는 것이 큰 어려움이다. 종래 기술에서는, RRAM 셀에 인가되는 아주 작은 독출 전압도 독출 교란 조건으로 인하여 RRAM 셀의 셀 상태를 변화시킬 수 있다. RRAM 셀은 셋 동작 또는 리셋 동작과 동일한 전압 극성을 가지는 독출 동작 중에 드레인 또는 소스에 인가되는 독출 전압에 의해 교란된다. 이에 따라, RRAM 셀은 연속적인 독출 동작에 의해 데이터 교란을 겪는다.
본 발명은 저항성 메모리 장치에 관한 것으로서, 가역 센싱 아키텍쳐가 저항성 메모리의 비트 셀 독출 교란 조건(bit cell read disturb condition)을 최소화할 수 있다.
본 발명은 저항성 메모리 장치를 제공한다. 저항성 메모리 장치는 적어도 하나의 제1 저항성 메모리 셀, 제1 비트 라인 선택 스위치, 제1 소스 라인 선택 스위치, 제1 풀다운 스위치 및 제2 풀다운 스위치를 포함한다. 상기 적어도 하나의 제1 저항성 메모리 셀은 제1 단자, 제2 단자 및 제어 단자를 가지며, 제1 저항성 메모리 셀의 제1 단자는 제1 비트 라인에 연결되고, 제1 저항성 메모리 셀의 제2 단자는 제1 소스 라인에 연결되며, 제1 저항성 메모리 셀의 제어 단자는 워드 라인에 연결된다. 제1 비트 라인 선택 스위치는 제1 비트 라인에 연결되는 제1 단자와 센스 앰프(sense amplifier)의 제1 입력 단자에 연결되는 제2 단자를 가진다. 제1 소스 라인 선택 스위치는 제1 소스 라인에 연결되는 제1 단자와 센스 앰프의 제1 입력 단자에 연결되는 제2 단자를 가진다. 제1 풀다운 스위치는 제1 저항성 메모리 셀의 제1 단자와 기준 접지 사이에 연결되고, 제1 제어 신호를 수신하여 턴온(turned on) 또는 턴오프(turned off)될 수 있다. 제2 풀다운 스위치는 제1 저항성 메모리 셀의 제2 단자와 기준 접지 사이에 연결되고, 제2 제어 신호를 수신하여 턴온 또는 턴오프될 수 있다. 여기서, 독출 동작이 제1 저항성 메모리 셀에서 수행될 때에, 제1 비트 라인 선택 스위치 및 제2 풀다운 스위치의 온(on) 상태들 또는 오프(off) 상태들은 동일하고, 또한 제1 소스 라인 선택 스위치 및 제1 풀다운 스위치의 온 상태들 또는 오프 상태들은 동일하며, 제1 및 제2 풀다운 스위치들의 온 상태들 또는 오프 상태들은 상보적이다.
상기 기재에 따라, 본 개시에서, 저항성 메모리 셀은 저항성 메모리 셀의 순방향 극성(forward polarity) 및 역방향 극성(reverse polarity) 모두에서 독출될 수 있다. 독출 교란 조건은 본 개시의 구조에 의해 최소화될 수 있다. 나아가, 본 개시의 저항성 메모리 셀은 두 가지의 서로 다른 모드들에서 각각 독출될 수 있으며, 순방향 독출(forward read)은 셋 검증 동작(set verify operation)에서 사용될 수 있고, 역방향 독출(reverse read)은 리셋 검증 동작(reset verify operation)에서 사용될 수 있다.
본 발명의 상술된 특징들과 장점들 및 그 밖의 특징들과 장점들을 포괄할 수 있도록, 도면들을 동반하여 다수의 예시적인 실시예들이 아래에서 상세하게 기술된다.
첨부된 도면들은 본 발명의 상세한 이해를 돕기 위해 포함되었고, 본 명세서 내에 통합되고 본 명세서의 일부분을 구성한다. 도면들은 본 발명의 실시예들을 예시하며 발명의 상세한 설명과 함께 본 발명의 원리들을 설명하기 위함이다.
도 1은 본 개시의 일 실시예에 따른 저항성 메모리 장치의 개략도를 예시한다.
도 2는 본 개시의 다른 실시예에 따른 저항성 메모리 장치의 개략도를 예시한다.
도 3은 본 개시의 다른 실시예에 따른 저항성 메모리 장치의 개략도를 예시한다.
도 4는 본 개시의 다른 실시예에 따른 저항성 메모리 장치의 개략도를 예시한다.
도 1을 참조하면, 도 1은 본 개시의 일 실시예에 따른 저항성 메모리 장치의 개략도를 예시한다. 저항성 메모리 장치(100)는 저항성 메모리 셀들(RMCELL1 및 RMCELL2), 비트 라인 선택 스위치(110), 소스 라인 선택 스위치(130), 풀다운 스위치들(120 및 140), 셋/리셋 기입 드라이버(150), 기준 셀(160) 및 트랜지스터들(T1 및 T2)을 포함한다. 본 실시예에서, 저항성 메모리 셀(RMCELL1)의 제1 단자는 비트 라인(BL)에 연결되고, 저항성 메모리 셀(RMCELL1)의 제2 단자는 소스 라인(SL)에 연결되며, 저항성 메모리 셀(RMCELL1)의 제어 단자는 워드 라인(WL1)에 연결된다. 저항성 메모리 셀(RMCELL2)의 제1 단자는 비트 라인(BL)에 연결되고, 저항성 메모리 셀(RMCELL2)의 제2 단자는 소스 라인(SL)에 연결되며, 저항성 메모리 셀(RMCELL2)의 제어 단자는 워드 라인(WL2)에 연결된다. 본 실시예에서, 저항성 메모리 셀(RMCELL1)은 1T1R 저항성 메모리 셀이다. 예를 들어, 저항성 메모리 셀(RMCELL1)은 트랜지스터(MR)와 저항(RR)을 포함하고, 트랜지스터(MR)와 저항(RR)은 소스 라인(SL)과 비트 라인(BL) 사이에 직렬로 연결된다. 비트 라인 선택 스위치(110)의 제1 단자는 비트 라인(BL)에 연결되고, 비트 라인 선택 스위치(110)의 제2 단자는 센스 앰프(SA)의 제1 입력 단자(I1)에 연결된다. 소스 라인 선택 스위치(130)의 제1 단자는 소스 라인(SL)에 연결되고, 소스 라인 선택 스위치(130)의 제2 단자도 또한 센스 앰프(SA)의 제1 입력 단자(I1)에 연결된다. 풀다운 스위치들(120 및 140)은 각각 비트 라인(BL)과 소스 라인(SL)에 연결되고, 풀다운 스위치들(120 및 140)은 각각 제어 신호들(BLYSb 및 BLYS)에 의해 제어되어 각각 비트 라인(BL)과 소스 라인(SL)이 기준 접지(VSS)까지 끌어내려지도록 턴온 또는 턴오프될 수 있다.
한편, 셋/리셋 기입 드라이버(150)는 센스 앰프(SA)의 제1 입력 단자(I1)에 연결되어서, 셋/리셋 기입 드라이버(150)가 저항성 메모리 셀(RMCELL1 또는 RMCELL2)를 셋팅(setting) 또는 리셋팅(resetting)할 수 있도록, 비트 라인 선택 스위치(110)를 통해 비트 라인(BL)에 기입 신호를 제공할 수 있다. 기준 셀(160)은 센스 앰프(SA)의 제2 입력 단자(I2)에 연결되어 있다. 기준 셀(160)은 사전에 결정된 기준 저항을 가지고 있어서, 기준 저항에 따라 센스 앰프(SA)의 제2 입력 단자(I2)에 기준 신호를 제공한다.
트랜지스터(T2)는 기준 셀(160)과 센스 앰프(SA)의 제2 입력 단자(I2) 사이에 연결되어 있고, 트랜지스터(T1)는 비트 라인 선택 스위치(110)의 제2 단자와 센스 앰프(SA)의 제1 입력 단자(I1) 사이에 연결되어 있다. 트랜지스터들(T1 및 T2)의 제어 단자들은 기준 바이어스 전압(VSAREF)을 수신한다.
본 실시예에서, 비트 라인 선택 스위치(110)는 스위치들(SW11 및 SW12)을 포함한다. 스위치들(SW11 및 SW12)은 비트 라인(BL)과 센스 앰프(SA)의 제1 입력 단자(I1) 사이에서 직렬로 연결된다. 스위치(SW11)의 제어 단자는 반전된 제어 신호(BLYS)를 수신하고, 스위치(SW11)는 반전된 제어 신호(BLYS)에 따라 턴온 또는 턴오프된다. 스위치(SW12)의 제어 단자는 비트 라인 선택 신호(Blsel)을 수신하고 스위치(SW12)는 비트 라인 선택 신호(Blsel)에 따라 턴온 또는 턴오프된다. 여기서, 반전된 제어 신호(BLYS)는 제어 신호(BLYSb)에 대해 반전된 것이다. 추가로, 스위치들(SW11 및 SW12)은 각각 트랜지스터(M11)와 트랜지스터(M12)에 의해 구성된다.
소스 라인 선택 스위치(130)는 스위치들(SW21 및 SW22)을 포함한다. 스위치들(SW21 및 SW22)은 소스 라인(SL)과 센스 앰프(SA)의 제1 입력 단자(I1) 사이에서 직렬로 연결된다. 스위치(SW21)의 제어 단자는 반전된 제어 신호(SLYS)를 수신하고, 스위치(SW21)는 반전된 제어 신호(SLYS)에 따라 턴온 또는 턴오프된다. 스위치(SW22)의 제어 단자는 소스 라인 선택 신호(Slsel)을 수신하고, 스위치(SW22)는 소스 라인 선택 신호(Slsel)에 따라 턴온 또는 턴오프된다. 여기서, 반전된 제어 신호(SLYS)는 제어 신호(SLYSb)에 대해 반전된 것이다. 추가로, 스위치들(SW21 및 SW22)은 각각 트랜지스터(M21)와 트랜지스터(M22)에 의해 구성된다.
독출 동작이 저항성 메모리 셀(RMCELL1) 상에서 수행될 때에, 비트 라인 선택 스위치(110) 및 풀다운 스위치(140)의 온 또는 오프 상태들은 동일하고, 소스 라인 선택 스위치(130) 및 풀다운 스위치(120)의 온 또는 오프 상태들이 동일하며, 풀다운 스위치들(120 및 140)의 온 또는 오프 상태들은 서로 상보적이다.
독출 동작이 저항성 메모리 장치(100) 상에서 수행될 때에 저항성 메모리 장치(100)의 상세한 동작에 관하여, 독출 동작을 위해 선택될 수 있는 두 가지 모드가 있다. 제1 모드는 순방향 독출 모드(forward reading mode)이고 다른 모드인 제2 모드는 역방향 독출 모드(reverse reading mode)이다. 만약 순방향 독출 모드가 선택되면, 소스 라인 선택 스위치(130)의 스위치들(SW21 및 SW22)은 턴오프되고, 풀다운 스위치(140)는 턴온된다. 나아가, 비트 라인 선택 스위치(110)의 스위치들(SW11 및 SW12)은 턴온되고, 풀다운 스위치(120)는 턴오프된다. 만약 독출 동작을 위해 저항성 메모리 셀(RMCELL1)이 선택되고 저항성 메모리 셀(RMCELL2)이 비선택된다면, 워드 라인(WL2)은 접지 전압까지 끌어내려질 수 있고, 워드 라인(WL1)은 인에이블 전압(enable voltage)까지 구동될 수 있다. 이렇게 하여, 독출 동작 중에, 풀다운 스위치(140), 저항성 메모리 셀(RMCELL1) 및 비트 라인 선택 스위치(110)가 하나의 전기적 루프(electric loop)를 형성할 수 있고, 저항성 메모리 셀(RMCELL1)의 저항은 전류 또는 전압의 형식으로 표현되어 센스 앰프(SA)의 제1 입력 단자(I1)로 전달될 수 있다. 이후에, 센스 앰프(SA)는 제1 및 제2 단자들(I1 및 I2) 상의 신호들을 비교할 수 있고 센싱 출력 데이터(sensing output data)를 생성할 수 있다.
반면에, 만약 역방향 독출 모드가 선택되면, 소스 라인 선택 스위치(130)의 스위치들(SW21 및 SW22) 모두가 턴온되고, 풀다운 스위치(140)는 턴오프된다. 나아가, 비트 라인 선택 스위치(110)의 스위치들(SW11 및 SW12) 모두는 턴오프되고, 풀다운 스위치(120)는 턴온된다. 만약 독출 동작을 위해 저항성 메모리 셀(RMCELL1)이 선택되었다면, 그에 따라 풀다운 스위치(120), 저항성 메모리 셀(RMCELL1) 및 소스 라인 선택 스위치(130)가 하나의 전기적 루프를 형성할 수 있고, 저항성 메모리 셀(RMCELL1)의 저항은 전류 또는 전압의 형식으로 표현되어 센스 앰프(SA)의 제1 입력 단자(I1)로 전달될 수 있다. 이후에, 센스 앰프(SA)는 제1 및 제2 단자들(I1 및 I2) 상의 신호들을 비교할 수 있고 센싱 출력 데이터를 생성할 수 있다.
여기서, 순방향 독출 모드는 독출 동작이 셋팅 전압의 극성과 동일한 독출 전압의 극성을 가지는 경우로 정의되고, 역방향 독출 모드는 독출 동작이 리셋팅 전압의 극성과 동일한 독출 전압의 극성을 가지는 경우로 정의된다. 일부 실시예들에서, 순방향 독출 모드는 셋 검증 동작(set-verify operation)을 위한 셋팅 동작 후에 수행될 수 있고, 역방향 독출 모드는 리셋 검증 동작(reset-verify operation)을 위한 리셋팅 동작 후에 수행될 수 있다.
한편, 저항성 메모리 장치(100)는 저항성 메모리 셀을 순방향 독출 모드 또는 역방향 독출 모드 중 어느 것에 의해서도 읽을 수 있고, 사전에 결정된 독출 모드가 퓨즈 옵션 비트(fuse option bit)에 의해 선택될 수 있다. 예를 들어, 역방향 독출 모드는 좀더 높은 교란 독출 전압(disturb read voltage)(약 0.6V)을 갖기 때문에, 퓨즈 옵션 비트에 의해, 모든 검증 독출 동작들 및 일반 독출 모드들에 관하여 역방향 독출 모드가 적용될 수 있다.
또한, 기준 셀(160)은 바람직한 회로 정합(circuit matching)을 위해 저항성 메모리 셀(RMCELL1)과 동일한 순방향 또는 역방향 독출 전압 극성을 가진다.
도 2를 참조하면, 도 2는 본 개시의 다른 실시예에 따른 저항성 메모리 장치의 개략도를 예시한다. 저항성 메모리 장치(200)는 저항성 메모리 셀들(RMCELL1 및 RMCELL2), 비트 라인 선택 스위치(110), 소스 라인 선택 스위치(130), 풀다운 스위치들(120 및 140), 셋/리셋 기입 드라이버(150), 기준 셀(160) 및 트랜지스터들(T1 및 T2)을 포함한다. 본 실시예에서, 저항성 메모리 셀(RMCELL1)은 메모리 셀(RMCELL1-1 및 RMCELL1-2)을 포함하고, 저항성 메모리 셀(RMCELL2)은 메모리 셀(RMCELL2-1 및 RMCELL2-2)을 포함한다. 메모리 셀들(RMCELL1-1, RMCELL1-2, RMCELL2-1 및 RMCELL2-2)은 동일한 소스 라인(SL)에 연결되고, 또한 동일한 비트 라인(BL)에 연결된다. 하지만, 메모리 셀들(RMCELL1-1 및 RMCELL1-2)은 각각 서로 다른 두 워드 라인들(WL1 및 WLn+1)에 연결되고, 메모리 셀들(RMCELL2-1 및 RMCELL2-2)은 각각 서로 다른 두 워드 라인들(WL2 및 WLn+2)에 연결된다.
본 실시예에서, 풀다운 스위치들(120 및 140)은 각각 트랜지스터들(MD1 및 MD2)에 의해 구성된다.
도 3을 참조하면, 도 3은 본 개시의 다른 실시예에 따른 저항성 메모리 장치의 개략도를 예시한다. 저항성 메모리 장치(300)는 저항성 메모리 셀들(RMCELL1 내지 RMCELL4), 비트 라인 선택 스위치들(310 및 350), 소스 라인 선택 스위치들(330 및 370), 풀다운 스위치들(320, 340, 360 및 380), 셋/리셋 기입 드라이버들(301 및 302) 및 트랜지스터들(T1 및 T2)을 포함한다. 비트 라인 선택 스위치(310)는 비트 라인(BLc)과 센스 앰프(SA)의 제1 입력 단자(I1) 사이에 연결되고, 풀다운 스위치(320)는 비트 라인(BLc)과 기준 접지(VSS) 사이에 연결된다. 소스 라인 선택 스위치(330)는 소스 라인(SLc)과 센스 앰프(SA)의 제1 입력 단자(I1) 사이에 연결되고, 풀다운 스위치(340)는 소스 라인(SLc)과 기준 접지(VSS) 사이에 연결된다.
비트 라인 선택 스위치(350)는 비트 라인(BLt)과 센스 앰프(SA)의 제2 입력 단자(I2) 사이에 연결되고, 풀다운 스위치(360)는 비트 라인(BLt)과 기준 접지(VSS) 사이에 연결된다. 소스 라인 선택 스위치(380)는 소스 라인(SLt)과 센스 앰프(SA)의 제2 입력 단자(I2) 사이에 연결되고, 풀다운 스위치(380)는 소스 라인(SLt)과 기준 접지(VSS) 사이에 연결된다.
셋/리셋 기입 드라이버들(301 및 302)은 각각 센스 앰프(SA)의 제1 및 제2 입력 단자들(I1 및 I2)에 연결된다.
순방향 독출 모드에서, 저항성 메모리 셀들(RMCELL1 및 RMCELL3)이 독출을 위해 선택된다. 비트 라인 선택 스위치들(310 및 350)이 턴온되고, 풀다운 스위치들(340 및 380)이 턴온되며, 소스 라인 선택 스위치들(330 및 370)은 턴오프되고, 풀다운 스위치들(320 및 360)이 턴오프된다. 센스 앰프(SA)는 비트 라인들(BLt 및 BLc)로부터 신호들을 센싱하고, 비트 라인들(BLt 및 BLc)의 신호들을 비교함으로써 센싱 출력 데이터를 생성한다.
역방향 독출 모드에서는, 저항성 메모리 셀들(RMCELL1 및 RMCELL3)이 독출을 위해 선택된다. 비트 라인 선택 스위치들(310 및 350)이 턴오프되고, 풀다운 스위치들(340 및 380)이 턴오프되며, 소스 라인 선택 스위치들(330 및 370)은 턴온되고, 풀다운 스위치들(320 및 360)이 턴온된다. 센스 앰프(SA)는 소스 라인들(SLt 및 SLc)로부터 신호들을 센싱하고, 소스 라인들(SLt 및 SLc)의 신호들을 비교함으로써 센싱 출력 데이터를 생성한다.
도 4를 참조하면, 도 4는 본 개시의 다른 실시예에 따른 저항성 메모리 장치의 개략도를 예시한다. 저항성 메모리 장치(400)는 저항성 메모리 셀들(RMCELL1 내지 RMCELL2), 비트 라인 선택 스위치들(410 및 450), 소스 라인 선택 스위치들(430 및 470), 풀다운 스위치들(420, 440, 460 및 480), 셋/리셋 기입 드라이버들(401 및 402) 및 트랜지스터들(T1 및 T2)을 포함한다. 본 실시예에서, 저항성 메모리 셀(RMCELL1)은 메모리 셀들(RMCELL1-1 및 RMCELL1-2)을 포함하고, 저항성 메모리 셀(RMCELL2)은 메모리 셀들(RMCELL2-1 및 RMCELL2-2)을 포함한다.
메모리 셀들(RMCELL1-1 및 RMCELL1-2)은 동일한 비트 라인(BLc)에 연결되고, 또한 동일한 소스 라인(SLc)에 연결되지만, 메모리 셀들(RMCELL1-1 및 RMCELL1-2)은 각각 서로 다른 두 워드 라인들(WL1 및 WLn+1)에 연결된다. 메모리 셀들(RMCELL2-1 및 RMCELL2-2)은 동일한 비트 라인(BLt)에 연결되고, 또한 동일한 소스 라인(SLt)에 연결되지만, 메모리 셀들(RMCELL2-1 및 RMCELL2-2)은 각각 서로 다른 두 워드 라인들(WL1 및 WLn+1)에 연결된다. 본 실시예에서, 센스 앰프(SA)에 의해 획득되는 센싱 전류(sensing current)는 확대될 수 있고, 저항성 메모리 장치(400)의 데이터 독출 정확도는 향상될 수 있다.
간략하게 말하면, 본 개시는 가역 센싱 메모리 아키텍처를 제공하며, 순방향 및 역방향 독출 동작들 중 하나가 선택될 수 있고 독출 교란 조건은 최소화될 수 있다.
당해 기술 분야에 숙련된 자들에게 본 발명의 범위 또는 취지에서 벗어나지 않으면서도 본 발명의 구조에 다양한 변경과 변형이 가해질 수 있음은 자명할 것이다. 상기 기재의 관점에서, 본 발명은 만약 본 발명의 변경과 변형이 다음의 청구항들 및 그 등가 기술들의 범위 내에 있는 한, 그러한 변경과 변형을 모두 포괄하려는 것을 의도한다.
100, 200, 300, 400: 저항성 메모리 장치
110, 310, 350, 410, 450: 비트 라인 선택 스위치
120, 140, 320, 340, 360, 380, 420, 440, 460, 480: 풀다운 스위치
130, 330, 370, 430, 470: 소스 라인 선택 스위치
150, 301, 302, 401, 402: 셋/리셋 기입 드라이버
160: 기준 셀

Claims (11)

  1. 제1 단자, 제2 단자 및 제어 단자를 가지는 적어도 하나의 제1 저항성 메모리 셀로서, 상기 제1 저항성 메모리 셀의 상기 제1 단자는 제1 비트 라인에 연결되고, 상기 제1 저항성 메모리 셀의 상기 제2 단자는 제1 소스 라인에 연결되며, 상기 제1 저항성 메모리 셀의 상기 제어 단자는 워드 라인에 연결되는, 상기 적어도 하나의 제1 저항성 메모리 셀;
    상기 제1 비트 라인에 연결된 제1 단자와 센스 앰프의 제1 입력 단자에 연결된 제2 단자를 가지는 제1 비트 라인 선택 스위치;
    상기 제1 소스 라인에 연결된 제1 단자와 상기 센스 앰프의 상기 제1 입력 단자에 연결된 제2 단자를 가지는 제1 소스 라인 선택 스위치;
    상기 제1 저항성 메모리 셀의 상기 제1 단자와 기준 접지 사이에 연결되고 제1 제어 신호를 수신하여 턴온 또는 턴오프되는 제1 풀다운 스위치; 및
    상기 제1 저항성 메모리 셀의 상기 제2 단자와 상기 기준 접지 사이에 연결되고 제2 제어 신호를 수신하여 턴온 또는 턴오프되는 제2 풀다운 스위치를 포함하고,
    독출 동작이 상기 제1 저항성 메모리 셀에서 수행될 때에, 상기 제1 비트 라인 선택 스위치와 상기 제2 풀다운 스위치의 온 또는 오프 상태들이 서로 같고, 상기 제1 소스 라인 선택 스위치와 상기 제1 풀다운 스위치의 온 또는 오프 상태들이 서로 같으며, 상기 제1 및 제2 풀다운 스위치들의 온 또는 오프 상태들은 상보적인 것을 특징으로 하는 저항성 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 비트 라인 선택 스위치는,
    제1 단자, 제2 단자 및 제어 단자를 가지는 제1 스위치 유닛으로서, 상기 제1 스위치 유닛의 상기 제1 단자는 상기 제1 비트 라인에 연결되고, 상기 제1 스위치 유닛의 상기 제어 단자는 반전된 제1 제어 신호를 수신하는, 상기 제1 스위치 유닛; 및
    제1 단자, 제2 단자 및 제어 단자를 가지는 제2 스위치 유닛으로서, 상기 제2 스위치 유닛의 상기 제1 단자는 상기 제1 스위치 유닛의 상기 제2 단자에 연결되고, 상기 제2 스위치 유닛의 상기 제2 단자는 상기 센스 앰프의 상기 제1 입력 단자에 연결되며, 상기 제1 스위치 유닛의 상기 제어 단자는 제1 비트 라인 선택 신호를 수신하는, 상기 제2 스위치 유닛을 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 소스 라인 선택 스위치는,
    제1 단자, 제2 단자 및 제어 단자를 가지는 제1 스위치 유닛으로서, 상기 제1 스위치 유닛의 상기 제1 단자는 상기 제1 소스 라인에 연결되고, 상기 제1 스위치 유닛의 상기 제어 단자는 반전된 제2 제어 신호를 수신하는, 상기 제1 스위치 유닛; 및
    제1 단자, 제2 단자 및 제어 단자를 가지는 제2 스위치 유닛으로서, 상기 제2 스위치 유닛의 상기 제1 단자는 상기 제1 스위치 유닛의 상기 제2 단자에 연결되고, 상기 제2 스위치의 상기 제2 단자는 상기 센스 앰프의 상기 제1 입력 단자에 연결되며, 상기 제1 스위치 유닛의 상기 제어 단자는 제1 소스 라인 선택 신호를 수신하는, 상기 제2 스위치 유닛을 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  4. 제1 항에 있어서,
    상기 센스 앰프의 제2 입력 단자에 연결되는 기준 셀을 더 포함하고,
    상기 기준 셀은 기준 저항을 가지며 상기 기준 저항에 따라 상기 센스 앰프의 상기 제2 입력 단자에 기준 신호를 제공하는 것을 특징으로 하는 저항성 메모리 장치.
  5. 제4항에 있어서,
    상기 제1 비트 라인 선택 스위치 및 상기 제1 소스 라인 선택 스위치의 상기 제2 단자들에 연결된 제1 단자와, 상기 센스 앰프의 상기 제1 입력 단자에 연결된 제2 단자 및 기준 바이어스 전압을 수신하는 제어 단자를 가지는 제1 트랜지스터; 및
    상기 기준 신호를 수신하는 제1 단자, 상기 센스 앰프의 상기 제2 입력 단자에 연결된 제2 단자 및 상기 기준 바이어스 전압을 수신하는 제어 단자를 가지는 제2 트랜지스터를 더 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  6. 제1항에 있어서,
    상기 제1 비트 라인 선택 스위치에 연결되어, 상기 제1 저항성 메모리 셀의 셋 또는 리셋을 위해 상기 제1 비트 라인 선택 스위치를 통해 상기 제1 비트 라인에 기입 신호를 제공하는 셋/리셋 기입 드라이버를 더 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  7. 제1항에 있어서,
    제1 단자, 제2 단자 및 제어 단자를 가지는 적어도 하나의 제2 저항성 메모리 셀로서, 상기 제1 저항성 메모리 셀의 상기 제1 단자는 제2 비트 라인에 연결되고, 상기 제1 저항성 메모리 셀의 상기 제2 단자는 제2 소스 라인에 연결되며, 상기 제1 저항성 메모리 셀의 상기 제어 단자는 상기 워드 라인에 연결되는, 상기 적어도 하나의 제2 저항성 메모리 셀;
    상기 제2 비트 라인에 연결된 제1 단자와 상기 센스 앰프의 제2 입력 단자에 연결된 제2 단자를 가지는 제2 비트 라인 선택 스위치;
    상기 제2 소스 라인에 연결된 제1 단자와 상기 센스 앰프의 상기 제2 입력 단자에 연결된 제2 단자를 가지는 제2 소스 라인 선택 스위치;
    상기 제2 저항성 메모리 셀의 상기 제1 단자와 상기 기준 접지 사이에 연결되고 상기 제1 제어 신호를 수신하여 턴온 또는 턴오프되는 제3 풀다운 스위치; 및
    상기 제2 저항성 메모리 셀의 상기 제2 단자와 상기 기준 접지 사이에 연결되고 상기 제2 제어 신호를 수신하여 턴온 또는 턴오프되는 제4 풀다운 스위치를 더 포함하고,
    상기 독출 동작이 상기 제2 저항성 메모리 셀에서 수행될 때에, 상기 제2 비트 라인 선택 스위치와 상기 제4 풀다운 스위치의 온 또는 오프 상태들이 서로 같고, 상기 제2 소스 라인 선택 스위치와 상기 제3 풀다운 스위치의 온 또는 오프 상태들이 서로 같으며, 상기 제3 및 제4 풀다운 스위치들의 온 또는 오프 상태들은 상보적인 것을 특징으로 하는 저항성 메모리 장치.
  8. 제7항에 있어서,
    상기 제2 비트 라인 선택 스위치는,
    제1 단자, 제2 단자 및 제어 단자를 가지는 제1 스위치 유닛으로서, 상기 제1 스위치 유닛의 상기 제1 단자는 상기 제2 비트 라인에 연결되고, 상기 제1 스위치 유닛의 상기 제어 단자는 반전된 제1 제어 신호를 수신하는, 상기 제1 스위치 유닛; 및
    제1 단자, 제2 단자 및 제어 단자를 가지는 제2 스위치 유닛으로서, 상기 제2 스위치 유닛의 상기 제1 단자는 상기 제1 스위치 유닛의 상기 제2 단자에 연결되고, 상기 제2 스위치의 상기 제2 단자는 상기 센스 앰프의 상기 제2 입력 단자에 연결되며, 상기 제1 스위치 유닛의 상기 제어 단자는 제1 비트 라인 선택 신호를 수신하는, 상기 제2 스위치 유닛을 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  9. 제7항에 있어서,
    상기 제2 소스 라인 선택 스위치는,
    제1 단자, 제2 단자 및 제어 단자를 가지는 제1 스위치 유닛으로서, 상기 제1 스위치 유닛의 상기 제1 단자는 상기 제2 소스 라인에 연결되고, 상기 제1 스위치 유닛의 상기 제어 단자는 반전된 제2 제어 신호를 수신하는, 상기 제1 스위치 유닛; 및
    제1 단자, 제2 단자 및 제어 단자를 가지는 제2 스위치 유닛으로서, 상기 제2 스위치 유닛의 상기 제1 단자는 상기 제1 스위치 유닛의 상기 제2 단자에 연결되고, 상기 제2 스위치 유닛의 상기 제2 단자는 상기 센스 앰프의 상기 제2 입력 단자에 연결되며, 상기 제1 스위치 유닛의 상기 제어 단자는 제1 소스 라인 선택 신호를 수신하는, 상기 제2 스위치 유닛을 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  10. 제9항에 있어서,
    상기 제1 비트 라인 선택 스위치 및 상기 제1 소스 라인 선택 스위치의 상기 제2 단자들에 연결된 제1 단자와, 상기 센스 앰프의 상기 제1 입력 단자에 연결된 제2 단자 및 기준 바이어스 전압을 수신하는 제어 단자를 가지는 제1 트랜지스터; 및
    상기 제2 비트 라인 선택 스위치 및 상기 제2 소스 라인 선택 스위치에 연결된 제1 단자, 상기 센스 앰프의 상기 제2 입력 단자에 연결된 제2 단자 및 상기 기준 바이어스 전압을 수신하는 제어 단자를 가지는 제2 트랜지스터를 더 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  11. 제7항에 있어서,
    상기 제2 소스 라인 선택 스위치에 연결되어, 상기 제2 저항성 메모리 셀의 셋 또는 리셋을 위해 상기 제2 소스 라인 선택 스위치를 통해 상기 제2 소스 라인에 기입 신호를 제공하는 셋/리셋 기입 드라이버를 더 포함하는 것을 특징으로 하는 저항성 메모리 장치.
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