KR102302603B1 - 스니크 전류를 제거하기 위한 메모리 장치 - Google Patents

스니크 전류를 제거하기 위한 메모리 장치 Download PDF

Info

Publication number
KR102302603B1
KR102302603B1 KR1020200067560A KR20200067560A KR102302603B1 KR 102302603 B1 KR102302603 B1 KR 102302603B1 KR 1020200067560 A KR1020200067560 A KR 1020200067560A KR 20200067560 A KR20200067560 A KR 20200067560A KR 102302603 B1 KR102302603 B1 KR 102302603B1
Authority
KR
South Korea
Prior art keywords
circuit
current
bit line
control signal
operation control
Prior art date
Application number
KR1020200067560A
Other languages
English (en)
Inventor
정성욱
김태현
송병규
Original Assignee
연세대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 연세대학교 산학협력단 filed Critical 연세대학교 산학협력단
Priority to KR1020200067560A priority Critical patent/KR102302603B1/ko
Priority to US17/338,333 priority patent/US11521679B2/en
Application granted granted Critical
Publication of KR102302603B1 publication Critical patent/KR102302603B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • H01L27/2463—
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode

Landscapes

  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)

Abstract

스니크 전류를 제거하기 위한 메모리 장치를 개시한다.
본 발명의 실시예에 따른 메모리 장치는, 복수의 워드 라인 및 복수의 비트 라인이 교차되며, 상기 워드 라인 및 상기 비트 라인의 교차점 각각에 배치되는 메모리 셀을 포함하는 메모리 셀 어레이; 및 상기 비트 라인의 전체 또는 일부에 비트라인 전류를 공급하고, 적어도 하나의 스위칭 제어를 통해 상기 비트라인 전류를 기반으로 스니크 전류(sneak current)를 제거하며, 상기 메모리 셀에 저장된 데이터를 감지 증폭하여 감지 증폭된 데이터를 출력하기 위한 감지 회로를 포함할 수 있다.

Description

스니크 전류를 제거하기 위한 메모리 장치{Memory Device for Canceling Sneak Current}
본 발명은 스니크 전류를 샘플링하고, 샘플링된 스니크 전류를 상쇄하여 동작하는 메모리 장치에 관한 것이다.
이 부분에 기술된 내용은 단순히 본 발명의 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.
DRAM은 빠른 처리 속도를 가지지만 데이터를 항구적으로 저장하지 못하는 휘발성 메모리이며, NAND 플래시 메모리는 비휘발성을 가지지만 처리 속도가 느린 단점이 있다. 저항 메모리(또는 '저항변화 메모리'라고도 한다)는 DRAM의 빠른 처리 속도와 NAND 플래시의 비휘발성을 함께 가지는 동시에, DRAM과 NAND 플래시의 모두를 넘어서는 높은 용량을 가질 수 있을 것이라 기대되는 새로운 구조의 메모리이다.
RRAM의 동작 원리는 소자가 고저항 상태 (high-resistance state) 또는 저저항 상태 (low-resistance state)의 상태를 가질 수 있게 함으로써, 저항값을 통해 데이터를 저장하는 방식이다.
RRAM은 기존 DRAM의 구조를 모방하여 1-트랜지스터 및 1-저항 (1T1R) 구조의 단위 메모리 셀(unit cell)을 가지는 RRAM에 비하여, 1-셀렉터 및 1-저항 (1S1R) 구조의 단위 메모리 셀을 가지는 크로스바 RRAM (Crossbar RRAM)이 그 용량을 획기적으로 증가시킬 수 있을 것이라 기대된다.
하지만, 크로스바 RRAM의 경우 불완전한 스위치 특성으로 인하여 선택되지 않은 셀을 통해서 흐르는 전류를 완벽하게 제어할 수 없으며, 이에 따라 선택되지 않는 셀을 통해 흐르는 스니크 전류 (Sneak Current)의 문제를 가진다. 특히 이 스니크 전류는 메모리에 저장된 데이터 읽기(Read Operation)를 수행할 때 심각한 문제를 발생시킨다.
RRAM에 저장된 데이터를 읽기 위해서는 선택된 셀에 일정 전압을 인가한 뒤 선택된 셀을 통해 흐르는 전류를 감지하여 해당 셀의 저항값을 판별해내야 하는데, 선택된 셀에 흐르는 전류뿐만 아니라 선택되지 않는 셀을 통해 흐르는 전류(스니크 전류)가 합해져서 감지되기 때문에 정확한 데이터를 읽어낼 수 없게 된다.
스니크 전류의 크기는 크로스바 RRAM의 용량에 비례하게 되는데, 데이터 읽기 오류를 막기 위해서는 용량을 줄여 스니크 전류를 줄여야 하기 때문에, 결국 스니크 전류는 큰 용량의 RRAM을 만드는 것을 어렵게 한다.
크로스바 RRAM에 대한 통상의 읽기 방법은 하나의 비트 라인(bit line)과 하나의 워드 라인(word line)에만 전압(각각 '감지 전압'(VSS)과 '읽기 전압'(VR)이라 한다)을 인가하여 오직 하나의 셀을 선택하는 플로팅 읽기 방법(floating read scheme)을 사용한다.
그런데, 상기한 스니크 전류에 의한 데이터 읽기 오류를 줄이기 위해, RRAM에 특화된 새로운 읽기 방법(read scheme)이 제안된 바 있다. 그 중 대표적인 것으로서, 상기한 플로팅 읽기 방법(floating read scheme)과는 다르게, 모든 선택되지 않은 비트 라인들과 워드 라인들에도 절반의 전압((VR-VSS)/2)을 인가하는 V/2 읽기 방법이 있다. 플로팅 읽기 방법에서 선택되지 않은 모든 셀들에서 흐르는 스니크 전류가 선택된 셀의 전류와 합해져 감지되는 것과 달리, V/2 읽기 방법에서는 오직 0(Zero)V가 인가된 비트 라인에 연결된 셀들에서 흐르는 전류만이 선택된 셀의 전류와 합해져 감지되게 된다. 따라서 원하지 않게 감지되는 스니크 전류의 양을 줄일 수 있는 장점을 가지나, 소모하는 전력이 플로팅 읽기 방법에 비해서 수십 배에서 수천 배까지 커지게 된다는 단점을 가진다.
두 방법 모두에서, 선택된 비트 라인 및 워드 라인에 각각 감지 전압(VSS)과 읽기 전압(VR)을 인가하여, 감지 전압을 인가한 지점(읽기 지점)으로 흘러들어오는 전류를 감지하여 선택된 셀에 저장된 데이터를 읽게 된다.
V/2 읽기 방법의 경우, 감지 지점으로 흘러들어가는 스니크 전류를 줄이기 위하여 모든 선택되지 않은 비트 라인과 워드 라인에 VR/2을 인가하여, 오직 선택된 비트 라인에 연결된 셀들을 통해 흐르는 스니크 전류만 읽기 지점으로 흘러들어오게 한다. 비록 선택된 워드 라인에 연결된 나머지 셀들은 읽기 동작에 영향을 미치지 않지만, 정방향 바이어스가 인가되므로 많은 전류를 흘리게 되고, 결국 V/2 읽기 방법은 큰 전력을 소모하게 된다.
반면에 플로팅 읽기 방법은 모든 선택되지 않은 비트 라인과 워드 라인에 전압을 인가하지 않고 플로팅 상태로 두어 선택되지 않은 모든 셀에 정방향 전류에 비해 크게 작은 역방향 전류만이 흐르게 하여 전력 소모를 크게 줄이는 방법이다. 그러나 선택되지 않은 모든 셀에서 흐르는 모든 역방향 전류가 읽기 지점에서 감지되게 되므로, 데이터 읽기 오류를 발생시킬 가능성이 커지게 된다.
본 발명은 제1 단계의 스위칭 제어를 통해 더미 셀을 이용하여 스니크 전류를 샘플링하고, 제2 단계의 스위칭 제어를 통해 샘플링된 스니크 전류를 제거하여 메모리 셀에 저장된 데이터를 리드하는 스니크 전류를 제거하기 위한 메모리 장치를 제공하는 데 주된 목적이 있다.
본 발명의 일 측면에 의하면, 상기 목적을 달성하기 위한 메모리 장치는, 복수의 워드 라인 및 복수의 비트 라인이 교차되며, 상기 워드 라인 및 상기 비트 라인의 교차점 각각에 배치되는 메모리 셀을 포함하는 메모리 셀 어레이; 및 상기 비트 라인의 전체 또는 일부에 비트라인 전류를 공급하고, 적어도 하나의 스위칭 제어를 통해 상기 비트라인 전류를 기반으로 스니크 전류(sneak current)를 제거하며, 상기 메모리 셀에 저장된 데이터를 감지 증폭하여 감지 증폭된 데이터를 출력하기 위한 감지 회로를 포함할 수 있다.
이상에서 설명한 바와 같이, 본 발명은 크로스 포인트 어레이 구조에서 스니크 전류로 스니크 전류로 인해 리드 동작에서 리드 실패(read fail)가 증가하는 문제를 해결할 수 있는 효과가 있다.
또한, 본 발명은 메모리 장치의 감지 회로에서 오프셋 전압(offset voltage) 으로 인해 리드 실패(read fail)가 증가하는 문제를 해결할 수 있는 효과가 있다.
또한, 본 발명은 전류 미러(current mirror)를 사용하지 않고 스니크 전류를 확인함으로써, 전류 미러의 임계전압 미스매치(Vth mismatch)에 의한 스니크 전류의 변화(sneak current variation) 없이 스니크 전류를 정확하게 확인할 수 있는 효과가 있다.
또한, 본 발명은 기준 전류 및 리드 전류 생성 및 전달 경로를 동일한 트랜지스터를 사용하여 감지 회로를 구성함으로써, 기준 전류 및 리드 전류 경로에서 전압 변화로 인한 리드 실패(read fail) 확률을 현저히 줄일 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 나타낸 도면이다.
도 2는 본 발명의 실시예에 따른 오프셋 상쇄 감지 회로의 동작 제어신호를 나타낸 도면이다.
도 3은 본 발명의 실시예에 따른 메모리 장치의 동작 단계를 나타낸 도면이다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 크로스 포인트 어레이의 동작을 설명하기 위한 도면이다.
도 5는 본 발명의 실시예에 따른 오프셋 상쇄 감지 회로의 동작을 설명하기 위한 도면이다.
도 6은 본 발명의 실시예에 따른 오프셋 상쇄 감지 회로의 동작 단계를 나타낸 도면이다.
도 7은 본 발명의 다른 실시예에 따른 메모리 장치를 나타낸 도면이다.
도 8은 본 발명의 실시예에 따른 메모리 장치를 포함하는 시스템을 나타낸 예시도이다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다. 또한, 이하에서 본 발명의 바람직한 실시예를 설명할 것이나, 본 발명의 기술적 사상은 이에 한정하거나 제한되지 않고 당업자에 의해 변형되어 다양하게 실시될 수 있음은 물론이다. 이하에서는 도면들을 참조하여 본 발명에서 제안하는 스니크 전류를 제거하기 위한 메모리 장치에 대해 자세하게 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 나타낸 도면이다.
본 실시예에 따른 메모리 장치(100)는 감지 회로(200) 및 메모리 셀 어레이(300)을 포함한다. 메모리 장치(100)는 감지 회로(200) 및 메모리 셀 어레이(300)와 연동하는 전원부, 메모리 제어부 등이 추가로 포함하며, 이는 일반적인 메모리 장치의 동작과 유사하므로 그 기재를 생략하도록 한다. 도 1의 메모리 장치(100)는 일 실시예에 따른 것으로서, 도 1에 도시된 모든 블록이 필수 구성요소는 아니며, 다른 실시예에서 메모리 장치(100)에 포함된 일부 블록이 추가, 변경 또는 삭제될 수 있다.
감지 회로(200)는 메모리 셀 어레이(300)의 비트 라인의 전체 또는 일부에 비트라인 전류를 공급하고, 적어도 하나의 스위칭 제어를 통해 비트라인 전류를 기반으로 스니크 전류(sneak current)를 제거하며, 메모리 셀(330)에 저장된 데이터를 감지 증폭하여 감지 증폭된 데이터를 출력하는 동작을 수행한다.
본 실시예에 따른 감지 회로(200)는 전류 생성회로(210), 클램핑 회로(220), 제1 스위치 회로(230), 센스 앰프(240), 프리차지 커패시터(250), 비트라인 선택회로(260)로 구성될 수 있다. 도 1의 감지 회로(200)는 일 실시예에 따른 것으로서, 도 1에 도시된 모든 구성요소가 필수 구성요소는 아니며, 다른 실시예에서 감지 회로(200)에 포함된 일부 구성요소가 추가, 변경 또는 삭제될 수 있다.
감지 회로(200)는 전류 생성회로(210)의 일측단과 클램핑 회로(220)의 타측단은 연결되며, 전류 생성회로(210) 및 클램핑 회로(220) 사이의 접점은 센스 앰프(240)와 연결된다. 여기서, 전류 생성회로(210) 및 클램핑 회로(220) 사이의 접점과 센스 앰프(240) 사이에는 제1 스위치 회로(230)가 연결될 수 있다. 여기서, 제1 스위치 회로(230)는 제1 동작 제어신호(P1)에 의해 스위칭 동작을 수행하는 트랜지스터(MN1)일 수 있다.
또한, 감지 회로(200)는 센스 앰프(240)와 제1 스위치 회로(230) 사이의 접점은 프리차지 커패시터(250)와 연결되고, 프리차지 커패시터(250)는 그라운드와 연결될 수 있다.
또한, 센스 앰프(240)와 제1 스위치 회로(230) 사이의 접점과 프리차지 커패시터(250) 사이의 접점은 전류 생성회로(210)와 연결될 수 있다.
또한, 클램핑 회로(220)는 비트라인 선택회로(260)와 연결된다. 여기서, 비트라인 선택회로(260)는 제2 스위치 회로(MN3) 및 제3 스위치 회로(MN4)를 포함할 수 있다. 여기서, 제2 스위치 회로(MN3)는 기준 저항(Rref)과 연결되며, 제1 동작 제어신호(P1)에 의해 스위칭 동작을 수행하는 트랜지스터(MN3)일 수 있다. 제3 스위치 회로(MN4)는 복수의 비트라인(BL1~BLN)과 연결되며, 제2 동작 제어신호(P2)에 의해 스위칭 동작을 수행하는 트랜지스터(MN4)일 수 있다. 도 1에서, 제3 스위치 회로(MN4)는 하나의 스위치 회로인 것으로 도시하고 있으나 반드시 이에 한정되는 것은 아니며, 복수의 비트라인(BL1~BLN) 개수와 동일한 개수의 스위치 회로로 구현될 수 있다.
한편, 감지 회로(200)에 포함된 비트라인 선택회로(260)는 감지 회로(200) 내에 포함된 구성요소인 것으로 기재하고 있으나 반드시 이에 한정되는 것은 아니며, 감지 회로(200) 및 메모리 셀 어레이(300) 사이에 위치하는 별도의 장치 비트라인 컬럼 선택 회로로 구현될 수 있다.
본 실시예에 따른 메모리 셀 어레이(300)는 복수의 비트라인(310), 복수의 워드라인(320), 메모리 셀(330) 및 더미 메모리 셀(350)을 포함한다.
메모리 셀 어레이(300)는 복수의 비트 라인(310) 및 복수의 워드 라인(320)이 교차되며, 비트 라인(310) 및 워드 라인(320)의 교차점 각각에 배치되는 메모리 셀(330)로 구성된다. 여기서, 메모리 셀(330)은 상 변화 메모리 셀을 의미하며, 억세스 소자(332) 및 저항 소자(334)를 포함할 수 있다. 억세스 소자(332) 및 저항 소자(334)는 하부 전극, 상변화 물질층 및 상부 전극으로 각각 구성될 수 있다. 여기서, 억세스 소자(332)를 구성하는 상변화 물질층과 저항 소자(334)를 구성하는 상변화 물질층의 종류는 서로 상이할 수 있다.
복수의 비트라인(310) 및 복수의 워드라인(320)이 교차하는 교차점에는 메모리 셀(330)이 위치하고, 복수의 비트라인(310) 및 더미 워드라인(WLDummy)이 교차하는 교차점에는 더미 메모리 셀(350)이 위치한다.
이하, 감지 회로(200) 및 메모리 셀 어레이(300)의 동작을 설명하도록 한다.
감지 회로(200)는 비트라인을 통해 크로스 포인트 어레이(300)에 센싱 전류를 공급한다.
감지 회로(200)는 리드 동작 시, 크로스 포인트 어레이(300)에 센싱 전류를 공급하여 메모리 셀(330)에 저장된 데이터를 리드한다. 감지 회로(200)는 Iread를 Iref와 비교하여, 메모리 셀(330)의 상태(cell state)를 판정할 수 있다. 여기서, 감지 회로(200)는 두 개의 단계로 동작할 수 있다.
제1 단계는 스니크 전류를 샘플링하는 동작을 수행하고, 제2 단계는 스니크 전류를 제거하고, 데이터를 리드하는 동작을 수행한다.
제1 단계는 제1 동작 제어신호를 통해 제1 스위치 회로(MN1) 및 제2 스위치 회로(MN3)를 턴 온 시키고, 제2 동작 제어신호를 통해 제3 스위치 회로(MN4)를 턴 온 시킨 상태에서 크로스 포인트 어레이(300)의 선택된 비트라인에 비트 라인 전류(IBL)를 공급하고, 동시에 기준 저항(Rref)에 흐르는 기준 전류(Iref)를 함께 공급한다. 여기서, 선택된 비트라인은 제2 동작 제어신호의 제어에 의해 선택된 소정의 비트라인을 의미하고, 비선택된 비트라인은 제2 동작 제어신호의 제어에 의해 선택되지 않은 소정의 비트라인을 의미한다. 예를 들어, 도 1에서 제N 번째 비트라인이 선택된 경우, 선택된 비트라인은 BLN일 수 있으며, 제1 번째 비트라인이 선택되지 않은 경우, 비선택된 비트라인은 BL1일 수 있다.
제1 단계에서 더미 메모리 셀(350)의 워드라인은 선택되고, 선택된 더미 메모리 셀(350)의 선택된 비트라인에 비트 라인 전류(IBL)를 공급된다. 제1 단계에서 셀 어레이(340)의 워드라인은 선택되지 않고, 플로팅(Floating) 상태가 된다.
제1 단계에서는 더미 메모리 셀(350)을 제외한 플로팅(Floating) 상태의 셀 어레이(340)로 흐르는 스니크 전류를 샘플링하여 저장한다.
Figure 112020057566162-pat00001
(IHRS: 선택된 비트라인의 더미 메모리 셀(350)에 흐르는 고저항 상태 전류, Isneak: 스니크 전류, IS_Cell: 플로팅 상태의 선택된 비트라인의 메모리 셀(330)에 흐르는 전류, IS_HRS: 비선택된 비트라인의 더미 메모리 셀(350)에 흐르는 고저항 상태 전류, M: 워드라인 개수, N: 비트라인 개수)
제2 단계는 제1 동작 제어신호를 통해 제1 스위치 회로(MN1) 및 제2 스위치 회로(MN3)를 턴 오프 시키고, 제2 동작 제어신호를 통해 제3 스위치 회로(MN4)를 턴 온 시킨 상태에서 크로스 포인트 어레이(300)의 제 1단계에서 선택된 동일한 비트라인에 비트 라인 전류(IBL)를 공급한다.
제2 단계에서, 선택된 비트라인은 선택된 셀을 리드하기 위하여 선택된 비트라인으로 비트 라인 전류(IBL)를 공급한다. 제2 단계에서, 감지 회로(200)는 선택된 워드라인 및 플로팅 상태의 선택되지 않은 워드라인으로 흐르는 비트 라인 전류(IBL)를 리드하여 센싱한다. 여기서, 센싱하고자 하는 목표는 Icell이므로, 스니크 전류(Isneak)가 포함된 제 2단계의 비트 라인 전류(IBL)에서 제1 단계에서 샘플링한 스니크 전류(Isneak)를 빼주면 Icell만을 기준전류(Iref)와 비교하여 센싱이 가능하다.
감지 회로(200)는 프리차지 커패시터(250)에 저장된 기준전압(Vref)로 인해 메모리 셀(330)의 상태를 판단할 수 있다. 예를 들어, Vdata < Vref 이면 저저항 상태(LRS)로 판단하고, Vdata > Vref 이면 고저항 상태(HRS)인 것으로 판단할 수 있다.
도 2는 본 발명의 실시예에 따른 오프셋 상쇄 감지 회로의 동작 제어신호를 나타낸 도면이다.
도 2의 P1 그래프는 제1 스위치 회로(MN1) 및 제2 스위치 회로(MN3)의 동작을 제어하기 위한 제1 동작 제어신호를 나타내고, 도 2의 P2 그래프는 제3 스위치 회로(MN4)의 동작을 제어하기 위한 제2 동작 제어신호를 나타낸다.
① 구간은 스니크 전류를 샘플링하는 동작을 수행하는 구간을 의미하고, ② 구간/④ 구간은 프리차지 동작을 수행하는 구간을 의미한다. ③ 구간은 스니크 전류를 제거하고, 선택된 셀에 대한 리드 동작을 수행하는 구간을 의미한다.
도 2에서, ① 구간은 감지 회로(200)의 제1 단계와 대응되며, ③ 구간은 감지 회로(200)의 제2 단계와 대응된다.
도 3은 본 발명의 실시예에 따른 메모리 장치의 동작 단계를 나타낸 도면이다.
본 실시예에 따른 메모리 장치(100)는 감지 회로(200)에서 Iread를 Iref와 비교하여, 메모리 셀의 상태를 판정한다.
- Iref = (IHRS + ILRS)/2, Iread = IHRS or ILRS (Isneak = 0 인 경우)
- 종래의 기술에서는 리드 실패 문제는 HRS일 때 발생하게 됨.
종래에는 Iref > Iread = IHRS 면, 제대로 state 인식하나, Isneak로 인해, 리드 실패(read fail)가 발생하게 된다.
도 3의 (a)를 참고하면, 감지 회로(200)에서 Iref에 Isneak를 보상(compensation)해주면, 어레이 내 랜덤한 상태의 비선택된 메모리 셀(330)들의 스니크 전류를 샘플링할 수 있다.
일반적으로, IHRS의 변화(variation)가 발생하게 되는데, 이러한 IHRS의 변화는 감지 회로(200)의 오프셋 전압(offset voltage)에 의해 발생하게 된다.
도 3의 (b)를 참고하면, 본 실시예에 따른 감지 회로(200)는 오프셋 전압을 상쇄하여 IHRS의 변화를 최소화하여 리드 실패 확률을 최소화할 수 있다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 크로스 포인트 어레이의 동작을 설명하기 위한 도면이다.
도 4a는 M x N(WL x BL)의 메모리 셀 어레이(300)를 나타낸다.
도 4a의 (a)에서, 메모리 장치(100)의 감지 회로(200)는 더미 워드라인 외에 플로팅 상태의 비선택된 워드라인으로 흘러 나가는 Isneak를 샘플링하여 저장한다.
도 4a의 (b)에서, 메모리 장치(100)의 감지 회로(200)는 선택된 워드라인 및 플로팅 상태의 비선택된 워드라인으로 흘러 나가는 IBL을 리드하여 센싱을 수행한다.
감지 회로(200)에서 센싱하고자 하는 목표는 Icell이므로, IBL에서 샘플링된 Isneak를 빼주면 Icell만 센싱이 가능하다.
도 4b는 메모리 셀 어레이(300)에서 Icell과 Isneak가 흐르는 경로를 나타낸 도면이다.
도 5는 본 발명의 실시예에 따른 오프셋 상쇄 감지 회로의 동작을 설명하기 위한 도면이다.
도 5의 (a)는 종래의 감지 회로를 나타내며, 종래의 감지 회로는 Iref 경로와 Iread 경로의 트랜지스터(TR)가 동일하지 않으며, 이에 따른 임계값 변화(Vth variation)로 인해 리드 실패가 발생하게 된다.
도 5의 (b)는 본 발명의 감지 회로(200)를 나타내며, 본 발명에 따른 감지 회로(200)는 Iref 경로와 Iread 경로의 트랜지스터(TR)가 동일하며, 이로 인해 임계값 변화(Vth variation)로 인해 발생되는 리드 실패가 최소화된다.
도 6은 본 발명의 실시예에 따른 오프셋 상쇄 감지 회로의 동작 단계를 나타낸 도면이다.
도 6의 (a)는 감지 회로(200)의 제1 단계의 동작을 나타내고, 도 6의 (b)는 감지 회로(200)의 제2 단계의 동작을 나타낸다.
도 6의 (a)를 참고하면, 감지 회로(200)는 제1 단계에서 제1 동작 제어신호에 의해 두 개의 스위치(제1 스위치 회로 및 제2 스위치 회로)가 모두 ON 상태로 제어된다. 감지 회로(200)의 스위칭 제어를 통해, 메모리 셀 어레이(300)에서는 더미 워드라인이 ON 상태가 된다.
도 6의 (b)를 참고하면, 감지 회로(200)는 제2 단계에서 제1 동작 제어신호에 의해 두 개의 스위치(제1 스위치 회로 및 제2 스위치 회로)가 모두 OFF 상태로 제어된다. 이 때, 감지 회로(200)의 프리차지 커패시터(250)에 저장된 기준전압(Vref)로 인해 제1 단계의 전류(제1 비트라인 전류) 및 제2 단계의 전류(제2 비트라인 전류)의 비교를 통해 Vdata이 결정될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 메모리 장치를 나타낸 도면이다.
도 7은 본 명세서에 설명된 원리의 일례에 따라, 크로스바 어레이(720)에서 출력 신호를 감지하는 메모리 장치(100)의 회로도이다. 크로스바 어레이(720)는 다수의 제 1 라인(722), 다수의 제 2 라인(724), 멤리스터와 같은 다수의 메모리 요소(728) 및 메모리 요소(728)와 직렬로 연결되는 비선형 선택기와 같은 다수의 선택기(726)를 포함할 수 있다.
메모리 장치(100)는 또한 제 1 라인 선택기(740)를 포함할 수 있다. 제 1 라인 선택기(740)는 제 1 전압원(750)에 상이한 제 1 라인(722)을 선택적으로 결합하여 다수의 전압을 제 1 라인(722)으로 전달한다. 제 1 라인 선택기(740)는 제 1 전압원(750)과 상이한 제 1 라인(722)의 선택적인 결합을 수행하기 위한 디코더 및 구동기 회로를 포함할 수 있다. 제 1 전압원(750)이 공급할 수 있는 전압의 예는 타깃 메모리 요소(728)와 관련된 타깃 제 1 라인(722)에 인가된 선택 전압의 일부를 포함한다. 타깃 메모리 요소(728)와 관련된 타깃 제 1 라인(도 2, 722)에 인가되는 선택 전압의 일부는 전체 선택 전압일 수 있다. 제 1 전압원(750)은 또한 타깃 메모리 요소(728)에 대응하지 않는 제 1 라인(722)에 비선택 전압의 일부를 전달할 수 있다. 제 1 전압원(750)은 제 1 전압원(750)에 어떤 전압 값을 어떤 제 1 라인(722)에 공급할지를 나타내는 메모리 제어기(730)에 결합될 수 있다.
메모리 장치(100)는 또한 제 2 라인 선택기(430)를 포함할 수 있다. 제 2 라인 선택기(430)는 제 2 전압원(752)에 상이한 제 2 라인(724)을 선택적으로 결합하여 다수의 전압을 제 2 라인(724)으로 전달한다. 제 2 라인 선택기(430)는 제 2 전압원(752)과 상이한 제 2 라인(724)의 선택적인 결합을 수행하기 위한 디코더 및 구동기 회로를 포함할 수 있다. 제 2 전압원(752)이 공급할 수 있는 전압의 예는 타깃 메모리 요소(728)와 관련된 타깃 제 2 라인(724)에 인가된 선택 전압의 일부를 포함한다. 일부 예에서, 타깃 메모리 요소(728)와 관련된 타깃 제 2 라인(724)은, 예를 들어 선택 전압의 전체 부분이 타깃 메모리 요소(728)와 관련된 제 1 타깃 라인(722)에 의해 인가될 때 접지될 수 있다. 제 2 전압원(752)은 또한 타깃 메모리 요소(728)에 대응하지 않는 제 2 라인(724)에 비선택 전압의 일부를 전달할 수 있다. 제 2 전압원(752)은 제 2 라인(724)에 어떤 전압 값을 어떤 제 2 라인(724)에 공급할지를 나타내는 메모리 제어기(730)에 결합될 수 있다.
메모리 장치(100)는 또한 크로스바 어레이(720)로부터의 출력 전류를 감지하는 감지 회로(710)를 포함한다. 특히, 출력 전류는 크로스바 어레이(720)의 제 2 라인(724)을 따라 수집된다. 따라서, 감지 회로(710)는 출력 전류를 수신하기 위해 제 2 라인(724)에 결합될 수 있다. 감지 회로(710)는 감지 회로(710)의 나머지를 크로스바 어레이(720)에 선택적으로 결합하는 스위치를 포함할 수 있다. 예를 들어, 감지 기간에 있을 때, 감지 회로(710)가 타깃 출력과 같은 검출된 전류를 수집하여 출력하도록 스위치가 폐쇄될 수 있다. 그에 비해, 감지 기간을 벗어나면, 감지 회로(710)가 스니크 전류와 같은 전류를 수집 및 출력하지 않도록 스위치가 개방될 수 있다.
감지 회로(710) 및 보다 구체적으로 스위치는 스위치가 개방되고 폐쇄되어야 할 때를 나타내는 실행가능 인스트럭션을 수신하는 메모리 제어기(730)에 의해 제어될 수 있다. 스위치는 스니크 전류의 수신이 통과되지 않고 타깃 출력의 검출을 혼란스럽게하지 않도록 감지 회로(710)가 디스에이블되게 한다.
도 8은 본 발명의 실시예에 따른 메모리 장치를 포함하는 시스템을 나타낸 예시도이다.
도 8은 본 발명의 일 실시예에 따른 하나 이상의 프로세서(810) 중 적어도 하나에 결합된 시스템 제어 로직(820), 시스템 제어 로직(820)에 결합된 반도체 메모리 장치(100), 및 시스템 제어 로직(820)에 결합된 하나 이상의 통신 인터페이스(830)를 포함하는 예시의 시스템(800)을 예시한다.
통신 인터페이스(830)는 하나 이상의 네트워크를 통해, 및/또는 임의의 그 외의 적합한 디바이스들과 통신하기 위한, 시스템(800)을 위한 인터페이스를 제공할 수 있다. 통신 인터페이스(830)는 임의의 적합한 하드웨어 및/또는 펌웨어를 포함할 수 있다. 일 실시예에 대한 통신 인터페이스(830)는, 예를 들어, 네트워크 어댑터, 무선 네트워크 어댑터, 전화 모뎀, 및/또는 무선 모뎀을 포함할 수 있다. 무선 통신을 위해, 일 실시예에 대한 통신 인터페이스(830)는 하나 이상의 안테나를 사용할 수 있다.
일 실시예에 따른 프로세서(810) 중 적어도 하나가 시스템 제어 로직(820)의 하나 이상의 컨트롤러를 위한 로직과 함께 패키징될 수 있다. 일 실시예에 대해, 프로세서(810) 중 적어도 하나가 시스템 제어 로직(820)의 하나 이상의 컨트롤러를 위한 로직과 함께 패키징되어 SiP(System in Package)를 형성할 수 있다.
일 실시예에 대해, 프로세서(810) 중 적어도 하나가 시스템 제어 로직(820)의 하나 이상의 컨트롤러(들)를 위한 로직과 함께 동일한 다이 상에 집적될 수 있다.
일 실시예에 대해, 프로세서(810) 중 적어도 하나가 시스템 제어 로직(820)의 하나 이상의 컨트롤러를 위한 로직과 함께 동일한 다이 상에 집적되어 SoC(System on Chip)를 형성할 수 있다.
일 실시예에 대한 시스템 제어 로직(820)은 임의의 적합한 인터페이스를 프로세서(810) 중 적어도 하나 및/또는 시스템 제어 로직(820)과 통신하는 임의의 적합한 디바이스 또는 컴포넌트에 제공하기 위한 임의의 적합한 인터페이스 컨트롤러들을 포함할 수 있다.
일 실시예에 대한 시스템 제어 로직(820)은 셋(set), 리셋(reset) 및 리드 동작들과 같은, 그러나 이에 한정되지 않는, 다양한 액세스 동작들을 제어하기 위한 인터페이스를 반도체 메모리 장치(100)에 제공하기 위한 저장 컨트롤러(822)를 포함할 수 있다. 저장 컨트롤러(822)는 반도체 메모리 장치(100)를 제어하도록 특별히 구성된 제어 로직(824)을 포함할 수 있다. 제어 로직(410)은 드라이버들, 레벨 쉬프터들, 글로벌 셀렉터들 등을 제어하기 위한 다양한 선택 신호들을 더 생성할 수 있다. 다양한 실시예들에서, 제어 로직(824)은, 프로세서(들)(810) 중 적어도 하나에 의해 실행되는 경우 저장 컨트롤러로 하여금 전술한 동작들을 수행하게 하는, 비 일시적 컴퓨터 판독 가능 매체에 저장된 명령어들일 수 있다.
다양한 실시예들에서, 시스템(800)은 데스크톱 컴퓨팅 디바이스, 랩톱 컴퓨팅 디바이스, 모바일 컴퓨팅 디바이스(예를 들어, 스마트폰, 태블릿 등)일 수 있다. 시스템(800)은 더 많거나 또는 더 적은 컴포넌트들, 및/또는 상이한 아키텍처들을 가질 수 있다.
이상의 설명은 본 발명의 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명의 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명의 실시예들은 본 발명의 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 메모리 장치 200: 감지 회로
300: 메모리 셀 어레이
210: 전류 생성회로 220: 클램핑 회로
230: 제1 스위치 회로 240: 센스 앰프
250: 프리차지 커패시터 260: 비트라인 선택회로
310: 비트라인 320: 워드라인
330: 메모리 셀 350: 더미 메모리 셀

Claims (12)

  1. 복수의 워드 라인 및 복수의 비트 라인이 교차되며, 상기 워드 라인 및 상기 비트 라인의 교차점 각각에 배치되는 메모리 셀을 포함하는 메모리 셀 어레이; 및
    상기 비트 라인의 전체 또는 일부에 비트라인 전류를 공급하고, 적어도 하나의 스위칭 제어를 통해 상기 비트라인 전류를 기반으로 스니크 전류(sneak current)를 제거하며, 상기 메모리 셀에 저장된 데이터를 감지 증폭하여 감지 증폭된 데이터를 출력하기 위한 감지 회로를 포함하되,
    상기 메모리 셀 어레이는, 상기 스니크 전류를 샘플링하기 위하여 더미 워드라인에 연결된 적어도 하나의 더미 메모리 셀을 포함하며,
    상기 감지 회로는, 제1 동작 제어신호 및 제2 동작 제어신호에 의해 동작하는 스위칭 제어를 통해 제1 단계 또는 제2 단계로 동작되되,
    상기 감지 회로는, 상기 제1 동작 제어신호 및 상기 제2 동작 제어신호에 의해 복수의 스위치가 턴 온 상태로 제어되는 상기 제1 단계에서 상기 스니크 전류를 샘플링하기 위한 제1 비트라인 전류를 상기 더미 메모리 셀로 공급하며,
    상기 제1 비트라인 전류는 기준전류, 스니크 전류 및 고저항 상태(HRS) 전류를 포함하는 것을 특징으로 하는 메모리 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 감지 회로는,
    상기 제2 단계에서 상기 스니크 전류를 제거하고, 메모리 셀에 저장된 데이터를 리드하기 위한 제2 비트라인 전류를 상기 더미 메모리 셀로 공급하는 것을 특징으로 하는 메모리 장치.
  4. 삭제
  5. 제3항에 있어서,
    상기 감지 회로는,
    상기 제1 동작 제어신호에 의해 일부 스위치가 턴 오프 상태 및 상기 제2 동작 제어신호에 의해 일부 스위치가 턴 온 상태로 제어되는 상기 제2 단계에서 상기 제2 비트라인 전류를 상기 메모리 셀 어레이로 공급하며,
    상기 제2 비트라인 전류는 셀 전류 및 스니크 전류를 포함하며, 상기 스니크 전류는 상기 제1 단계에서 샘플링된 스니크 전류를 이용하여 제거되는 것을 특징으로 하는 메모리 장치.
  6. 제1항에 있어서,
    상기 스위치는,
    상기 제1 동작 제어신호 및 상기 제2 동작 제어신호에 의해 동작하는 적어도 하나의 트랜지스터(TR)인 것을 특징으로 하는 메모리 장치.
  7. 제1항에 있어서,
    상기 감지 회로는,
    전류 생성회로, 클램핑 회로, 제1 스위치 회로(MN1), 센스 앰프, 프리차지 커패시터 및 비트라인 선택회로를 포함하여 구성되며,
    상기 감지 회로에서, 상기 전류 생성회로의 일측단과 상기 클램핑 회로의 타측단은 연결되고, 상기 전류 생성회로 및 상기 클램핑 회로 사이의 접점은 상기 센스 앰프와 연결되며, 상기 전류 생성회로 및 상기 클램핑 회로 사이의 접점과 상기 센스 앰프 사이에는 상기 제1 스위치 회로가 연결되는 것을 특징으로 하는 메모리 장치.
  8. 제7항에 있어서,
    상기 감지 회로에서, 상기 센스 앰프와 상기 제1 스위치 회로 사이의 접점은 프리차지 커패시터(250)와 연결되고, 상기 프리차지 커패시터는 그라운드와 연결되며, 상기 센스 앰프와 상기 제1 스위치 회로 사이의 접점과 상기 프리차지 커패시터 사이의 접점은 상기 전류 생성회로와 연결되는 것을 특징으로 하는 메모리 장치.
  9. 제8항에 있어서,
    상기 감지 회로에서, 상기 클램핑 회로는 상기 비트라인 선택회로와 연결되며, 상기 비트라인 선택회로는 제2 스위치 회로(MN3) 및 제3 스위치 회로(MN4)를 포함하는 것을 특징으로 하는 메모리 장치.
  10. 제9항에 있어서,
    상기 제1 스위치 회로(MN1) 및 제2 스위치 회로(MN3)는,
    제1 동작 제어신호에 의해 스위칭 동작이 제어되고, 상기 제3 스위치 회로(MN4)는 제2 동작 제어신호에 의해 스위칭 동작이 제어되는 것을 특징으로 하는 메모리 장치.
  11. 제10항에 있어서,
    상기 감지 회로는,
    상기 제1 동작 제어신호 및 상기 제2 동작 제어신호에 의해 상기 제1 스위치 회로(MN1), 상기 제2 스위치 회로(MN3) 및 상기 제3 스위치 회로(MN4)가 턴 온 상태로 제어되는 제1 단계에서 제1 비트라인 전류를 상기 메모리 셀 어레이로 공급하며,
    상기 제1 동작 제어신호에 의해 상기 제1 스위치 회로(MN1) 및 상기 제2 스위치 회로(MN3)가 턴 오프 상태로 제어되고, 상기 제2 동작 제어신호에 의해 상기 제3 스위치 회로(MN4)가 턴 온 상태로 제어되는 제2 단계에서 제2 비트라인 전류를 상기 메모리 셀 어레이로 공급하는 것을 특징으로 하는 메모리 장치.
  12. 제11항에 있어서,
    상기 감지 회로는,
    상기 제1 단계 및 상기 제2 단계 사이에, 상기 제1 동작 제어신호 및 상기 제2 동작 제어신호에 의해 상기 제1 스위치 회로(MN1), 상기 제2 스위치 회로(MN3) 및 상기 제3 스위치 회로(MN4)가 턴 오프 상태로 제어되는 프리차지 단계를 포함하며, 상기 프리차지 단계에서 프리차지 동작을 수행하는 것을 특징으로 하는 메모리 장치.
KR1020200067560A 2020-06-04 2020-06-04 스니크 전류를 제거하기 위한 메모리 장치 KR102302603B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020200067560A KR102302603B1 (ko) 2020-06-04 2020-06-04 스니크 전류를 제거하기 위한 메모리 장치
US17/338,333 US11521679B2 (en) 2020-06-04 2021-06-03 Memory device for canceling sneak current

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200067560A KR102302603B1 (ko) 2020-06-04 2020-06-04 스니크 전류를 제거하기 위한 메모리 장치

Publications (1)

Publication Number Publication Date
KR102302603B1 true KR102302603B1 (ko) 2021-09-14

Family

ID=77774540

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200067560A KR102302603B1 (ko) 2020-06-04 2020-06-04 스니크 전류를 제거하기 위한 메모리 장치

Country Status (2)

Country Link
US (1) US11521679B2 (ko)
KR (1) KR102302603B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12027214B2 (en) * 2021-12-16 2024-07-02 Ememory Technology Inc. Sensing device for non-volatile memory
CN117998867B (zh) * 2023-12-06 2024-09-20 北京大学 三维存储器阵列及制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040004856A1 (en) * 2002-07-04 2004-01-08 Nec Corporation Magnetic random access memory
WO2013011669A1 (ja) * 2011-07-21 2013-01-24 パナソニック株式会社 不揮発性半導体記憶装置とその読み出し方法
WO2013084412A1 (ja) * 2011-12-07 2013-06-13 パナソニック株式会社 クロスポイント型不揮発性記憶装置とそのフォーミング方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6529398B1 (en) * 2001-09-27 2003-03-04 Intel Corporation Ferroelectric memory and method for reading the same
US6914839B2 (en) * 2001-12-24 2005-07-05 Intel Corporation Self-timed sneak current cancellation
WO2013040083A2 (en) 2011-09-15 2013-03-21 The Regents Of The University Of California Electro-mechanical diode non-volatile memory cell for cross-point memory arrays
KR102061694B1 (ko) 2013-10-14 2020-01-02 삼성전자주식회사 3차원 크로스 포인트 어레이를 갖는 반도체 메모리 소자
KR102480012B1 (ko) 2018-06-12 2022-12-21 삼성전자 주식회사 오프 셀들의 전류를 보상하는 메모리 장치 및 그것의 동작 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040004856A1 (en) * 2002-07-04 2004-01-08 Nec Corporation Magnetic random access memory
WO2013011669A1 (ja) * 2011-07-21 2013-01-24 パナソニック株式会社 不揮発性半導体記憶装置とその読み出し方法
WO2013084412A1 (ja) * 2011-12-07 2013-06-13 パナソニック株式会社 クロスポイント型不揮発性記憶装置とそのフォーミング方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
T. Na 외, "Offset-Canceling Single-Ended Sensing Scheme ...," IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 27, no. 11, 2019. 11.* *

Also Published As

Publication number Publication date
US11521679B2 (en) 2022-12-06
US20210383864A1 (en) 2021-12-09

Similar Documents

Publication Publication Date Title
US8493770B2 (en) Non-volatile semiconductor storage device with concurrent read operation
CN110277122B (zh) 存储器件及其感测放大器和读取方法
US8085615B2 (en) Multi-state resistance changing memory with a word line driver for applying a same program voltage to the word line
US7701791B2 (en) Low read current architecture for memory
US8885428B2 (en) Smart read scheme for memory array sensing
KR101855295B1 (ko) 데이터 리드회로, 이를 포함하는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 데이터 리드 방법
US9837149B2 (en) Low read current architecture for memory
TWI582771B (zh) 電阻式記憶體裝置與其感測電路
EP3244417A1 (en) Magnetic random access memory (mram) and method of operation
US10049733B2 (en) Reusing sneak current in accessing memory cells
CN109949837A (zh) 存储装置的漏电流补偿读取方法
US20170278568A1 (en) Cross-point memory compensation
US9361976B2 (en) Sense amplifier including a single-transistor amplifier and level shifter and methods therefor
KR20170083939A (ko) 저항성 랜덤 액세스 메모리 장치
US20180268878A1 (en) Non-volatile semiconductor memory device
KR102302603B1 (ko) 스니크 전류를 제거하기 위한 메모리 장치
US7755922B2 (en) Non-volatile resistance changing for advanced memory applications
EP3457403B1 (en) Resistive non-volatile memory and a method for sensing a memory cell in a resistive non-volatile memory
KR20220106818A (ko) 메모리 셀 판독 시스템 및 방법
TWI623939B (zh) 記憶體裝置與其控制方法
KR20220003883A (ko) 비휘발성 메모리 및 비휘발성 메모리의 동작 방법
US10553644B2 (en) Test circuit block, variable resistance memory device including the same, and method of forming the variable resistance memory device
US11521665B2 (en) Non-volatile memory having write detect circuitry
KR102374096B1 (ko) 이중 더미 워드라인을 활용한 크로스 포인트 어레이 메모리 장치
US11514965B2 (en) Resistive memory device

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20200604

PA0201 Request for examination
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20210512

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20210902

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20210909

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20210909

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20240912

Start annual number: 4

End annual number: 4