KR102374096B1 - 이중 더미 워드라인을 활용한 크로스 포인트 어레이 메모리 장치 - Google Patents

이중 더미 워드라인을 활용한 크로스 포인트 어레이 메모리 장치 Download PDF

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김태현
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연세대학교 산학협력단
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Abstract

본 발명은 리드 동작 시에 스니크 전류와 이중 더미 워드라인 상에 위치하는 더미 셀에 의해 발생하는 기준 전류에 대응하는 기준 전압을 샘플링하여 저장하고, 이후, 스니크 전류와 선택된 메모리 셀에 의해 발생하는 셀 전류 및 기준 셀에 의해 발생되는 기준 전류에 대응하는 데이터 전압을 획득하여 기준 전압과 비교함으로써 데이터를 판별함으로써, 스니크 전류에 의한 전압 성분을 상쇄하여 리드 정확도를 향상시킬 수 있을 뿐만 아니라, 기준 전압을 샘플링하기 위한 전류 경로와 데이터 전압을 획득하기 위한 전류 경로를 가능한 동일하게 하여 공정 오차에 의한 오프셋 전압을 최소화하여 리드 정확도를 크게 향상시킬 수 있는 이중 더미 워드라인을 활용한 크로스 포인트 어레이 메모리 장치를 제공할 수 있다.

Description

이중 더미 워드라인을 활용한 크로스 포인트 어레이 메모리 장치{Cross-Point Array Memory Device Using Double Dummy Word Line}
본 발명은 크로스 포인트 어레이 메모리 장치에 관한 것으로, 이중 더미 워드라인을 활용하여 스니크 전류와 오프셋 전압을 제거하여 리드 정확도를 향상시킬 수 있는 크로스 포인트 어레이 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리는 어레이 형태로 배열된 다수의 단위 메모리 셀들로 구성된다. 그리고 대표적 반도체 메모리인 DRAM(Dynamic Random Access Memory)의 경우, 각 단위 메모리 셀은 주로 하나의 스위치와 하나의 커패시터로 구성된다. DRAM은 휘발성 메모리로서 집적도가 높고 동작 속도가 빠른 이점이 있으나, 전원이 꺼진 후에는 저장된 데이터가 모두 소실되는 단점이 있다. 반면 전원이 꺼진 후에도 저장된 데이터가 보존될 수 있는 비휘발성 메모리 소자로는 대표적으로 플래쉬 메모리가 있다. 그러나 플래쉬 메모리는 DRAM에 비해 집적도가 낮고 동작 속도가 느리다는 단점이 있어, 플래쉬 메모리를 대체할 수 있는 비휘발성 메모리 소자에 대한 다양한 연구가 진행되고 있다.
현재 주목받고 있는 비휘발성 메모리 소자로는 MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory), PRAM(Phase-change Random Access Memory) 및 RRAM(resistance random access memory) 등이 있다. 이 중 RRAM(resistance random access memory)은 주로 전이 금속 산화물의 저항 변환(variable resistance) 특성, 즉 상태에 따라 저항 값이 변화하는 특성을 이용한 것이다. 또한 RRAM은 메모리 셀에 스위치가 구비되지 않아도 되므로, 고집적화를 실현할 수 있다.
RRAM의 경우 크로스 포인트 어레이 구조를 중심으로 연구가 진행되고 있다. 크로스 포인트 어레이 구조는 다수의 워드라인과 다수의 비트라인이 서로 교차하도록 형성되고, 그 교차 지점에 메모리 셀로 저항성 메모리 소자가 형성된다. 이러한 크로스 포인트 어레이 구조는 랜덤 액세스가 가능한 구조로서 리드 및 라이트 동작시에 유리한 측면이 있으나, 선택된 메모리 셀 이외에도 선택되지 않은 메모리 셀을 통한 전류 패스(current path)가 형성되어 스니크 전류(sneak current)가 발생하는 문제가 있다.
한국 등록 특허 제10-1875835호 (2018.07.02 등록)
본 발명의 목적은 리드 동작 시 스니크 전류에 의한 전압 성분을 상쇄하여 리드 정확도를 향상시킬 수 있는 크로스 포인트 어레이 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 리드 동작 시 기준 전압을 샘플링하기 위한 전류 경로와 데이터 전압을 획득하기 위한 전류 경로를 가능한 유사하게 함으로써, 공정 오차에 의한 오프셋 전압이 최소화되도록 하여 리드 정확도를 더욱 향상시킬 수 있는 크로스 포인트 어레이 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 크로스 포인트 어레이 메모리 장치는 다수의 비트라인과 다수의 워드라인이 교차하는 지점 각각에 배치되는 다수의 메모리 셀과 상기 다수의 비트라인과 제1 및 제2 더미 워드라인이 각각 교차하는 지점 각각에 배치되고 서로 다른 저항값을 갖는 다수의 제1 및 제2 더미 셀을 포함하는 메모리 셀 어레이;
리드 동작 시 샘플링 구간에 상기 제1 및 제2 더미 워드라인을 선택하고, 이후 리드 구간에 지정된 어드레스에 대응하는 워드라인을 선택하여 제1 전원 전압을 인가하며, 샘플링 구간 및 리드 구간 각각의 이전 프리차지 구간에서 상기 다수의 워드라인 및 제1 및 제2 더미 워드라인을 기지정된 프리차지 전압 레벨로 프리차지하는 워드라인 디코더; 프리차지 구간에 상기 다수의 비트라인을 프리차지하고, 샘플링 구간 및 리드 구간에 지정된 어드레스에 대응하는 비트라인을 선택하는 비트라인 디코더; 기지정된 기준 저항값을 갖고, 리드 구간에 상기 비트라인 디코더와 병렬로 연결되는 기준 셀 선택회로; 및 샘플링 구간에 선택된 비트라인으로 제2 전원 전압을 인가하여 발생하는 제1 전류에 대응하는 기준 전압을 샘플링하고, 리드 구간에 선택된 비트라인과 상기 기준 셀로 제2 전원 전압을 인가하여 발생하는 제2 전류에 대응하는 데이터 전압을 샘플링된 기준 전압과 비교하여 데이터 값을 판별하는 센싱 회로를 포함한다.
상기 다수의 제1 더미 셀은 상기 다수의 비트라인과 상기 제1 더미 워드라인이 교차하는 지점 각각에 배치되고, 각각 메모리 셀의 고저항 상태에 대응하는 저항값을 가질 수 있다.
상기 다수의 제2 더미 셀은 상기 다수의 비트라인과 상기 제2 더미 워드라인이 교차하는 지점 각각에 배치되고, 각각 메모리 셀의 저저항 상태에 대응하는 저항값을 가질 수 있다.
상기 워드라인 디코더는 프리차지 구간에 상기 다수의 워드라인을 제1 전원 전압과 제2 전원 전압의 평균 전압에 대응하는 상기 프리차지 전압 레벨로 프리차지할 수 있다.
상기 비트라인 디코더는 프리차지 구간에 상기 다수의 비트라인을 상기 프리차지 전압 레벨로 프리차지할 수 있다.
상기 워드라인 디코더는 샘플링 구간에 선택된 상기 제1 및 제2 더미 워드라인을 제외한 나머지 워드라인으로 인가되는 전압을 차단하여 플로팅시키고, 리드 구간에 선택된 워드라인을 제외한 나머지 워드라인과 제1 및 제2 더미 워드라인은 인가되는 전압을 차단하여 플로팅시킬 수 있다.
상기 비트라인 디코더는 샘플링 구간 및 리드 구간에 선택된 비트라인을 상기 센싱 회로와 연결하고, 선택된 비트라인을 제외한 나머지 비트라인은 인가되는 전압을 차단하여 플로팅시킬 수 있다.
상기 기준 셀 선택회로는 일단이 상기 센싱 회로와 상기 비트라인 디코더 사이에서 병렬로 연결되고, 리드 구간에 활성화되는 기준 셀 스위치; 및 상기 기준 셀 스위치의 타단과 제1 전원 전압 사이에 연결되고, 상기 제1 더미 셀과 상기 제2 더미 셀을 흐르는 전류값의 평균이 되는 전류가 흐르도록 하는 기준 저항값을 갖는 기준 셀을 포함할 수 있다.
상기 기준 셀은 상기 기준 셀 스위치의 타단과 제1 전원 전압 사이에 병렬로 연결된 제1 및 제2 더미 셀을 포함할 수 있다.
상기 센싱 회로는 샘플링된 기준 전압과 상기 데이터 전압을 비교하여 데이터 값을 출력하는 센스 앰프; 샘플링 구간 및 리드 구간에 활성화되어 타단으로 인가되는 제2 전원 전압을 타단에 병렬로 연결된 상기 비트라인 디코더 및 상기 기준 셀 선택회로로 전달하는 클램프 스위치; 샘플링 구간에 활성화되어 상기 클램프 스위치의 일단을 통해 흐르는 제1 전류에 대응하는 크기의 기준 전압을 샘플링하는 샘플링 회로; 및 제2 전원 전압과 상기 클램프 스위치의 일단 사이에 연결되어, 상기 샘플링 회로에 샘플링된 기준 전압의 전압 레벨에 응답하여 제2 전원 전압을 상기 클램프 스위치로 인가하는 전원 스위치를 포함할 수 있다.
상기 센싱 회로는 상기 기준 전압을 저장하고, 일단이 상기 센스 앰프와 연결되어 상기 기준 전압을 상기 센스 앰프로 인가하는 샘플링 캐패시터; 및 샘플링 구간에 상기 클램프 스위치의 일단과 상기 캐패시터를 연결하여 상기 샘플링 캐패시터에 상기 기준 전압을 충전시키는 샘플링 스위치를 할 수 있다.
상기 다수의 메모리 셀 각각은 저장되는 데이터 값에 따라 서로 다른 저항값을 갖는 저항성 메모리 소자를 포함할 수 있다.
상기 다수의 메모리 셀과 제1 및 제2 더미 셀 각각은 상기 저항성 메모리 소자와 직렬로 연결되어 대응하는 비트라인으로부터 대응하는 워드라인 또는 제1 및 제2 더미 워드라인 방향으로만 전류가 흐르도록 하는 선택 소자를 더 포함할 수 있다.
따라서, 본 발명의 실시예에 따른 크로스 포인트 어레이 메모리 장치는 리드 동작 시에 스니크 전류와 이중 더미 워드라인 상에 위치하는 더미 셀에 의해 발생하는 기준 전류에 대응하는 기준 전압을 샘플링하여 저장하고, 이후, 스니크 전류와 선택된 메모리 셀에 의해 발생하는 셀 전류 및 기준 셀에 의해 발생되는 기준 전류에 대응하는 데이터 전압을 획득하여 기준 전압과 비교함으로써 데이터를 판별함으로써, 스니크 전류에 의한 전압 성분을 상쇄하여 리드 정확도를 향상시킬 수 있을 뿐만 아니라, 기준 전압을 샘플링하기 위한 전류 경로와 데이터 전압을 획득하기 위한 전류 경로를 가능한 동일하게 하여 공정 오차에 의한 오프셋 전압을 최소화 할 수 있다. 그러므로 리드 정확도를 크게 향상시킬 수 있다.
도 1은 크로스 포인트 어레이 메모리 장치의 개략적 구조를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 크로스 포인트 어레이 메모리 장치의 구조를 나타낸다.
도 3은 도 2의 크로스 포인트 어레이 메모리 장치의 리드 동작 시 시간 구간에 따른 제어 신호의 파형을 나타낸다.
도 4 내지 도 6은 샘플링 구간에서 전류 경로와 제1 전류를 설명하기 위한 도면이다.
도 7 내지 도 9는 리드 구간의 전류 경로와 제2 전류를 설명하기 위한 도면이다.
도 10은 본 실시예에 따른 크로스 포인트 어레이 메모리 장치가 리드 동작 시 스니크 전류를 상쇄하여 데이터를 판독하는 개념을 설명하기 위한 도면이다.
도 11은 본 실시예에 따른 크로스 포인트 어레이 메모리 장치에서 공정 오차로 인한 오프셋을 보정하는 개념을 설명하기 위한 도면이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 그러나, 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 설명하는 실시예에 한정되는 것이 아니다. 그리고, 본 발명을 명확하게 설명하기 위하여 설명과 관계없는 부분은 생략되며, 도면의 동일한 참조부호는 동일한 부재임을 나타낸다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "...부", "...기", "모듈", "블록" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
도 1은 크로스 포인트 어레이 메모리 장치의 개략적 구조를 나타낸다.
도 1을 참조하면, 크로스 포인트 어레이 메모리 장치는 메모리 셀 어레이(110), 비트라인 디코더(120), 워드라인 디코더(130), 기준 셀 선택회로(140) 및 센싱 회로(150)를 포함할 수 있다.
메모리 셀 어레이(110)는 제1 방향으로 서로 평행하게 연장되는 다수의 워드라인(WL1 ~ WLM)과 제1 방향과 상이한 제2 방향으로 서로 평행하게 연장되는 다수의 비트라인(BL1 ~ BLN)이 형성된다. 여기서 다수의 워드라인(WL1 ~ WLM)과 다수의 비트라인(BL1 ~ BLN)은 기판 상의 서로 다른 레이어에서 형성될 수 있으며, 제1 방향과 제2 방향은 서로 직교할 수 있다. 또한 다수의 워드라인(WL1 ~ WLM)을 제1 전극이라 하고, 다수의 비트라인(BL1 ~ BLN)을 제2 전극이라 할 수 있다.
한편 다수의 워드라인(WL1 ~ WLM)과 다수의 비트라인(BL1 ~ BLN)이 교차하는 지점 각각에는 다수의 메모리 셀(MC)이 형성된다. 여기서 다수의 메모리 셀(MC) 각각은 교차 지점에서 대응하는 워드라인과 대응하는 비트라인에 연결되는 저항성 메모리 소자(Rcell)를 포함하여 구현될 수 있다.
저항성 메모리 소자(Rcell)는 저장되는 데이터의 값, 즉 상태에 따라 저항 특성(저항값)이 변화하는 저항 변환 물질(variable resistance material)을 포함하여 형성되는 소자이다. 일 예로 저항성 메모리 소자(Rcell)는 메모리 셀(MC)에 제1 데이터 값(예를 들면, "0")이 저장되는 경우, 고저항 상태(High Resistance State: HRS)의 저항값을 가질 수 있으며, 제2 데이터 값(예를 들면, "1")이 저장되는 경우, 저저항 상태(Low Resistance State: LRS)의 저항값을 가질 수 있다. 고저항 상태의 고저항 메모리 소자(RCHS)는 상대적으로 높은 저항값을 가지므로 전류가 상대적으로 적게 흐르게 되며, 저저항 상태의 저저항 메모리 소자(RCLS)는 상대적으로 낮은 저항값을 가지므로 상대적으로 많은 전류가 흐를 수 있게 된다.
따라서 저항성 메모리 소자(Rcell)를 이용하는 메모리 장치에서는 선택된 메모리 셀(MC)을 통해 흐르는 전류량을 기반으로 메모리 셀(MC)에 저장된 데이터를 판별할 수 있다.
워드라인 디코더(130)는 다수의 워드라인(WL1 ~ WLM) 중 중앙 처리 장치나 메모리 제어기 등에서 인가되는 어드레스에 대응하는 워드라인을 선택하여, 선택된 워드라인(SWL)으로 기지정된 제1 전원 전압을 인가한다. 여기서 제1 전원 전압은 일 예로 접지 전압(VSS) 일 수 있다.
그리고 비트라인 디코더(120)는 다수의 비트라인(BL1 ~ BLN) 중 인가된 어드레스에 대응하는 비트라인(SBL)을 선택한다. 그리고 비트라인 디코더(130)는 선택된 비트라인(SBL)으로 기지정된 제2 전원 전압을 인가한다. 여기서 제2 전원 전압은 일 예로 전원 전압(VDD) 일 수 있다. 이에 선택된 비트라인(SBL)과 선택된 워드라인(SWL)이 교차하는 지점의 메모리 셀(MC)을 통해 전류 경로가 형성되며, 메모리 셀(MC)의 저항성 메모리 소자(Rcell)의 상태에 따라 선택된 비트라인(SBL)의 전압 레벨이 변경된다. 이때 변경된 비트라인의 전압은 메모리 셀(MC)의 데이터에 대응하는 레벨을 가지므로 데이터 전압(Vdata)이라 할 수 있다.
한편 워드라인 디코더(130)와 비트라인 디코더(120)는 어드레스에 대응하는 워드라인 및 비트라인을 선택하기 이전에 다수의 워드라인(WL1 ~ WLM)과 다수의 비트라인(BL1 ~ BLN)을 기지정된 프리차지 전압(Vpre)로 프리차지할 수 있다. 그리고 워드라인 디코더(130)와 비트라인 디코더(120)는 메모리 장치의 동작 방식에 따라 선택되지 않은 워드라인과 비트라인에 대해서는 인가되는 전압을 차단하여 플로팅시키거나, 기지정된 바이어스 전압(Vbias)을 인가하여 바이어스 시킬 수 있다. 여기서 프리차지 전압(Vpre)과 바이어스 전압(Vbias)은 일 예로 제1 전원 전압(VSS)과 제2 전원 전압(VDD)의 중간 전압 레벨(VDD/2)의 전압일 수 있다.
기준 셀 선택회로(140)는 기지정된 기준 저항값을 갖는 저항성 메모리 소자로 구현되는 기준 셀을 포함하여 기준 전압(Vref)을 센싱 회로(150)로 전달한다.
센싱 회로(150)는 비트라인 디코더(120)를 통해 데이터 전압(Vdata)을 인가받고, 기준 셀 선택회로(140)로부터 인가되는 기준 전압(Vref)을 비교하여 선택된 메모리 셀(MC)에 저장된 데이터를 판별한다. 즉 센싱 회로(150)는 기준 전압(Vref)을 기준으로 데이터 전압(Vdata)의 전압 레벨을 판별하여 메모리 셀(MC)의 데이터 값을 판별한다.
상기한 바와 같이 크로스 포인트 어레이 메모리 장치는 선택된 비트라인(SBL)으로 흐르는 전류에 대응하는 데이터 전압(Vdata)을 이용하여 메모리 셀(MC)에 저장된 데이터를 판별하지만, 메모리 셀(MC)이 저항성 메모리 소자(Rcell)만을 포함하는 경우, 선택된 비트라인(SBL)으로 인가된 제2 전원 전압이 다른 메모리 셀과 선택되지 않은 워드라인 및 비트라인을 통해 다시 선택된 워드라인(SWL)으로 흐르는 전류 경로가 형성될 수 있다. 이렇게 선택되지 않은 메모리 셀과 워드라인 및 비트라인을 통해 형성된 전류 경로를 따라 흐르는 전류를 스니크 전류(sneak current) (Isneak)라 하며, 스니크 전류(Isneak)는 데이터 전압(Vdata)의 전압 레벨을 변동시켜 센싱 회로(150)가 선택된 메모리 셀(MC)의 데이터 값을 오판독하도록 하는 요인이 된다. 즉 스니크 전류(Isneak)는 크로스 포인트 어레이 메모리 장치의 리드 실패(read fail)를 유발하는 요인이 된다.
특히 선택된 메모리 셀(MC)이 저항성 메모리 소자가 고저항 상태인 고저항 메모리 소자(RCHS)인 경우, 주변의 저저항 상태의 메모리 셀(MC)을 통해 전류가 더욱 용이하게 흐를 수 있으므로, 스니크 전류(Isneak)가 더욱 크게 발생할 수 있다.
스니크 전류(Isneak)는 선택되지 않은 워드라인과 비트라인을 플로팅된 경우에 발생되므로, 상기한 바와 같이 선택되지 않은 워드라인과 비트라인을 바이어스 전압(Vbias)으로 바이어스시켜 스니크 전류(Isneak)를 억제하는 방안도 이용되고 있으나, 이 경우 전력 소비가 증가하는 문제가 있다.
이에 현재는 비트라인으로부터 메모리 셀(MC)을 통해 워드라인 방향으로는 전류 경로가 형성되되, 역방향으로는 전류 경로가 형성되지 않도록 비트라인과 워드라인 사이에 형성되는 메모리 셀(MC)에 저항성 메모리 소자(Rcell)와 함께 다이오드와 같은 선택 소자(D)를 포함하는 방식이 주로 이용되고 있다.
다만 선택 소자(D)의 양단에 인가되는 역바이어스 전류(reverse bias current)가 증가되면, 선택 소자(D)만으로 스니크 전류(Isneak)를 차단하지 못하여 여전히 리드 실패가 발생할 수 있다.
또한 센싱 회로(150)로 기준 전압(Vref)이 전달되는 경로와 데이터 전압(Vdata)이 전달되는 경로가 서로 상이하여, 공정 오차 등에 의한 오프셋 전압이 발생할 수 있다. 이러한 오프셋 전압 또한 스니크 전류(Isneak)와 마찬가지로 리드 실패를 유발하는 요인이 된다.
도 2는 본 발명의 일 실시예에 따른 크로스 포인트 어레이 메모리 장치의 구조를 나타내고, 도 3은 도 2의 크로스 포인트 어레이 메모리 장치의 리드 동작 시 시간 구간에 따른 제어 신호의 파형을 나타낸다.
도 2에서도 따른 크로스 포인트 어레이 메모리 장치는 메모리 셀 어레이(210), 비트라인 디코더(220), 기준 셀 선택회로(240) 및 센싱 회로(250)를 포함할 수 있다. 도 2의 크로스 포인트 어레이 메모리 장치 또한 도 1의 크로스 포인트 어레이 메모리 장치와 마찬가지로 워드라인 디코더를 포함하지만 여기서는 설명의 편의를 위하여 생략하였다.
도 1에서와 마찬가지로 본 실시예의 메모리 셀 어레이(210)에도 다수의 워드라인(WL1 ~ WLM)과 다수의 비트라인(BL1 ~ BLN)이 형성되고, 다수의 워드라인(WL1 ~ WLM)과 다수의 비트라인(BL1 ~ BLN)이 교차하는 지점 각각에는 다수의 메모리 셀(MC)이 형성된다.
다수의 메모리 셀(MC)은 저항성 메모리 소자(Rcell)를 포함하며, 저항성 메모리 소자(Rcell)는 저장되는 데이터 값에 고저항 상태(HRS)를 갖는 고저항 메모리 소자(RCHS)와 저저항 상태(Low Resistance State: LRS)의 저항값을 갖는 저저항 메모리 소자(RCLS)로 구분될 수 있다.
그러나 메모리 셀 어레이(210)에는 도 1에서와 달리 다수의 워드라인(WL1 ~ WLM)과 평행하게 연장되는 2개의 더미 워드라인(DWL1, DWL2)이 더 형성되고, 다수의 비트라인(BL1 ~ BLN)은 2개의 더미 워드라인(DWL1, DWL2)과도 교차되도록 연장되어 형성된다. 그리고 2개의 더미 워드라인(DWL1, DWL2) 중 제1 더미 워드라인(DWL1)과 다수의 비트라인(BL1 ~ BLN)이 교차되는 지점 각각에는 제1 더미 셀(DC1)이 형성되고, 제2 더미 워드라인(DWL2)과 다수의 비트라인(BL1 ~ BLN)이 교차되는 지점 각각에는 제2 더미 셀(DC2)이 형성된다.
다수의 제1 더미 셀(DC1)과 다수의 제2 더미 셀(DC2)은 메모리 셀(MC)과 마찬가지로 저항성 메모리 소자(Rcell)를 포함하지만, 메모리 셀(MC)과 달리 고정된 저항값을 갖는 저항성 메모리 소자(Rcell)가 포함된다. 일 예로 다수의 제1 더미 셀(DC1)에는 고저항 상태의 저항값을 갖는 메모리 소자(RHRS)가 포함되고, 다수의 제2 더미 셀(DC2)에는 저저항 상태의 저항값을 갖는 메모리 소자(RLRS)가 포함될 수 있다. 즉 제1 더미 셀(DC1)과 제2 더미 셀(DC2)은 서로 상이한 상태의 저항값을 갖는 메모리 소자(RHRS, RLRS)를 포함한다.
또한 다수의 메모리 셀(MC)과 다수의 제1 및 제2 더미 셀(DC1, DC2)에는 역방향으로는 전류 경로가 형성되지 않도록 다이오드와 같은 선택 소자(D)가 더 포함될 수 있다.
도 3을 참조하면, 크로스 포인트 어레이 메모리 장치의 리드 동작은 프리차지 구간(precharge)과 샘플링 구간(sampling) 및 리드 구간(read)로 구분될 수 있다. 여기서 샘플링 구간은 기준 전압(Vref)을 샘플링하여 획득하는 구간이며, 리드 구간은 선택된 메모리 셀(MC)에 대한 데이터 전압(Vdata)을 획득하여 저장된 기준 전압(Vref)과 비교하여 선택된 메모리 셀(MC)에 저장된 데이터를 판독하는 구간이다. 그리고 샘플링 구간과 리드 구간 각각의 이전 프리차지 구간은 다수의 워드라인(WL1 ~ WLM)과 2개의 더미 워드라인(DWL1, DWL2) 및 다수의 비트라인(BL1 ~ BLN)을 기지정된 프리차지 전압(Vpre)으로 프리차지하기 위한 구간이다.
비트라인 디코더(120)는 메모리 셀 어레이(110)의 다수의 비트라인(BL1 ~ BLN)과 센싱 회로(150) 사이에 연결된다. 그리고 비트라인 디코더(120)는 프리차지 구간(precharge)에서는 다수의 비트라인(BL1 ~ BLN)을 기지정된 프리차지 전압(Vpre)으로 프리차지한다. 여기서 프리차지 전압(Vpre)은 일 예로 제1 전원 전압(VSS)과 제2 전원 전압(VDD)의 중간 전압 레벨(VDD/2)의 전압일 수 있다.
또한 비트라인 디코더(120)는 샘플링 구간과 리드 구간에서는 다수의 비트라인(BL1 ~ BLN) 중 인가되는 어드레스에 대응하는 비트라인(SBL)을 선택하여, 선택된 비트라인(SBL)로 제2 전원 전압(VDD)을 인가한다. 반면, 비트라인 디코더(120)는 샘플링 구간과 리드 구간에서 선택되지 않은 비선택 비트라인(UBL)으로는 인가되는 전원을 차단하여 플로팅시킨다.
이를 위해 비트라인 디코더(120)는 일 예로 메모리 셀 어레이(110)의 다수의 비트라인(BL1 ~ BLN) 각각과 센싱 회로(150) 사이에 연결되고, 제1 및 제2 제어 신호(P1, P2)에 응답하여 대응하는 비트라인과 센싱 회로(150)를 전기적으로 연결하는 다수의 스위치 트랜지스터(SN1 ~ SNN)를 포함할 수 있다. 비트라인 디코더(120)는 어드레스를 디코딩하여 다수의 비트라인(BL1 ~ BLN) 중 어드레스에 대응하는 비트라인을 선택하기 위한 디코딩 회로가 더 포함되지만 이는 일반적인 구성이므로 여기서는 설명의 편의를 위하여 생략하였다.
한편, 워드라인 디코더(미도시)는 비트라인 디코더(120)와 마찬가지로 프리차지 구간(precharge)에서는 다수의 워드라인(WL1 ~ WLM)과 2개의 더미 워드라인(DWL1, DWL2)을 기지정된 프리차지 전압(Vpre)으로 프리차지한다. 그러나 샘플링 구간에 워드라인 디코더는 2개의 더미 워드라인(DWL1, DWL2)만을 선택하여 제1 전원 전압(VSS)을 인가한다. 그리고 리드 구간에서는 인가되는 어드레스에 대응하는 워드라인을 선택하고, 선택된 워드라인(SWL)으로 제1 전원 전압(VSS)을 인가한다. 워드라인 디코더는 샘플링 구간 및 리드 구간에서 선택되지 않은 비선택 워드라인(UWL)과 더미 워드라인(DWL1, DWL2)으로 인가되는 전원을 차단하여 플로팅시킨다.
워드라인 디코더는 제1 또는 제2 제어 신호(P1, P2) 중 하나에 응답하여 대응하는 워드라인으로 제1 전원 전압(VSS)을 전달하는 다수의 스위치 트랜지스터와 어드레스를 디코딩하여 다수의 워드라인(WL1 ~ WLM) 중 어드레스에 대응하는 워드라인을 선택하기 위한 디코딩 회로가 포함될 수 있다.
기준 셀 선택회로(240)는 비트라인 디코더(220)와 병렬로 센싱 회로(250)에 연결되며, 기지정된 기준 저항값(Rref)을 갖는 저항 또는 저항성 메모리 소자로 구현되는 기준 셀과 제2 제어 신호(P2)에 응답하여, 기준 셀과 센싱 회로(250)를 전기적으로 연결하는 기준 셀 스위치(SR)를 포함할 수 있다. 기준 셀 스위치(SR)는 제2 제어 신호(P2)에 응답하여 리드 구간 동안 기준 셀과 센싱 회로(250)를 전기적으로 연결할 수 있다. 그리고 기준 셀이 갖는 기준 저항값(Rref)은 제1 더미 셀(DC1)과 제2 더미 셀(DC2)의 메모리 소자(RHRS, RLRS)에 흐르는 전류값(IHRS. ILRS)의 평균이 되는 전류가 흐르는 저항값(2*(RHRS || RLRS))일 수 있다.
센싱 회로(250)는 샘플링 구간에 비트라인 디코더(220)를 통해 선택된 비트라인(SBL)으로 제2 전원 전압(VDD)을 인가하여, 발생하는 제1 전류(It1)에 대응하는 기준 전압(Vref)을 샘플링한다. 그리고 리드 구간에서는 선택된 비트라인(SBL)과 기준 셀로 제2 전원 전압(VDD)을 인가하여 발생하는 제2 전류(It2)에 대응하는 데이터 전압(Vdata)을 획득하고, 획득된 데이터 전압(Vdata)과 샘플링된 기준 전압(Vref)과 비교하여 선택된 메모리 셀(MC)에 저장된 데이터의 값을 판별한다.
센싱 회로(250)는 제2 전원 전압(VDD)과 비트라인 디코더(220) 사이에 직렬로 연결되는 전원 스위치(MP)와 클램프 스위치(MN), 전원 스위치(MP)와 클램프 스위치(MN) 사이의 제1 노드(Nd1)에서 분기되어 병렬로 연결되는 샘플링 회로(241) 및 센스 앰프(SA)를 포함할 수 있다.
제2 전원 전압(VDD)과 제1 노드(Nd1) 사이에 연결되는 전원 스위치(MP)는 샘플링 회로(241)에 연결되어 샘플링 회로(241)에 샘플링되는 기준 전압(Vref)의 전압 레벨에 따라 활성화되는 트랜지스터 스위치로 구현될 수 있다. 특히 전원 스위치(MP)는 제2 전원 전압(VDD)이 안정적으로 클램프 스위치(MN)로 인가되도록 PMOS 트랜지스터로 구현되고, 후술하는 샘플링 회로(241)의 샘플링 스위치(SW)를 통해 다이오드 커넥트 방식으로 게이트와 드레인이 연결될 수 있다. 이에 전원 스위치(MP)는 샘플링 회로(241)와 함께 제1 노드(Nd1)에 발생하는 기준 전압(Vref)이 선택된 비트라인(SBL)을 통해 흐르는 제1 전류(It1)에 대응하는 레벨로 샘플링되도록 한다.
제1 노드(Nd1)와 비트라인 디코더(220) 사이에 연결되는 클램프 스위치(MN)는 게이트로 클램프 신호(Cl)가 인가되는 트랜지스터 스위치로 구현될 수 있다. 여기서 클램프 신호(Cl)는 샘플링 구간과 리드 구간에서 모두 클램프 스위치(MN)를 활성화시키는 신호로서, 비트라인 디코더(220)의 다수의 스위치 트랜지스터(SN1 ~ SNN) 중 선택된 비트라인(SBL)에 대응하는 스위치 트랜지스터(SNN)와 마찬가지로 제1 및 제2 신호(P1, P2) 모두에 응답하여 활성화되는 신호로 볼 수 있다. 그러나 경우에 따라서 클램프 신호(Cl)는 NMOS 트랜지스터로 구현된 클램프 스위치(MN)가 전원 스위치(MP)를 통해 전달되는 제2 전원 전압(VDD)이 용이하게 선택된 비트라인(SBL)으로 전달할 수 있도록 제2 전원 전압(VDD)보다 높은 전압 레벨을 갖는 신호일 수 있다.
센스 앰프(SA)는 2개의 입력단 중 제1 입력단이 샘플링 회로(241)와 연결되고 나머지 하나는 제1 노드(Nd1)에 연결되어, 샘플링 구간에 샘플링 회로(241)에 저장된 기준 전압(Vref)과 리드 구간에 인가되는 데이터 전압(Vdata)을 비교 및 증폭하여 데이터 값을 출력한다.
이때 데이터 전압(Vdata)의 전압 레벨이 기준 전압(Vref)보다 크면 선택된 메모리 셀(MC)의 저항성 메모리 소자(Rcell)가 고저항 메모리 소자(RCHS)인 것으로 판별될 수 있으며, 데이터 전압(Vdata)의 전압 레벨이 기준 전압(Vref)보다 작으면 선택된 메모리 셀(MC)의 저항성 메모리 소자(Rcell)가 저저항 메모리 소자(RCLS)인 것으로 판별될 수 있다.
샘플링 회로(241)는 센스 앰프(SA)의 제1 입력단과 제1 노드(Nd1) 사이에 연결되는 샘플링 스위치(SW)와 센스 앰프(SA)의 제1 입력단과 샘플링 스위치(SW) 사이의 제2 노드(Nd2)와 제1 전원 전압(VSS) 사이에 연결되는 캐패시터(C)를 포함할 수 있다.
여기서 샘플링 스위치(SW)는 샘플링 구간에서 턴온되어 제1 노드(Nd1)에 발생하는 기준 전압(Vref)을 캐패시터(C)로 인가하여, 캐패시터(C)에 기준 전압(Vref)이 충전되도록 한다. 또한 제2 노드(Nd2)는 전원 스위치(MP)의 게이트에 연결되어, 전원 스위치(MP)가 캐패시터(C)에 충전되는 기준 전압(Vref)의 전압 레벨에 따라 제2 전원 전압(VDD)에서 제1 노드(Nd1)로 인가되는 전압 레벨을 조절한다.
이하에서는 도 2에 도시된 크로스 포인트 어레이 메모리 장치의 리드 동작을 상세하게 설명한다.
도 4 내지 도 6은 샘플링 구간에서 전류 경로와 제1 전류를 설명하기 위한 도면으로, 도 4는 도 2의 크로스 포인트 어레이 메모리 장치에서 샘플링 구간에서 전류가 흐르는 경로를 설명하기 위한 도면이고, 도 5는 스니크 전류 발생 경로를 설명하기 위한 도면이며, 도 6은 전류가 흐르는 경로에 따라 간략화한 등가 회로를 나타낸다.
우선 샘플링 구간에서 워드라인 디코더는 더미 워드라인(DWL1, DWL2)를 선택하여 제1 전원 전압(VSS)을 인가한다. 그리고 다수의 워드라인(WL1 ~ WLM)은 선택되지 않은 비선택 워드라인(UWL)로서 플로팅시킨다. 한편 비트라인 디코더(220)는 어드레스에 대응하는 비트라인(여기서는 일 예로 N번째 비트라인(BLN))을 선택하고, 선택된 선택 비트라인(SBL = BLN)으로는 센싱 회로(250)를 통해 인가되는 제2 전원 전압(VDD)을 인가하고, 선택되지 않은 비선택 비트라인(UBL)은 플로팅시킨다.
이에 선택된 비트라인(SBL)과 선택된 2개의 더미 워드라인(DWL1, DWL2) 사이에는 제2 전원 전압(VDD)과 제1 전원 전압(VSS) 사이의 전압 차에 대응하는 전압 차가 발생하고, 따라서 선택된 비트라인(SBL)과 선택된 2개의 더미 워드라인(DWL1, DWL2) 사이에 위치하는 제1 및 제2 더미 셀(DC1, DC2)를 통한 전류 경로가 형성되어 전류가 흐르게 된다.
그러나 도 4 및 도 5에서 ①로 표시된 바와 같이, 제2 전원 전압(VDD)이 인가되는 선택 비트라인(SBL)과 플로팅된 비선택 워드라인(UWL)을 통해서도 전류가 흐를 수 있다. 또한 ②로 표시된 바와 같이, 비선택 워드라인(UWL)을 통해 흐르는 전류는 다시 비선택 비트라인(UBL)을 통해 선택된 2개의 더미 워드라인(DWL1, DWL2)으로 흐를 수 있다. 즉 스니크 전류(Isneak)가 발생할 수 있다. 비록 다수의 메모리 셀(MC)과 제1 및 제2 더미 셀(DC1, DC2)에 다이오드와 같은 선택 소자(D)가 더 포함될지라도, 이러한 스니크 전류(Isneak)가 발생되는 것을 완전히 방지하기는 어렵다.
이에 도 6의 등가회로에서는 스니크 전류(Isneak)가 흐르는 경로 상의 저항(Rsneak)을 통합하여 표시하였다. 또한 병렬로 연결되는 2개의 더미 셀(DC1, DC2)의 메모리 소자(RHRS, RLRS)의 저항을 통합(RHRS//RLRS)하여 표현하였다.
도 4와 함께 도 6의 등가회로를 참조하면, 선택된 비트라인(SBL)을 통해 흐르는 비트라인 전류(IBL)는 선택 비트라인(SBL) 상에 위치하는 2개의 더미 셀(DC1, DC2)를 통해 흐르는 전류(ILRS, IHRS)와 스니크 전류(Isneak)의 합(IBL = ILRS + IHRS + Isneak)으로 표현될 수 있다.
그리고 샘플링 구간에서 기준 셀은 기준 셀 스위치(SR)가 턴오프된 상태이므로, 연결되지 않으므로, 제2 전원 전압(VDD)으로부터 제1 노드(Nd1)를 통해 흐르는 제1 전류(It1)는 비트라인 전류(IBL)와 동일(It1 = IBL)하다.
한편, 상기에서 기준 셀이 갖는 기준 저항값(Rref)이 제1 더미 셀(DC1)과 제2 더미 셀(DC2)의 메모리 소자(RHRS, RLRS)에 흐르는 전류값(IHRS. ILRS)의 평균이 되는 전류가 흐르는 저항값(2*(RHRS || RLRS))인 것으로 가정하였으므로, 2개의 더미 셀(DC1, DC2)를 통해 흐르는 전류(ILRS, IHRS)의 합은 기준 셀로 전류가 흐르는 경우에 발행하는 기준 전류(Iref)의 2배(ILRS + IHRS = 2Iref)로 나타날 수 있다. 이에 제1 전류(It1)는 수학식 1과 같이 표현될 수 있다.
Figure 112020113036280-pat00001
즉 샘플링 구간에서 제1 노드(Nd1)를 통해 흐르는 제1 전류(It1)는 기준 전류(Iref)의 2배와 스니크 전류(Isneak)의 합으로 나타날 수 있다.
그리고 제1 노드(Nd1)에는 제1 전류(It1)에 대응하는 전압이 기준 전압(Vref)이 발생하고, 발생된 기준 전압(Vref)은 샘플링 구간에 턴온된 샘플링 스위치(SW)를 통해 제2 노드(Nd2)로 인가되어 캐패시터(C)에 충전된다.
도 7 내지 도 9는 리드 구간의 전류 경로와 제2 전류를 설명하기 위한 도면이다.
도 7은 도 2의 크로스 포인트 어레이 메모리 장치에서 리드 구간에서 전류가 흐르는 경로를 설명하기 위한 도면이고, 도 8은 스니크 전류 발생 경로를 설명하기 위한 도면이며, 도 9는 전류가 흐르는 경로에 따라 간략화한 등가 회로를 나타낸다.
리드 구간에서 비트라인 디코더(220)는 샘플링 구간에서와 마찬가지로 어드레스에 대응하는 비트라인을 선택하고, 선택된 선택 비트라인(SBL = BLN)으로는 센싱 회로(250)를 통해 인가되는 제2 전원 전압(VDD)을 인가하고, 선택되지 않은 비선택 비트라인(UBL)은 플로팅시킨다.
그러나 워드라인 디코더는 샘플링 구간에서와 달리 어드레스에 대응하는 워드라인(여기서는 일예로 첫번째 워드라인(WLM))을 선택하고, 선택된 선택 워드라인(SWL = WLM)으로 제1 전원 전압(VSS)을 인가하고, 선택되지 않은 비선택 워드라인(UWL)은 플로팅시킨다.
이에 선택 비트라인(SBL)과 선택 워드라인(SWL) 사이에는 제2 전원 전압(VDD)과 제1 전원 전압(VSS) 사이의 전압 차에 대응하는 전압 차가 발생하여, 선택 비트라인(SBL)과 선택 워드라인(SWL2) 사이에 위치하는 메모리 셀(MC)을 통한 전류 경로가 형성되어 전류가 흐르게 된다.
그러나 도 7에서 ①로 표시된 바와 같이, 제2 전원 전압(VDD)이 인가되는 선택 비트라인(SBL)과 플로팅된 비선택 워드라인(UWL) 및 2개의 더미 워드라인(DWL1, DWL2)을 통해서도 전류가 흐를 수 있다. 또한 ②로 표시된 바와 같이, 비선택 워드라인(UWL)을 통해 흐르는 전류는 다시 비선택 비트라인(UBL)을 통해 선택 워드라인(SWL)으로 흘러, 스니크 전류(Isneak)가 발생할 수 있다.
도 9의 등가회로에서도 스니크 전류(Isneak)가 흐르는 경로 상의 저항(Rsneak)을 통합하여 표시하였으며, 선택된 메모리 셀(MC)의 메모리 소자(RHRS, Rcell)과 스니크 저항(Rsneak)은 병렬로 연결된 것으로 볼 수 있다.
따라서 선택된 비트라인(SBL)을 통해 흐르는 비트라인 전류(IBL)는 선택 비트라인(SBL)과 선택 워드라인(SWL)이 교차하는 지점에 위치하는 메모리 셀(MC)을 통해 흐르는 전류(Icell)와 스니크 전류(Isneak)의 합(IBL = Icell + Isneak)으로 표현될 수 있다.
한편 리드 구간에서는 기준 셀 스위치(SR)가 턴온된 상태이므로, 도 9와 같이, 기준 셀이 병렬로 연결되는 것으로 볼 수 있다. 이에 제2 전원 전압(VDD)으로부터 제1 노드(Nd1)를 통해 흐르는 제2 전류(It2)는 비트라인 전류(IBL)와 기준 셀을 통해 흐르는 기준 전류(Iref)의 합으로 수학식 2와 같이 표현될 수 있다.
Figure 112020113036280-pat00002
즉 리드 구간에서 제1 노드(Nd1)를 통해 흐르는 제2 전류(It2)는 기준 전류(Iref)와 스니크 전류(Isneak) 및 셀 전류(Icell)의 합으로 나타날 수 있다.
그리고 제1 노드(Nd1)에는 제2 전류(It2)에 대응하는 전압이 데이터 전압(Vdata)으로 발생한다.
수학식 1의 제1 전류(It1)와 수학식 2의 제2 전류(It2)를 비교하면, 제1 전류(It1)와 제2 전류(It2)에서 스니크 전류(Isneak)와 하나의 기준 전류(Iref)는 서로 상쇄될 수 있음을 알 수 있다. 즉 제1 전류(It1)에서는 기준 전류(Iref)가 남게되고, 제2 전류(It2)에서는 셀 전류(Icell)만이 남게 됨을 알 수 있다.
그러므로 센스 앰프(SA)가 제1 전류(It1)에 대응하는 기준 전압(Vref)과 제2 전류(It2)에 대응하는 데이터 전압(Vdata)을 비교하는 경우, 스니크 전류(Isneak)에 무관하게 기준 셀의 저항값과 선택된 메모리 셀(MC)의 저항값을 비교하는 것으로 볼 수 있다. 따라서 정확한 데이터값을 판정할 수 있다. 또한 기준 셀이 선택된 메모리 셀(MC)과 동일하게 클램프 스위치(MN)를 통해 제1 노드(Nd1)에 연결되므로, 기존에 별도의 경로를 통해 기준 전압(Vref)을 제공하는 메모리 장치와 달리 제조 공정 오차로 인해 발생할 수 있는 오프셋 전압을 최소화할 수 있다.
샘플링 구간과 리드 구간의 비트라인 전류(IBL,P1, IBL,P2)를 더욱 상세하게 비교하면, 샘플링 구간의 비트라인 전류(IBL,P1)는 2개의 더미 워드라인(DWL1, DWL2)를 통해 흐르는 2배 기준 전류(2Iref)와 스니크 전류(Isneak,p1)의 합이다. 그리고 이때 스니크 전류(Isneak,p1)는 선택 비트라인(SBL)과 M개의 워드라인(WL1 ~ WLM)이 교차하는 지점에 위치하는 M개의 메모리 셀(MC)을 통해 M개의 워드라인(WL1 ~ WLM)으로 흐르므로, M개의 메모리 셀(MC) 각각을 통해 흐르는 전류(IS_Cell)의 M배(M*IS_Cell)로 볼 수 있다. 또한 M개의 메모리 셀(MC) 각각을 통해 흐르는 전류(IS_Cell)는 N개의 비트라인 중 선택 비트라인(SBL)을 제외한 N-1개의 비선택 비트라인(UBL)으로 인가되며, 더미 셀(DC1, DC2)의 메모리 소자(RHRS, RLRS)의 저항값에 따라 서로 상이한 전류(IS_HRS, IS_LRS)로 나타난다. 그러므로 최종적으로 샘플링 구간의 비트라인 전류(IBL,P1)는 수학식 3으로 표현될 수 있다.
Figure 112020113036280-pat00003
한편, 리드구간의 비트라인 전류(IBL,P2)는 선택된 메모리 셀(MC)을 흐르는 셀 전류(ICell)와 스니크 전류(Isneak,p2)의 합이다. 여기서도 스니크 전류(Isneak,p2)는 선택 비트라인(SBL)과 M개의 워드라인(WL1 ~ WLM)이 교차하는 지점에 위치하는 M개의 메모리 셀(MC)을 통해 흐르는 전류(IS_Cell)의 M배(M*IS_Cell)로 표현될 수 있다. 또한 M개의 메모리 셀(MC) 각각을 통해 흐르는 전류(IS_Cell)는 N-1개의 비선택 비트라인(UBL)으로 인가되어 N-1개의 메모리 셀(MC)을 통해 다시 선택 워드라인(SWL)로 전달된다. 따라서 스니크 전류(Isneak,p2)는 N-1개의 메모리 셀(MC)각각의 저항성 메모리 소자(Rcell)가 고저항 메모리 소자(RCHS)인지 저저항 상태의 저저항 메모리 소자(RCLS)인지 여부에 따른 누적값(
Figure 112020113036280-pat00004
)으로 표현될 수 있다. 결과적으로 리드 구간의 비트라인 전류(IBL,P2)는 수학식 4로 표현될 수 있다.
Figure 112020113036280-pat00005
여기서 N-1개의 메모리 셀(MC)의 저항성 메모리 소자(Rcell)가 모두 고저항 메모리 소자(RCHS)인 경우와 고저항 메모리 소자(RCHS)와 저저항 메모리 소자(RCLS)가 절반씩인 경우 및 모두 저저항 메모리 소자(RCLS)인 경우를 가정하면, 각각의 경우의 스니크 전류(Isneak,p2)는 수학식 5 내지 수학식 7로 계산된다.
Figure 112020113036280-pat00006
Figure 112020113036280-pat00007
Figure 112020113036280-pat00008
그리고 샘플링 구간의 스니크 전류(Isneak,p1)와 리드 구간의 스니크 전류(Isneak,p2)의 차(Δsneak)는 수학식 5 내지 수학식 7로부터 수학식 8 내지 10으로 계산된다.
Figure 112020113036280-pat00009
Figure 112020113036280-pat00010
Figure 112020113036280-pat00011
수학식 8 내지 10에서 저저항 메모리 소자(RCLS)를 흐르는 셀 전류(IS_LRS)보다 고저항 메모리 소자(RCHS)를 흐르는 셀 전류(IS_HRS)가 더 작으므로, 본 실시예에 따른 크로스 포인트 어레이 메모리 장치는 메모리 셀(MC)에 저저항 메모리 소자(RCLS)가 많을수록 스니크 전류(Isneak)를 더욱 효과적으로 상쇄할 수 있음을 알 수 있다.
도 10은 본 실시예에 따른 크로스 포인트 어레이 메모리 장치가 리드 동작 시 스니크 전류를 상쇄하여 데이터를 판독하는 개념을 설명하기 위한 도면이다.
도 10에서 좌측단은 선택된 메모리 셀(MC)의 메모리 소자(Rcell)가 고저항 메모리 소자(RCHS)인 경우, 셀 전류(ICHS)의 전류 분포를 나타내고, 중앙은 셀 전류(ICHS)에 스니크 전류(Isneak)가 추가된 전류 분포를 나타낸다. 기존과 같이 기준 셀의 저항값이 고정된 경우, 셀 전류(ICHS)에 스니크 전류(Isneak)가 추가되면, 기준 전류(Iref)보다 크게 되는 경우가 발생할 수 있다. 이는 선택된 메모리 셀(MC)의 데이터값을 오판정하는 리드 실패를 야기한다.
그러나 본 실시예에 따른 크로스 포인트 어레이 메모리 장치에서는 우측단과 같이, 샘플링 구간에서 제1 전류(It1)가 스니크 전류(Isneak)와 2배 기준 전류(Iref)의 합으로 적응적으로 가변되어 발생하고, 리드 구간에서는 제2 전류(It2)가 셀 전류(ICHS)와 스니크 전류(Isneak) 및 기준 전류(Iref)의 합으로 발생된다. 따라서 비교대상이 되는 제1 전류(It1)와 제2 전류(It2)에서 스니크 전류(Isneak)와 기준 전류(Iref)가 서로 상쇄되어, 셀 전류(ICHS)와 기준 전류(Iref) 사이의 차로만 비교될 수 있다. 따라서 리드 실패 가능성을 크게 줄일 수 있다.
도 11은 본 실시예에 따른 크로스 포인트 어레이 메모리 장치에서 공정 오차로 인한 오프셋을 보정하는 개념을 설명하기 위한 도면이다.
도 11을 참조하면, 기존의 크로스 포인트 어레이 메모리 장치에서는
좌측단과 같이 셀 전류(ICHS)와 스니크 전류(Isneak)가 흐르는 경로와 기준 전류(Iref)가 흐르는 경로가 서로 상이하여, 공정 오차에 따른 상대적 전류 분포의 편차가 크게 나타난다. 즉 기준 전류(Iref)에 대비한 셀 전류(ICHS)와 스니크 전류(Isneak)의 합의 분포가 크게 나타나게 된다.
그에 반해 본 실시예에서는 기준 전류(Iref)와 셀 전류(ICHS)와 스니크 전류(Isneak)가 모두 클램프 스위치(MN)를 통해 센싱 회로(250)로 전달되므로, 상대적 전류 분포 편차가 작게 나타나게 된다. 이는 센싱 회로(250)가 더욱 정확하게 선택된 메모리 셀의 데이터를 판독할 수 있도록 한다.
본 발명에 따른 방법은 컴퓨터에서 실행시키기 위한 매체에 저장된 컴퓨터 프로그램으로 구현될 수 있다. 여기서 컴퓨터 판독가능 매체는 컴퓨터에 의해 액세스 될 수 있는 임의의 가용 매체일 수 있고, 또한 컴퓨터 저장 매체를 모두 포함할 수 있다. 컴퓨터 저장 매체는 컴퓨터 판독가능 명령어, 데이터 구조, 프로그램 모듈 또는 기타 데이터와 같은 정보의 저장을 위한 임의의 방법 또는 기술로 구현된 휘발성 및 비휘발성, 분리형 및 비분리형 매체를 모두 포함하며, ROM(판독 전용 메모리), RAM(랜덤 액세스 메모리), CD(컴팩트 디스크)-ROM, DVD(디지털 비디오 디스크)-ROM, 자기 테이프, 플로피 디스크, 광데이터 저장장치 등을 포함할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (14)

  1. 다수의 비트라인과 다수의 워드라인이 교차하는 지점 각각에 배치되는 다수의 메모리 셀과 상기 다수의 비트라인과 제1 및 제2 더미 워드라인이 각각 교차하는 지점 각각에 배치되는 다수의 제1 및 제2 더미 셀을 포함하는 메모리 셀 어레이;
    리드 동작 시 샘플링 구간에 상기 제1 및 제2 더미 워드라인을 선택하고, 이후 리드 구간에 지정된 어드레스에 대응하는 워드라인을 선택하여 제1 전원 전압을 인가하며, 샘플링 구간 및 리드 구간 각각의 이전 프리차지 구간에서 상기 다수의 워드라인 및 제1 및 제2 더미 워드라인을 기지정된 프리차지 전압 레벨로 프리차지하는 워드라인 디코더;
    프리차지 구간에 상기 다수의 비트라인을 프리차지하고, 샘플링 구간 및 리드 구간에 지정된 어드레스에 대응하는 비트라인을 선택하는 비트라인 디코더;
    기지정된 기준 저항값을 갖고, 리드 구간에 상기 비트라인 디코더와 병렬로 연결되는 기준 셀 선택회로; 및
    샘플링 구간에 선택된 비트라인으로 제2 전원 전압을 인가하여 발생하는 제1 전류에 대응하는 기준 전압을 샘플링하고, 리드 구간에 선택된 비트라인과 상기 기준 셀로 제2 전원 전압을 인가하여 발생하는 제2 전류에 대응하는 데이터 전압을 샘플링된 기준 전압과 비교하여 데이터 값을 판별하는 센싱 회로를 포함하되,
    상기 다수의 제1 더미 셀의 저항값과 상기 다수의 제2 더미 셀의 저항값은 서로 다른 크로스 포인트 어레이 메모리 장치.
  2. 제1항에 있어서, 상기 다수의 제1 더미 셀은
    상기 다수의 비트라인과 상기 제1 더미 워드라인이 교차하는 지점 각각에 배치되고, 각각 메모리 셀의 고저항 상태에 대응하는 저항값을 갖는 크로스 포인트 어레이 메모리 장치.
  3. 제2항에 있어서, 상기 다수의 제2 더미 셀은
    상기 다수의 비트라인과 상기 제2 더미 워드라인이 교차하는 지점 각각에 배치되고, 각각 메모리 셀의 저저항 상태에 대응하는 저항값을 갖는 크로스 포인트 어레이 메모리 장치.
  4. 제3항에 있어서, 상기 워드라인 디코더는
    프리차지 구간에 상기 다수의 워드라인을 제1 전원 전압과 제2 전원 전압의 평균 전압에 대응하는 상기 프리차지 전압 레벨로 프리차지하는 크로스 포인트 어레이 메모리 장치.
  5. 제4항에 있어서, 상기 비트라인 디코더는
    프리차지 구간에 상기 다수의 비트라인을 상기 프리차지 전압 레벨로 프리차지하는 크로스 포인트 어레이 메모리 장치.
  6. 제5항에 있어서, 상기 워드라인 디코더는
    샘플링 구간에 선택된 상기 제1 및 제2 더미 워드라인을 제외한 나머지 워드라인으로 인가되는 전압을 차단하여 플로팅시키고, 리드 구간에 선택된 워드라인을 제외한 나머지 워드라인과 제1 및 제2 더미 워드라인은 인가되는 전압을 차단하여 플로팅시키는 크로스 포인트 어레이 메모리 장치.
  7. 제6항에 있어서, 상기 비트라인 디코더는
    샘플링 구간 및 리드 구간에 선택된 비트라인을 상기 센싱 회로와 연결하고, 선택된 비트라인을 제외한 나머지 비트라인은 인가되는 전압을 차단하여 플로팅시키는 크로스 포인트 어레이 메모리 장치.
  8. 제7항에 있어서, 상기 기준 셀 선택회로는
    일단이 상기 센싱 회로와 상기 비트라인 디코더 사이에서 병렬로 연결되고, 리드 구간에 활성화되는 기준 셀 스위치; 및
    상기 기준 셀 스위치의 타단과 제1 전원 전압 사이에 연결되고, 상기 제1 더미 셀과 상기 제2 더미 셀을 흐르는 전류값의 평균이 되는 전류가 흐르도록 하는 기준 저항값을 갖는 기준 셀을 포함하는 크로스 포인트 어레이 메모리 장치.
  9. 제8항에 있어서, 상기 기준 셀은
    상기 기준 셀 스위치의 타단과 제1 전원 전압 사이에 병렬로 연결된 제1 및 제2 더미 셀을 포함하는 크로스 포인트 어레이 메모리 장치.
  10. 제8항에 있어서, 상기 센싱 회로는
    샘플링된 기준 전압과 상기 데이터 전압을 비교하여 데이터 값을 출력하는 센스 앰프;
    샘플링 구간 및 리드 구간에 활성화되어 타단으로 인가되는 제2 전원 전압을 타단에 병렬로 연결된 상기 비트라인 디코더 및 상기 기준 셀 선택회로로 전달하는 클램프 스위치;
    샘플링 구간에 활성화되어 상기 클램프 스위치의 일단을 통해 흐르는 제1 전류에 대응하는 크기의 기준 전압을 샘플링하는 샘플링 회로; 및
    제2 전원 전압과 상기 클램프 스위치의 일단 사이에 연결되어, 상기 샘플링 회로에 샘플링된 기준 전압의 전압 레벨에 응답하여 제2 전원 전압을 상기 클램프 스위치로 인가하는 전원 스위치를 포함하는 크로스 포인트 어레이 메모리 장치.
  11. 제10항에 있어서, 상기 센싱 회로는
    상기 기준 전압을 저장하고, 일단이 상기 센스 앰프와 연결되어 상기 기준 전압을 상기 센스 앰프로 인가하는 샘플링 캐패시터; 및
    샘플링 구간에 상기 클램프 스위치의 일단과 상기 캐패시터를 연결하여 상기 샘플링 캐패시터에 상기 기준 전압을 충전시키는 샘플링 스위치를 포함하는 크로스 포인트 어레이 메모리 장치.
  12. 제11항에 있어서, 상기 전원 스위치는
    상기 샘플링 캐패시터의 일단에 게이트가 연결되는 PMOS 트랜지스터로 구현되는 크로스 포인트 어레이 메모리 장치.
  13. 제1항에 있어서, 상기 다수의 메모리 셀 각각은
    저장되는 데이터 값에 따라 서로 다른 저항값을 갖는 저항성 메모리 소자를 포함하는 크로스 포인트 어레이 메모리 장치.
  14. 제13항에 있어서, 상기 다수의 메모리 셀과 제1 및 제2 더미 셀 각각은
    상기 저항성 메모리 소자와 직렬로 연결되어 대응하는 비트라인으로부터 대응하는 워드라인 또는 제1 및 제2 더미 워드라인 방향으로만 전류가 흐르도록 하는 선택 소자를 더 포함하는 크로스 포인트 어레이 메모리 장치.
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