CN110910931A - 存储器设备 - Google Patents

存储器设备 Download PDF

Info

Publication number
CN110910931A
CN110910931A CN201910836317.1A CN201910836317A CN110910931A CN 110910931 A CN110910931 A CN 110910931A CN 201910836317 A CN201910836317 A CN 201910836317A CN 110910931 A CN110910931 A CN 110910931A
Authority
CN
China
Prior art keywords
current
voltage
memory device
bit lines
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910836317.1A
Other languages
English (en)
Inventor
V.甘加萨尼
罗太熙
B.A.詹尤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN110910931A publication Critical patent/CN110910931A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0045—Read using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种存储器设备包括：连接到多条字线和多条位线的多个存储器单元，该多个存储器单元中的每一个包括开关元件和信息存储元件，信息存储元件连接到开关元件并且包含相变材料；解码器电路，被配置为确定连接到所述多个存储器单元中的要读取数据的所选择的存储器单元的所选择的字线和所选择的位线；以及电流补偿电路，被配置为从所选择的字线去除泄漏电流，泄漏电流对应于在该多条位线当中的除所选择的位线之外的未选择的位线中流动的断态电流的和。

Description

存储器设备
相关申请的交叉引用
本申请要求2018年9月17日在韩国知识产权局提交的韩国专利申请第10-2018-0110822号的优先权，其公开内容通过引用整体并入本文。
技术领域
至少一些示例实施例涉及存储器设备。
背景技术
使用电阻器的存储器设备包括相变随机存取存储器(phase-change randomaccess memory，PRAM)设备、电阻随机存取存储器(resistive random access memory，ReRAM)设备、磁RAM(magnetic RAM，MRAM)设备等。与以充电或放电电荷的方式记录数据的动态随机存取RAM(dynamic random access RAM，DRAM)设备不同，使用电阻器的存储器设备可以使用电阻的变化来记录或擦除数据。
发明内容
至少一些示例实施例提供了能够通过有效地去除泄漏(leakage)电流来改进读取操作的性能的存储器设备。
根据示例实施例的存储器设备包括：连接到多条字线和多条位线的多个存储器单元，所述多个存储器单元中的每一个包括开关元件和连接到开关元件的信息存储元件，该信息存储元件包含相变材料；解码器电路，被配置为从所述多个存储器单元中的所选择的存储器单元读取数据，所选择的存储器单元连接到所述多条字线中的所选择的字线和所述多条位线中的所选择的位线；以及电流补偿电路，被配置为从所选择的字线去除泄漏电流，泄漏电流基于在所述多条位线中的除所选择的位线之外的未选择的位线中流动的断态电流(off-currents)。
根据示例实施例的存储器设备包括：连接到多条位线和多条字线的多个存储器单元；第一解码器电路，被配置为确定多条位线中的所选择的位线和未选择的位线；第二解码器电路，被配置为确定所述多条字线中的所选择的字线和未选择的字线；感测放大器，包括连接到所选择的字线的输入端子；以及电流补偿电路，包括：第一晶体管，连接在第一电源节点和未选择的位线之间，第二晶体管，连接到第一电源节点，第二晶体管通过与第一晶体管相同的控制信号控制，第三晶体管，连接在第二晶体管和第二电源节点之间，以及第四晶体管，连接在感测放大器的输入端子和第二电源节点之间，第四晶体管被配置为将第三晶体管的电流镜像(mirror)。
根据示例实施例的存储器设备包括：连接到多条位线和多条字线的多个存储器单元，所述多条位线包括所选择的位线以及除所选择的位线之外的未选择的位线；解码器电路，被配置为在第一时间段内预充电所述多条字线中的所选择的字线，并在第一时间段之后的第二时间段内将所选择的字线连接到电流路径；泄放(bleeding)电路，被配置为在第二时间段内提供从所选择的字线汲取泄漏电流的电流路径，该泄漏电流对应于在未选择的位线中流动的断态电流的和；以及感测放大器，被配置为在第三时间段内将通过所选择的字线检测到的感测电压与参考电压进行比较，第三时间段在第二时间段之后。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本公开的上述和其它方面、特征和优点，在附图中：
图1是简要示出根据本发明构思的示例实施例的存储器设备的框图；
图2是简要示出根据本发明构思的示例实施例的存储器设备中包括的存储器单元阵列的图；
图3是简要示出根据本发明构思的示例实施例的存储器设备中包括的存储器单元的结构的图；
图4是示出根据本发明构思的示例实施例的存储器设备的操作的图；
图5A和图5B是示出根据本发明构思的示例实施例的存储器设备的读取操作的图；
图6是简要示出根据本发明构思的示例实施例的存储器设备的框图；
图7是简要示出根据本发明构思的示例实施例的存储器设备的电路图；
图8至图10是示出根据本发明构思的示例实施例的存储器设备的示图；
图11是简要示出根据本发明构思的示例实施例的存储器设备的框图；
图12是简要示出根据本发明构思的示例实施例的存储器设备的电路图；
图13是示出根据本发明构思的示例实施例的存储器设备的示图；
图14是示出根据本发明构思的示例实施例的存储器设备的架构的简化视图；
图15是简要示出根据本发明构思的示例实施例的存储器设备的电路图；以及
图16是简要示出根据本发明构思的示例实施例的包括存储器设备的电子装置的框图。
具体实施方式
在下文中，将参考附图描述本发明构思的示例实施例。
图1是简要示出根据本发明构思的示例实施例的存储器设备的框图。图2是简要示出根据本发明构思的示例实施例的存储器设备中包括的存储器单元阵列的图。
参考图1，根据本发明构思的示例实施例的存储器设备10可以包括存储器控制器20和存储器单元阵列30。存储器控制器20可以包括解码器电路21和22、读取/写入电路23、控制逻辑24等。
存储器单元阵列30可以包括多个存储器单元。解码器电路21和22可以包括经由位线BL连接到多个存储器单元的第一解码器电路21和经由字线WL连接到多个存储器单元的第二解码器电路22。第一解码器电路21和第二解码器电路22以及读取/写入电路23的操作可以由控制逻辑24控制。在示例实施例中，读取/写入电路23可以将数据写入由第一解码器电路21和第二解码器电路22指定的至少一个所选择的存储器单元，或从所选择的存储器单元读取数据。
参考图2，根据本发明构思的示例实施例的存储器单元阵列30可以包括多个存储器单元MC。多个存储器单元MC可以提供在位线BL和字线WL的交叉点处。换句话说，多个存储器单元MC中的每一个可以连接到一条位线BL和一条字线WL。
例如，多个存储器单元MC中的每一个可以包括开关元件SW和信息存储元件VR。在示例实施例中，开关元件SW可以包括PN结二极管、肖特基二极管和双向阈值开关(ovonicthreshold switch，OTS)中的至少一个。此外，在示例实施例中，信息存储元件VR可以由包括硫族化物材料、超晶格等的相变材料形成。换句话说，信息存储元件VR可以包括能够取决于加热时间、温度等在非晶相和结晶相之间发生相变的相变材料。信息存储元件VR和开关元件SW可以彼此串联连接。
存储器控制器20可以通过经由位线BL和字线WL将包括在多个存储器单元MC中的每一个中的信息存储元件VR的相变材料相变为非晶相或结晶相来记录或擦除数据。在示例实施例中，存储器控制器20可以通过将包括在存储器单元MC中的信息存储元件VR的相变材料相变为非晶相来增加信息存储元件VR的电阻，并且可以记录数据。相反，存储器控制器20可以通过将包括在存储器单元MC中的信息存储元件VR的相变材料相变为结晶相来减小信息存储元件VR的电阻，并且可以擦除数据。可以不同地定义信息存储元件VR的电阻值与是否记录数据之间的关系。另一方面，存储器控制器20可以通过将从多个存储器单元MC检测到的读取电压与期望的(或替选地，预定的)参考电压进行比较来执行从多个存储器单元MC读取数据的读取操作。
图3是简要示出根据本发明构思的示例实施例的存储器设备中包括的存储器单元的结构的图。
参考图3，根据本发明构思的示例实施例的存储器设备100可以包括提供在多条导线101至103之间的第一存储器单元MC1和第二存储器单元MC2。第一存储器单元MC1和第二存储器单元MC2可以分别作为独立的存储器单元操作。例如，当第一导线101和第三导线103是字线时，第二导线102可以是位线。另外，当第一导线101和第三导线103是位线时，第二导线102可以是字线。在下文中，为了便于解释，将在假设第一导线101和第三导线103分别是第一字线和第二字线的情况下给出描述。
第一存储器单元MC1可以包括第一加热电极110、第一信息存储元件120、第一开关元件130等。第一开关元件130可以包括第一开关电极131、第二开关电极132、安置在它们之间的第一选择层133等。在示例实施例中，第一选择层133可以包括双向阈值开关(OTS)材料。当在第一开关电极131和第二开关电极132之间施加高于阈值电压的电压时，电流可以流过第一选择层133。
第一信息存储元件120可以包括相变材料，并且在示例实施例中，可以包括硫族化物材料。例如，第一信息存储元件120可以包括Ge-Sb-Te GST，并且第一信息存储元件120的结晶温度、熔点、取决于结晶能量的相变速度等可以根据第一信息存储元件120中包括的元件的种类及其化学组成比来确定。
第二存储器单元MC2可以具有与第一存储器单元MC1的结构类似的结构。例如，第二存储器单元MC2可以包括第二加热电极140、第二信息存储元件150、第二开关元件160等。第二加热电极140、第二信息存储元件150和第二开关元件160的相应结构和特性可以类似于第一加热电极110、第一信息存储元件120和第一开关元件130的结构和特性。例如，第二开关元件160可以包括第三开关电极161、第四开关电极162、安置在它们之间的第二选择层163等。在下文中，将描述参考第一存储器单元MC1记录和擦除数据的方法作为示例。
当通过第一字线101和位线103提供电压时，在第一加热电极110和第一信息存储元件120之间的界面处会产生焦耳热。构成第一信息存储元件120的相变材料可以从非晶相改变为结晶相或从结晶相改变为非晶相。第一信息存储元件120可以在非晶相中具有高电阻并且在结晶相中具有低电阻。在示例实施例中，可以根据第一信息存储元件120的电阻值来定义数据“0”或“1”。
为了将数据记录到第一存储器单元MC1，可以通过第一字线101和位线103提供编程电压。编程电压高于双向阈值开关材料的阈值电压，使得电流可以流过第一开关元件130。包括在第一信息存储元件120中的相变材料可以通过编程电压从非晶相改变为结晶相，因此，数据可以记录在第一存储器区域中。在示例实施例中，当包括在第一信息存储元件120中的相变材料具有结晶相时，第一存储器单元MC1的状态可以被定义为置位(set)状态。
另一方面，为了擦除记录在第一存储器单元MC1中的数据，包括在第一信息存储元件120中的相变材料可以从结晶相返回到非晶相。例如，可以通过第一字线101和位线103提供期望的(或替选地，预定的)擦除电压。通过擦除电压，包括在第一信息存储元件120中的相变材料可以从结晶相改变为非晶相。当包括在第一信息存储元件120中的相变材料具有非晶相时，第一存储器单元MC1的状态可以被定义为复位(reset)状态。例如，擦除电压的最大值可以高于编程电压的最大值，并且提供擦除电压的时间可以短于提供编程电压的时间。
如上所述，信息存储元件120和150的电阻值可以根据信息存储元件120和150中包括的相变材料的状态而改变，并且存储器控制器可以从信息存储元件120和150的电阻区分数据“0”和“1”。因此，根据信息存储元件120和150中包括的相变材料的状态指示的、信息存储元件120和150之间的电阻差异越大，可以由存储器控制器越准确地记录或读取数据。
图4是示出根据本发明构思的示例实施例的存储器设备的操作的图。
参考图4，根据本发明构思的示例实施例的存储器设备200可以通过存储器控制器220提供给存储器单元210的电力来操作。
存储器单元210可以包括下电极211、加热电极212、信息存储元件214、开关元件215、上电极216等。下电极211和上电极216可以通过字线或位线接收从存储器控制器220输出的电压。可以在加热电极212周围提供绝缘层213，并且在信息存储元件214的与加热电极212邻近的区域214a的一部分中，可以产生通过由存储器控制器220提供的电力进行的相变。
在示例实施例中，可以通过向下电极211和上电极216中的每一个输入期望的(或替选地，预定的)偏置电压来执行用于确定存储器单元210的数据的读取操作。为了禁止(或替选地，防止)通过读取操作在存储器单元210中发生信息存储元件214的无意(unintentional)状态改变，在存储器单元210中流动的电流可以低于在编程操作期间流动的电流。例如，存储器控制器220可以向上电极216输入相对高的第一电压，并且向下电极211输入相对低的第二电压，以根据存储器单元210的电阻值检测读取电压。存储器控制器220可以将读取电压与期望的(或替选地，预定的)参考电压进行比较，以将存储器单元210的状态确定为置位或复位状态。
图5A和图5B是示出根据本发明构思的示例实施例的存储器设备的读取操作的图。
首先，参考图5A，根据本发明构思的示例实施例的存储器设备300可以包括存储器单元阵列310和读取/写入电路320。存储器单元阵列310可以包括第一位线BL1至第四位线BL4、第一字线WL1至第四字线WL4、以及多个存储器单元MC。多个存储器单元MC可以提供在第一位线BL1至第四位线BL4与第一字线WL1至第四字线WL4交叉的点处。
在图5A中所示的示例实施例中，读取/写入电路可以从连接到第一位线BL1和第四字线WL4的所选择的存储器单元读取数据。连接到所选择的存储器单元的第一位线BL1可以接收第一电压VB1作为所选择的位线，并且连接到所选择的存储器单元的第四字线WL4可以接收第二电压VB2作为所选择的字线。另一方面，第三电压VB3可以输入到未连接到所选择的存储器单元的第二位线BL2至第四位线BL4以及第一字线WL1至第三字线WL3。
例如，第一电压VB1可以高于第二电压VB2，并且第三电压VB3可以低于第一电压VB1并且高于第二电压VB2。因此，施加到所选择的存储器单元的电压差可以大于施加到未选择的存储器单元的电压差，并且理想地，电流可以仅流过所选择的存储器单元。读取/写入电路320可以通过从在所选择的存储器单元和第四字线WL4中流动的感测电流IS生成读取电压并将读取电压与期望的(或替选地，预定的)参考电压进行比较，来将所选择的存储器单元的状态确定为置位或复位状态。
然而，在存储器设备300的实际读取操作中，会产生从作为未选择的位线的第二位线BL2至第四位线BL4中的每一个向作为所选择的字线的第四字线WL4流动的断态电流IOFF1至IOFF3。断态电流IOFF1至IOFF3的和可以被定义为泄漏电流，并且可以经由第四字线WL4流入读取/写入电路320。当产生泄漏电流时，从在第四字线WL4中流动的电流生成以由读取/写入电路320读取所选择的存储器单元的数据的读取电压可以增加。因此，可能无法正确读取所选择的存储器单元的数据。
为了解决上述问题，可以增加输入到所选择的位线的第一电压VB1，但是这可能导致存储器设备300的功耗增加。相比之下，在本发明构思的一个或多个示例实施例中，可以去除在从所选择的字线向读取/写入电路320输入的电流处的、对应于断态电流IOFF1至IOFF3的和的泄漏电流。因此，可以在不增加功耗的情况下改进存储器设备300的读取操作的准确性。
输入到所选择的字线和未选择的字线、所选择的位线和未选择的位线的偏置电压的大小(magnitude)不一定如图5A所示那样受到限制。例如，输入到所选择的字线和未选择的字线、所选择的位线和未选择的位线的偏置电压的大小可以彼此不同。换句话说，与未选择的位线不同，可以将不同于第三电压VB3的第四电压VB4输入到未选择的字线。此时，第四电压VB4可以具有与第三电压VB3不同的大小，并且可以是低于第一电压VB1并且高于第二电压VB2的电压。
另一方面，与图5A中所示的示例实施例不同，读取/写入电路可以连接到位线BL1至BL4。在这种情况下，可以将偏置电压输入到所选择的字线和未选择的字线、所选择的位线和未选择的位线中的每一个，使得断态电流IOFF1至IOFF3和感测电流IS从字线WL1至WL4向位线BL1至BL4流动。在下文中，将参考图5B进行描述。
参考图5B，根据本发明构思的示例实施例的存储器设备300A可以包括存储器单元阵列310A和读取/写入电路320A。存储器单元阵列310A的结构可以类似于参考图5A描述的结构。多个存储器单元MC1可以提供在第一位线BL1至第四位线BL4与第一字线WL1至第四字线WL4交叉的点处。
在图5B所示的示例实施例中，读取/写入电路320A可以连接到第一位线BL1至第四位线BL4，读取/写入电路320A可以从连接到第一位线BL1和第四字线WL4的所选择的存储器单元读取数据。连接到所选择的存储器单元的第一位线BL1作为所选择的位线接收第一电压VB1，并且作为未选择的位线的第二位线BL2至第四位线BL4可以接收第二电压VB2。另一方面，第一字线WL1至第三字线WL3作为未选择的字线可以接收第三电压VB3，并且作为所选择的字线的第四字线WL4可以接收第四电压VB4。在示例实施例中，第一电压VB1至第四电压VB4的大小关系可以被定义为以下方程式1。
[方程式1]
VB1<VB3<VB2<VB4
例如，输入到所选择的位线的第一电压VB1可以是接地电压，并且输入到所选择的字线的第四电压VB4可以是电源电压VDD。此时，第二电源电压VB2可以是2/3*VDD，并且第三电源电压可以是1/3*VDD。可以将VDD的电压差施加到所选择的存储器单元，并且可以将1/3*VDD的电压差施加到未选择的存储器单元。因此，可以接通所选择的存储器单元，并且可以不接通未选择的存储器单元。
然而，在存储器设备300A的实际读取操作中，如参考图5A所述，会产生从第一字线WL1至第三字线WL3中的每一个向第一位线BL1流动的断态电流IOFF1至IOFF3。第一字线WL1至第三字线WL3可以是在字线WL1至WL4当中的未被选择的未选择的字线，并且第一位线BL1可以是在位线BL1至BL4当中被选择的所选择的位线。断态电流IOFF1至IOFF3的和可以被定义为泄漏电流，并且可以通过第一位线BL1流入读取/写入电路320A。在本发明构思的示例实施例中，在由读取/写入电路320A通过第一位线BL1检测到的总电流中，用于去除对应于断态电流IOFF1至IOFF3的和的泄漏电流的电流补偿电路可以包括在读取/写入电路320A中。因此，可以改进存储器设备300A的读取操作的准确性。
图6是简要示出根据本发明构思的示例实施例的存储器设备的框图。
参考图6，根据本发明构思的示例实施例的存储器设备400可以包括第一解码器电路410、第二解码器电路420、读出电路430、电流补偿电路440和存储器单元阵列450。
存储器单元阵列450可以包括多个存储器单元MC。第一解码器电路410可以通过第一位线BL1至第四位线BL4连接到多个存储器单元MC，并且第二解码器电路420可以通过字线WL连接到多个存储器单元MC。为了便于解释，在图6的示例实施例中仅示出了一条字线WL，但是存储器单元阵列450可以包括多条字线WL。另外，可以不同地修改位线BL1至BL4的数量。
在图6中所示的示例实施例中，读出电路430可以读取连接到第四位线BL4的所选择的存储器单元的数据。因此，第四位线BL4可以被确定为所选择的位线，并且第一位线BL1至第三位线BL3可以是未选择的位线。第一解码器电路410可以将第一电压输入到第四位线BL4作为偏置电压，并且第二解码器电路420可以输入低于第一电压的第二电压作为偏置电压。另外，第一解码器电路410可以输入低于第一电压并且高于第二电压的第三电压。例如，第三电压可以是0V的电压，第一电压可以是正电压，并且第二电压可以是负电压。第一电压和第二电压的绝对值可以彼此相等。
当如上所述将偏置电压施加到位线BL1至BL4和字线WL时，在理想情况下，电流可以仅在其中产生相对高的电压差的所选择的存储器单元中流动。在所选择的存储器单元中流动的电流可以是感测电流IS，通过检测对应于感测电流IS的读取电压并将其与参考电压进行比较，可以将所选择的存储器单元的状态确定为置位或复位状态。
然而，在实际操作中，电流可以在连接到未被选择的存储器单元的每个未选择的存储器单元中流动，例如，流动到第一位线BL1至第三位线BL1。参考图6，流过第一位线BL1至第三位线BL3和未选择的存储器单元、以及字线WL的电流可以被定义为第一断态电流IOFF1至第三断态电流IOFF3。通过经由字线WL将断态电流IOFF1至IOFF3加到感测电流IS，可以增加传送到第二解码器电路420的总电流ITOT。因此，读出电路可能无法准确地确定所选择的存储器单元的状态。
在本发明构思的示例实施例中，可以通过使用电流补偿电路440来解决上述问题。电流补偿电路440可以连接到读出电路430的输入端子，并且可以从在字线WL中流动的总电流ITOT去除泄漏电流ILEAK。例如，泄漏电流ILEAK可以是具有与断态电流IOFF1至IOFF3的和基本相同的大小的电流。
电流补偿电路440可以包括对作为通过第一解码器电路410未被选择的位线的第一位线BL1至第三位线BL3的电流进行检测和镜像的电路，使得具有与断态电流IOFF1至IOFF3的和基本相同的大小的电流可以作为泄漏电流ILEAK被去除。通过由电流补偿电路440从总电流ITOT去除泄漏电流ILEAK，输入到读出电路430的读取电流IRD可以具有与流过所选择的存储器单元的感测电流IS的大小基本相同的大小。
换句话说，在本发明构思的示例实施例中，通过使用电流补偿电路440补偿在未选择的存储器单元中流动的断态电流IOFF1至IOFF3，可以改进读取操作的准确性。电流补偿电路440可以包括用于检测在未选择的存储器单元中流动的断态电流IOFF1至IOFF3的电路、用于从字线WL的总电流ITOT去除对应于断态电流IOFF1至IOFF3的和的泄漏电流ILEAK的电路等。例如，电流补偿电路440可以包括用于汲取泄漏电流ILEAK的泄放元件。泄放元件可以由晶体管等实现，并且提供泄放元件的晶体管的栅极可以连接到第一解码器电路410，第一解码器电路410控制位线BL1至BL4以汲取对应于断态电流IOFF1至I OFF3的和的泄漏电流ILEAK。
图7是简要示出根据本发明构思的示例实施例的存储器设备的电路图。
参考图7，根据本发明构思的示例实施例的存储器设备500可以包括第一解码器电路510、第二解码器电路520、读出电路530、电流补偿电路540和存储器单元阵列550。如以上参考图6所述，在图7的示例实施例中仅示出一条字线WL，但是存储器单元阵列550可以包括多条字线WL。另外，可以不同地修改位线BL1至BL4的数量。
第一解码器电路510可以连接到位线BL1至BL4，并且可以向位线BL1至BL4中的每一个输入偏置电压，用于诸如读/写/擦除等的控制操作。在图7中所示的示例实施例中，假设读取连接到第一位线BL1的存储器单元的数据的读取操作被执行，并且第一解码器电路510可以将第一位线BL1定义为所选择的位线以及将第二位线BL2至第四位线BL4定义为未选择的位线。
位线BL1至BL4中的每一个可以连接到一对元件。例如，第一位线BL1可以连接到第一选择元件LYP1和第一未选择元件LYN1。当第一位线BL1被定义为所选择的位线时，第一选择元件LYP1可以接通，并且当第一位线BL1被定义为未选择的位线时，第一未选择元件LYN1可以接通。第一选择元件LYP1可以是PMOS晶体管，并且第一未选择元件LYN1可以是NMOS晶体管。第一选择元件LYP1和第一未选择元件LYN1的栅极端子可以同时接收第一位线控制信号LBL1。
另一方面，位线BL1至BL4可以共享一个公共选择元件GYP和公共未选择元件GYN。公共选择元件GYP可以是PMOS晶体管，并且公共未选择元件GYN可以是NMOS晶体管。公共选择元件GYP和公共未选择元件GYN的栅极端子可以同时接收公共位线控制信号GBL。
参考第二解码器电路520，字线WL可以连接到一对元件。参考图7，字线WL可以连接到分立(discrete)选择元件LX和公共选择元件GX，并且在多条字线WL的情况下，多条字线WL中的每一个可以连接到不同的分立选择元件LX，并且多条字线WL可以共享公共选择元件GX。公共选择元件GX可以连接到第一电容器C1的第一输入端子和感测放大器SA。
感测放大器SA可以将第一电容器C1的电压与期望的(或替选地，预定的)参考电压VREF进行比较。感测放大器SA可以包括连接到第一电容器C1的第一输入端子和接收参考电压VREF的第二输入端子。第一输入端子可以连接到由第二解码器电路520和字线WL提供的第一电流路径以及由电流补偿电路540提供的第二电流路径。由于提供第一电流路径的字线WL通过存储器单元连接到位线BL1至BL4，所以第一输入端子可以通过字线WL和存储器单元连接到未选择的位线。当电流补偿电路540被激活时，由电流补偿电路540汲取对第一电容器C1充电的电流的一部分，使得可以减小第一输入端子的电压。电流补偿电路540可以包括泄放电路541和电流镜像电路542，泄放电路541汲取对第一电容器C1充电的电流的至少一部分，电流镜像电路542确定由泄放电路541汲取的电流的量。
由泄放电路541汲取的电流的大小，详细地说，在第二电流路径中流动的电流的大小，可以由在位线BL1至BL4当中的未被选择的至少一个未选择的位线中流动的电流来确定。例如，泄放电路541可以实现为晶体管等，并且晶体管的栅极可以连接到至少一个未选择的位线。因此，泄放电路541可以将与在至少一个未选择的位线中流动的电流的大小对应的电流镜像，以使其流到第二电流路径。
当开始针对连接到第一位线BL1和字线WL的所选择的存储器单元的读取操作时，第一解码器电路510可以使用使能信号ENB和钳位(clamp)电压VCLAMP来接通使能元件M1和钳位元件M2。另外，第一解码器电路510可以接通公共选择元件GYP并断开公共未选择元件GYN，并且可以接通连接到第一位线BL1的第一选择元件LYP1并断开第一未选择元件LYN1。同时，第一解码器电路510可以接通连接到第二位线BL2至第四位线BL4的未选择的元件LYN2至LYN4，并且断开所选择的元件LYP2到LYP4。因此，第一位线BL1可以接收第一电压作为偏置电压，并且第二位线BL2至第四位线BL4可以接收接地电压作为偏置电压。
另一方面，第二解码器电路520可以接通分立选择元件LX和公共选择元件GX，以将感测放大器SA的第一输入端子连接到字线WL。第二解码器电路520可以输入第二电压作为偏置电压，并且第二电压可以是低于接地电压的负电压。例如，第二电压的绝对值可以等于第一电压的绝对值。
因此，对应于第一电压和第二电压之间的差的电压可以施加到连接到第一位线BL1和字线WL的所选择的存储器单元。另外，可以向连接到第二位线BL2至第四位线BL4和字线WL的每个未选择的存储器单元施加等于接地电压和第二电压之间的差的电压。在理想情况下，第一电容器C1可以仅通过流过所选择的存储器单元的感测电流IS来被充电，但是在实际操作中，第一电容器C1可以通过其中流过每个未选择的存储器单元的断态电流IOFF1至IOFF3加到字线WL的总电流ITOT来被充电。因此，第一电容器C1可以更快地充电到更高的电压，并且感测放大器SA可能无法准确地确定所选择的存储器单元的状态。
在本发明构思的示例实施例中，可以通过使用电流补偿电路540来解决上述问题。例如，电流镜像电路542可以检测通过第二位线BL2至第四位线BL4与字线WL之间的电压差在未选择的存储器单元中流动的断态电流IOFF1至IOFF3，并且将具有与断态电流IOFF1至IOFF3的和基本相同大小的电流镜像到泄放电路541。泄放电路541可以从感测放大器SA的第一输入端子去除对应于断态电流IOFF1至IOFF3的和的泄漏电流ILEAK。因此，对第一电容器C1充电的读取电流IRD可以基本上等于在所选择的存储器单元中流动的感测电流IS，并且感测放大器SA可以准确地确定所选择的存储器单元的状态。
图8至图10是示出根据本发明构思的示例实施例的存储器设备的示图。在下文中，将一起描述图7中示出的存储器设备500。
图8和图9可以是示出读取操作的示图。图8可以对应于其中泄漏电流ILEAK被电流补偿电路540去除的示例实施例，并且图9可以对应于其中泄漏电流ILEAK未被电流补偿电路540去除的示例实施例。在图8和图9所示的示图中，第一时间T1可以是向位线BL1至BL4和字线WL输入偏置电压的预充电时段，并且第二时间T2可以是发展时段。另一方面，第三时间T3可以是其中感测放大器SA将读取电压与参考电压VREF进行比较的感测时段。电流补偿电路540可以在第二时间T2期间去除泄漏电流ILEAK。
参考图8的示图，其中泄漏电流ILEAK被电流补偿电路540去除，当所选择的存储器单元基于参考电压VREF处于复位状态时，可存在第一裕度(ΔV1)，并且当所选择的存储器单元处于置位状态时，可存在第二裕度(ΔV2)。当所选择的存储器单元基于参考电压VREF处于复位状态或置位状态时，可以确保足够的裕度。因此，即使当存在从外部流动的噪声分量等时，读出电路530也可以准确地确定所选择的存储器单元的状态。
另一方面，参考图9的示图，其中电流补偿电路540未消除泄漏电流ILEAK，当所选择的存储器单元基于参考电压VREF处于复位状态时，可存在第一裕度ΔV1`，并且当所选择的存储器单元处于置位状态时，可存在第二裕度ΔV2`。由于第一电容器C1通过其中泄漏电流ILEAK加到感测电流IS的总电流ITOT来被充电，所以读取电压可以从比图8所示的示图更早的时间点开始增加。另外，随着从处于复位状态的所选择的存储器单元检测到的读取电压增加了泄漏电流ILEAK，第一裕度ΔV1`可能降低。因此，当存在从外部流动的噪声分量等时，读出电路530可能错误地确定所选择的存储器单元的状态。
图10可以是示出由读出电路530从存储器单元阵列550的存储器单元MC读取的读取电压的分布的示图。参考图10，当电流补偿电路540去除泄漏电流ILEAK时，处于复位状态的存储器单元的读取电压可以具有第一复位分布VDRST1，并且处于置位状态的读取电压可以具有第一置位分布VDSET1。因此，读出电路530可以确保第一感测裕度SM1，并且可以通过将读取电压与处于第一感测裕度SM1的参考电压VREF进行比较来确定存储器单元的状态。
另一方面，当电流补偿电路540未去除泄漏电流ILEAK时，处于复位状态的存储器单元的读取电压可以具有第二复位分布VDRST2，并且处于置位状态的存储器单元的读取电压可以具有第二置位分布VDSET2。由于泄漏电流ILEAK加到所选择的存储器单元的感测电流IS，所以第二置位分布VDSET2可以具有比第一置位分布VDSET1更宽的范围。因此，读出电路530的感测裕度可以减小到第二感测裕度SM2，并且可能降低读出操作的准确性。在本发明构思的示例实施例中，通过从电流补偿电路540去除泄漏电流ILEAK，可以充分确保感测裕度并且可以改进读取操作的准确性。
图11是简要示出根据本发明构思的示例实施例的存储器设备的框图。
参考图11，根据本发明构思的示例实施例的存储器设备600可以包括第一解码器电路610、第二解码器电路620、读出电路630、电流补偿电路640等。第一解码器电路610可以连接到多条位线BL1至BLn:BL，并且第二解码器电路602可以连接到多条字线WL1至WLm:WL。多条位线BL和多条字线WL可以连接到多个存储器单元MC。第一解码器电路610、第二解码器电路620和读出电路630的操作可以类似于上面参考图7描述的那些操作。
电流补偿电路640可以包括泄放电路641和电流镜像电路642。泄放电路641可以将第二解码器电路620输出的电流的至少一部分汲取到读出电路630以进行去除。由泄放电路641汲取的电流的量可以通过由电流镜像电路642镜像到泄放电路641的电流的大小来确定。
因此，电流镜像电路642可以检测在针对特定的所选择的存储器单元的读取操作期间发生的断态电流，使得可以去除来自输入到读出电路630的电流中的、与断态电流的和对应的泄漏电流。电流镜像电路640可以连接到多条位线BL当中的未被选择的未选择的位线，以检测从未选择的位线流到所选择的字线的断态电流。
图12是简要示出根据本发明构思的示例实施例的存储器设备的电路图。
参考图12，根据本发明构思的示例实施例的存储器设备700可以包括第一解码器电路710、第二解码器电路720、读出电路730、电流补偿电路741和742、存储器单元阵列750等。第一解码器电路710、第二解码器电路720和读出电路730的配置和操作可以类似于上面参考图7描述的那些。另外，位线BL1至BL4和字线WL的数量是为了便于解释，并且可以进行各种修改。
在图12中所示的示例实施例中，第一解码器电路710可以接通连接到第一位线BL1的第一选择元件LYP1和连接到第二位线BL2至第四位线BL4的第二未选择元件LYN2至第四未选择元件LYN4。因此，第一位线BL1可以被确定为所选择的位线，并且第二位线BL2至第四位线BL4可以被确定为未选择的位线。另一方面，第二解码器电路720可以接通分立选择元件LX和公共选择元件GX。因此，读出电路730可以从连接到第一位线BL1和字线WL的所选择的存储器单元读取数据。
在示例实施例中，第一位线BL1可以被偏置到第一电压，并且字线WL可以被偏置到第二电压，第二电压低于第一电压。此外，第二位线BL2至第四位线BL4可以被偏置到第三电压，第三电压低于第一电压并且高于第二电压。例如，第二电压可以是负电压，第三电压可以是接地电压，并且第一电压和第二电压的绝对值可以彼此相等。
通过第一电压和第二电压生成的感测电流IS可以在所选择的存储器单元中流动。感测电流IS的大小可以取决于所选择的存储器单元的电阻而变化。例如，当包括在所选择的存储器单元中的信息存储元件处于具有结晶相的置位状态时，可以增加感测电流IS。相反，当包括在所选择的存储器单元中的信息存储元件处于具有非晶相的复位状态时，可以减小感测电流IS。读出电路730的感测放大器SA可以通过将读取电压与参考电压VREF进行比较来确定所选择的存储器单元的状态。
如上所述，在实际读取操作中，可以通过未被选择的第二位线BL2至第四位线BL4以及未选择的存储器单元将断态电流IOFF1至IOFF3引入字线WL。因此，通过将断态电流IOFF1至IOFF3和感测电流IS相加而获得的总电流ITOT可以输入到读出电路730，并且感测放大器SA可能无法准确地确定所选择的存储器单元的状态。在本发明构思的示例实施例中，可以由泄放电路741去除对应于断态电流IOFF1至IOFF3的泄漏电流ILEAK，并且可以通过其中从总电流ITOT去除泄漏电流ILEAK的读取电流IRD对第一电容器C1充电，并且可以产生读取电压。
电流镜像电路742可以检测来自作为未选择的位线的第二位线BL2至第四位线BL4的断态电流IOFF1至IOFF3，使得由泄放电路741去除的泄漏电流ILEAK可以对应于断态电流IOFF1至IOFF3的和。电流镜像电路742可以包括连接在提供第一电源电压VDD的第一电源节点和未选择的位线之间的第一晶体管TR1、由诸如第一晶体管TR1的控制信号控制的第二晶体管TR2、连接在第二晶体管TR2和第二电源节点之间的第三晶体管TR3等。第二电源节点可以提供第二电源电压VSS，并且第二电源电压可以是负电压。可选地，电流镜像电路742还可以包括分别连接在第一晶体管TR1和第二晶体管TR2与第一电源节点之间的上拉(pull-up)晶体管P1和P2。
第一晶体管TR1可以连接到与位线BL1至BL4连接的未选择元件LYN1至LYN4。连接到第二位线BL2至第四位线BL4的未选择元件LYN2至LYN4可以接通，使得对应于在第二位线BL2至第四位线BL4中流动的断态电流IOFF1至IOFF3的和的电流可以在第一晶体管TR1中流动。详细地，通过第一解码器电路710从第二位线BL2至第四位线BL4接收断态电流IOFF1至IOFF3的第一晶体管TR1、运算放大器等可以提供用于检测与断态电流IOFF1至IOFF3的和对应的电流的电路。
第一晶体管TR1的电流可以经由第二晶体管TR2和第三晶体管TR3镜像到包括在泄放电路741中的第四晶体管TR4。换句话说，第二晶体管TR2和第三晶体管TR3可以提供镜像电路。泄放电路741可以从镜像电路接收与断态电流IOFF1至IOFF3的和对应的电流，并且将与断态电流IOFF1至IOFF3的和对应的电流去除作为泄漏电流ILEAK。替选地，泄放电路741可以获得关于断态电流IOFF1至IOFF3的信息，并通过参考相应的信息确定作为泄漏电流ILEAK要被去除的电流的大小等。例如，关于断态电流IOFF1至IOFF3的信息可以被存储在锁存器、存储器单元等中。
泄放电路741可以通过电流镜像电路742连接到用于控制位线BL1至BL4的第一解码器电路710。电流镜像电路742可以将与在通过第一解码器电路741未被选择的第二位线BL2至第四位线BL4中流动的断态电流IOFF1至IOFF3的和对应的电流镜像，以将电流发送到泄放电路741。包括在泄放电路741中的第四晶体管TR4的栅极可以通过电流镜像电路742连接到第一解码器电路710，并且特别地可以连接到未被选择的第二位线BL2至第四位线BL4的未选择元件LYN2至LYN4。在图12中所示的示例实施例中，当电流镜像电路742连接到第一解码器电路710以检测在未被选择的第二位线BL2至第四位线BL4中流动的电流时，泄放电路741可以去除通过字线WL和第二解码器电路720输入到感测放大器SA的一些电流。因此，第一解码器电路710和第二解码器电路720可以通过泄放电路741和电流镜像电路742彼此连接。
图13是示出根据本发明构思的示例实施例的存储器设备的示图。
图13可以是用于对其中电流补偿电路检测通过未选择的位线和未选择的存储器单元流入字线的断态电流以去除漏电流的示例实施例与无论断态电流如何都去除特定大小的泄漏电流的示例性实施例进行比较的示图。在图13中所示的示图中，第一时间T1可以是向位线和字线输入偏置电压的预充电时段，并且第二时间T2可以是发展时段。另一方面，第三时间T3可以是感测时段，其中感测放大器将读取电压与参考电压VREF进行比较。
当电流补偿电路检测实际的断态电流以去除作为泄漏电流的电流时，如在本发明构思的示例实施例中那样，处于置位状态的所选择的存储器单元的读取电压和处于复位状态的所选择的存储器单元的读取电压可以分别具有相对于参考电压VREF的第一裕度ΔV1和第二裕度ΔV2。另一方面，当去除特定大小的泄漏电流时，可能从在处于置位状态的所选择的存储器单元中流动的感测电流过多地去除泄漏电流。因此，可以减小处于置位状态的所选择的存储器单元的读取电压所具有的感测裕度ΔV2，并且可能没有改进读取操作的准确性。
图14是简要示出根据本发明构思的示例实施例的存储器设备的架构的图。
参考图14，根据本发明构思的示例实施例的存储器设备800可以具有焊盘区域810、电路区域820和存储体(bank)区域830。焊盘区域810可以是其中用于输入和输出控制信号、数据等的多个焊盘的区域，并且电路区域820可以是形成存储器设备800的操作所需的各种电路的区域。在存储体区域830中，可以形成具有存储器单元的多个存储体。
然而，尽管可以根据示例实施例修改，但是可以将形成在存储体区域830中的多个存储体中的每一个重新划分为多个区域。例如，划分多个存储体中的每一个的多个区域中的至少一些可以共享如上所述的解码器电路、读取/写入电路等。在下文中，将参考图15更详细地描述。
图15是简要示出根据本发明构思的示例实施例的存储器设备的电路图。
参考图15，根据本发明构思的示例实施例的存储器设备900可以包括第一解码器电路910、第二解码器电路921和922、读取/写入电路930、电流补偿电路940、以及存储器单元阵列951和952。存储器单元阵列951和952可以包括多个存储器单元，并且可以不同地修改位线BL1至BL2:BL和字线WL1至WL2:WL的数量。
在本发明构思的示例实施例中，包括在第一存储器单元阵列951和第二存储器单元阵列952中的每一个中的位线BL可以共享第一解码器电路910。参考图15，第一存储器单元阵列951的第一位线BL1和第二存储器单元阵列952的第一位线BL1可以共享第一选择元件LYP1和第一未选择元件LYN1、以及公共选择元件GYP和公共未选择元件GYN。类似地，第一存储器单元阵列951的第二位线BL2和第二存储器单元阵列952的第二位线BL2可以共享第二选择元件LYP2和第二未选择元件LYN2、公共选择元件GYP和公共未选择元件GYN。另一方面，使能元件M1和钳位元件M2也可以由包括在第一存储器单元阵列951和第二存储器单元阵列952中的每一个中的位线BL共享。
另一方面，第二解码器电路921和922可以不被包括在第一存储器单元阵列951和第二存储器单元阵列952中的每一个中的字线WL共享。因此，读取/写入电路930可以对包括在第一存储器单元阵列951和第二存储器单元阵列952中的存储器单元MC的一个所选择的存储器单元执行读取/写入操作。
例如，假设第一存储器单元阵列951中的连接到第一位线BL1和第二字线WL2的存储器单元被确定为所选择的存储器单元。第一解码器电路910可以接通公共选择元件GYP以及第一选择元件LYP1和第二未选择元件LYN2，以将第一电压输入到第一位线BL1。如上所述，由于包括在第一存储器单元阵列951和第二存储器单元阵列952中的每一个中的位线BL共享第一解码器电路910，所以第一电压可以同时输入到第一存储器单元阵列951和第二存储器单元阵列952的第一位线BL1。
连接到第一存储器单元阵列951的第二解码器电路921可以断开第一分立选择元件LX1并接通第二分立选择元件LX2。另外，连接到第二存储器单元阵列952的第二解码器电路922可以断开第一分立选择元件LX1和第二分立选择元件LX2。另外，连接到第二存储器单元阵列952的第二解码器电路922可以断开第一分立选择元件LX1和第二分立选择元件LX2。因此，读取/写入电路930可以将第一存储器单元阵列951中的连接到第一位线BL1和第二字线WL2的存储器单元指定为所选择的存储器单元，并执行读取/写入操作等。
当读取/写入电路930对所选择的存储器单元执行读取操作时，电流补偿电路940可以将输入到读取/写入电路930的电流中的至少一部分电流作为泄漏电流去除。例如，电流补偿电路940可以检测从第一存储器单元阵列951的第二位线BL2流到第二字线WL2的电流，以将该电流作为泄漏电流去除。电流补偿电路940可以包括用于汲取输入到读取/写入电路930的电流的一部分的泄放元件。
图16是简要示出根据本发明构思的示例实施例的包括存储器设备的电子设备的框图。
参考图16，计算机设备1000可以包括显示器1010、输入/输出单元1020、存储器1060、处理器1040、端口1050等。另外，计算机设备1000还可以包括有线/无线通信设备、电源设备等。端口1050可以是提供用于与视频卡、声卡、存储卡、USB设备等通信的设备。计算机设备1000可以是智能电话、平板PC、智能可穿戴设备等、以及普通台式计算机或膝上型计算机。
处理器1040可以执行特定操作或命令、任务等。处理器1040可以是中央处理单元CPU或微处理器单元MCU、片上系统SoC等，并且处理器1040可以与显示器1010、输入/输出单元1020、存储器1060、以及经由总线1060连接到端口1050的其它设备通信。
存储器1060可以是存储计算机设备1000的操作所需的数据、多媒体数据等的存储介质。存储器1060可以包括如随机存取存储器RAM的易失性存储器、或如闪存的非易失性存储器等。另外，存储器1060可以包括固态驱动器SSD、硬盘驱动器HDD和光盘驱动器ODD中的至少一个作为存储设备。输入/输出单元1020可以包括诸如键盘、鼠标、触摸屏等的输入设备、以及提供给用户的诸如显示器、音频输出单元等的输出设备。
存储器1060可以包括相变存储器设备，其使用相变材料的电阻变化来记录/擦除和读取数据。另外，在图16中所示的示例实施例中，存储器1060可以包括根据上面参考图1至图15描述的各种示例实施例的存储器设备。
如上所述，根据本发明构思的示例实施例，当通过将要读取数据的所选择的存储器单元连接到读出电路来执行读取操作时，检测在连接到字线的未选择的存储器单元(如所选择的存储器单元)中流动的泄漏电流，并且可以从读出电路的输入端子去除泄漏电流。因此，通过显著减小由泄漏电流引起的感测裕度的变化，可以改进读取操作的准确性。
示例实施例的各种优点和效果不限于以上描述，并且在描述具体示例实施例的过程中可以更容易地理解。
虽然上面已经示出和描述了示例实施例，但是对于本领域技术人员来说明显的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以进行修改和变化。

Claims (20)

1.一种存储器设备，包括：
连接到多条字线和多条位线的多个存储器单元，所述多个存储器单元中的每一个包括开关元件和连接到开关元件的信息存储元件，该信息存储元件基于电阻变化存储数据；
解码器电路，被配置为从所述多个存储器单元当中的所选择的存储器单元读取数据，所选择的存储器单元连接到所述多条字线中的所选择的字线和所述多条位线中的所选择的位线；以及
电流补偿电路，被配置为从所选择的字线去除泄漏电流，泄漏电流基于在所述多条位线当中的除所选择的位线之外的未选择的位线中的至少一个中流动的断态电流。
2.如权利要求1所述的存储器设备，还包括：
感测放大器，包括第一输入端子和第二输入端子，第一输入端子连接到所选择的字线，第一输入端子被配置为接收与所选择的存储器单元的状态对应的感测电压，并且第二输入端子被配置为接收参考电压。
3.如权利要求2所述的存储器设备，其中，所述电流补偿电路包括：
电流镜像电路，被配置为检测断态电流，并将泄漏电流镜像以产生镜像的泄漏电流；以及
连接到第一输入端子的泄放元件，该泄放元件被配置为基于镜像的泄漏电流从所选择的字线去除泄漏电流。
4.如权利要求1所述的存储器设备，其中，所述解码器电路包括：
钳位电路，被配置为在第一时间段内对所选择的位线和所选择的字线充电，并且其中
电流补偿电路被配置为在第二时间段内从所选择的字线去除断态电流，第二时间段在第一时间段之后。
5.如权利要求4所述的存储器设备，其中，解码器电路被配置为在第二时间段内将所选择的字线连接到由电流补偿电路提供的电流路径。
6.如权利要求1所述的存储器设备，其中，信息存储元件包括相变材料。
7.如权利要求1所述的存储器设备，其中：
所述多个存储器单元中的每一个中的信息存储元件连接到所述多条位线中的相应一个，并且
所述多个存储器单元中的每一个中的开关元件连接到所述多条字线中的相应一个。
8.如权利要求1所述的存储器设备，其中，解码器电路被配置为：
向所选择的位线输入第一电压，
向所选择的字线输入第二电压，第二电压低于第一电压，以及
向未选择的位线中的至少一个输入第三电压，第三电压低于第一电压并且高于第二电压。
9.如权利要求8所述的存储器设备，其中，第二电压是负电压。
10.如权利要求8所述的存储器设备，其中，第一电压与第三电压之间的差基本上等于第二电压与第三电压之间的差。
11.一种存储器设备，包括：
连接到多条位线和多条字线的多个存储器单元；
第一解码器电路，被配置为确定所述多条位线当中的所选择的位线和未选择的位线；
第二解码器电路，被配置为确定所述多条字线当中的所选择的字线和未选择的字线；
感测放大器，包括连接到所选择的字线的输入端子；以及
电流补偿电路，包括：
第一晶体管，连接在第一电源节点与未选择的位线中的至少一个之间，
第二晶体管，连接到第一电源节点，第二晶体管通过与第一晶体管相同的控制信号控制，
第三晶体管，连接在第二晶体管和第二电源节点之间，以及
第四晶体管，连接在感测放大器的输入端子和第二电源节点之间，第四晶体管被配置为将第三晶体管的电流镜像。
12.如权利要求11所述的存储器设备，其中
第一晶体管和第二晶体管是PMOS晶体管，并且
第三晶体管和第四晶体管是NMOS晶体管。
13.如权利要求11所述的存储器设备，其中，第一晶体管和第二晶体管由钳位电路控制，钳位电路被配置为输出等于输入到未选择的位线中的至少一个的电压的电压。
14.如权利要求11所述的存储器设备，其中，第四晶体管被配置为从所选择的字线去除具有与第三晶体管的电流相同的大小的电流。
15.如权利要求14所述的存储器设备，其中，第三晶体管的电流对应于从未选择的位线中的至少一个流向所选择的字线的电流。
16.一种存储器设备，包括：
连接到多条位线和多条字线的多个存储器单元，所述多条位线包括所选择的位线以及除所选择的位线之外的未选择的位线；
解码器电路，被配置为在第一时间段内预充电所述多条字线当中的所选择的字线，并在第一时间段之后的第二时间段内将所选择的字线连接到电流路径；
泄放电路，被配置为在第二时间段内提供从所选择的字线汲取泄漏电流的电流路径，该泄漏电流对应于在未选择的位线中的至少一个中流动的断态电流；以及
感测放大器，被配置为在第三时间段内将通过所选择的字线检测到的感测电压与参考电压进行比较，第三时间段在第二时间段之后。
17.如权利要求16所述的存储器设备，其中，断态电流是从未选择的位线中的至少一个流向所选择的字线的电流。
18.如权利要求16所述的存储器设备，其中，所述多个存储器单元中的每一个包括：
包括相变材料的信息存储元件；以及
开关元件。
19.如权利要求18所述的存储器设备，其中，所述多个存储器单元中的每一个被设置为置位状态和复位状态之一，置位状态是信息存储元件的相变材料为结晶态的状态，并且复位状态是信息存储元件的相变材料是非晶态的状态。
20.如权利要求19所述的存储器设备，其中
所选择的位线和所选择的字线连接到所选择的存储器单元，并且
当所选择的存储器单元处于复位状态时，在所选择的存储器单元中流动的电流低于泄漏电流。
CN201910836317.1A 2018-09-17 2019-09-05 存储器设备 Pending CN110910931A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0110822 2018-09-17
KR1020180110822A KR102550416B1 (ko) 2018-09-17 2018-09-17 메모리 장치

Publications (1)

Publication Number Publication Date
CN110910931A true CN110910931A (zh) 2020-03-24

Family

ID=69772540

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910836317.1A Pending CN110910931A (zh) 2018-09-17 2019-09-05 存储器设备

Country Status (3)

Country Link
US (1) US10685707B2 (zh)
KR (1) KR102550416B1 (zh)
CN (1) CN110910931A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113678203A (zh) * 2021-06-30 2021-11-19 长江存储科技有限责任公司 相变存储器装置、系统及其操作方法
CN118380031A (zh) * 2024-06-26 2024-07-23 新存科技(武汉)有限责任公司 存储器及其操作方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102684076B1 (ko) * 2019-07-29 2024-07-10 삼성전자주식회사 저항성 메모리 장치
US10930345B1 (en) * 2019-10-22 2021-02-23 Micron Technology, Inc. Voltage profile for reduction of read disturb in memory cells
US11342031B2 (en) * 2020-08-28 2022-05-24 Stmicroelectronics S.R.L. Circuit and method for process and temperature compensated read voltage for non-volatile memory
JP2022051347A (ja) * 2020-09-18 2022-03-31 キオクシア株式会社 半導体記憶装置およびその制御方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060050548A1 (en) * 2004-09-06 2006-03-09 Samsung Electronics Co., Ltd. Semiconductor memory device capable of compensating for leakage current
US20060181915A1 (en) * 2005-02-16 2006-08-17 Hyung-Rok Oh Phase change memory device providing compensation for leakage current
US20150287460A1 (en) * 2014-04-04 2015-10-08 Yong-kyu Lee Memory devices and methods of operating the same
CN105702284A (zh) * 2014-12-12 2016-06-22 三星电子株式会社 具有独立感测电路的半导体存储器件以及相关感测方法
US20170243642A1 (en) * 2014-10-31 2017-08-24 Hewlett Packard Enterprise Development Lp Reusing sneak current in accessing memory cells

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001126475A (ja) * 1999-10-25 2001-05-11 Mitsubishi Electric Corp 半導体記憶装置
EP1526548A1 (en) * 2003-10-22 2005-04-27 STMicroelectronics S.r.l. Improved bit line discharge method and circuit for a semiconductor memory
US7567458B2 (en) * 2005-09-26 2009-07-28 Silicon Storage Technology, Inc. Flash memory array having control/decode circuitry for disabling top gates of defective memory cells
US8068367B2 (en) 2007-06-15 2011-11-29 Micron Technology, Inc. Reference current sources
US7768865B2 (en) * 2008-04-21 2010-08-03 Vikram Bollu Address decoder and/or access line driver and method for memory devices
US8270240B2 (en) 2009-07-30 2012-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Current leakage reduction
JP2011138571A (ja) * 2009-12-26 2011-07-14 Elpida Memory Inc 不揮発性半導体メモリ装置及び不揮発性半導体メモリ装置の制御方法
JP2011198445A (ja) 2010-03-24 2011-10-06 Toshiba Corp 半導体記憶装置
KR102140787B1 (ko) * 2014-07-07 2020-08-03 삼성전자주식회사 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법
KR20160050534A (ko) * 2014-10-30 2016-05-11 에스케이하이닉스 주식회사 누설 전류 감지부를 구비하는 반도체 집적 회로 장치 및 그 구동방법
US9455032B2 (en) 2014-10-30 2016-09-27 SK Hynix Inc. Semiconductor integrated circuit device including a leakage current sensing unit and method of operating the same
KR102157359B1 (ko) * 2014-12-16 2020-09-17 삼성전자 주식회사 칼럼 디코더를 포함하는 저항성 메모리 장치 및 그 동작방법
KR102204389B1 (ko) * 2015-01-06 2021-01-18 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060050548A1 (en) * 2004-09-06 2006-03-09 Samsung Electronics Co., Ltd. Semiconductor memory device capable of compensating for leakage current
US20060181915A1 (en) * 2005-02-16 2006-08-17 Hyung-Rok Oh Phase change memory device providing compensation for leakage current
US20150287460A1 (en) * 2014-04-04 2015-10-08 Yong-kyu Lee Memory devices and methods of operating the same
US20170243642A1 (en) * 2014-10-31 2017-08-24 Hewlett Packard Enterprise Development Lp Reusing sneak current in accessing memory cells
CN105702284A (zh) * 2014-12-12 2016-06-22 三星电子株式会社 具有独立感测电路的半导体存储器件以及相关感测方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113678203A (zh) * 2021-06-30 2021-11-19 长江存储科技有限责任公司 相变存储器装置、系统及其操作方法
US11929117B2 (en) 2021-06-30 2024-03-12 Yangtze Memory Technologies Co., Ltd. Phase-change memory devices, systems, and methods of operating thereof
CN118380031A (zh) * 2024-06-26 2024-07-23 新存科技(武汉)有限责任公司 存储器及其操作方法
CN118380031B (zh) * 2024-06-26 2024-09-24 新存科技(武汉)有限责任公司 存储器及其操作方法

Also Published As

Publication number Publication date
US20200090745A1 (en) 2020-03-19
KR102550416B1 (ko) 2023-07-05
US10685707B2 (en) 2020-06-16
KR20200032290A (ko) 2020-03-26

Similar Documents

Publication Publication Date Title
KR102550416B1 (ko) 메모리 장치
KR102692393B1 (ko) 메모리 장치 및 이의 동작 방법
KR102429905B1 (ko) 리드 디스터브를 줄일 수 있는 저항성 메모리 장치의 동작 방법
KR102215359B1 (ko) 비휘발성 메모리 장치와 그 센싱 방법
US8885428B2 (en) Smart read scheme for memory array sensing
US12087361B2 (en) Memory device and operating method thereof
KR20170120446A (ko) 저항성 메모리 장치 및 이를 포함하는 메모리 시스템
WO2005076280A1 (ja) 半導体装置
CN105632558A (zh) 包括多电平单元的存储器件及其操作方法
JP2011204302A (ja) 半導体記憶装置
KR102187116B1 (ko) 비휘발성 메모리 장치와 이를 포함하는 메모리 시스템, 및 비휘발성 메모리 장치의 구동 방법
KR20110027939A (ko) 상변화 메모리 장치, 이를 구비하는 메모리 시스템 및 이의 프로그램 방법
TW201616503A (zh) 非揮發性記憶體裝置
KR102697453B1 (ko) 메모리 장치 및 메모리 장치의 동작방법
JP2019096374A (ja) メモリ装置及びその動作方法
US11238927B2 (en) Memory device having program current adjustible based on detected holding voltage
CN109872751B (zh) 存储器装置及其操作方法
CN112216324B (zh) 具有增大的感测裕度的存储器装置
US10902905B2 (en) Memory device
KR20100013125A (ko) 반도체 장치, 이를 포함하는 반도체 시스템, 및 저항성메모리 셀의 프로그램 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination