KR102157359B1 - 칼럼 디코더를 포함하는 저항성 메모리 장치 및 그 동작방법 - Google Patents

칼럼 디코더를 포함하는 저항성 메모리 장치 및 그 동작방법 Download PDF

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Abstract

칼럼 디코더를 포함하는 저항성 메모리 장치 및 그 동작방법이 개시된다. 본 발명의 기술적 사상에 따른 저항성 메모리 장치는, 다수의 신호 라인들에 연결된 메모리 셀들을 포함하는 메모리 셀 어레이 및 각각의 신호 라인에 대응하여 배치되는 스위치 쌍을 포함하는 제1 스위치부와, 상기 제1 스위치부의 하나 이상의 스위치 쌍들에 대응하여 배치되는 스위치 쌍을 포함하는 제2 스위치부를 포함하는 칼럼 디코더를 구비하고, 상기 제1 스위치부는 제1 신호 라인에 연결되는 제1 스위치 쌍을 포함하고, 상기 제1 스위치 쌍은 동일한 타입으로 구현되는 제1 및 제2 스위치들을 포함하며, 상기 제2 스위치부는 상기 제1 스위치 쌍에 연결되는 제3 스위치 및 제4 스위치를 포함하는 제2 스위치 쌍을 구비하고, 선택 전압은 상기 제1 스위치를 경유하여 상기 제1 신호 라인으로 제공되고, 금지 전압은 상기 제1 스위치 또는 제2 스위치를 선택적으로 경유하여 상기 제1 신호 라인으로 제공되는 것을 특징으로 한다.

Description

칼럼 디코더를 포함하는 저항성 메모리 장치 및 그 동작방법{Resistive Memory Device including column decoder and Operating Method thereof}
본 발명의 기술적 사상은 저항성 메모리 장치에 관한 것으로서, 상세하게는 양방향 구동이 가능한 칼럼 디코더를 포함하는 저항성 메모리 장치 및 그 동작방법 에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성인 동시에 리프레쉬가 필요 없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 차세대 메모리 장치로서, PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는, 양방향 구동이 가능함과 함께 비트 라인들에 대한 적절한 바이어싱을 제공하는 저항성 메모리 장치 및 그 동작방법을 제공하는 데에 있다.
본 발명의 기술적 사상에 따른 저항성 메모리 장치는, 다수의 신호 라인들에 연결된 메모리 셀들을 포함하는 메모리 셀 어레이 및 각각의 신호 라인에 대응하여 배치되는 스위치 쌍을 포함하는 제1 스위치부와, 상기 제1 스위치부의 하나 이상의 스위치 쌍들에 대응하여 배치되는 스위치 쌍을 포함하는 제2 스위치부를 포함하는 칼럼 디코더를 구비하고, 상기 제1 스위치부는 제1 신호 라인에 연결되는 제1 스위치 쌍을 포함하고, 상기 제1 스위치 쌍은 동일한 타입으로 구현되는 제1 및 제2 스위치들을 포함하며, 상기 제2 스위치부는 상기 제1 스위치 쌍에 연결되는 제3 스위치 및 제4 스위치를 포함하는 제2 스위치 쌍을 구비하고, 선택 전압은 상기 제1 스위치를 경유하여 상기 제1 신호 라인으로 제공되고, 금지 전압은 상기 제1 스위치 또는 제2 스위치를 선택적으로 경유하여 상기 제1 신호 라인으로 제공되는 것을 특징으로 한다.
일 실시예에서, 상기 신호 라인은 워드 라인 또는 비트 라인인 것을 특징으로 한다.
일 실시예에서, 상기 제1 스위치는 제1 NMOS 트랜지스터를 포함하고, 상기 제2 스위치는 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 한다.
일 실시예에서, 상기 제3 스위치는, 선택 전압을 전달하는 제1 라인과 상기 제1 NMOS 트랜지스터의 일 단의 사이에 연결되는 제3 NMOS 트랜지스터를 포함하고, 상기 제4 스위치는, 금지 전압을 전달하는 제2 라인과 상기 제1 NMOS 트랜지스터의 일 단의 사이에 연결되는 제4 NMOS 트랜지스터를 포함하는 것을 특징으로 한다.
일 실시예에서, 상기 제1 NMOS 트랜지스터는, 상기 제3 NMOS 트랜지스터 및 상기 제4 NMOS 트랜지스터 사이의 노드에 연결되고, 상기 제2 NMOS 트랜지스터는, 상기 제2 라인에 연결되는 것을 특징으로 한다.
일 실시예에서, 상기 제1 NMOS 트랜지스터는 제1 제어신호에 응답하여 스위칭되고, 상기 제2 NMOS 트랜지스터는 상보 제1 제어신호에 응답하여 스위칭되는 것을 특징으로 한다.
일 실시예에서, 상기 제3 NMOS 트랜지스터는 제2 제어신호에 응답하여 스위칭되고, 상기 제4 NMOS 트랜지스터는 상보 제2 제어신호에 응답하여 스위칭되는 것을 특징으로 한다.
일 실시예에서, 상기 제1 신호 라인이 선택될 때, 상기 선택 전압은 상기 제3 스위치 및 상기 제1 스위치를 포함하는 전용 경로를 이용하여 상기 제1 신호 라인으로 제공되는 것을 특징으로 한다.
일 실시예에서, 상기 제1 신호 라인이 비선택될 때, 상기 제1 스위치 쌍의 스위칭 상태에 따라 상기 금지 전압은 상기 제2 스위치를 통하여 상기 제1 신호 라인으로 제공되는 것을 특징으로 한다.
일 실시예에서, 상기 제1 신호 라인이 비선택될 때, 상기 제1 스위치 쌍의 스위칭 상태에 따라 상기 금지 전압은 상기 제4 스위치 및 제1 스위치를 통하여 상기 제1 신호 라인으로 제공되는 것을 특징으로 한다.
일 실시예에서, 상기 칼럼 디코더는, 상기 선택 전압을 전달하는 제1 라인, 상기 금지 전압을 전달하는 제2 라인 및 전압 전달 경로로서 배치되는 제3 라인을 더 포함하고, 상기 제1 스위치는 상기 제1 신호 라인과 상기 제3 라인 사이에 연결되고, 상기 제2 스위치는 상기 제1 신호 라인과 상기 제2 라인 사이에 연결되며, 상기 제3 스위치는 상기 제1 라인과 상기 제3 라인 사이에 연결되며, 상기 제4 스위치는 상기 제2 라인과 상기 제3 라인 사이에 연결되는 것을 특징으로 한다.
일 실시예에서, 상기 제1 스위치부는, 제2 내지 제n 신호 라인들 각각에 대응하여 배치되는 스위치 쌍들을 더 포함하고, 상기 제2 스위치부의 상기 제2 스위치 쌍은, 상기 제1 스위치부의 제1 내지 제n 스위치 쌍들에 공통하게 연결되는 것을 특징으로 한다.
일 실시예에서, 상기 제1 스위치부의 제1 내지 제n 스위치 쌍들 각각은 동일한 타입으로 구현되는 제1 및 제2 스위치들을 포함하며, 상기 제1 스위치부의 비선택된 스위칭 쌍들 중 일부는 제1 스위치를 통해 상기 금지 전압을 전달하고, 비선택된 스위칭 쌍들 중 다른 일부는 제2 스위치를 통해 상기 금지 전압을 전달하는 것을 특징으로 한다.
한편, 본 발명의 다른 기술적 사상에 따른 저항성 메모리 장치는, 다수의 신호 라인들에 연결된 메모리 셀들을 포함하는 메모리 셀 어레이와, 상기 신호 라인들을 구동하기 위하여 각각의 신호 라인에 대응하여 배치되는 스위치들을 포함하는 제1 스위치부와, 상기 메모리 셀들을 양방향 구동하기 위해 전압 전달 경로를 조절하는 스위치들을 포함하는 제2 스위치부를 포함하는 칼럼 디코더 및 상기 칼럼 디코더를 통해 상기 메모리 셀들에 대한 기록 및 독출 동작을 수행하는 기록/독출 회로를 구비하고, 상기 제2 스위치부는, 상기 신호 라인들에 대한 양방향 구동과 무관하게, 별도의 전압 전달 경로를 통해 금지 전압이 적어도 하나의 신호 라인으로 제공되도록 제어하는 바이어싱 스위치부를 더 포함하는 것을 특징으로 한다.
한편, 본 발명의 기술적 사상에 따른 다수의 신호 라인들을 구동하는 칼럼 디코더는, 제1 신호 라인과 제1 라인 사이에 연결되는 제1 NMOS 트랜지스터와, 상기 제1 신호 라인과 금지 전압을 전달하는 제2 라인 사이에 연결되는 제2 NMOS 트랜지스터와, 상기 제1 라인과 선택 전압을 전달하는 제3 라인 사이에 연결되는 제3 NMOS 트랜지스터 및 상기 제2 라인과 상기 제3 라인 사이에 연결되는 제4 NMOS 트랜지스터를 구비하고, 상기 제1 라인은 상기 제3 및 제4 NMOS 트랜지스터들의 스위칭에 따라 상기 선택 전압 또는 금지 전압을 선택적으로 전달하고, 상기 제1 신호 라인이 선택될 때, 상기 제3 NMOS 트랜지스터, 상기 제1 라인 및 상기 제1 NMOS 트랜지스터를 포함하는 경로를 통해 상기 선택 전압이 상기 제1 신호 라인으로 제공되는 것을 특징으로 한다.
본 발명의 기술적 사상에 따른 칼럼 디코더를 포함하는 저항성 메모리 장치 및 그 동작방법은, 메모리 셀에 대한 양방향 구동이 가능하고 선택 비트 라인 및 비선택 비트 라인에 대한 최적의 바이어싱을 제공하는 칼럼 디코더를 구현함에 있어서 면적 증가를 최소화하고 제어가 용이한 효과가 있다.
또한, 본 발명의 기술적 사상에 따른 칼럼 디코더를 포함하는 저항성 메모리 장치 및 그 동작방법은, 비트 라인들에 대해 바이어싱을 제공하거나 플로팅 상태로 제어할 수 있는 등 다양한 방식에 따른 구동을 수행할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 3은 도 2의 칼럼 디코더의 구현 예를 나타내는 블록도이다.
도 4은 도 2의 메모리 셀 어레이의 일 구현예를 나타내는 회로도이다.
도 5a 내지 도 5c는 도 4의 메모리 셀의 변형 예들을 나타내는 회로도들이다.
도 6은 도 2의 메모리 셀 어레이의 구성과 로우 디코더/칼럼 디코더의 배치 예를 나타내는 블록도이다.
도 7 내지 도 9는 저항성 메모리 장치의 다양한 메모리 동작 예를 나타내는 회로도이다.
도 10은 본 발명의 일 실시예에 따른 칼럼 디코더의 구조를 나타내는 블록도이다.
도 11은 도 10의 칼럼 디코더의 일 동작 예를 나타내는 회로도이다.
도 12는 도 10의 칼럼 디코더의 다른 동작 예를 나타내는 회로도이다.
도 13a,b는 도 10의 칼럼 디코더의 또 다른 동작 예를 나타내는 회로도이다.
도 14 및 도 15는 본 발명의 다른 실시예에 따른 칼럼 디코더의 구조를 나타내는 블록도 및 회로도이다.
도 16 내지 도 18은 본 발명의 또 다른 실시예에 따른 칼럼 디코더의 구조를 나타내는 블록도 및 회로도이다.
도 19는 본 발명의 또 다른 실시예에 따른 메모리 장치의 구현 및 동작을 나타내는 블록도이다.
도 20은 본 발명의 일 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 21은 본 발명의 또 다른 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 22는 본 발명의 실시예에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 23은 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 24는 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다. 본 발명의 실시예에서, 상기 메모리 장치는 저항성 메모리 셀들을 포함함에 따라 저항성 메모리 장치로 지칭될 수 있다. 또는, 본 발명의 실시예에서 메모리 셀들이 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들이 교차하는 영역에 배치됨에 따라, 상기 메모리 장치는 크로스 포인트(cross-point) 메모리 장치로 지칭되어도 무방하다. 이하의 본 발명의 실시예들을 설명함에 있어서 상기 메모리 장치는 저항성 메모리 셀들을 포함하는 저항성 메모리 장치인 것으로 가정한다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 콘트롤러(200)를 포함할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 칼럼 디코더(130) 및 제어 로직(140)을 포함할 수 있다. 메모리 셀 어레이(110)가 저항성 메모리 셀들을 포함하는 경우, 메모리 시스템(10)은 저항성 메모리 시스템으로 지칭될 수 있다.
메모리 콘트롤러(200)는 호스트(Host)로부터의 기록/독출 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하거나, 또는 메모리 장치(100)에 데이터를 기록하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 콘트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(program)(또는 기록), 독출(read) 및 소거(erase) 동작을 제어할 수 있다. 또한, 기록될 데이터(DATA)와 독출된 데이터(DATA)가 메모리 콘트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
도시되지는 않았으나, 메모리 콘트롤러(200)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface) 및 메모리 인터페이스(memory interface)를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있다. 프로세싱 유닛은 메모리 콘트롤러(200)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트(Host) 및 메모리 콘트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 메모리 콘트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(HOST)와 통신하도록 구성될 수 있다.
메모리 셀 어레이(110)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 일 실시예에서, 복수의 제1 신호 라인들은 복수의 비트 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 워드 라인들일 수 있다. 다른 실시예에서, 복수의 제1 신호 라인들은 복수의 워드 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 비트 라인들일 수 있다. 본 발명의 실시예에서 워드 라인과 비트 라인은 서로 구분되는 개념으로 정의될 필요는 없다. 즉, 각각의 메모리 셀은 서로 교차하게 배치되는 두 신호 라인들 사이에 연결될 수 있으며, 이 때 하나의 신호 라인은 워드 라인이고 다른 하나의 신호 라인은 비트 라인일 수 있다. 또한, 기록/독출 동작을 위하여 기록 드라이버 및 센스 앰프(이상, 미도시)가 배치될 수 있으며, 상기 기록 드라이버/센스 앰프는 워드 라인의 일 단에 연결되는 것으로 설명되어도 무방하며, 또는 비트 라인의 일 단에 연결되는 것으로 설명되어도 무방하다.
또한, 복수의 메모리 셀들 각각은 하나의 비트를 저장하는 싱글 레벨 셀(SLC, single level cell)일 수 있으며, 또는 적어도 2 비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(MLC, multi level cell)일 수 있다. 또는, 메모리 셀 어레이(110)는 싱글 레벨 셀과 멀티 레벨 셀을 함께 포함하여도 무방하다. 하나의 메모리 셀에 하나의 비트의 데이터가 기록되는 경우, 메모리 셀들은 기록된 데이터에 따라 두 개의 저항 레벨 산포를 가질 수 있다. 또는, 하나의 메모리 셀에 2 개의 비트의 데이터가 기록되는 경우, 메모리 셀들은 기록된 데이터에 따라 네 개의 저항 레벨 산포를 가질 수 있다. 또 다른 실시예에서, 하나의 메모리 셀에 3 비트의 데이터가 저장되는 트리플 레벨 셀(TLC, triple level cell)의 경우, 메모리 셀들은 기록된 데이터에 따라 여덟 개의 저항 레벨 산포를 가질 수 있다 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀들은 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수 있다.
또한, 일 실시예에서, 메모리 셀 어레이(110)는 2차원 수평 구조의 메모리 셀들을 포함할 수 있다. 다른 실시예에서, 메모리 셀 어레이(110)는 3차원 수직 구조의 메모리 셀들을 포함할 수 있다.
한편, 메모리 셀 어레이(110)는 가변 저항 소자(미도시)를 포함하는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우에는 저항성 메모리 장치는 PRAM이 될 수 있다. 다른 예를 들어, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 저항성 메모리 장치는 RRAM이 될 수 있다. 또 다른 예를 들어, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 저항성 메모리 장치는 MRAM이 될 수 있다.
로우 디코더(120)는 다수의 워드 라인들을 구동할 수 있으며, 칼럼 디코더(130)는 다수의 비트 라인들을 구동할 수 있다. 로우 디코더(120)는 로우 어드레스를 디코딩하는 디코딩 수단과, 디코딩 결과에 따른 각종 로우 제어신호들에 응답하여 스위칭이 제어되는 스위치 수단을 포함할 수 있다. 이와 유사하게, 칼럼 디코더(130)는 칼럼 어드레스를 디코딩하는 디코딩 수단과, 디코딩 결과에 따른 각종 칼럼 제어신호들에 응답하여 스위칭이 제어되는 스위치 수단을 포함할 수 있다.
제어 로직(130)은 메모리 장치(100)의 전반적인 동작을 제어할 수 있으며, 또한 메모리 셀 선택 동작을 수행하기 위하여 로우 디코더(120) 및 칼럼 디코더(130)를 제어할 수 있다. 일 예로서, 제어 로직(130)은 외부로부터의 어드레스를 처리하여 로우 어드레스 및 칼럼 어드레스를 생성할 수 있다. 메모리 장치(100)는 기록 및 독출 동작에 이용되는 각종 기록 전압 및 독출 전압을 생성하는 전원 발생 수단(미도시)을 포함할 수 있으며, 상기 제어 로직(130)의 제어 하에서 기록 전압/독출 전압이 로우 디코더(120) 및 칼럼 디코더(130)를 통해 메모리 셀로 제공될 수 있다.
메모리 장치(100)에 대한 기록 동작에 있어서, 기록 데이터에 따라 메모리 셀 어레이(110)의 메모리 셀의 가변 저항은 그 저항 값이 증가할 수 있으며, 또는 메모리 셀의 가변 저항은 그 저항 값이 감소할 수 있다. 예컨대, 메모리 셀 어레이(110)의 메모리 셀들 각각은 현재 저장된 데이터에 따른 저항 값을 가질 수 있으며, 각각의 메모리 셀들로 기록될 데이터에 따라 저항 값이 증가하거나 감소할 수 있다. 상기와 같은 기록 동작은 리셋(Reset) 기록 동작과 셋(Set) 기록 동작으로 분류될 수 있다.
한편, 데이터 기록 방식은 단방향(unidirectional) 기록 방식과 양방향(bidirectional) 기록 방식으로 분류될 수 있다. 단방향 기록 방식에서는, 리셋(Reset) 기록 동작과 셋(Set) 기록 동작에서 메모리 셀의 양단에 인가되는 전압 차가 동일한 극성을 가질 수 있다(예컨대, 비트 라인의 전압 레벨이 높음에 따라 제1 극성을 가질 수 있다). 반면에, 양방향 기록 방식에서는, 리셋(Reset) 기록 동작과 셋(Set) 기록 동작에서 메모리 셀의 양단에 인가되는 전압 차가 상이한 극성을 가질 수 있다. 예컨대, 리셋(Reset) 기록 동작에서, 비트 라인의 전압 레벨이 상대적으로 높음에 따라 메모리 셀의 양단에 인가되는 전압 차가 제1 극성을 가지는 반면에, 셋(Set) 기록 동작에서, 워드 라인의 전압 레벨이 상대적으로 높음에 따라 메모리 셀의 양단에 인가되는 전압 차가 제2 극성을 가질 수 있다. 이외에도, 본 발명의 실시예에 따라 저항성 메모리 셀은 다양하게 구동이 가능하며, 리셋(Reset) 기록 동작에서 워드 라인의 전압 레벨이 상대적으로 높고, 셋(Set) 기록 동작에서 비트 라인의 전압 레벨이 상대적으로 높도록 설정되어도 무방하다.
한편, 저항성 메모리 셀의 양 단에 전압차가 발생되면, 비선택된 메모리 셀들에 누설 전류(leakage current)가 발생될 수 있다. 상기 누설 전류를 감소하기 위하여, 비선택된 워드 라인들 및 비선택된 비트 라인들로 적절한 레벨의 금지 전압이 인가될 수 있다. 셋 기록, 리셋 기록 및 독출 동작 등 각각의 동작 모드에 따라, 다양한 레벨의 전압들이 각각 선택 워드 라인, 비선택 워드 라인, 선택 비트 라인 및 비선택 비트 라인으로 제공될 수 있다.
본 발명의 실시예에 따르면, 저항성 메모리 장치(100)의 칼럼 디코더(130)는 메모리 셀에 대한 양방향 기록 동작이 가능함과 함께, 선택된 라인(예컨대, 선택 비트 라인)에 선택 전압이 제공되고, 또한 비선택된 라인(예컨대, 비선택 비트 라인)에 적절한 바이어싱이 제공되기 위한 최적화된 스위치 구조를 갖는다. 일 예로서, 본 발명의 실시예에 따른 칼럼 디코더(130)는, 계층 구조를 가짐에 따라 로컬 비트 라인에 관련하여 스위칭이 제어되는 로컬 스위치부(미도시)와, 글로벌 비트 라인에 관련하여 스위칭이 제어되는 글로벌 스위치부(미도시)를 포함할 수 있다. 로컬 스위치부에서, 하나의 로컬 비트 라인에 대응하여 두 개 이상의 스위치들(예컨대, 스위치 쌍)이 배치될 수 있으며, 스위치 쌍의 어느 하나의 스위치(제1 스위치)를 통해 선택 전압의 전달이 제어되도록 하고, 다른 하나의 스위치(제2 스위치)를 통해 금지 전압의 전달이 제어되도록 할 수 있다. 또한, 상기 스위치 쌍은 동일한 타입으로 구현되는 스위치들을 포함할 수 있으며, 예컨대 2 개의 NMOS 트랜지스터들을 스위치로서 포함할 수 있다.
또한, 글로벌 스위치부에서, 다수의 로컬 비트 라인들을 포함하는 하나의 로컬 비트 라인 그룹에 대응하여 두 개 이상의 스위치들(예컨대, 스위치 쌍)이 배치될 수 있다. 상기 글로벌 스위치부에서 하나의 스위치 쌍은, 선택 전압의 전달에 관련된 스위치(제1 스위치)와 금지 전압의 전달에 관련된 스위치(제2 스위치)를 포함할 수 있다. 상기 글로벌 스위치부의 스위치 쌍 또한 동일한 타입으로 구현되는 스위치들을 포함할 수 있으며, 예컨대 2 개의 NMOS 트랜지스터들을 스위치로서 포함할 수 있다.
상기와 같이 구성됨에 따라, 금지 전압을 비선택 로컬 비트 라인으로 제공함에 있어서, 금지 전압이 로컬 스위치부의 각각의 스위치 쌍의 제2 스위치를 경유하는 경로를 통해 전달되거나, 글로벌 스위치부의 각각의 스위치 쌍의 제2 스위치를 경유하는 경로를 통해 전달되도록 할 수 있다. 금지 전압의 다양한 전달 경로가 제공됨에 따라, 비선택된 로컬 비트 라인들에 대해 금지 전압이 적절히 제공될 수 있으며, 비선택된 로컬 비트 라인들이 플로팅 상태가 되는 것이 방지될 수 있다.
또한, 본 발명의 실시예에 따라 비선택된 라인에 대한 적절한 바이어싱을 위하여, 칼럼 디코더(130)는 메모리 셀을 선택하기 위한 어드레싱에 관련된 제어 신호(예컨대, 칼럼 제어신호)와 무관하게 턴온/턴오프가 제어되는 바이어싱 스위치 수단을 포함할 수 있다. 칼럼 디코더(130)는 메모리 셀 선택을 위한 어드레싱에 무관하게 하나 이상의 별도의 제어 신호를 생성하고, 바이어싱 스위치 수단은 상기 별도의 제어 신호에 응답하여 금지 전압을 로컬 비트 라인으로 제공할 수 있다. 예컨대, 하나의 로컬 비트 라인 그룹이 모두 비선택될 때 상기 어드레싱에 따라 상기 로컬 비트 라인 그룹의 로컬 비트 라인들이 플로팅 상태가 될 수 있으며, 본 발명의 실시예에 따라 상기 로컬 비트 라인 그룹에 대응하는 바이어싱 스위치 수단을 활성화함으로써, 상기 로컬 비트 라인 그룹의 로컬 비트 라인들로 금지 전압이 제공될 수 있다.
상기와 같은 본 발명의 실시예에 따르면, 메모리 셀에 대한 양방향 동작이 가능함과 함께, 다수의 라인들(예컨대, 비트 라인들)에 대한 적절한 바이어싱이 가능하다. 또한, 양방향 동작 및 바이어싱에 필요로되는 스위치의 증가를 최소화함으로써, 칼럼 디코더(130)의 구현에 필요한 면적 증가를 최소화할 수 있으며, 또한 스위치를 제어하기 위한 제어 신호의 개수가 증가되는 것을 최소화할 수 있다.
한편, 메모리 장치(100) 및 메모리 컨트롤러(200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 장치(100) 및 메모리 컨트롤러(200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 메모리 장치(100) 및 메모리 컨트롤러(200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다. 다른 예를 들면, 메모리 장치(100) 및 메모리 컨트롤러(200)는 하나의 반도체 장치로 집적되어 SSD(Solid State Disk/Drive)를 구성할 수 있다.
상기와 같이 구성될 수 있는 저항성 메모리 시스템(10)에 구비되는 메모리 장치(100)의 구체적인 동작 예를 나타내면 다음과 같다. 도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 칼럼 디코더(130) 및 제어 로직(140)을 포함할 수 있다. 또한, 메모리 장치(100)는 기록/독출 회로(150), 기준 신호 발생부(160) 및 전원 발생부(170)를 더 포함할 수 있다. 또한, 기록/독출 회로(150)는 센스 앰프(151) 및 기록 드라이버(152)를 포함할 수 있다.
도 2에 도시된 메모리 장치(100)의 일 동작 예는 다음과 같다.
메모리 셀 어레이(110)에 구비되는 메모리 셀들은 복수의 워드 라인들(WL)들 및 복수의 비트 라인들(BL)에 연결될 수 있다. 복수의 워드 라인들(WL)들 및 비트 라인들(BL)을 통해 각종 전압 신호나 전류 신호가 제공됨에 따라, 선택된 메모리 셀들에 대해서는 데이터가 기록되거나 독출되며, 나머지 비선택된 메모리 셀들에 대해서는 기록이나 독출이 수행되는 것이 방지될 수 있다.
한편, 커맨드(CMD)에 수반하여 억세스할 메모리 셀을 지시하기 위한 어드레스(ADDR)가 수신될 수 있으며, 어드레스(ADDR)는 메모리 셀 어레이(110)의 워드 라인들(WL)을 선택하기 위한 로우 어드레스(X_ADDR)와 메모리 셀 어레이(110)의 비트 라인들(BL)을 선택하기 위한 칼럼 어드레스(Y_ADDR)를 포함할 수 있다. 로우 디코더(120)는 로우 어드레스(X_ADDR)에 응답하여 워드 라인 선택 동작을 수행하며, 칼럼 디코더(130)는 칼럼 어드레스(Y_ADDR)에 응답하여 비트 라인 선택 동작을 수행한다.
기록/독출 회로(150)는 비트 라인들(BL)에 연결되어 메모리 셀에 데이터를 기록하거나, 메모리 셀로부터 데이터를 독출할 수 있다. 일 실시예로서, 전원 발생부(170)는 기록 동작에 이용되는 기록 전압(Vwrite)을 생성할 수 있으며, 또한 독출 동작에 이용되는 독출 전압(Vread)을 생성할 수 있다. 기록 전압(Vwrite)은 기록 동작에 관련된 각종 전압으로서 셋 전압 및 리셋 전압을 포함할 수 있다. 또한, 전원 발생부(170)는 비선택된 라인들에 대한 바이어싱을 위한 금지 전압(Vinh)을 생성할 수 있다. 기록 전압(Vwrite), 독출 전압(Vread) 및 금지 전압(Vinh)은 칼럼 디코더(130)를 통해 비트 라인들(BL)로 제공되거나, 로우 디코더(170)를 통해 워드 라인들(WL)로 제공될 수 있다.
한편, 기준 신호 발생부(160)는 데이터 독출 동작에 관련된 각종 기준 신호들로서, 기준 전압(Vref) 및 기준 전류(Iref)를 생성할 수 있다. 예컨대, 센스 앰프(151)는 데이터를 판별하기 위하여 비트 라인(BL)의 일 노드(예컨대, 센싱 노드)에 연결될 수 있으며, 센싱 노드의 전압과 기준 전압(Vref)에 대한 비교 동작을 통해 데이터 값이 판별될 수 있다. 또는, 전류 센싱 방법이 적용되는 경우, 기준 신호 발생부(160)는 기준 전류(Iref)를 생성하여 메모리 셀 어레이(110)로 제공할 수 있으며, 상기 기준 전류(Iref)에 기인한 센싱 노드의 전압과 기준 전압(Vref)을 비교함에 의해 데이터 값이 판별될 수 있다.
또한 기록/독출 회로(150)는 독출된 데이터에 대한 판별 결과에 따른 패스/페일 신호(P/F)를 제어 로직(140)으로 제공할 수 있다. 제어 로직(140)은 패스/페일 신호(P/F)를 참조함에 의하여 메모리 셀 어레이(110)의 기록 및 독출 동작을 제어할 수 있다.
제어 로직(140)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 기록하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 각종 제어 신호(CTRL_RW)를 출력할 수 있다. 이로써, 제어 로직(140)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
본 발명의 실시예에 따르면, 칼럼 디코더(130)는 칼럼 어드레스(Y_ADDR)를 디코딩하여 다양한 내부 제어 신호들을 생성하고, 상기 내부 제어 신호들에 따라 기록 전압(Vwrite), 독출 전압(Vread) 및 금지 전압(Vinh)을 비트 라인들(BL)로 제공한다. 도 2에는 도시되지 않았으나, 칼럼 디코더(130)는 상기 내부 제어 신호들 이외에도, 제어 로직(140)으로부터 하나 이상의 제어 신호들을 수신하고 이를 이용하여 비트 라인들(BL)을 구동할 수 있다.
도 3은 도 2의 칼럼 디코더의 구현 예를 나타내는 블록도이다. 도 3에 도시된 바와 같이, 메모리 셀 어레이(110)는 메모리 셀들이 연결되는 다수의 비트 라인들을 포함할 수 있으며, 메모리 셀들이 연결되는 비트 라인은 로컬 비트 라인(LBL)으로 지칭될 수 있다. 로컬 비트 라인들(LBL)은 다수의 비트 라인 그룹들(BLG1, BLG2,...)을 포함할 수 있으며, 각각의 비트 라인 그룹은 다수의 로컬 비트 라인들을 포함할 수 있다. 또한, 비트 라인 그룹들(BLG1, BLG2,...)에 대응하여 글로벌 비트 라인들(GBL1, GBL2,...)이 배치될 수 있다.
한편, 칼럼 디코더(130)는 상기 로컬 비트 라인들(LBL)과 글로벌 비트 라인들(GBL1, GBL2,...)사이의 연결을 제어하는 로컬 스위치부(131)와, 상기 글로벌 비트 라인들(GBL1, GBL2,...)과 기록/독출 회로(140) 사이의 연결을 제어하는 글로벌 스위치부(132)를 포함할 수 있다. 글로벌 비트 라인들(GBL1, GBL2,...)은 글로벌 스위치부(132)를 통해 선택 전압이 전달되는 소정의 라인(GSEL)에 연결될 수 있다. 로컬 스위치부(131)에서, 하나의 로컬 비트 라인(LBL)에 대응하여 배치되는 로컬 스위치(LSW)는 두 개 이상의 스위치들을 포함할 수 있다. 또한, 글로벌 스위치부(132)에서, 하나의 글로벌 비트 라인(GBL)에 대응하여 배치되는 글로벌 스위치(GSW)는 두 개 이상의 스위치들을 포함할 수 있다.
한편, 도 3에서 로컬 스위치부(131) 및 글로벌 스위치부(132)는 다양하게 제어될 수 있다. 예컨대, 도 3의 로컬 스위치부(131)의 각각의 로컬 비트 라인에 대응하는 로컬 스위치(LSW)는 별개로 제어될 수 있다. 또는, 도 3의 메모리 셀 어레이(110)가 적어도 두 개의 영역으로 구분되고, 서로 다른 영역에 대응하는 로컬 스위치부(131)의 로컬 스위치(LSW)는 제어 신호 라인을 공유할 수 있다. 예컨대, 제1 비트 라인 그룹(BLG1)과 제2 비트 라인 그룹(BLG2)이 서로 다른 영역에 속하는 경우, 상기 비트 라인 그룹들(BLG1, BLG2)에 대응하는 로컬 스위치부(131)의 제1 그룹의 스위치들(SWG1)과 제2 그룹의 스위치들(SWG2)은 서로 제어 신호를 공유할 수 있다. 본 발명의 실시예에 따르면, 이와 같은 다양하게 구현 가능한 메모리 장치(100)에서 다수의 로컬 비트 라인들(LBL)에 적절한 바이어싱을 제공한다.
도 4은 도 2의 메모리 셀 어레이(110)의 일 구현예를 나타내는 회로도이다. 메모리 셀 어레이(110)는 다수 개의 셀 영역들을 포함할 수 있으며, 도 4는 하나의 셀 영역을 나타낼 수 있다. 또한, 일 예로서, 도 4의 셀 영역은 하나의 타일(Tile)에 상응할 수 있다.
도 4를 참조하면, 메모리 셀 어레이(110)는 복수의 워드 라인들(WL0 ∼ WLn), 복수의 비트 라인들(BL0 ∼ BLm) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 여기서, 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수 및 메모리 셀들(MC)의 개수는 실시예에 따라 다양하게 변경될 수 있다. 또한, 동일한 워드 라인에 연결되는 메모리 셀들(MC)을 페이지(page) 단위로 정의할 수 있다.
복수의 메모리 셀들(MC)의 각각은 가변 저항(R) 및 선택 소자(D)를 포함할 수 있다. 여기서, 가변 저항(R)은 가변 저항 소자 또는 가변 저항 물질이라고 지칭할 수 있고, 선택 소자(D)는 스위칭 소자라고 지칭할 수 있다.
일 실시예에서, 선택 소자(D)가 복수의 비트 라인들(BL0 ∼ BLm) 중 하나와 가변 저항(R) 사이에 연결되고, 가변 저항(R)이 선택 소자(D)와 복수의 워드 라인들(WL0 ∼ WLn) 중 하나의 사이에 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 가변 저항(R)은 복수의 비트 라인들(BL0 ∼ BLm) 중 하나와 선택 소자(D)의 사이에 연결되며, 선택 소자(D)는 가변 저항(R)과 복수의 워드 라인들(WL0 ∼ WLn) 중 하나의 사이에 연결될 수 있다.
가변 저항(R)은 인가되는 전기적 펄스에 의해 복수 개의 저항 상태들 중 하나로 변동될 수 있다. 일 실시예에서, 가변 저항(R)은 전류 량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다.
이러한 상변화 물질은 비교적 저항이 높은 비정질 상태(amorphous state)와 비교적 저항이 낮은 결정 상태(crystal state)를 가질 수 있다. 이러한 상변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule's heat) 의해 상(phase)이 변화될 수 있다. 그리고, 이와 같은 상변화를 이용하여 데이터를 기입할 수 있다.
한편, 다른 실시예에서, 가변 저항(R)은 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수도 있다.
도 5a 내지 도 5c는 도 4의 메모리 셀(MC)의 변형 예들을 나타내는 회로도들이다.
도 5a를 참조하면, 메모리 셀(MCa)은 가변 저항(Ra)을 포함하고, 가변 저항(Ra)은 비트 라인(BL)과 워드 라인(WL) 사이에 연결될 수 있다. 메모리 셀(MCa)은 비트 라인(BL)과 워드 라인(WL)에 각각 인가되는 전압들에 의해서 데이터를 저장할 수 있다.
도 5b를 참조하면, 메모리 셀(MCb)은 가변 저항(Rb)과 양방향 다이오드(Db)를 포함할 수 있다. 가변 저항(Rb)은 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 가변 저항(Rb)과 양방향 다이오드(Db)는 워드 라인(WL)과 비트 라인(BL) 사이에 연결될 수 있다. 양방향 다이오드(Db)와 가변 저항(Rb)의 위치는 서로 바뀔 수도 있다. 양방향 다이오드(Db)를 통해서 비선택 저항 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 5c를 참조하면, 메모리 셀(MCc)은 가변 저항(Rc)과 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)는 워드 라인(WL)의 전압에 따라 가변 저항(Rc)에 전류를 공급 또는 차단하는 선택 소자, 즉, 스위칭 소자일 수 있다. 도 5c의 실시예에서는, 워드 라인(WL) 이외에, 가변 저항(Rc)의 양 단의 전압 레벨을 조절하기 위한 소스 라인(SL)이 추가로 구비될 수 있다. 메모리 셀(MCc)은 워드 라인(WL)에 의해서 구동되는 트랜지스터(TR)의 온/오프 여부에 따라 선택 또는 비선택될 수 있다.
도 6은 도 2의 메모리 셀 어레이의 구성과 로우 디코더/칼럼 디코더의 배치 예를 나타내는 블록도이다.
메모리 셀 어레이(110)는 복수의 타일들(Tile1 ~ Tile4)을 포함할 수 있다. 상기 타일(Tile)은 다양하게 정의될 수 있다. 예컨대, 각각의 타일(Tile)은 다수의 워드 라인들과 다수의 비트 라인들이 교차하는 영역에 배치되는 메모리 셀들을 포함하고, 상기 워드 라인들은 동일한 로우 디코더(또는 로우 스위치 블록, 120_1)에 연결되고 상기 비트 라인들은 동일한 칼럼 디코더(또는 칼럼 스위치 블록, 130_1)에 연결되는 단위일 수 있다. 또한, 기록 및 독출 동작은 타일(Tile) 단위로 수행될 수 있으며, 이에 따라 서로 다른 타일에 포함되는 메모리 셀들은 동시에 기록되거나 또는 동시에 독출될 수 있다. 도 6에 도시된 구조에 따라, 도 6의 로우 디코더(120_1)는 도 2의 로우 디코더(120)의 일 부분에 해당하는 구성일 수 있으며, 또한 도 6의 칼럼 디코더(130_1)는 도 2의 칼럼 디코더(130)의 일 부분에 해당하는 구성일 수 있다.
도시되지는 않았으나, 도 2의 메모리 장치(100)는 다수의 레이어들이 3차원으로 수직하게 적층되는 구조를 가질 수 있으며, 이에 따라 메모리 셀 어레이(110)는 다수의 레이어들에 배치된 메모리 셀들을 포함할 수 있다. 이 경우, 각각의 타일(Tile)은 다수의 레이어들에 배치된 메모리 셀들을 포함할 수 있으며, 로우 디코더(120_1)는 다수의 레이어들에 의해 공유될 수 있으며, 또한 칼럼 디코더(130_1)는 다수의 레이어들에 의해 공유될 수 있다.
도 7 내지 도 9는 저항성 메모리 장치의 다양한 메모리 동작 예를 나타내는 회로도이다. 도 7 내지 도 9에서는 양방향 기록 동작에 따른 메모리 동작이 예시되며, 예컨대 도 7에서는 기록 동작으로서 셋 기록(Set Write), 도 8에서는 기록 동작으로서 리셋 기록(Reset Write), 그리고 도 9에서는 독출(Read) 동작이 예시된다. 또한, 도 7 내지 도 9에 도시된 비트 라인들은 로컬 비트 라인일 수 있다. 이하에서, 비트 라인으로 지칭되는 구성은 구체적으로 명시되어 있지 않더라도 로컬 비트 라인으로 지칭되는 것으로 가정된다.
도 7에 도시된 바와 같이, 셋 기록(Set Write)의 경우, 선택된 메모리 셀의 양 단에 인가되는 전압 차는 제1 극성을 가질 수 있다. 일 예로서, 선택 워드 라인(SWL)로는 4V의 전압이 인가되며, 선택 비트 라인(SBL)으로는 0V의 전압이 인가됨에 따라 선택 워드 라인(SWL)에 상대적으로 큰 레벨의 전압이 인가될 수 있다. 또한, 비선택 라인들에 대해서는 적절한 레벨의 금지 전압이 인가될 수 있으며, 예컨대 비선택 비트 라인(UBL)으로는 3V의 금지 전압이 인가되고, 비선택 워드 라인(UWL)으로는 0V의 금지 전압이 인가될 수 있다.
상기와 같은 바이어싱 조건에 따라 선택 워드 라인(SWL)으로부터 선택 비트 라인(SBL) 방향으로 셋 전류(Iset)가 흐를 수 있으며, 상기 셋 전류(Iset)의 레벨은 선택 비트 라인(SBL)에 연결된 전류원에 따라 조절될 수 있다. 즉, 셋 기록(Set Write)에서, 선택 메모리 셀의 가변 저항의 저항 값은 선택 비트 라인(SBL)으로 싱킹(sinking)되는 전류 레벨에 따라 조절될 수 있다.
한편, 도 8에 도시된 바와 같이, 리셋 기록(Reset Write)의 경우, 선택된 메모리 셀의 양 단에 인가되는 전압 차는 제2 극성을 가질 수 있다. 일 예로서, 선택 워드 라인(SWL)으로는 0V의 전압이 인가되며, 선택 비트 라인(SBL)으로는 6V의 전압이 인가됨에 따라 선택 비트 라인(SBL)에 상대적으로 큰 레벨의 전압이 인가될 수 있다. 또한, 비선택 라인들에 대해서는 적절한 레벨의 금지 전압이 인가될 수 있으며, 예컨대 비선택 비트 라인(UBL)으로는 3V의 금지 전압이 인가되고, 비선택 워드 라인(UWL)으로는 3V의 금지 전압이 인가될 수 있다.
상기와 같은 바이어싱 조건에 따라 선택 비트 라인(SBL)으로부터 선택 워드 라인(SWL) 방향으로 리셋 전류(Ireset)가 흐를 수 있으며, 상기 리셋 전류(Ireset)의 레벨은 선택 비트 라인(SBL)으로 제공되는 전압 레벨에 따라 조절될 수 있다. 즉, 리셋 기록(Reset Write)에서, 선택 메모리 셀의 가변 저항의 저항 값은 선택 비트 라인(SBL)에 제공되는 전압 레벨에 따라 조절될 수 있다.
한편, 도 9에 도시된 바와 같이, 독출(Read) 동작의 경우, 선택된 메모리 셀의 양 단에 인가되는 전압 차는 제1 극성을 가질 수 있다. 일 예로서, 선택 워드 라인(SWL)으로는 소정의 레벨을 갖는 독출 전압(Vread)이 인가되며, 선택 비트 라인(SBL)으로는 0V의 전압이 인가됨에 따라 선택 워드 라인(SWL)에 상대적으로 큰 레벨의 전압이 인가될 수 있다. 또한, 비선택 라인들에 대해서는 적절한 레벨의 금지 전압이 인가될 수 있으며, 예컨대 비선택 비트 라인(UBL)으로는 소정 레벨의 금지 전압(Vinh)이 인가되고, 비선택 워드 라인(UWL)으로는 0V의 금지 전압이 인가될 수 있다.
상기와 같은 바이어싱 조건에 따라 선택 워드 라인(SWL)으로부터 선택 비트 라인(SBL) 방향으로 독출 전류(Iread)가 흐를 수 있으며, 선택 비트 라인(SBL)에 연결된 센스 앰프(SA)의 센싱 동작에 따라 데이터가 판별될 수 있다.
도 10 내지 도 13a,b를 참조하여 본 발명의 일 실시예에 따른 메모리 장치의 칼럼 디코더의 동작 예를 설명하면 다음과 같다. 도 10은 본 발명의 일 실시예에 따른 칼럼 디코더의 구조를 나타내는 블록도이고, 도 11은 도 10의 칼럼 디코더의 일 동작 예를 나타내는 회로도이며, 도 12는 도 10의 칼럼 디코더의 다른 동작 예를 나타내는 회로도이다.
도 10 내지 도 13a,b을 참조하면, 메모리 장치(300)는 메모리 셀 어레이(MCA, 310), 칼럼 디코더에 포함되는 하나 이상의 스위치부로서 제1 스위치부(320) 및 제2 스위치부(330), 기록/독출 회로(340)를 포함할 수 있다. 또한, 어드레스(예컨대, 칼럼 어드레스)를 디코딩하는 디코딩부(350)가 메모리 장치(300)에 더 구비될 수 있으며, 상기 디코딩부(350)는 칼럼 디코더에 포함될 수 있다.
메모리 셀 어레이(310)는 다수의 로컬 비트 라인들(LBLs)을 포함할 수 있으며, 상기 다수의 로컬 비트 라인들(LBLs)은 제1 스위치부(320)에 연결될 수 있다. 제1 스위치부(320)는 로컬 비트 라인들(LBLs)과 글로벌 비트 라인들(GBLs) 사이의 연결 관계를 제어할 수 있다. 또한, 제2 스위치부(330)는 글로벌 비트 라인들(GBLs)과 기록/독출 회로(340)에 배치될 수 있다. 제2 스위치부(330)는 글로벌 비트 라인들(GBLs)과 기록 드라이버(WD) 및 센스 앰프(SA) 사이의 연결 관계를 제어할 수 있다. 제1 스위치부(320)는 로컬 스위치부(Local SW Unit)로 지칭될 수 있으며, 제2 스위치부(330)는 글로벌 스위치부(Global SW Unit)로 지칭될 수 있다.
도 11에서는 제1 스위치부(320)의 적어도 두 개의 로컬 비트 라인들(LBLs)에 대응하여 배치되는 스위치들이 제어 신호를 공유하는 예가 설명된다. 설명의 편의상, 제1 내지 제4 로컬 비트 라인들(LBL1 ~ LBL4) 및 이에 공유되는 하나의 센스 앰프(SA) 및 기록 드라이버(WD)가 도시된다. 또한, 제1 로컬 비트 라인(LBL1)이 선택 비트 라인이고, 나머지 로컬 비트 라인들(LBL2 ~ LBL4)은 비선택 비트 라인인 것으로 가정한다.
디코딩부(350)는 각종 전압 신호(VPP, VSS 등)를 수신하고, 어드레스를 디코딩한 결과에 따라 제1 스위치부(320) 및 제2 스위치부(330)에 포함되는 스위치들을 제어하기 위한 각종 제어 신호들을 생성할 수 있다. 고전압(VPP)은 비선택 라인들을 바이어싱하기 위한 금지 전압(VUY) 및 제1 스위치부(320) 및 제2 스위치부(330)에 포함되는 스위치(예컨대, NMOS 트랜지스터)의 문턱 전압(Vth)을 합한 레벨보다 큰 레벨을 가질 수 있다.
하나의 로컬 비트 라인에 대응하여 적어도 두 개의 스위치들이 배치될 수 있다. 일 예로서, 상기 하나의 로컬 비트 라인에 대응하여 스위치 쌍이 배치되고, 상기 스위치 쌍에 포함되는 제1 및 제2 스위치들은 서로 동일한 타입의 트랜지스터들로 구현될 수 있다. 일 실시예에서, 제1 스위치부(320)의 하나의 스위치 쌍에 포함되는 제1 및 제2 스위치들은 모두 NMOS 트랜지스터로 구현될 수 있다. 도 11에 도시된 바와 같이, 제1 로컬 비트 라인(LBL1)에 대응하여 배치되는 제1 스위치 쌍은, 제1 스위치(MN11) 및 제2 스위치(MN12)를 포함할 수 있다. 이와 유사하게, 제2 로컬 비트 라인(LBL2)에 대응하여 배치되는 제2 스위치 쌍은, 제1 스위치(MN13) 및 제2 스위치(MN14)를 포함할 수 있다. 또한, 제3 로컬 비트 라인(LBL3)에 대응하여 배치되는 제3 스위치 쌍은, 제1 스위치(MN15) 및 제2 스위치(MN16)를 포함할 수 있으며, 제4 로컬 비트 라인(LBL4)에 대응하여 배치되는 제4 스위치 쌍은, 제1 스위치(MN17) 및 제2 스위치(MN18)를 포함할 수 있다.
스위치들 및 제어 신호를 전달하는 라인의 배치에 따라 적어도 하나의 제어 신호가 공유될 수 있다. 예컨대, 제1 제어 신호 쌍(LY_SEL0, LY_SEL0N)은 상기 제1 스위치 쌍(MN11, MN12) 및 제2 스위치 쌍(MN13, MN14)에 공유될 수 있다. 또한, 제2 제어 신호 쌍(LY_SEL1, LY_SEL1N)은 상기 제3 스위치 쌍(MN15, MN16) 및 제4 스위치 쌍(MN17, MN18)에 공유될 수 있다.
한편, 제2 스위치부(330)는 두 개 이상의 로컬 비트 라인들(LBLs)에 대응하여 하나의 스위치 쌍이 배치되는 구조를 가질 수 있다. 또한, 제2 스위치부(330)의 스위치 쌍 또한 동일한 타입의 제1 및 제2 스위치들을 포함할 수 있으며, 상기 제1 및 제2 스위치들은 NMOS 트랜지스터로 구현될 수 있다. 도 11의 예에서와 같이, 제2 스위치부(330)의 제1 스위치 쌍(MN21, MN22)은 제1 스위치부(320)의 제1 스위치 쌍(MN11, MN12) 및 제2 스위치 쌍(MN13, MN14)에 대응하여 배치될 수 있다. 또한, 제2 스위치부(330)의 제2 스위치 쌍(MN23, MN24)은 제1 스위치부(320)의 제3 스위치 쌍(MN15, MN16) 및 제4 스위치 쌍(MN17, MN18)에 대응하여 배치될 수 있다.
또한, 칼럼 디코더(또는, 메모리 장치)에는 각종 전압 신호를 전달하기 위한 하나 이상의 라인들이 배치될 수 있다. 예컨대, 선택 전압이 인가되어 선택 전압을 전달하는 제1 라인(GSELB<n>), 금지 전압이 인가되어 금지 전압을 전달하는 제2 라인(VUY), 인가되는 전압에 따라 다양한 레벨의 전압을 전달하는 제3 라인(SELB<m>, SELB<m+1>)이 배치될 수 있다. 제1 및 제2 스위치부들(320, 330)의 스위치들의 연결 상태와 관련하여, 제1 스위치부(320)의 각각의 스위치 쌍에서 제1 스위치(MN11, MN13, MN15, MN17)의 일 단은 제3 라인(SELB<m>, SELB<m+1>)에 연결되고, 제2 스위치(MN12, MN14, MN16, MN17)의 일 단은 제2 라인(VUY)에 연결된다. 또한, 제2 스위치부(330)의 각각의 스위치 쌍에서 제1 스위치(MN21, MN23)는 제1 라인(GSELB<n>)과 제3 라인(SELB<m>, SELB<m+1>) 사이에 연결되고, 제2 스위치(MN22, MN24)는 제2 라인(VUY)과 제3 라인(SELB<m>, SELB<m+1>) 사이에 연결될 수 있다.
상기 제1 로컬 비트 라인(LBL1)이 선택된 경우를 참조하여 제1 및 제2 스위치부들(320, 330)의 동작을 설명하면 다음과 같다.
제1 로컬 비트 라인(LBL1)이 선택될 때, 선택 전압은 제1 스위치(MN11)를 통해 제1 로컬 비트 라인(LBL1)로 제공될 수 있다. 한편, 제1 로컬 비트 라인(LBL1)이 비선택될 때, 스위치 및 제어 신호의 연결 상태에 따라 제1 스위치(MN11) 또는 제2 스위치(MN12)를 통해 금지 전압이 제1 로컬 비트 라인(LBL1)으로 제공될 수 있다. 즉, 제1 스위치부(320)의 하나의 스위치 쌍에서, 제1 스위치(MN11)는 선택 전압을 전달하기 위한 스위치로 이용되며, 금지 전압은 제1 스위치(MN11) 및 제2 스위치(MN12) 중 어느 하나로 선택적으로 전달이 가능하다.
한편, 제2 스위치부(330)의 하나의 스위치 쌍에서, 제1 스위치(MN21)는 선택 전압을 전달하기 위한 스위치로 이용되며, 제2 스위치(MN22)는 금지 전압을 전달하기 위한 스위치로 이용될 수 있다.
제1 스위치부(320)를 제어하기 위한 제1 제어 신호 쌍(LY_SEL0, LY_SEL0N)은 서로 상보적인 레벨을 가질 수 있으며, 또한 제2 제어 신호 쌍(LY_SEL1, LY_SEL1N)은 서로 상보적인 레벨을 가질 수 있다. 또한 제2 스위치부(330)를 제어하기 위한 제3 제어 신호 쌍(GY_SEL0, GY_SEL0N)은 서로 상보적인 레벨을 가질 수 있으며, 또한 제4 제어 신호 쌍(GY_SEL1, GY_SEL1N)은 서로 상보적인 레벨을 가질 수 있다.
제1 로컬 비트 라인(LBL1)이 선택됨에 따라, 스위치(MN21) 및 스위치(MN11)이 턴 온 되고, 이에 따라 선택 전압(예컨대, 0V)이 제1 로컬 비트 라인(LBL1)으로 제공될 수 있다. 반면에, 제1 및 제2 스위치부들(320, 330)의 동작에 따라 비선택 로컬 비트 라인들(UBL)로는 금지 전압(3V)이 제공될 수 있다. 예컨대, 스위치(MN14)이 턴 온됨에 따라 제2 라인(VUY) 및 스위치(MN14)를 통해 금지 전압(예컨대, 3V)이 제2 로컬 비트 라인(LBL2)으로 제공될 수 있다.
나머지 로컬 비트 라인들(LBL3, LBL4)로도 금지 전압이 제공될 수 있다. 제3 및 제4 로컬 비트 라인들(LBL3, LBL4)에 대응하여 배치되는 제2 스위치부(330)의 스위치 쌍(MN23, MN24)에서, 선택 전압 전달에 관련된 스위치(MN23)는 턴 오프되는 반면에, 금지 전압 전달에 관련된 스위치(MN24)는 턴 온 된다. 또한, 제1 제어 신호 쌍(LY_SEL0, LY_SEL0N) 및 제2 제어 신호 쌍(LY_SEL1, LY_SEL1N)에 따라, 스위치들(MN15, MN18)이 턴 온되고, 스위치들(MN16, MN17)이 턴 오프될 수 있다.
제3 로컬 비트 라인(LBL3)에 대해, 제2 라인(VUY)을 통해 전달되는 금지 전압(3V)은 스위치(MN24) 및 스위치(MN15)를 통해 제3 로컬 비트 라인(LBL3)으로 제공될 수 있다. 또한, 제4 로컬 비트 라인(LBL4)에 대해, 제2 라인(VUY)을 통해 전달되는 금지 전압(3V)은 스위치(MN18)를 통해 제4 로컬 비트 라인(LBL4)으로 제공될 수 있다
상기 도 11에 도시된 실시예에 따라, 비선택 로컬 비트 라인들이 플로팅됨이 없이, 다수의 로컬 비트 라인들에 대해 적절한 바이어싱이 가능하다. 또한, 선택 전압이 전달되는 제1 라인(GSELB<n>)에 다양한 레벨의 선택 전압이 인가됨으로써, 메모리 셀을 양방향 구동함에 의해 기록 동작이 수행될 수 있다.
한편, 도 10 및 도 11의 실시예의 동작은 다음과 같이 정리될 수 있다. 하나의 로컬 비트 라인에 대응하여 배치되는 제1 스위치부(320)의 하나의 스위치 쌍에서, 하나의 스위치(예컨대, 제1 스위치)는 선택 전압을 전달하기 위해 이용되고, 금지 전압은 제1 스위치 또는 제2 스위치를 통해 선택적으로 비선택 로컬 비트 라인으로 제공될 수 있다. 또한, 로컬 비트 라인 그룹에 대응하여 배치되는 제2 스위치부(330)의 하나의 스위치 쌍에서, 하나의 스위치(예컨대, 제1 스위치)는 선택 전압을 전달하기 위해 이용되고, 다른 하나의 스위치(예컨대, 제2 스위치)는 금지 전압을 전달하기 위해 이용될 수 있다.
즉, 선택된 로컬 비트 라인에 대해, 선택 전압은 제2 스위치부(330)의 하나의 스위치 쌍에서 선택 전압을 전달하기 위해 이용되는 제1 스위치와 상기 제1 스위치부의 제1 스위치를 포함하는 전용 경로를 이용하여 선택된 로컬 비트 라인으로 제공될 수 있다. 반면에, 비선택된 로컬 비트 라인에 대해, 금지 전압은 제1 및 제2 스위치부들(320, 330)의 스위치 연결 상태에 따라 서로 다른 경롤르 통해 비선택된 로컬 비트 라인으로 제공될 수 있다.
이에 따라, 선택된 로컬 비트 라인(LBL1)에 대해서는, 제2 스위치부(330)의 제1 스위치(MN 21) 및 제1 스위치부(320)의 제1 스위치(MN 11)를 통해 선택 전압이 인가될 수 있다.
또한, 비선택 로컬 비트 라인에 대해서는, 제1 스위치부(320)의 제2 스위치(MN 14, MN18)를 통해 금지 전압이 인가될 수 있다.
또한, 비선택 로컬 비트 라인에 대해, 비선택 로컬 비트 라인에 대응하여 배치되는 제1 스위치부(320)의 스위치 쌍에서, 선택 로컬 비트 라인에 연결된 스위치 쌍과 제어 신호를 공유함에 따라 제1 스위치(예컨대, 도 11에서 MN 15)가 턴 온될 수 있다. 그러나, 제2 스위치부(330)의 대응하는 스위치 쌍의 제2 스위치(도 11에서 MN 24)가 턴 온됨에 따라, 상기 금지 전압(3V)이 스위치(MN 24) 및 스위치(MN 15)를 통해 비선택 로컬 비트 라인으로 제공될 수 있다.
한편, 도 12는 다수의 로컬 비트 라인들에 대응하여 배치되는 제1 스위치부(320)의 스위칭 쌍들이 각각 별개의 제어 신호에 의해 스위칭되는 예를 나타낸다. 한편, 도 12의 실시예에서는, 제2 스위치부(330)의 하나의 스위치 쌍(MN21, MN22)이 제1 내지 제4 로컬 비트 라인들(LBL1 ~ LBL4)에 대응하여 배치되는 예가 도시된다. 이에 따라, 제1 스위치부(320)의 제3 스위치 쌍(MN15, MN16)은 제3 제어 신호 쌍(LY_SEL2, LY_SEL2N)에 의해 제어될 수 있으며, 또한 제1 스위치부(320)의 제4 스위치 쌍(MN17, MN18)은 제4 제어 신호 쌍(LY_SEL3, LY_SEL3N)에 의해 제어될 수 있다.
도 12에 도시된 바와 같이, 제2 스위치부(330)의 스위치 쌍(MN21, MN22)에 대응하는 제1 내지 제4 로컬 비트 라인들(LBL1 ~ LBL4) 중 어느 하나(LBL1)가 선택됨에 따라, 제2 스위치부(330)의 스위치 쌍(MN21, MN22)에서 스위치(MN21)는 턴 온되고, 다른 스위치(MN22)는 턴 오프된다. 또한, 제1 로컬 비트 라인(LBL1)에 대응하는 제1 스위치 쌍(MN11, MN12)에서 제1 스위치(MN11)가 턴 온되는 반면에, 나머지 스위치 쌍들의 경우 제2 스위치(MN14, MN16, MN18)가 턴 온된다.
상기와 같은 연결 관계에 따라, 선택 전압은 제1 라인(GSELB<n>), 스위치(MN21) 및 스위치(MN11)를 통해 선택된 로컬 비트 라인(LBL1)으로 제공된다. 반면에, 나머지 비선택된 로컬 비트 라인들(LBL2 ~ LBL4)에 대해서는, 금지 전압이 제2 라인(VUY), 스위치들(MN14, MN16, MN18)을 통해 금지 전압이 각각 제공된다.
도 13a,b는 도 11에 도시된 칼럼 디코더가 적용된 메모리 장치의 양방향 동작의 일 예를 회로도이다. 도 13a는 제1 극성에 따른 셋 기록(또는 독출) 동작이 예시되며, 도 13b는 제2 극성에 따른 리셋 기록 동작이 예시된다. 도 13a,b에 도시된 메모리 장치(300)의 동작을 설명함에 있어서, 도 10 내지 도 12에 도시된 구성과 동일한 구성은 그 동작 또한 동일 유사하므로, 이에 대한 자세한 설명은 생략된다.
도 13a에 도시된 바와 같이, 셋 기록(또는 독출) 동작에서, 선택된 워드 라인(SWL)으로 인가되는 선택 전압이 상대적으로 큰 값(예컨대, 4V)을 가질 수 있다. 반면에, 선택된 비트 라인(SBL)으로는 0V의 선택 전압이 인가될 수 있다. 도 13a,b에서는 제1 로컬 비트 라인(LBL1)이 선택된 비트 라인(SBL)인 것으로 가정된다. 또한, 도 13b에 도시된 바와 같이, 리셋 기록 동작에서, 선택된 비트 라인(SBL)으로는 대략 6V의 큰 값을 갖는 선택 전압이 인가될 수 있다. 도 13a,b에서는 제1 로컬 비트 라인(LBL1)이 선택된 비트 라인(SBL)인 것으로 가정된다.
제1 로컬 비트 라인(LBL1)이 선택됨에 따라, 상기 제1 로컬 비트 라인(LBL1)을 포함하는 비트 라인 그룹(BLG1)에 대응하는 제2 스위치부(330)의 제1 스위치 쌍(MN21, MN22)에서, 제1 스위치(MN21)는 턴 온되고, 제2 스위치(MN22)는 턴 오프된다. 반면에, 나머지 비트 라인 그룹(예컨대, BLG2)에 대응하는 제2 스위치부(330)의 제2 스위치 쌍(MN23, MN24)에서, 제1 스위치(MN23)는 턴 오프되고, 제2 스위치(MN24)는 턴 온된다.
또한, 제1 로컬 비트 라인(LBL1)에 대응하는 제1 스위치부(320)의 제1 스위치 쌍(MN11, MN12)에서, 제1 스위치(MN11)는 턴 온되고, 제2 스위치(MN12)는 턴 오프된다. 또한, 상기 제1 스위치 쌍(MN11, MN12)과 제어 신호들(LY_SEL0, LY_SEL0N)을 공유하는 제3 스위치 쌍(MN15, MN16)에서, 제1 스위치(MN15)는 턴 온되고, 제2 스위치(MN16)는 턴 오프된다. 그리고, 나머지 비선택 로컬 비트 라인들에 대응하는 스위치 쌍에 대해, 제1 스위치들(MN13, MN17)은 턴 오프되고, 제2 스위치들(MN14, MN18)은 턴 온된다.
상기와 같은 스위칭 연결 상태에 따라, 선택 로컬 비트 라인(LBL1)으로는 선택 전압이 인가되고, 나머지 비선택 로컬 비트 라인들(LBL2 ~ LBL4)로는 금지 전압이 적절하게 인가될 수 있다. 또한, 도 13a,b에 도시된 바와 같이 양방향 기록이 가능하도록 스위치가 제어될 수 있다.
한편, 도 13a,b에 도시된 바와 같이 양방향 구동에 따라 기록 및 독출 동작이 수행되므로, 선택된 제1 로컬 비트 라인(LBL1)으로 상대적으로 낮은 레벨의 선택 전압(0V) 또는 높은 레벨의 선택 전압(6V)이 인가될 수 있다. 이 때, 높은 레벨의 선택 전압(6V)이 NMOS 트랜지스터로 구현되는 제1 스위치(MN11)를 통해 전달되는 경우, 상기 NMOS 트랜지스터의 문턱 전압에 따른 전압 강하 특성에 의해, 실제 선택된 제1 로컬 비트 라인(LBL1)으로 제공되는 전압 레벨은 상기 6V 보다 작은 값을 가질 수 있다. 이에 따라, 양방향 구동에서, 상대적으로 높은 레벨의 선택 전압이 인가될 때 전원 발생부(미도시)에서 생성되는 선택 전압의 레벨이 높게 설정되도록 조절될 수 있다.
한편, 도 11 내지 도 13a,b에서는 선택 로컬 비트 라인 및 비선택 로컬 비트 라인으로 제공되는 전압의 구체적인 레벨이 도시되었으나, 본 발명의 실시예는 이에 국한될 필요는 없으며 상기 전압의 레벨은 다양하게 변동이 가능하다.
도 14 및 도 15는 본 발명의 다른 실시예에 따른 칼럼 디코더의 구조를 나타내는 블록도 및 회로도이다.
도 14 및 도 15에 도시된 바와 같이, 메모리 장치(400)는 메모리 셀 어레이(MCA, 410), 칼럼 디코더에 포함되는 하나 이상의 스위치부로서 제1 스위치부(420), 제2 스위치부(430) 및 제3 스위치부(440), 기록/독출 회로(450)를 포함할 수 있다. 또한, 어드레스(예컨대, 칼럼 어드레스)를 디코딩하는 디코딩부(460)가 메모리 장치(400)에 더 구비될 수 있으며, 상기 디코딩부(460)는 칼럼 디코더에 포함될 수 있다.
도 14 및 도 15의 실시예에서, 로컬 비트 라인들(LBLs)에 연결되는 제1 스위치부(420)는 로컬 스위치부(Local SW Unit)로 지칭될 수 있으며, 메모리 셀에 대한 양방향 구동을 위해 각종 전압 신호를 스위칭하는 제2 스위치부(430)는 방향 스위치부(Direction SW Unit)로 지칭될 수 있다. 한편, 제3 스위치부(440)는 글로벌 스위치부(Global SW Unit)에 해당함에 따라 글로벌 비트 라인들(GBLs)과 기록/독출 회로(450)의 연결 관계를 제어하기 위해 배치될 수 있다. 상기 도 14 및 도 15의 실시예에서, 제3 스위치부(440)는 메모리 장치(400)에 포함되어도 무방하며 또는 포함되지 않아도 무방하다. 이에 따라, 상기 도 14에서는 제3 스위치부(440)가 점선으로 도시된다. 제3 스위치부(440)가 메모리 장치(400)에 구비되는 경우, 상기 제3 스위치부(440)의 동작은 도 11 내지 도 13a,b에 도시된 글로벌 스위치부(Global SW Unit)와 그 동작이 동일 또는 유사하므로, 이에 대한 설명은 생략된다.
본 실시예에 적용되는 칼럼 디코더의 구성 및 동작의 일 예를 설명하면 다음과 같다. 설명의 편의상, 도 15에는 2 개의 로컬 비트 라인들(LBL1, LBL2)이 도시된다. 또한, 제1 로컬 비트 라인(LBL1)이 선택 비트 라인(SBL)이고, 제2 로컬 비트 라인(LBL2)은 비선택 비트 라인(UBL)인 것으로 가정한다.
제1 스위치부(420)는 각각의 로컬 비트 라인에 대응하여 배치되는 스위치 쌍을 포함할 수 있다. 예컨대 상기 스위치 쌍은 CMOS 형태의 스위치들을 포함할 수 있다. 제1 로컬 비트 라인(LBL1)에 대응하여 제1 스위치 쌍이 배치되며, 제1 스위치 쌍은 NMOS 트랜지스터로 구현되는 제1 스위치(MN31)와 PMOS 트랜지스터로 구현되는 제2 스위치(MP11)를 포함할 수 있다. 또한, 제2 로컬 비트 라인(LBL2)에 대응하여 배치되는 제2 스위치 쌍은 NMOS 트랜지스터로 구현되는 제1 스위치(MN32)와 PMOS 트랜지스터로 구현되는 제2 스위치(MP12)를 포함할 수 있다. 제1 및 제2 스위치 쌍들 각각은 상보적으로 제어될 수 있으며, 예컨대 제1 스위치 쌍(MN31, MP11)은 제1 로컬 제어 신호(LY_SEL0)에 의해 제어되고, 제2 스위치 쌍(MN32, MP12)은 제2 로컬 제어 신호(LY_SEL1)에 의해 제어될 수 있다.
한편, 메모리 장치(400)는 각종 전압 신호를 전달하기 위한 다수의 라인들을 포함할 수 있다. 예컨대, 선택 전압을 전달하는 제1 라인(GSEL<n>), 금지 전압을 전달하는 제2 라인(VUY), 인가되는 전압에 따라 다양한 레벨의 전압을 전달하는 하나 이상의 라인들로서, 제3 라인(SELB[m]) 및 제4 라인(SELBN[m])이 더 배치될 수 있다.
제1 스위치부(420)의 스위치 쌍에서, 하나의 스위치는 제3 라인(SELB[m])에 연결될 수 있으며, 다른 스위치는 제4 라인(SELBN[m])에 연결될 수 있다. 예컨대, 제1 스위치 쌍(MN31, MP11)에서 제1 스위치(MN31)는 제3 라인(SELB[m])에 연결되고, 제2 스위치(MP11)는 제4 라인(SELBN[m])에 연결될 수 있다. 또한, 제2 스위치 쌍(MN32, MP12)에서 제1 스위치(MN32)는 제3 라인(SELB[m])에 연결되고, 제2 스위치(MP12)는 제4 라인(SELBN[m])에 연결될 수 있다.
한편, 제2 스위치부(430)는 다수의 스위치 쌍들을 포함할 수 있으며, 예컨대 제1 스위치부(420)의 다수의 스위치 쌍들에 대응하여 두 개의 스위치 쌍들을 포함할 수 있다. 도 15에서는 제1 스위치부(420)의 두 개의 스위치 쌍들에 대응하여 제2 스위치부(430)가 두 개의 스위치 쌍들을 포함하는 것으로 도시되었으나, 제1 스위치부(420)의 더 많은 스위치 쌍들에 대응하여 제2 스위치부(430)가 두 개의 스위치 쌍들을 포함할 수도 있다.
제2 스위치부(430)에 구비되는 스위치 쌍 각각은 CMOS 형태의 스위치들을 포함할 수 있다. 예컨대, 제2 스위치부(430)의 제1 스위치 쌍(MN33, MP13)은 상기 제3 라인(SELB[m])에 연결될 수 있으며, 또한 제2 스위치부(430)의 제2 스위치 쌍(MN34, MP14)은 상기 제4 라인(SELBN[m])에 연결될 수 있다. 제2 스위치부(430)의 제1 스위치 쌍(MN33, MP13) 및 제2 스위치 쌍(MN34, MP14) 각각은 방향 제어 신호(DIR_SEL0, DIR_SEL0N)에 응답하여 제어될 수 있다.
도 15의 예에서, 메모리 셀에 대한 양방향 구동을 수행하는 경우, 상대적으로 낮은 레벨의 선택 전압이 선택 로컬 비트 라인(LBL1)으로 제공될 때는 NMOS 트랜지스터를 경유하여 선택 전압이 전달되도록 제어될 수 있다. 반면에, 스위치를 통한 전압 강하를 감소하기 위하여, 상대적으로 높은 레벨의 선택 전압이 선택 로컬 비트 라인(LBL1)으로 제공될 때는 PMOS 트랜지스터를 경유하여 선택 전압이 전달되도록 제어될 수 있다. 즉, 제2 스위치부(430)의 스위칭 동작에 기반하여, 낮은 레벨(예컨대, 0V)의 선택 전압은 스위치(MN33)를 통해 제3 라인(SELB[m])으로 인가되고, 상기 선택 전압은 제3 라인(SELB[m]) 및 스위치(MN31)를 통해 선택 로컬 비트 라인(LBL1)으로 제공된다. 반면에, 높은 레벨(예컨대, 6V)의 선택 전압은 스위치(MP14)를 통해 제4 라인(SELBN[m])으로 인가되고, 상기 선택 전압은 제4 라인(SELBN[m]) 및 스위치(MP11)를 통해 선택 로컬 비트 라인(LBL1)으로 제공될 수 있다.
상기와 같은 제1 및 제2 스위치부들(420, 430)의 동작에 따라, 메모리 셀에 대한 양방향 구동이 적절히 수행되도록 할 수 있다. 전술한 바와 같이, 높은 레벨의 선택 전압은 PMOS 트랜지스터만을 경유하여 선택 로컬 비트 라인(LBL1)으로 제공되므로 전압 강하가 최소화될 수 있다.
한편, 제2 스위치부(430)는 바이어싱 스위치부(431)를 더 포함할 수 있다. 바이어싱 스위치부(431)는 하나 이상의 스위치들을 포함할 수 있으며, 예컨대 하나의 로컬 비트 라인에 대응하여 하나의 스위치가 배치될 수 있다. 또한, 바이어싱 스위치부(431)는 PMOS 트랜지스터 또는 NMOS 트랜지스터로 구현될 수 있으며, 도 15의 실시예에서는 바이어싱 스위치부(431)가 NMOS 트랜지스터를 포함하는 예가 도시된다. 바이어싱 스위치부(431)에 포함되는 제1 스위치(MN41)는 제1 스위치부(420)의 제1 스위치 쌍(MN31, MP11)의 어느 하나의 스위치와 금지 전압을 전달하는 제2 라인(VUY) 사이에 연결되고, 바이어싱 스위치부(431)에 포함되는 제2 스위치(MN42)는 제1 스위치부(420)의 제2 스위치 쌍(MN32, MP12)의 어느 하나의 스위치와 금지 전압을 전달하는 제2 라인(VUY) 사이에 연결될 수 있다.
도 15에 도시된 로컬 비트 라인들(LBL1, LBL2)에 대응하여 배치되는 다수의 메모리 셀들을 하나의 셀 영역으로 가정할 때, 선택 로컬 비트 라인(LBL1)에 대한 기록 또는 독출 동작을 위해, 선택 전압을 전달하는 제1 라인(GSEL<n>)은 센스 앰프 또는 기록 드라이버(미도시)에 전기적으로 연결된다. 또한, 선택 메모리 셀을 포함하는 셀 영역 구동을 위한 제1 및 제2 스위치부(420, 430)의 스위칭 동작에 따라, 선택 로컬 비트 라인(LBL1)으로는 스위치들(MN33, MN31)을 통해 선택 전압이 제공되고, 비선택 로컬 비트 라인(LBL2)으로는 스위치들(MN34, MP12)을 통해 금지 전압이 제공된다. 이 경우, 바이어싱 스위치부(431)에 포함되는 스위치들(MN41, MN42)은 바이어싱 제어 신호(DIR_USL0)에 의해 턴 오프될 수 있다. 즉, 도 15에 도시된 Case 1에 따라 선택 로컬 비트 라인(LBL1)으로 선택 전압이 제공되고, 비선택 로컬 비트 라인(LBL2)으로 금지 전압이 제공된다.
반면에, 로컬 비트 라인들(LBL1, LBL2)에 대응하여 배치되는 셀 영역이 선택되지 않은 경우, 선택 전압을 전달하는 제1 라인(GSEL<n>)은 센스 앰프 또는 기록 드라이버(미도시)와 전기적으로 분리될 수 있다. 또한, 제2 스위치부(430)의 제1 스위치 쌍(MN33, MP13) 및 제2 스위치 쌍(MN34, MP14)은 방향 제어 신호(DIR_SEL0, DIR_SEL0N)에 응답하여 모두 턴 오프될 수 있다. 이와 같은 연결 상태에 따라 비선택 로컬 비트 라인들(LBL1, LBL2)이 플로팅 상태가 될 수 있다.
그러나, 본 발명의 실시예에 따르면, 상기 셀 영역이 비선택 되었을 때 바이어싱 제어 신호(DIR_USL0)에 의해 바이어싱 스위치부(431)에 포함되는 스위치들(MN41, MN42)이 턴 온될 수 있다. 이에 따라, 금지 전압이 스위치(MN41) 및 스위치(MN31)를 통하여 제1 로컬 비트 라인(LBL1)으로 제공될 수 있으며, 또한 금지 전압이 스위치(MN42) 및 스위치(MP12)를 통하여 제2 로컬 비트 라인(LBL2)으로 제공될 수 있다. 이에 따라 비선택된 셀 영역의 로컬 비트 라인들이 플로팅되는 것이 방지될 수 있다. 즉, 도 15에 도시된 Case 2에 따라, 바이어싱 스위치부(431)에 포함되는 스위치들(MN41, MN42)을 이용하여 금지 전압이 비선택 로컬 비트 라인들(LBL1, LBL2)로 제공될 수 있다.
즉, 상기 실시예에 따르면, 바이어싱 스위치부(431)에 포함되는 스위치들(MN41, MN42)은, 제2 스위치부(430)에 구비되는 양방향 구동에 관련된 스위치들과 무관하게 별도의 제어 신호(DIR_USL0)에 의해 제어되며, 또한 바이어싱 스위치부(431)에 포함되는 스위치들(MN41, MN42)에 따라 금지 전압이 전달되는 별도의 경로가 형성될 수 있다. 이에 따라, 비선택된 로컬 비트 라인들에 대해 금지 전압이 용이하게 전달될 수 있다.
도 16 내지 도 18은 본 발명의 또 다른 실시예에 따른 칼럼 디코더의 구조를 나타내는 블록도 및 회로도이다. 도 16 내지 도 18의 실시예의 경우, 전술한 도 14 및 도 15의 실시예와 유사한 구성 및 동작을 가지나, 기록 드라이버 및 센스 앰프 중 적어도 하나가 다수 개의 글로벌 비트 라인들에 공유되는 예가 설명된다. 도 16 내지 도 18의 실시예의 구성 및 동작을 설명함에 있어서, 앞선 도 14 및 도 15의 실시예에서 설명된 구성 및 동작과 동일 또는 유사한 부분에 대해서는 자세한 설명은 생략된다.
도 16에 도시된 바와 같이, 메모리 장치(500)는 메모리 셀 어레이(MCA, 510), 칼럼 디코더에 포함되는 하나 이상의 스위치부로서 제1 스위치부(520), 제2 스위치부(530) 및 제3 스위치부(540), 기록/독출 회로(550)를 포함할 수 있다. 또한, 어드레스(예컨대, 칼럼 어드레스)를 디코딩하는 디코딩부(560)가 더 구비될 수 있으며, 상기 디코딩부(560)는 칼럼 디코더에 포함될 수 있다. 또한, 전술한 실시예에서와와 같이, 제1 스위치부(520)는 로컬 스위치부(Local SW Unit)로 지칭될 수 있으며, 제2 스위치부(530)는 방향 스위치부(Direction SW Unit)로 지칭될 수 있다. 또한, 제3 스위치부(540)는 메모리 장치(500)에 구비되어도 무방하며, 또는 구비되지 않아도 무방하다.
제1 스위치부(520) 및 제2 스위치부(530)의 스위칭 동작에 따라, 어느 하나의 글로벌 비트 라인(GBL)은 다수 개의 로컬 비트 라인들(LBLS)에 전기적으로 연결될 수 있다. 예컨대, 제1 글로벌 비트 라인(GBL1)은 하나의 로컬 비트 라인 그룹에 전기적으로 연결될 수 있으며, 제2 글로벌 비트 라인(GBL2)은 다른 하나의 로컬 비트 라인 그룹에 전기적으로 연결될 수 있다. 선택 전압을 전달하는 하나 이상의 라인(GSEL)이 배치될 수 있으며, 제1 및 제2 글로벌 비트 라인(GBL1, GBL2)은 서로 다른 라인(GSEL)에 연결될 수 있다.
한편, 기록/독출 회로(550)는 다수의 기록 드라이버들(WD) 및 센스 앰프들(SA)을 포함할 수 있다. 또한, 기록 드라이버들(WD) 및 센스 앰프들(SA)의 배치 구조에 따라, 어느 하나의 기록 드라이버(WD) 또는 센스 앰프(SA)는 두 개 이상의 글로벌 비트 라인들에 선택적으로 연결될 수 있다. 도 16의 예에서, 제1 센스 앰프(552)는 제1 글로벌 비트 라인(GBL1)에 연결되고, 제2 센스 앰프(553)는 제2 글로벌 비트 라인(GBL2)에 연결될 수 있다. 또한, 기록 드라이버(551)는 제1 글로벌 비트 라인(GBL1) 또는 제2 글로벌 비트 라인(GBL2)에 선택적으로 연결될 수 있다.
도 16에 도시된 메모리 장치(500)의 구체적인 동작 예를 도 17을 참조하여 설명하면 다음과 같다. 일 실시예에서, 제1 글로벌 비트 라인(GBL1)에 전기적으로 연결된 로컬 비트 라인들 중 어느 하나(예컨대, LBL1)가 선택되고, 나머지 로컬 비트 라인들(LBL2 ~ LBL4)은 비선택되는 것으로 가정된다. 또한, 다수 개의 로컬 비트 라인들(LBL1 ~ LBL4)은 적어도 두 개의 비트 라인 그룹으로 분류될 수 있으며, 예컨대 제1 및 제2 비트 라인 그룹들(BLG1, BLG2)이 예시된다.
기록 드라이버(551)로부터 선택 전압이 제1 비트 라인 그룹(BLG1)에 대응하는 라인(GSELB<n>)에 인가되고, 디코딩부(560)로부터의 각종 제어 신호들에 따라 제1 스위치부(520) 및 제2 스위치부(530) 내에 구비되는 스위치들의 턴 온/턴 오프가 제어된다. 라인(GSELB<n>)에 인가된 선택 전압은 스위치(MN55), 스위치(MN51)를 통해 제1 로컬 비트 라인(LBL1)으로 제공된다.
한편, 제1 비트 라인 그룹(BLG1)에 속하는 다른 로컬 비트 라인으로서, 비선택된 제2 로컬 비트 라인(LBL2)에는 금지 전압이 인가될 수 있다. 예컨대, 라인(VUY)을 통해 금지 전압이 전달되고, 상기 금지 전압은 스위치(MN56) 및 스위치(MP22)를 통해 제2 로컬 비트 라인(LBL2)으로 제공된다. 상기 제1 비트 라인 그룹(BLG1)에 대응하여 배치되는 제1 바이어싱 스위치부(531)는 다수 개의 스위치들(MN61, MN62)을 포함할 수 있으며, 상기 제1 바이어싱 스위치부(531)의 스위치들(MN61, MN62)은 턴 오프될 수 있다.
한편, 제1 비트 라인 그룹(BLG1) 이외에 속하는 다른 비트 라인 그룹(예컨대, 제2 비트 라인 그룹, BLG2)의 로컬 비트 라인들(LBL3, LBL4)은 모두 비선택될 수 있다. 또한, 제2 비트 라인 그룹(BLG2)의 로컬 비트 라인들(LBL3, LBL4)로 선택 전압을 제공하기 위한 라인(GSELB<n+1>)은 기록 드라이버(551)와 전기적으로 분리될 수 있다. 또한, 제2 스위치부(530)에 구비되고, 상기 제2 비트 라인 그룹(BLG2)에 대응하여 배치되는 방향 스위치들(MN57, MP27, MN58, MP28)은 모두 턴 오프될 수 있다.
제2 비트 라인 그룹(BLG2)의 로컬 비트 라인들(LBL3, LBL4)이 플로팅되는 것을 방지하기 위하여, 상기 제2 비트 라인 그룹(BLG2)에 대응하여 배치되는 제2 바이어싱 스위치부(532)의 스위치들(MN63, MN64)이 턴 온될 수 있다. 스위치들(MN63, MN64)은 금지 전압을 전달하는 라인(VUY)과 제1 스위치부(520) 사이에 연결된다. 이에 따라, 금지 전압은 스위치(MN63), 라인(SELB[m+1]) 및 스위치(MN53)를 통해 제3 로컬 비트 라인(LBL3)으로 제공된다. 또한, 금지 전압은 스위치(MN64), 라인(SELBN[m+1]) 및 스위치(MP24)를 통해 제4 로컬 비트 라인(LBL4)으로 제공된다.
한편, 도 18은 로컬 비트 라인들(LBL1 ~ LBL4)이 속하는 셀 영역이 비선택됨에 따라 상기 로컬 비트 라인들(LBL1 ~ LBL4)을 모두 플로팅시키는 예를 나타낸다. 본 발명의 실시예에 따른 칼럼 디코더의 구조에서, 비선택된 로컬 비트 라인들에 대해 적절한 바이어싱이 수행되도록 칼럼 디코더가 제어될 수 있다. 또한, 비선택된 셀 영역의 모든 로컬 비트 라인들이 플로팅 상태가 되도록 칼럼 디코더가 제어될 수도 있다.
한편, 도 18에 도시된 실시예는, 제1 내지 제4 로컬 비트 라인들(LBL1 ~ LBL4)에 대응하여 배치되는 메모리 셀들이 하나의 타일(Tile)에 포함되고, 상기 메모리 셀들이 속하는 타일(Tile)이 비선택됨에 따라 상기 타일(Tile)의 로컬 비트 라인들(LBL1 ~ LBL4)을 플로팅 시키는 동작을 나타낸다. 도 18에 도시된 바와 같이, 제1 스위치부(520)에서, 각각의 로컬 비트 라인에 대해 배치되는 스위치 쌍에서 하나의 스위치가 턴 온될 수 있다. 예컨대, 제어 신호(LY_SEL0)가 VPP의 값을 가짐에 따라 이에 연결된 스위치들 중 NMOS 트랜지스터로 구현된 스위치들(MN51, MN53)이 턴 온될 수 있다. 또한, 제어 신호(LY_SEL1)가 VSS의 값을 가짐에 따라 이에 연결된 스위치들 중 PMOS 트랜지스터로 구현된 스위치들(MP22, MP24)이 턴 온될 수 있다.
반면에, 제2 스위치부(530)에 구비되는 스위치들에서 각종 방향 스위치들이 턴 오프될 수 있다. 또한, 제2 스위치부(530)에 구비되는 제1 및 제2 바이어싱 스위치부들(531, 532)이 바이어싱 제어신호(DIR_USL0, DIR_USL1)에 응답하여 턴 오프될 수 있다. 제1 및 제2 바이어싱 스위치부들(531, 532) 각각의 스위치들이 모두 턴 오프됨에 따라 상기 로컬 비트 라인들(LBL1 ~ LBL4)이 모두 플로팅될 수 있다.
도 19는 본 발명의 또 다른 실시예에 따른 메모리 장치의 구현 및 동작을 나타내는 블록도이다. 도 19에서는 하나의 셀 영역(예컨대, 타일)이 두 개의 칼럼 디코더에 의해 구동되는 예가 도시된다.
메모리 장치(600)의 메모리 셀 어레이(610)는 다수의 로컬 비트 라인들에 연결되는 메모리 셀들을 포함할 수 있으며, 상기 다수의 로컬 비트 라인들은 적어도 두 개의 비트 라인 그룹들로 분류될 수 있다. 예컨대, 상기 다수의 로컬 비트 라인들은 오드 비트 라인들(Odd BL) 및 이븐 비트 라인들(Even BL)을 포함할 수 있다.
메모리 셀 어레이(610)에 대응하여 제1 및 제2 칼럼 디코더들(620, 630)이 배치될 수 있다. 전술한 실시예에 따라, 제1 칼럼 디코더(620)는 로컬 스위치부, 방향 스위치부 및 글로벌 스위치부를 포함할 수 있다. 또한, 제1 칼럼 디코더(620)의 방향 스위치부는 적어도 하나의 바이어싱 스위치부(BSW, 621, 622)를 포함할 수 있다. 또한, 제2 칼럼 디코더(630)는 로컬 스위치부, 방향 스위치부 및 글로벌 스위치부를 포함할 수 있다. 또한, 제2 칼럼 디코더(630)의 방향 스위치부는 적어도 하나의 바이어싱 스위치부(BSW, 631, 632)를 포함할 수 있다.
또한, 메모리 셀 어레이(610)에 대응하여 제1 기록/독출 회로(640) 및 제2 기록/독출 회로(650)가 배치될 수 있다. 제1 기록/독출 회로(640)는 하나 이상의 기록 드라이버/센스 앰프(WD/SA, 641, 642)를 포함할 수 있다. 이와 유사하게, 제2 기록/독출 회로(650)는 하나 이상의 기록 드라이버/센스 앰프(WD/SA, 651, 652)를 포함할 수 있다.
하나 이상의 로컬 비트 라인에 대응하여 하나의 기록 드라이버/센스 앰프(WD/SA)가 배치될 수 있다. 예컨대, 제1 기록/독출 회로(640)의 제1 기록 드라이버/센스 앰프(WD/SA, 641)는 제1 로컬 비트 라인 그룹(BLG1)에 대응하고, 제2 기록 드라이버/센스 앰프(WD/SA, 642)는 제2 로컬 비트 라인 그룹(BLG2)에 대응할 수 있다. 또한, 제2 기록/독출 회로(650)의 제1 기록 드라이버/센스 앰프(WD/SA, 651)는 제3 로컬 비트 라인 그룹(BLG3)에 대응하고, 제2 기록 드라이버/센스 앰프(WD/SA, 652)는 제4 로컬 비트 라인 그룹(BLG4)에 대응할 수 있다.
제1 로컬 비트 라인 그룹(BLG1)의 적어도 하나의 로컬 비트 라인과 제2 로컬 비트 라인 그룹(BLG2)의 적어도 하나의 로컬 비트 라인이 선택되는 경우를 가정하여 도 19의 메모리 장치(600)의 동작 예를 설명하면 다음과 같다.
제1 기록/독출 회로(640)의 제1 기록 드라이버/센스 앰프(641)는 활성화되어 제1 로컬 비트 라인 그룹(BLG1)에 전기적으로 연결되고, 제1 로컬 비트 라인 그룹(BLG1)의 선택된 로컬 비트 라인을 구동한다. 한편, 제1 로컬 비트 라인 그룹(BLG1)의 나머지 로컬 비트 라인들로는 제1 칼럼 디코더(620)의 어드레스에 관련된 디코딩 동작에 따라 금지 전압이 인가될 수 있다. 이와 유사한 방식에 따라 제1 기록/독출 회로(640)의 제2 기록 드라이버/센스 앰프(642)가 활성화되고, 제2 로컬 비트 라인 그룹(BLG2)의 선택된 로컬 비트 라인으로는 선택 전압이 제공되고, 비선택된 로컬 비트 라인으로는 금지 전압이 인가될 수 있다.
한편, 메모리 셀 어레이(610)의 이븐 비트 라인들(Even BL)이 비선택됨에 따라 제2 기록/독출 회로(650)는 비활성화될 수 있다. 또한, 제2 칼럼 디코더(630)의 어드레스에 관련된 디코딩 동작에 따라 제2 칼럼 디코더(630) 내에 구비되는 스위치들의 턴 온/턴 오프 상태가 제어되고, 이븐 비트 라인들(Even BL)이 플로팅 상태가 될 수 있다. 이 때, 제2 칼럼 디코더(630)의 방향 스위치부의 바이어싱 스위치부(BSW, 631, 632)가 인에이블되고, 상기 바이어싱 스위치부(631, 632)를 통해 전달되는 금지 전압이 비선택된 이븐 비트 라인들(Even BL)에 제공될 수 있다.
도 20은 본 발명의 일 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 20에 도시된 바와 같이, 하나의 로컬 비트 라인(예컨대, 제1 비트 라인)에 대응하여 하나의 스위치 쌍(예컨대, 제1 스위치 쌍)이 배치되고, 제1 스위치 쌍은 동일한 타입의 스위치로서 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터를 포함할 수 있다(S11). 또한, 다수 개의 로컬 비트 라인들에 대응하여 하나의 스위치 쌍(예컨대, 제2 스위치 쌍)이 배치되고, 상기 제2 스위치 쌍은 상기 제1 스위치 쌍과 기록 드라이버/센스 앰프 사이에 연결될 수 있다. 상기 제2 스위치 쌍은 동일한 타입의 스위치로서 제3 NMOS 트랜지스터 및 제4 NMOS 트랜지스터를 포함할 수 있다(S12).
전술한 실시예와 동일 또는 유사하게, 제1 스위치 쌍에서 선택 전압은 제1 NMOS 트랜지스터만을 경유하여 전달되도록 구성될 수 있다. 또한, 제2 NMOS 트랜지스터는 금지 전압만을 전달하도록 구성될 수 있다. 또한, 제1 스위치 쌍의 제어 상태에 따라, 금지 전압은 제1 NMOS 트랜지스터 또는 제2 NMOS 트랜지스터 중 어느 하나를 선택적으로 경유하여 전달되도록 구성될 수 있다. 또한, 제3 NMOS 트랜지스터는 기록 드라이버/센스 앰프에 연결됨에 따라 선택 전압을 스위칭하도록 구성될 수 있다. 또한, 제4 NMOS 트랜지스터는 금지 전압을 전달하는 라인에 연결됨에 따라 금지 전압을 스위칭하도록 구성될 수 있다.
메모리 장치가 구동됨에 따라(S13), 메모리 콘트롤러의 명령에 따른 각종 메모리 동작이 수행될 수 있다. 어드레스 디코딩 수행에 따라 상기 제1 비트 라인의 선택 여부가 판별될 수 있다(S14). 상기 제1 비트 라인이 선택된 경우에는 기록 드라이버/센스 앰프, 제3 NMOS 트랜지스터 및 제1 NMOS 트랜지스터를 경유하는 경로를 통해 선택 전압이 제1 비트 라인에 인가된다(S15).
반면에, 상기 제1 비트 라인이 선택되지 않은 경우에는, 상기 제1 비트 라인에 연결되는 제1 NMOS 트랜지스터의 턴 온 여부에 따라 서로 다른 경로에 의해 금지 전압이 전달되도록 제어될 수 있다. 예컨대, 제1 NMOS 트랜지스터가 턴 온된 경우, 금지 전압은 제4 NMOS 트랜지스터 및 제1 NMOS 트랜지스터를 경유하는 경로를 통해 제1 비트 라인에 인가된다(S17). 반면에, 제1 NMOS 트랜지스터가 턴 오프된 경우, 금지 전압은 제2 NMOS 트랜지스터를 경유하는 경로를 통해 제1 비트 라인에 인가된다(S18).
도 21은 본 발명의 또 다른 실시예에 따른 메모리 장치를 나타내는 블록도이다. 도 21에 도시된 바와 같이, 메모리 장치(700)는 메모리 셀 어레이(710), 칼럼 디코더(720), 기록/독출 회로(730) 및 제어 로직(740)을 포함할 수 있다. 칼럼 디코더(720)는 로컬 스위치부, 방향 스위치부 및 글로벌 스위치부를 포함할 수 있다. 제어 로직(740)은 메모리 컨트롤러로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(710)에 데이터를 기록하거나 메모리 셀 어레이(710)로부터 데이터를 독출하기 위한 각종 제어 신호(CTRL_RW)를 출력할 수 있다. 또한 제어 로직(740)은 독출된 데이터에 대한 판별 결과에 따른 패스/페일 신호(P/F)를 기록/독출 회로(730)로부터 수신할 수 있다. 칼럼 디코더(720)에서 점선으로 도시된 영역은 디코딩부(721)에 해당한다.
제어 로직(740)은 어드레스(ADDR)로부터 칼럼 어드레스(Y_ADDR)를 생성할 수 있다. 칼럼 어드레스(Y_ADDR)의 일부의 비트(Y_ADDR_M)는 선택 로컬 비트 라인이 포함되는 영역에 대한 정보를 포함한다. 칼럼 디코더(720)는 칼럼 어드레스(Y_ADDR)의 일부의 비트(Y_ADDR_M)를 디코딩하여 글로벌 스위치부 내의 스위치의 상태를 제어할 수 있다.
또한, 칼럼 어드레스(Y_ADDR)의 다른 일부의 비트(Y_ADDR_L)는 선택 로컬 비트 라인에 대한 정보를 포함한다. 즉, 비트 라인 선택 동작이 계층 구조로 수행되며, 글로벌 스위치부에 의해 선택된 하나의 비트 라인 그룹에서 상기 비트(Y_ADDR_L)를 디코딩한 결과에 따라 어느 하나의 비트 라인이 선택될 수 있다.
한편, 본 발명의 실시예에 따라, 선택 비트 라인 및 비선택 비트 라인에 대한 바이어싱과 함께 메모리 셀에 대한 양방향 구동을 위하여, 제어 로직(740)은 별도의 제어 신호(Ctrl_DIR)를 생성하여 칼럼 디코더(720)로 제공할 수 있다. 제어 로직(740)은 칼럼 어드레스(Y_ADDR)를 참조하여 상기 메모리 셀 어레이(710)의 선택 여부를 판별할 수 있으며, 또한 커맨드(CMD)를 참조하여 현재 메모리 셀이 구동될 방향을 판별할 수 있다. 방향성 스위치부는 상기 제어 신호(Ctrl_DIR)에 의해 제어될 수 있으며, 이에 따라 메모리 셀을 제1 극성 또는 제2 극성으로 구동할 수 있다. 또한, 메모리 셀 어레이(710)의 선택 여부에 따라, 메모리 셀 어레이(710)에 포함되는 로컬 비트 라인들이 플로팅되는 것을 방지하기 위하여, 방향성 스위치부는 상기 제어 신호(Ctrl_DIR)에 근거하여 그 내부의 바이어싱 스위치부(미도시)를 제어할 수 있다.
도 22는 본 발명의 실시예에 따른 메모리 시스템을 메모리 카드 시스템(800)에 적용한 예를 나타내는 블록도이다. 상기 메모리 시스템은 저항성 메모리 시스템인 것으로 가정한다.
도 22를 참조하면, 메모리 카드 시스템(800)은 호스트(810) 및 메모리 카드(820)를 포함할 수 있다. 호스트(810)는 호스트 컨트롤러(811) 및 호스트 접속부(812)를 포함할 수 있다. 메모리 카드(820)는 카드 접속부(821), 카드 컨트롤러(822) 및 메모리 장치(823)를 포함할 수 있다. 이 때, 메모리 장치(823)는 도 1 내지 도 21에 도시된 실시예들을 이용하여 구현될 수 있으며, 이에 따라 메모리 장치(823)는 칼럼 디코더를 구비하고, 상기 칼럼 디코더는 메모리 셀을 양방향으로 구동할 수 있으며, 또한 선택 비트 라인 및 비선택 비트 라인들에 적절한 바이어싱을 제공할 수 있다.
호스트(810)는 메모리 카드(820)에 데이터를 기록하거나, 메모리 카드(820)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(811)는 커맨드(CMD), 호스트(810) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(812)를 통해 메모리 카드(820)로 전송할 수 있다.
카드 컨트롤러(822)는 카드 접속부(821)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(822) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(823)에 저장할 수 있다. 메모리 장치(823)는 호스트(810)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(820)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 23은 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템(900)에 적용한 예를 나타내는 블록도이다.
도 23을 참조하면, SSD 시스템(900)은 호스트(910) 및 SSD(920)를 포함할 수 있다. SSD(920)는 신호 커넥터(signal connector)를 통해 호스트(910)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(920)는 SSD 컨트롤러(921), 보조 전원 장치(922) 및 복수의 메모리 장치들(923, 924, 925)을 포함할 수 있다. 이때, SSD(920)는 도 1 내지 도 21에 도시된 실시예들을 이용하여 구현될 수 있으며, 이에 따라 메모리 장치들(923, 924, 925) 각각은 칼럼 디코더를 구비하고, 상기 칼럼 디코더는 메모리 셀을 양방향으로 구동할 수 있으며, 또한 선택 비트 라인 및 비선택 비트 라인들에 적절한 바이어싱을 제공할 수 있다.
도 24는 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템(1000)을 나타내는 블록도이다. 상기 메모리 시스템은 저항성 메모리 시스템인 것으로 가정한다.
도 24를 참조하면, 컴퓨팅 시스템(1000)은 메모리 시스템(1100), 프로세서(1200), RAM(1300), 입출력 장치(1400) 및 전원 장치(1500) 포함할 수 있다. 또한, 메모리 시스템(1100)은 메모리 장치(1110) 및 메모리 콘트롤러(1120)를 포함할 수 있다. 한편, 도 24에는 도시되지 않았지만, 컴퓨팅 시스템(1000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(1000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(1200)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1200)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(1200)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(1600)를 통하여 RAM(1300), 입출력 장치(1400) 및 메모리 시스템(1100)과 통신을 수행할 수 있다. 이 때, 메모리 시스템(1100) 및/또는 RAM(1300)은 도 1 내지 도 21에 도시된 실시예들의 저항성 메모리를 이용하여 구현될 수 있다.
일 실시예에 따라, 프로세서(1200)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(1300)는 컴퓨팅 시스템(1000)의 동작에 필요한 데이터를 저장할 수 있다. 전술한 바와 같이, RAM(1300)는 본 발명의 실시예에 따른 메모리 장치가 적용될 수 있으며, 또는 다른 메모리로서 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 엠램(MRAM) 등이 RAM(1300)으로 이용될 수 있다.
입출력 장치(1400)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(1500)는 컴퓨팅 시스템(1000)의 동작에 필요한 동작 전압을 공급할 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

Claims (20)

  1. 다수의 신호 라인들에 연결된 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    각각의 신호 라인에 대응하여 배치되는 스위치 쌍을 포함하는 제1 스위치부와, 상기 제1 스위치부의 하나 이상의 스위치 쌍들에 대응하여 배치되는 스위치 쌍을 포함하는 제2 스위치부를 포함하는 칼럼 디코더를 구비하고,
    상기 제1 스위치부는 제1 신호 라인에 연결되는 제1 스위치 쌍을 포함하고, 상기 제1 스위치 쌍은 동일한 타입으로 구현되는 제1 및 제2 스위치들을 포함하며, 상기 제2 스위치부는 상기 제1 스위치 쌍에 연결되는 제3 스위치 및 제4 스위치를 포함하는 제2 스위치 쌍을 구비하고,
    선택 전압은 상기 제1 스위치를 경유하여 상기 제1 신호 라인으로 제공되고, 금지 전압은 상기 제1 스위치 또는 제2 스위치를 선택적으로 경유하여 상기 제1 신호 라인으로 제공되고,
    상기 제1 신호 라인이 선택될 때, 상기 선택 전압은 상기 제3 스위치 및 상기 제1 스위치를 포함하는 전용 경로를 이용하여 상기 제1 신호 라인으로 제공되는 것을 특징으로 하는 저항성 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 스위치는 제1 NMOS 트랜지스터를 포함하고, 상기 제2 스위치는 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  3. 제2항에 있어서,
    상기 제3 스위치는, 선택 전압을 전달하는 제1 라인과 상기 제1 NMOS 트랜지스터의 일 단의 사이에 연결되는 제3 NMOS 트랜지스터를 포함하고,
    상기 제4 스위치는, 금지 전압을 전달하는 제2 라인과 상기 제1 NMOS 트랜지스터의 일 단의 사이에 연결되는 제4 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  4. 제3항에 있어서,
    상기 제1 NMOS 트랜지스터는, 상기 제3 NMOS 트랜지스터 및 상기 제4 NMOS 트랜지스터 사이의 노드에 연결되고,
    상기 제2 NMOS 트랜지스터는, 상기 제2 라인에 연결되는 것을 특징으로 하는 저항성 메모리 장치.
  5. 제3항에 있어서,
    상기 제1 NMOS 트랜지스터는 제1 제어신호에 응답하여 스위칭되고, 상기 제2 NMOS 트랜지스터는 상보 제1 제어신호에 응답하여 스위칭되는 것을 특징으로 하는 저항성 메모리 장치.
  6. 제5항에 있어서,
    상기 제3 NMOS 트랜지스터는 제2 제어신호에 응답하여 스위칭되고, 상기 제4 NMOS 트랜지스터는 상보 제2 제어신호에 응답하여 스위칭되는 것을 특징으로 하는 저항성 메모리 장치.
  7. 삭제
  8. 제1항에 있어서,
    상기 제1 신호 라인이 비선택될 때, 상기 제1 스위치 쌍의 스위칭 상태에 따라 상기 금지 전압은 상기 제2 스위치를 통하여 상기 제1 신호 라인으로 제공되는 것을 특징으로 하는 저항성 메모리 장치.
  9. 제1항에 있어서,
    상기 제1 신호 라인이 비선택될 때, 상기 제1 스위치 쌍의 스위칭 상태에 따라 상기 금지 전압은 상기 제4 스위치 및 제1 스위치를 통하여 상기 제1 신호 라인으로 제공되는 것을 특징으로 하는 저항성 메모리 장치.
  10. 다수의 신호 라인들에 연결된 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 신호 라인들을 구동하기 위하여 각각의 신호 라인에 대응하여 배치되는 스위치들을 포함하는 제1 스위치부와, 상기 메모리 셀들을 양방향 구동하기 위해 전압 전달 경로를 조절하는 스위치들을 포함하는 제2 스위치부를 포함하는 칼럼 디코더; 및
    상기 칼럼 디코더를 통해 상기 메모리 셀들에 대한 기록 및 독출 동작을 수행하는 기록/독출 회로를 구비하고,
    상기 제2 스위치부는, 상기 신호 라인들에 대한 양방향 구동과 무관하게, 별도의 전압 전달 경로를 통해 금지 전압이 적어도 하나의 신호 라인으로 제공되도록 제어하는 바이어싱 스위치부를 더 포함하는 것을 특징으로 하는 스위치 저항성 메모리 장치.
  11. 제10항에 있어서,
    상기 제1 스위치부는, 제1 신호 라인에 연결되는 CMOS 구조의 제1 스위치 쌍을 포함하고,
    상기 제1 스위치 쌍의 제1 NMOS 트랜지스터는 선택 전압 및 상기 금지 전압 중 어느 하나를 전달하는 제1 라인에 연결되고, 상기 제1 스위치 쌍의 제1 PMOS 트랜지스터는 선택 전압 및 상기 금지 전압 중 다른 하나를 전달하는 제2 라인에 연결되는 것을 특징으로 하는 스위치 저항성 메모리 장치.
  12. 제11항에 있어서,
    상기 제2 스위치부는, 상기 메모리 셀들의 양방향 구동을 위한 스위치들로서, 상기 제1 라인에 연결되는 제2 스위치 쌍 및 상기 제2 라인에 연결되는 제3 스위치 쌍을 포함하는 것을 특징으로 하는 스위치 저항성 메모리 장치.
  13. 제12항에 있어서,
    상기 메모리 셀이 제1 극성에 따라 구동될 때, 상기 제2 스위치 쌍은 선택 전압을 상기 제1 라인에 제공하고, 상기 제3 스위치 쌍은 금지 전압을 상기 제2 라인에 제공하며,
    상기 메모리 셀이 제2 극성에 따라 구동될 때, 상기 제2 스위치 쌍은 금지 전압을 상기 제1 라인에 제공하고, 상기 제3 스위치 쌍은 선택 전압을 상기 제2 라인에 제공하는 것을 특징으로 하는 스위치 저항성 메모리 장치.
  14. 제11항에 있어서, 상기 바이어싱 스위치부는,
    상기 금지 전압을 상기 제1 라인으로 전달하는 제1 스위치; 및
    상기 금지 전압을 상기 제2 라인으로 전달하는 제2 스위치를 포함하는 것을 특징으로 하는 스위치 저항성 메모리 장치.
  15. 제14항에 있어서, 상기 제2 스위치부는,
    다수의 신호 라인들을 포함하는 신호 라인 그룹에 대응하여, 상기 메모리 셀들을 양방향 구동하기 위한 적어도 하나의 스위치 쌍을 포함하고,
    상기 신호 라인 그룹이 선택됨에 따라 상기 스위치 쌍이 활성화되었을 때, 상기 바이어싱 스위치부는 비활성화되는 것을 특징으로 하는 스위치 저항성 메모리 장치.
  16. 제14항에 있어서, 상기 제2 스위치부는,
    다수의 신호 라인들을 포함하는 신호 라인 그룹에 대응하여, 상기 메모리 셀들을 양방향 구동하기 위한 적어도 하나의 스위치 쌍을 포함하고,
    상기 신호 라인 그룹이 비선택됨에 따라 상기 스위치 쌍이 비활성화되었을 때, 상기 바이어싱 스위치부는 활성화되는 것을 특징으로 하는 스위치 저항성 메모리 장치.
  17. 제10항에 있어서,
    n 개의 신호 라인들에 대응하여 하나의 센스 앰프 또는 기록 드라이버가 배치되고, 상기 하나의 센스 앰프 또는 기록 드라이버에 대응하여 양방향 구동에 관련된 하나 이상의 스위치 쌍 및 하나 이상의 바이어싱 스위치가 배치되며(단, n은 2 이상의 정수),
    상기 n 개의 신호 라인들이 비선택되었을 때, 상기 하나 이상의 바이어싱 스위치가 턴 온되는 것을 특징으로 하는 스위치 저항성 메모리 장치.
  18. 다수의 신호 라인들을 구동하는 칼럼 디코더에 있어서,
    제1 신호 라인과 제1 라인 사이에 연결되는 제1 NMOS 트랜지스터;
    상기 제1 신호 라인과 금지 전압을 전달하는 제2 라인 사이에 연결되는 제2 NMOS 트랜지스터;
    상기 제1 라인과 선택 전압을 전달하는 제3 라인 사이에 연결되는 제3 NMOS 트랜지스터; 및
    상기 제1 라인과 상기 제2 라인 사이에 연결되는 제4 NMOS 트랜지스터를 구비하고,
    상기 제1 라인은 상기 제3 및 제4 NMOS 트랜지스터들의 스위칭에 따라 상기 선택 전압 또는 금지 전압을 선택적으로 전달하고,
    상기 제1 신호 라인이 선택될 때, 상기 제3 NMOS 트랜지스터, 상기 제1 라인 및 상기 제1 NMOS 트랜지스터를 포함하는 경로를 통해 상기 선택 전압이 상기 제1 신호 라인으로 제공되는 것을 특징으로 하는 칼럼 디코더.
  19. 제18항에 있어서,
    상기 제1 신호 라인이 비선택될 때,
    상기 제2 라인 및 상기 제2 NMOS 트랜지스터를 포함하는 경로를 통해 상기 금지 전압이 상기 제1 신호 라인으로 제공되는 것을 특징으로 하는 칼럼 디코더.
  20. 제18항에 있어서,
    상기 제1 신호 라인이 비선택될 때,
    상기 제4 NMOS 트랜지스터, 상기 제1 라인 및 상기 제1 NMOS 트랜지스터를 포함하는 경로를 통해 상기 선택 전압이 상기 제1 신호 라인으로 제공되는 것을 특징으로 하는 칼럼 디코더.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107210064B (zh) * 2015-06-02 2020-02-14 华为技术有限公司 一种信号处理电路
GB201609704D0 (en) * 2016-06-03 2016-07-20 Surecore Ltd Memory unit
US9721628B1 (en) * 2016-09-15 2017-08-01 Globalfoundries Inc. Address based memory data path programming scheme
KR20180031836A (ko) * 2016-09-19 2018-03-29 에스케이하이닉스 주식회사 저항성 메모리 장치 및 이를 위한 라인 선택 회로
CN110088837B (zh) * 2016-12-26 2023-04-25 索尼半导体解决方案公司 存储装置和控制方法
JP2019040646A (ja) * 2017-08-22 2019-03-14 東芝メモリ株式会社 半導体記憶装置
TWI645403B (zh) * 2017-12-05 2018-12-21 華邦電子股份有限公司 電阻式記憶體裝置及其操作方法
KR102490567B1 (ko) * 2018-03-27 2023-01-20 에스케이하이닉스 주식회사 디스터번스를 방지하는 반도체 메모리 장치
KR102480012B1 (ko) * 2018-06-12 2022-12-21 삼성전자 주식회사 오프 셀들의 전류를 보상하는 메모리 장치 및 그것의 동작 방법
KR102550416B1 (ko) * 2018-09-17 2023-07-05 삼성전자주식회사 메모리 장치
US10991426B2 (en) * 2019-01-25 2021-04-27 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device current limiter
DE102019132067A1 (de) 2019-01-25 2020-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Strombegrenzer für speichervorrichtung
IT201900001947A1 (it) * 2019-02-11 2020-08-11 Sk Hynix Inc Struttura di decodificatore per una architettura di memoria
CN111028876B (zh) * 2019-12-12 2021-11-12 中国科学院微电子研究所 实现双方向并行数据读取的非挥发存储阵列
CN113228569A (zh) * 2020-05-27 2021-08-06 深圳市大疆创新科技有限公司 可移动平台及其控制方法、控制装置和存储介质
CN114005829A (zh) * 2020-10-15 2022-02-01 长江先进存储产业创新中心有限责任公司 用于四个堆叠层三维交叉点存储器的阵列和接触架构
US11238904B1 (en) * 2020-11-24 2022-02-01 Taiwan Semiconductor Manufacturing Company Limited Using embedded switches for reducing capacitive loading on a memory system
US20230051863A1 (en) * 2021-08-10 2023-02-16 Micron Technology, Inc. Memory device for wafer-on-wafer formed memory and logic

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080159053A1 (en) * 2006-12-31 2008-07-03 Tianhong Yan Reversible polarity decoder circuit

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011152061A1 (ja) * 2010-06-03 2011-12-08 パナソニック株式会社 クロスポイント型抵抗変化不揮発性記憶装置
KR20140023806A (ko) * 2012-08-17 2014-02-27 삼성전자주식회사 자기 저항 메모리 장치의 배치 구조
KR101965614B1 (ko) * 2012-09-26 2019-04-04 삼성전자주식회사 반도체 메모리 장치
US9019761B1 (en) * 2013-10-18 2015-04-28 Winbond Electronics Corp. Memory device and column decoder for reducing capacitive coupling effect on adjacent memory cells
KR20150099092A (ko) * 2014-02-21 2015-08-31 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080159053A1 (en) * 2006-12-31 2008-07-03 Tianhong Yan Reversible polarity decoder circuit

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