KR102504836B1 - 보상 회로를 구비하는 저항성 메모리 장치 - Google Patents

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Abstract

메모리 장치 및 이를 포함하는 메모리 시스템이 개시된다. 본 개시의 실시예에 따른 메모리 장치는, 복수의 메모리 셀들을 구비하는 메모리 셀 어레이; 복수의 비트라인들로서, 상기 복수의 비트라인들 각각은 상기 복수의 메모리 셀들 중 적어도 하나에 연결되고, 상기 복수의 비트라인들 중, 연결된 메모리 셀이 선택 메모리 셀인 선택 비트라인에는 소정의 전압이 인가되는, 복수의 비트라인들; 상기 복수의 메모리 셀들 중 선택 메모리 셀 외의 비선택 메모리 셀에 인가되는 누설 전류(leakage current)를 센싱한 샘플링 값을 생성하는 샘플링 회로, 및 상기 샘플링 값을 홀딩하고, 상기 샘플링 값에 기반하여 상기 선택 비트라인에 인가되는 전압을 보상하는 홀딩 회로를 구비하는 보상회로; 및 상기 샘플링 회로의 인에이블(enable)을 제어하는 샘플링-인에이블 신호 및상기 홀딩 회로의 인에이블을 제어하는 홀딩-인에이블 신호를 출력하는 제어로직을 포함할 수 있다.

Description

보상 회로를 구비하는 저항성 메모리 장치{RESISTIVE MEMORY DEVICE COMPRISING COMPENSATION CIRCUIT}
본 개시의 기술적 사상은 저항성 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것으로서, 상세하게는 보상 회로를 구비하는 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성인 동시에 리프레쉬가 필요 없는 차세대 메모리 장치에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 차세대 메모리 장치로는 PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다.
본 개시의 기술적 사상은 보상 회로를 구비하는 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것으로서, 비선택 메모리 셀에 흐르는 누설 전류로 인한 전압강하를 보상하는 보상회로를 포함하는 메모리 장치를 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일 측면에 따른 메모리 장치는, 복수의 메모리 셀들을 구비하는 메모리 셀 어레이; 복수의 비트라인들로서, 상기 복수의 비트라인들 각각은 상기 복수의 메모리 셀들 중 적어도 하나에 연결되고, 상기 복수의 비트라인들 중, 연결된 메모리 셀이 선택 메모리 셀인 선택 비트라인에는 소정의 전압이 인가되는, 복수의 비트라인들; 상기 복수의 메모리 셀들 중 선택 메모리 셀 외의 비선택 메모리 셀에 인가되는 누설 전류(leakage current)를 센싱한 샘플링 값을 생성하는 샘플링 회로, 및 상기 샘플링 값을 홀딩하고, 상기 샘플링 값에 기반하여 상기 선택 비트라인에 인가되는 전압을 보상하는 홀딩 회로를 구비하는 보상회로; 및 상기 샘플링 회로의 인에이블(enable)을 제어하는 샘플링-인에이블 신호 및 상기 홀딩 회로의 인에이블을 제어하는 홀딩-인에이블 신호를 출력하는 제어로직을 포함할 수 있다.
한편, 본 개시의 기술적 사상의 다른 일 측면에 따른 저항성 메모리 장치는, 복수의 워드라인들 및 복수의 비트라인들이 배치되고, 복수의 메모리 셀들을 구비하는 메모리 셀 어레이; 외부 장치로부터 수신한 어드레스에 기반하여, 상기 복수의 워드라인들에 대한 로우 어드레스를 출력하는 제어 로직; 및 상기 복수의 메모리 셀들 중, 메모리 동작이 수행되는 선택 메모리 셀에 연결된 비트라인에 인가되는 누설전류를 센싱한 샘플링 값을 생성하는 샘플링 회로, 상기 샘플링 값을 홀딩하고, 상기 샘플링 값에 기반하여 상기 선택 메모리 셀에 연결된 비트라인에 인가되는 전압을 보상하는 홀딩 회로 및 일 단은 상기 샘플링 회로에, 타 단은 상기 홀딩 회로에 연결되는 스위치를 구비하는 보상회로를 포함할 수 있다.
한편, 본 개시의 기술적 사상의 또 다른 일 측면에 따른 저항성 메모리 장치는, 로우 및 칼럼을 따라 배열된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 상기 복수의 메모리 셀들과 각각 연결된 복수의 로컬 비트라인들 및 상기 복수의 로컬 비트라인들 중 적어도 하나와 로컬-선택 트랜지스터를 통해 연결되는 복수의 글로벌 비트라인들을 구비하는 비트라인들; 및 상기 복수의 메모리 셀들 중, 메모리 동작이 수행되는 선택 메모리 셀에 연결된 비트라인에 인가되는 누설전류를 센싱한 샘플링 값을 생성하는 샘플링 회로 및 상기 샘플링 값에 기반하여 상기 선택 메모리 셀에 연결된 비트라인에 인가되는 전압을 보상하는 홀딩 회로를 포함하는 보상회로를 포함할 수 있다.
본 개시의 기술적 사상에 따른 메모리 장치에 따르면, 보상회로를 구비함으로써, 선택 메모리 셀로 목표했던 전압(예를 들어, 클램핑 전압)을 더욱 정확하게 인가할 수 있다. 또한, 비선택 메모리 셀에 의한 누설전류를 보상함에 따라, 선택 메모리 셀들 각각에 인가될 전압의 편차가 개선될 수 있다. 이로써, 저항성 메모리 셀의 저항 산포가 더욱 개선되어 독출 마진(Read margin)이 증가될 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 메모리 시스템(1)을 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시 예에 따른 메모리 장치의 블록도를 도시한다.
도 3은 도 2의 메모리 셀 어레이(110)의 구체적인 구성을 도시한다.
도 4는 도 3에 도시된 타일(Tile1)의 일 구현 예를 나타내는 회로도이다.
도 5a 내지 도 5c는 도 4의 메모리 셀(MC)에 대한 예시적 실시 예들을 나타내는 회로도들이다.
도 6은 본 개시의 예시적 실시 예에 따른 보상회로의 동작을 설명하기 위한 도면이다.
도 7a 내지 도 7d는 본 개시의 예시적 실시 예에 따른 보상회로의 동작을 설명하기 위한 도면이다.
도 8은 도 7a에 도시된 제2 저항(R_C2)의 구체적인 구성의 일 예를 나타내는 회로도이다.
도 9는 본 개시의 예시적 실시 예에 따른 보상회로를 구비한 메모리 장치의 메모리 셀들의 저항값 산포도를 도시한다.
도 10은 본 개시의 다른 예시적 실시 예에 따른 보상회로의 동작을 설명하기 위한 도면이다.
도 11은 본 개시의 다른 예시적 실시 예에 따른 보상회로의 동작을 설명하기 위한 도면이다.
도 12는 본 개시의 예시적 실시 예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시 예에 따른 메모리 시스템(1)을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(1)은 메모리 컨트롤러(10) 및 메모리 장치(100)를 포함할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110) 및 보상 회로(170)를 포함할 수 있다.
메모리 컨트롤러(10)는 호스트(HOST)로부터의 기입/독출 요청에 응답하여 메모리 장치(100)에 데이터를 기입하도록, 또는 메모리 장치(100)에 저장된 데이터를 독출하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(10)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(또는 기입), 독출 및 소거 동작을 제어할 수 있다. 또한, 기입될 데이터(DT)와 독출된 데이터(DT)가 메모리 컨트롤러(10)와 메모리 장치(100) 사이에서 송수신될 수 있다. 예를 들어, 메모리 셀 어레이(110)에 메모리 셀들이 로우 및 칼럼을 따라 배열된 경우, 어드레스(ADDR)는 로우 어드레스 및 칼럼 어드레스를 포함할 수 있다.
도시되지는 않았으나, 메모리 컨트롤러(10)는 램(RAM), 프로세서(processor), 호스트 인터페이스(host interface) 및 메모리 인터페이스를 더 포함할 수 있다. 램은 프로세서의 동작 메모리로서 이용될 수 있고, 프로세서는 메모리 컨트롤러(10)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트(HOST)와 메모리 컨트롤러(10) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 메모리 컨트롤러(10)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronica) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(예를 들어, 호스트)와 통신하도록 구성될 수 있다.
메모리 셀 어레이(110)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 예시적 실시 예에 있어서, 복수의 제1 신호라인들은 복수의 워드라인들 일 수 있고, 복수의 제2 신호 라인들은 복수의 비트라인들 일 수 있다. 다른 예시적 실시 예에서, 복수의 제1 신호라인들은 복수의 비트라인들 일 수 있고, 복수의 제2 신호 라인들은 복수의 워드라인들 일 수 있다. 이러한 메모리 셀 어레이(110)를 포함하는 메모리 장치(100)를 크로스 포인트(cross point) 메모리 장치라고 지칭할 수 있다.
예시적 실시 예에 있어서, 복수의 비트라인들 각각은, 글로벌 비트라인(global bitline) 및 하나 이상의 로컬 비트라인(local bitline)을 포함할 수 있다. 예를 들어, 하나의 비트라인은 글로벌 비트라인 및 상기 글로벌 비트라인과 로컬-선택 트랜지스터를 통해 전기적으로 연결된 하나 이상의 로컬 비트라인을 포함할 수 있다.
예시적 실시 예에 있어서, 글로벌 비트 라인은 글로벌-선택 트랜지스터를 통해 보상회로(170)와 연결될 수 있다. 일 예로, 비트라인이 선택될 때, 글로벌-선택 트랜지스터 및 로컬-선택 트랜지스터가 턴-온 될 수 있다. 메모리 셀들은, 로컬 비트라인에 각각 연결될 수 있다.
메모리 셀 어레이(110)는 로우 및 칼럼을 따라 배열된 복수의 메모리 셀들을 구비할 수 있다. 본 실시 예에서, 복수의 메모리 셀들은 가변 저항 소자(미도시)를 포함하는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우, 메모리 장치(100)는 PRAM(Phase-change Random Access Memory)이 될 수 있다. 다른 예로, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 메모리 장치(100)는 RRAM(Resistive Random Access Memory)이 될 수 있다. 또 다른 예로, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 메모리 장치(100)는 MRAM(Magnetic Random Access Memory)이 될 수 있다. 이에 따라, 메모리 장치(100)는 저항성 메모리 장치라고 지칭할 수 있고, 메모리 시스템(1)은 저항성 메모리 시스템이라고 지칭할 수 있다.
예시적 실시 예에서, 복수의 메모리 셀들 각각은 1 비트의 데이터를 저장하는 싱글 레벨 셀(single level cell, SLC)일 수 있고, 이 때, 메모리 셀들은 저장된 데이터에 따라 두 개의 저항 분포를 가질 수 있다. 다른 예시적 실시 예에서, 복수의 메모리 셀들 각각은 2비트의 데이터를 저장할 수 있는 멀티 레벨 셀(multi level cell, MLC)일 수 있고, 이 때, 메모리 셀들은 저장된 데이터에 따라 네 개의 저항 분포를 가질 수 있다. 또 다른 실시 예에서, 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장할 수 있는 트리플 레벨 셀(triple level cell, TLC)일 수 있고, 이 때, 메모리 셀들은 저장된 데이터에 따라 여덟 개의 저항 분포를 가질 수 있다. 다만, 본 개시가 이에 한정되는 것은 아니며, 다른 실시 예에서, 메모리 셀 어레이(110)는 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수 있다. 또한, 메모리 셀 어레이(110)는 싱글 레벨 셀과 멀티 레벨 셀 또는 트리플 레벨 셀을 함께 포함할 수도 있다.
보상회로(170)는, 예를 들어 선택 비트라인에 소정의 전압을 인가할 때, 비선택 메모리 셀에 기인한 누설 전류(leakage current)로 인한 전압강하를 보상하는 회로일 수 있다. 예시적 실시 예에 있어서, 보상회로(170)는 메모리 셀들 중 선택 메모리 셀 외의 비선택 메모리 셀에 인가되는 누설 전류를 센싱하고, 이에 기반하여 선택 비트라인에 누설전류에 대응하는 전류 및/또는 전압을 인가할 수 있다. 보상회로(170)의 보상 동작에 기반하여, 선택 비트라인에 연결된 선택 메모리 셀에는 목표했던 전압(예를 들어, 클램핑 전압)이 더욱 정확하게 인가될 수 있다. 또한, 비선택 셀에 의한 누설전류를 보상함에 따라, 선택 메모리 셀들 각각에 인가될 전압의 편차가 개선될 수 있다.
본 명세서에서, 선택 메모리 셀은 메모리 셀들 중 기입, 독출 및/또는 소거 동작 등의 메모리 동작이 수행되는 메모리 셀을 의미할 수 있다. 또한, 비선택 메모리 셀은, 메모리 셀들 중 선택 메모리 셀 이외의 메모리 셀을 의미할 수 있다.
메모리 컨트롤러(10) 및 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 메모리 컨트롤러(10) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 메모리 컨트롤러(10) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다. 다른 예로, 메모리 컨트롤러(10) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 SSD(Solid State Disk/Drive)를 구성할 수 있다.
도 2는 본 개시의 예시적 실시 예에 따른 메모리 장치의 블록도를 도시한다. 도 2는, 예를 들어 도 1의 메모리 장치(100)에 대한 구체적인 블록도일 수 있다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 제어로직(120), 전압 생성기(130), 로우 디코더(140), 칼럼 디코더(150), 기입/독출 회로(160) 및 보상회로(170)를 구비할 수 있다. 이하에서는, 메모리 장치(100)에 포함된 구성 요소들에 대하여 상술하기로 한다.
메모리 셀 어레이(110)에 구비되는 메모리 셀들은 복수의 제1 신호라인들 및 복수의 제2 신호라인들에 연결될 수 있다. 예시적 실시 예에서, 복수의 제1 신호라인들은 워드라인들(WL)이고, 복수의 제2 신호라인들은 비트라인들(LBL, GBL)일 수 있다. 복수의 워드라인들(WL) 및 비트라인들(BL)을 통해 각종 전압 신호나 전류 신호가 제공되고, 이에 따라 선택 메모리 셀들에 대해서는 데이터(DT)가 기입되거나 독출되며, 나머지 비선택 메모리 셀들에 대해서는 기입이나 독출이 수행되는 것이 방지될 수 있다.
한편, 커맨드(CMD)에 수반하여 액세스할 메모리 셀을 지시하기 위한 어드레스(ADDR)가 수신될 수 있으며, 어드레스(ADDR)는 메모리 셀 어레이(110)의 워드라인들(WL)을 선택하기 위한 로우 어드레스(X_ADDR)와 메모리 셀 어레이(110)의 비트라인들(LBL, GBL)을 선택하기 위한 칼럼 어드레스(Y_ADDR)를 포함할 수 있다. 메모리 장치(100)로 제공되는 어드레스(ADDR)는, 호스트로부터의 논리적 어드레스(Logical Address, LA)에 대응하여 메모리 시스템 내에서 변환된 물리적 어드레스(Physical Address, PA)에 상응할 수 있다. 로우 디코더(140)는 로우 어드레스(X_ADDR)에 응답하여 워드라인 선택 동작을 수행할 수 있다. 또한, 칼럼 디코더(150)는 칼럼 어드레스(Y_ADDR)에 응답하여 비트라인 선택 동작을 수행할 수 있다. 비트라인들 각각은 글로벌 비트라인(GBL) 및 로컬 비트라인(LBL)을 포함할 수 있다. 이하, 본 명세서에서는 비트라인 각각이 글로벌 비트라인(GBL)과 로컬 비트라인(LBL)을 포함하는 것으로 설명되나, 이에 한정되는 것은 아니다.
제어로직(120)은 메모리 컨트롤러(10)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어신호(CTRL)에 기반하여 메모리 셀 어레이(110)에 데이터(DT)를 기입하거나 메모리 셀 어레이(110)로부터 데이터(DT)를 독출하기 위한 각종 제어신호(CTRL_RW)를 출력할 수 있다. 이로써, 제어로직(120)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
예시적 실시 예에 있어서, 제어로직(120)은 보상회로(170)로 로우 어드레스(X_ADDR)를 출력할 수 있다. 예를 들어, 보상회로(170)는 누설전류의 샘플링을 위한 가변저항을 구비할 수 있고, 상기 가변저항은 로우 어드레스(X_ADDR)에 기반하여 저항 값이 가변할 수 있다. 일 예로, 보상회로(170)에 구비된 가변저항은, 로우 어드레스(X_ADDR)에 기반하여 로컬 비트라인(LBL)의 저항 값과 동일한 저항 값을 갖도록 가변할 수 있다.
또한, 예시적 실시 예에 있어서, 제어로직(120)은 보상회로(170)로 샘플링-인에이블 신호(ENb_SMP) 및 홀딩-인에이블 신호(ENb_HD)를 출력할 수 있다. 예를 들어, 보상회로(170)는 샘플링-인에이블 신호(ENb_SMP)에 기반하여 샘플링 동작을, 홀딩-인에이블 신호(ENb_HD)에 기반하여 홀딩 및 보상 동작을 수행할 수 있다.
전압 생성기(130)는 기입 동작에 이용되는 기입 전압(V_write)을 생성할 수 있으며, 또한 독출 동작에 이용되는 독출 전압(V_read)을 생성할 수 있다. 기입 전압(V_write)은 기입 동작에 관련된 각종 전압으로서 셋 전압 및 리셋 전압 등을 포함할 수 있다. 기입 전압(V_write) 및 독출 전압(V_read)은 칼럼 디코더(150)를 통해 글로벌 비트라인(GBL) 및 로컬 비트라인(LBL)으로 제공되거나, 로우 디코더(140)를 통해 워드라인들(WL)로 제공될 수 있다.
전압 생성기(130)는 선택 비트라인에 인가될 클램핑 전압(V_clamp)을 더 생성할 수 있다. 클램핑 전압(V_clamp)은 선택 메모리 셀이 연결된 비트라인을 적절한 레벨로 클램핑시키는 전압일 수 있다. 클램핑 전압(V_clamp)의 형상은 다양할 수 있고, 예를 들어, 클램핑 전압(V_clamp)은 시간에 따라 증가할 수도 있고, 또는 시간에 따라 계단 형태로 증가할 수도 있다.
한편, 도시되지는 않았으나, 데이터 판별을 위한 기준 전압을 생성하는 기준신호 발생기가 더 구비될 수 있다. 일 예로, 메모리 셀에 기입된 데이터를 판별하기 위해, 로컬 비트라인(LBL)의 일 노드(예를 들어, 센싱 노드)의 전압과 기준신호 발생기에서 생성된 기준 전압의 비교 동작을 통해 데이터 값이 판별될 수 있다. 또는, 전류 센싱 방법이 적용되는 경우, 기준신호 발생기는 기준 전류를 생성하여 메모리 셀 어레이(110)로 제공할 수 있으며, 상기 기준 전류에 기인한 센싱 노드의 전압과 기준 전압을 비교함에 따라 데이터 값이 판별될 수 있다.
기입/독출 회로(160)는 메모리 셀 어레이(110)와 제1 신호라인들 및/또는 제2 신호라인들을 통해 연결되어 메모리 셀에 데이터(DT)를 기입하거나, 메모리 셀로부터 데이터(DT)를 독출할 수 있다. 또한, 기입/독출 회로(160)는 독출된 데이터(DT)에 대한 판별 결과에 따른 패스/페일 신호(P/F)를 제어로직(120)으로 제공할 수 있다. 제어로직(120)은 패스/페일 신호(P/F)를 참조함에 따라, 메모리 셀 어레이(110)의 기입 및 독출 동작을 제어할 수 있다.
본 실시 예에서는 기입/독출 회로(160)가 로우 디코더(140)를 통해 워드라인(WL)에 연결되는 것으로 도시되나, 이와 달리 기입/독출 회로(160)는 칼럼 디코더(150)를 통해 비트라인(BL)에 연결될 수도 있다.
보상회로(170)는 로컬 비트라인(LBL) 및/또는 글로벌 비트라인(GBL)과 연결될 수 있다. 보상회로(170)는, 메모리 셀들 중 비선택 메모리 셀들로 인가되는 누설전류에 기인한, 선택 메모리 셀들에 인가될 전류(또는 전압)의 변동을 보상할 수 있다. 예시적 실시 예에 있어서, 보상회로(170)는 비선택 메모리 셀들로 인가되는 누설전류를 센싱한 샘플링 값을 생성하는 샘플링 회로 및 상기 샘플링 값을 홀딩하고 이에 기반하여 선택 비트라인에 인가되는 전압을 보상하는 홀딩 회로를 구비할 수 있다. 예를 들어, 샘플링 값은 누설전류 및 가변저항에 기반하여 센싱될 수 있다. 다시 말해서, 샘플링 회로에서는, 비선택 메모리 셀들로 인가되는 누설전류를 추적(tracking)하고, 홀딩 회로에서는 추적된 누설전류 값에 기반하여 보상된 전류(또는 전압)를 선택 비트라인에 인가할 수 있다. 예시적 실시 예에 있어서, 샘플링 회로와 홀딩 회로는 소정의 스위치를 통해 연결되고, 스위치의 턴-온/턴-오프에 따라 샘플링 값을 송/수신할 수 있다.
예를 들어, 보상회로(170)는 샘플링-인에이블 신호(ENb_SMP)에 기반하여 비선택 메모리 셀로 인가되는 누설전류를 샘플링할 수 있다. 또한, 보상회로(170)는 홀딩-인에이블 신호(ENb_HD)에 기반하여 누설전류의 샘플링 값을 홀딩하고, 이에 기반하여 보상 동작을 수행할 수 있다. 이에 대한 자세한 설명은 후술하기로 한다.
도 3은 도 2의 메모리 셀 어레이(110)의 구체적인 구성을 도시한다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 뱅크들(Bank_0~Bank_N)을 포함할 수 있다. 복수의 뱅크들(Bank_0~Bank_N)은 일 방향을 따라 메모리 셀 어레이에 배치될 수 있다. 복수의 뱅크들(Bank_0~Bank_N) 각각은, 복수의 타일들(Tile1~TileM)을 구비할 수 있다. 예컨대, 뱅크는, 다수의 타일들(Tile1~TileM)을 구비하는 하나의 단위일 수 있고, 타일은 다수의 메모리 셀을 구비하는 하나의 단위일 수 있다. 본 도면에서는 설명의 편의를 위해 뱅크 및 타일의 단위가 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 뱅크는 복수의 지역(region) 단위로, 지역(region)은 복수의 베이(bay) 단위로, 베이는 복수의 타일 단위로 구분될 수도 있다.
도 4는 도 3에 도시된 타일(Tile1)의 일 구현 예를 나타내는 회로도이다.
도 4를 참조하면, 타일(Tile1)은 복수의 층(F1, F2)을 구비한 3차원 구조를 갖는 저항성 메모리 일 수 있고, 도 3에 도시된 각 타일들(Tile1~TileM)은 도 4와 같이 구현될 수 있다. 타일(Tile1)은 복수의 글로벌 비트라인들(GBL1~GBL3), 복수의 로컬 비트라인들(LBL11~LBL33), 복수의 로컬 비트라인 선택라인들(SLY1~SLY3) 및 복수의 워드라인들(WL11~WL24)을 포함할 수 있다. 또한, 타일(Tile1)은 복수의 메모리 셀(MC)들 및 복수의 로컬-선택 트랜지스터들(LY11~LY33)을 포함할 수 있다. 여기서, 글로벌 비트라인들의 개수, 로컬 비트라인들의 개수, 로컬 비트라인 선택라인들의 개수, 워드라인들의 개수, 메모리 셀들의 개수 및 로컬-선택 트랜지스터들의 개수는 실시 예에 따라 다양하게 변경될 수 있다. 또한, 본 실시 예는 3차원 구조의 저항성 메모리를 설명하나, 본 개시의 기술적 사상은 이에 한정되지 않음을 당업자라면 충분히 이해할 것이다.
글로벌 비트라인들(GBL1~GBL3)은 제1 방향을 따라 소정의 간격으로 이격되어 배치되고, 제2 방향으로 연장될 수 있다. 글로벌 비트라인들(GBL1~GBL3)은 로컬-선택 트랜지스터들(LY11~LY33)을 통해 로컬 비트라인들(LBL11~LBL33) 각각과 연결될 수 있다. 예를 들어, 로컬-선택 트랜지스터(LY11)의 일 단(예를 들어, 소스 단)은 글로벌 비트라인(GBL1)과 연결되고, 다른 일 단(예를 들어, 드레인 단)은 로컬 비트라인(LBL11)과 연결될 수 있다.
로컬 비트라인 선택라인들(SLY1~SLY3)은 제2 방향을 따라 소정의 간격으로 이격되어 배치되고, 제1 방향으로 연장될 수 있다. 로컬 비트라인 선택라인들(SLY1~SLY3)은 각각 로컬-선택 트랜지스터들의 게이트 단과 연결될 수 있다. 예를 들어, 로컬 비트라인 선택라인(SLY1)은 로컬-선택 트랜지스터들(LY11, LY21, LY31)의 게이트 단과 연결될 수 있다.
로컬 비트라인들(LBL11~LBL33)은 각각 제1 및 제2 방향을 따라 소정의 간격으로 이격되어 배치되고, 제3 방향으로 연장될 수 있다. 또한, 워드라인들(WL11~WL24)은 로컬 비트라인들(LBL11~LBL33)을 사이에 두고, 제2 방향을 따라 소정의 간격으로 이격되어 배치되고, 제1 방향으로 연장될 수 있다. 예를 들어, 로컬 비트라인들(LBL11, LBL21, LBL31)은 워드라인들(WL11, WL12) 사이, 또는 워드라인들(WL21, WL22) 사이에 배치될 수 있다.
각 메모리 셀(MC)은, 일 단이 워드라인에 연결되고, 다른 일 단이 로컬 비트라인에 연결될 수 있다. 이에 따라, 각 메모리 셀(MC)은 연결된 비트라인 및 워드라인을 통해, 기입 전류(또는 전압) 또는 독출 전류(또는 전압)이 인가될 수 있다.
도 5a 내지 도 5c는 도 4의 메모리 셀(MC)에 대한 예시적 실시 예들을 나타내는 회로도들이다.
도 5a를 참조하면, 메모리 셀(MC)은 가변 저항 소자(R) 및 선택 소자(S)를 포함할 수 있다. 여기서, 가변 저항 소자(R)는 가변 저항체(또는, 가변 저항 물질)라고 지칭할 수 있고, 선택 소자(S)는 스위칭 소자라고 지칭할 수 있다.
예시적 실시 예에 있어서, 가변 저항 소자(R)는 로컬 비트라인(LBL11)과 선택 소자(S) 사이에 연결되며, 선택 소자(S)는 가변 저항 소자(R) 및 워드라인(WL11) 사이에 연결될 수 있다. 다만, 이에 한정되는 것은 아니고, 선택 소자(S)가 로컬 비트라인(LBL11) 및 가변 저항 소자(R) 사이에 연결되고, 가변 저항 소자(R)가 선택 소자(S) 및 워드라인(WL11) 사이에 연결될 수도 있다.
가변 저항 소자(R)는 인가되는 전기적 펄스에 의해 복수 개의 저항 상태들 중 하나로 변동될 수 있다. 예시적 실시 예에 따르면, 가변 저항 소자(R)는 전류 량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe, Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다.
이러한 상변화 물질은 비교적 저항이 높은 비정질 상태(amorphous state)와 비교적 저항이 낮은 결정 상태(crystal state)를 가질 수 있다. 이러한 상변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule's heat)에 의해 상(phase)이 변화될 수 있다. 그리고, 이와 같은 상변화를 이용하여 데이터를 기입할 수 있다.
한편, 다른 실시 예에서, 가변 저항 소자(R)는 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수도 있다.
선택 소자(S)는 연결된 워드라인(WL11)에 인가되는 전압에 따라 가변 저항 소자(R)로의 전류 공급을 제어할 수 있다. 선택 소자(S)는 칼코게나이드(chalcogenide) 화합물을 포함하는 오보닉 임계 스위치(OTS, Ovonic Threshold Switch)일 수 있다. 오보닉 임계 스위치는 비소(arsenic, AS), 게르마늄(Ge), 셀레늄(selenium, Se), 텔루륨(tellurium, Te), 실리콘(Si), 비스무스(bismuth, Bi), 황(sodium, S), 안티몬(stibium, Sb)을 포함하는 물질로 구성될 수 있다. 특히, 게르마늄(Ge), 실리콘(Si), 비소(As) 및 텔루륨(Te)을 포함하는 합성물에 셀레늄(Se) 및 황(S)이 첨가된 6 원소계 물질로 구성될 수 있다.
도 5b를 참조하면, 메모리 셀(MCa)은 가변 저항 소자(Ra)를 포함하고, 가변 저항 소자(Ra)는 로컬 비트라인(LBL11) 및 워드라인(WL11) 사이에 연결될 수 있다. 메모리 셀(MCa)은 로컬 비트라인(LBL11)과 워드라인(WL11)에 각각 인가되는 전압들에 의해서 데이터를 저장할 수 있다.
도 5c를 참조하면, 메모리 셀(MCb)은 가변 저항 소자(Rb)와 양방향 다이오드(Db)를 포함할 수 있다. 가변 저항 소자(Rb)는 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 양방향 다이오드(Db)는 가변 저항 소자(Rb)와 로컬 비트라인(LBL11) 사이에 연결되고, 가변 저항 소자(Rb)는 워드라인(WL11)과 양방향 다이오드(Db) 사이에 연결될 수 있다. 양방향 다이오드(Db)와 가변 저항 소자(Rb)의 위치는 서로 바뀔 수도 있다. 양방향 다이오드(Db)를 통해서 비선택 저항 메모리 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 6은 본 개시의 예시적 실시 예에 따른 보상회로의 동작을 설명하기 위한 도면이다. 도 6은 보상회로(170) 및 보상회로(170)와 연결된 메모리 셀들(MC11, MC12, MC21)을 각각 도시한다. 이하의 설명에서, 메모리 셀(MC11)은 선택 메모리 셀로, 메모리 셀들(MC12, MC21)은 각각 비선택 메모리 셀로 가정하고 보상회로(170)의 동작이 설명될 수 있다.
도 6을 참조하면, 메모리 셀(MC11)이 선택 메모리 셀이므로, 글로벌 비트라인(GBL1) 및 로컬 비트라인(LBL11)은 선택 비트라인일 수 있다. 글로벌 비트라인(GBL1)은 기생 저항(R_GBL)을 포함할 수 있다. 또한, 로컬 비트라인(LBL11)은 기생 저항(R_LBL11_1, R_LBL11_2)을 포함할 수 있다. 또한, 글로벌-선택 트랜지스터(GY) 및 로컬-선택 트랜지스터(LY)는 각각 기생 저항을 포함할 수 있다.
기입 및/또는 독출을 위한 전류(또는 전압)는 선택 비트라인(GBL1, LBL11)을 통해 선택 메모리 셀(MC11)로 인가될 수 있다. 이 때, 비선택 메모리 셀들(MC12, MC21)에는 누설전류(또는 누설전압)이 인가될 수 있다.
다시 말해서, 상기 글로벌 비트라인(GBL1), 로컬 비트라인(LBL11), 글로벌-선택 트랜지스터(GY) 및 로컬-선택 트랜지스터(LY) 각각의 기생 저항과, 상기 비선택 메모리 셀들(MC12, MC21)에 인가되는 누설전류에 기인하여, 선택 메모리 셀(MC11)에는 기 설정된 전압(예를 들어, 클램핑 전압)이 일정하게 인가되지 않을 수 있다. 다만, 본 개시의 예시적 실시 예에 따른 보상 회로(170)는, 상기 기생 저항 및 상기 누설전류에 기인한 선택 메모리 셀(MC11) 인가 전압을 보상함으로써, 모든 선택 메모리 셀에 인가되는 전압을 일정하게 제어할 수 있다.
구체적으로, 보상회로(170)는 샘플링 회로(172) 및 홀딩 회로(176)를 포함할 수 있다. 또한, 보상회로(170)는 스위치(SW)를 포함하고, 샘플링 회로(172) 및 홀딩 회로(176)는 스위치(SW)를 통해 연결될 수 있다.
예시적 실시 예에 있어서, 샘플링 회로(172)는 샘플링 인에이블 신호(ENb_SMP) 및 로우 어드레스(X_ADDR)에 기반하여 비선택 메모리 셀(MC12, MC21)에 인가되는 누설전류를 센싱한 샘플링 값을 생성할 수 있다. 샘플링 회로(172)의 샘플링 동작 시, 스위치(SW)는 턴-온 될 수 있다. 일 예로, 샘플링 회로(172)의 샘플링 동작 시, 홀딩 회로(176)는 홀딩 인에이블 신호(ENb_HD)에 기반하여 디스에이블 될 수 있다. 다만, 이에 한정되는 것은 아니다.
예시적 실시 예에 있어서, 홀딩 회로(176)는 홀딩 인에이블 신호(ENb_HD)에 기반하여 샘플링 회로(172)로부터 샘플링 값을 수신하고, 상기 샘플링 값을 홀딩하고, 상기 샘플링 값에 기반하여 선택 비트라인에 인가되는 전압을 보상할 수 있다. 홀딩 회로(172)의 홀딩 및 보상 동작 시, 스위치(SW)는 턴-오프 될 수 있다. 일 예로, 홀딩 회로(172)의 홀딩 및 보상 동작 시, 샘플링 회로(172)는 샘플링 인에이블 신호(ENb_SMP)에 기반하여 디스에이블 될 수 있다. 다만, 이에 한정되는 것은 아니다.
도 7a 내지 도 7d는 본 개시의 예시적 실시 예에 따른 보상회로의 동작을 설명하기 위한 도면이다. 구체적으로, 도 7a는 보상회로 및 메모리 셀들을 도시한 회로도를, 도 7b는 보상회로에 인가되는 신호들에 관한 타이밍도를, 도 7c는 샘플링 동작 시 보상회로의 등가회로를, 도 7d는 홀딩 및 보상 동작 시 보상회로의 등가회로를 각각 도시한다.
도 7a를 참조하면, 보상회로(예를 들어, 도 6의 170)에 포함된 샘플링 회로(172) 및 홀딩 회로(176)의 구체적인 구성의 일 예가 도시된다. 샘플링 회로(172)는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 증폭기(AMP), 제1 저항(R_C1) 및 제2 저항(R_C2)을 포함할 수 있다. 본 실시 예에서는 제1 저항(R_C1)은 고정저항, 제2 저항(R_C2)은 가변저항으로 구성되나, 이에 한정되는 것은 아니다. 예를 들어, 고정저항인 제1 저항(R_C1)이 가변저항인 제2 저항(R_C2)에 포함되어 하나의 가변저항을 구성할 수도 있다.
제1 트랜지스터(TR1)의 일 단에는 전원전압(VPP)이 인가되고, 게이트 단자에는 제1 신호, 예를 들어 샘플링 인에이블 신호(ENb_SMP1)가 인가될 수 있다. 일 예로, 샘플링 인에이블 신호(ENb_SMP1)는 스위치(SW)에 인가되는 샘플링 인에이블 신호(ENb_SMP)와 동일한 신호일 수 있다. 다른 예로, 샘플링 인에이블 신호(ENb_SMP1)는 스위치(SW)에 인가되는 샘플링 인에이블 신호(ENb_SMP)와 서로 다른 신호일 수도 있다. 제2 트랜지스터(TR2)는 제1 트랜지스터(TR1)와 하나의 노드를 통해 연결되고, 일 단은 제1 저항(R_C1)과 연결되고, 게이트 단자는 증폭기(AMP)의 출력단과 연결될 수 있다. 증폭기(AMP)는 양의 입력단(또는, 비반전 입력단)으로 소정의 전압, 예를 들어 클램핑 전압(V_clamp)이 인가되고, 음의 입력단(또는, 반전 입력단)은 제2 저항(R_C2)과 연결될 수 있다. 또한, 증폭기(AMP)의 출력단은 제2 트랜지스터(TR2)의 게이트 단자 및 스위치(SW)와 연결될 수 있다.
홀딩 회로(176)는 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)를 포함할 수 있다. 제3 트랜지스터(TR3)의 일 단에는 전원전압(VPP)이 인가되고, 게이트 단자에는 홀딩 인에이블 신호(ENb_HD)가 인가될 수 있다. 제4 트랜지스터(TR4)는 제3 트랜지스터(TR3)와 하나의 노드를 통해 연결되고, 일 단은 제2 저항(R_C2)과 연결되고, 게이트 단자는 스위치(SW)와 연결될 수 있다.
스위치(SW)는 상호 병렬 연결된 PMOS 및 NMOS 트랜지스터를 포함할 수 있다. 스위치(SW)에 구비된 PMOS 및 NMOS 트랜지스터 각각은 게이트 단자를 통해 샘플링 인에이블 신호(ENb_SMP) 및 상보-샘플링 인에이블 신호(EN_SMP)를 수신할 수 있다. 다만, 이는 하나의 예일 뿐 스위치(SW)는 다양한 구성을 통해 구현될 수 있음을 당업자는 이해할 것이다.
도 7b를 더 참조하면, 먼저 샘플링 회로(172)의 샘플링 동작 시, 샘플링 인에이블 신호(ENb_SMP) 및 상보-샘플링 인에이블 신호(EN_SMP)가 활성화될 수 있다. 또한, 샘플링 회로(172)의 샘플링 동작 시, 홀딩 인에이블 신호(ENb_HD)는 비활성화 될 수 있다. 본 실시 예에서, 샘플링 인에이블 신호(ENb_SMP) 및 홀딩 인에이블 신호(ENb_HD)는 로직 로우(low)에서, 상보-샘플링 인에이블 신호(EN_SMP)는 로직 하이(high)에서 각각 활성화되는 것으로 설명되나, 이는 하나의 예일 뿐 이에 한정되는 것은 아니다. 예를 들어, 샘플링 회로(172)의 샘플링 동작 시, 워드라인들(WL)에는 비선택-워드라인 전압(Unselect-wordline voltage)이 인가될 수 있다.
도 7c를 더 참조하면, 샘플링 동작 시 제3 트랜지스터(TR3)는 턴-오프되고, 이에 따라 제4 트랜지스터(TR4)에는 전류가 인가되지 않을 수 있다. 또한, 스위치(SW)는 턴-온 될 수 있다. 증폭기(AMP), 제2 트랜지스터(TR2), 제1 및 제2 저항(R_C1, R_C2)은 음성 피드백(negative feedback)을 형성하고, 이에 따라 제1 노드(N1)에는 클램핑 전압(V_clamp)이 인가될 수 있다. 또한, 비선택 메모리 셀들(MC12, MC21)에 인가되는 누설전류를 Ioff로 명명할 때, 제2 트랜지스터(TR2)의 게이트 전압은 [수학식 1]로 표현될 수 있다.
Figure 112018058701611-pat00001
전술한 바와 같이, VN1 = V_clamp이고, VGS_TR2는 제2 트랜지스터(TR2)의 게이트-소스(gate-source) 전압일 수 있다. 예시적 실시 예에 있어서, 제1 저항(R_C1)은 글로벌 비트라인(GBL1)의 저항 값, 글로벌-선택 트랜지스터(GY)의 저항 값 및 로컬-선택 트랜지스터(LY)의 저항 값의 합과 실질적으로 동일한 저항 값을 가질 수 있다. 또한, 예시적 실시 예에 있어서, 제2 저항(R_C2)은 로우 어드레스(예를 들어, 도 2의 X_ADDR)에 기반하여 저항값이 가변할 수 있다. 일 예로, 제2 저항(R_C2)은 로우 어드레스(예를 들어, 도 2의 X_ADDR)에 기반하여, 로컬 비트라인(LBL11)의 저항 값과 실질적으로 동일한 저항 값을 가지도록 가변할 수 있다.
[수학식 1]에서, Ioff*(R_C1+R_C2) 값은 비선택 메모리 셀들(MC12, MC21)에 인가되는 누설전류에 기반한 샘플링 값으로서, 즉, 누설전류가 전압의 형태로 샘플링 된 값일 수 있다. 다시 말해서, 샘플링 회로(172)에서 생성된 샘플링 값은, 누설전류에 관한 정보, 글로벌 비트라인(GBL1)과 로컬 비트라인(LBL11)의 저항 값에 관한 정보 및 글로벌-선택 트랜지스터(GY)와 로컬-선택 트랜지스터(LY)의 저항 값에 관한 정보를 포함할 수 있다.
다시 도 7b를 참조하면, 홀딩 회로(176)의 홀딩 및 보상 동작 시, 홀딩 인에이블 신호(ENb_HD)가 활성화될 수 있다. 또한, 홀딩 회로(176)의 홀딩 및 보상 동작 시, 샘플링 인에이블 신호(ENb_SMP) 및 상보-샘플링 인에이블 신호(EN_SMP)는 비활성화 될 수 있다.
도 7d를 더 참조하면, 홀딩 및 보상 동작 시, 제1 트랜지스터(TR1)는 턴-오프 되고, 이에 따라 제2 트랜지스터(TR2), 제1 및 제2 저항(R_C1, R_C2)에는 전류가 인가되지 않을 수 있다. 또한, 스위치(SW)는 턴-오프 될 수 있다. 이 때, 제4 트랜지스터(TR4)의 게이트에는, 상기 [수학식 1]로 표현된 V1의 전압이 그대로 유지될 수 있다. 예를 들어, 제4 트랜지스터(TR4)의 게이트 커패시터(gate capacitor)에, 샘플링 동작 동안 V1 의 전압이 인가되고, 이에 따라 홀딩 및 보상 동작 시 스위치(SW)가 턴-오프 되더라도 제4 트랜지스터(TR4)의 게이트 전압이 V1으로 유지될 수 있다. 다른 예시적 실시 예로서, 홀딩 회로(176)는 제4 트랜지스터(TR4)의 게이트 단자 및 그라운드 사이에 연결되는 별도의 커패시터를 더 구비할 수도 있다.
제3 트랜지스터(TR3)가 턴-온 되고, 제4 트랜지스터(TR4)의 게이트 전압이 V1으로 유지됨에 따라, 제1 노드(N1)의 전압은 다음의 [수학식 2]로 표현될 수 있다.
Figure 112018058701611-pat00002
Figure 112018058701611-pat00003
Figure 112018058701611-pat00004
즉, 홀딩 및 보상 동작 시, 홀딩 회로(176)는 선택 비트라인(GBL1, LBL11)에, 클램핑 전압(V_clamp)에 샘플링 값이 보상된 전압을 출력할 수 있다. 결과적으로, 보상회로(170)는 비선택 메모리 셀(MC12, MC21)로 인가되는 누설전류, 글로벌 비트라인의 저항(R_GBL), 글로벌-선택 트랜지스터(GY)의 저항, 로컬-선택 트랜지스터(LY)의 저항, 로컬 비트라인(LBL11)의 저항을 보상하고, 선택 메모리 셀(MC11)에는 클램핑 전압(V_clamp)이 일정하게 인가될 수 있도록 동작할 수 있다.
본 개시의 예시적 실시 예에 따른 메모리 장치는, 보상회로를 구비함으로써, 선택 메모리 셀로 목표했던 전압(예를 들어, 클램핑 전압)을 더욱 정확하게 인가할 수 있다. 또한, 비선택 메모리 셀에 의한 누설전류를 보상함에 따라, 선택 메모리 셀들 각각에 인가될 전압의 편차가 개선될 수 있다. 이로써, 저항성 메모리 셀의 저항 산포는 더욱 개선될 수 있다.
도 8은 도 7a에 도시된 제2 저항(R_C2)의 구체적인 구성의 일 예를 나타내는 회로도이다.
도 8을 참조하면, 제2 저항(R_C2)은 다수의 트랜지스터들(TR11~TR15) 및 다수의 저항소자들(R11~R14)을 구비할 수 있다. 본 실시 예에서는 제2 저항(R_C2)이 5개의 트랜지스터와 4개의 저항소자들을 구비하는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐 이에 한정되는 것은 아니다.
예시적 실시 예에 있어서, 제2 저항(R_C2)은 로우 어드레스(X_ADDR)에 기반하여 저항값이 가변할 수 있다. 예를 들어, 트랜지스터들(TR11~TR15)은 로우 어드레스(X_ADDR)에 기반하여 턴-온/턴-오프 될 수 있다. 제2 저항(R_C2)은, 로우 어드레스(X_ADDR)에 기반하여, 로우 어드레스(X_ADDR)에 대응하는 로컬 비트라인의 저항과 실질적으로 동일한 저항값을 갖도록 가변할 수 있다.
도 9는 본 개시의 예시적 실시 예에 따른 보상회로를 구비한 메모리 장치의 메모리 셀들의 저항값 산포도를 도시한다.
도 9를 참조하면, 저항 값에 대한 셀들의 개수를 나타내는 산포도가 도시된다. A는 본 개시의 예시적 실시 예에 따른 보상회로(예를 들어, 도 1의 170)가 구비된 경우 산포도를, B는 보상회로가 구비되지 않는 비교 예의 산포도를 각각 나타낼 수 있다. 보상회로(예를 들어, 도 1의 170)가 구비된 경우, 셋(SET) 저항 산포와 리셋(RST) 저항 산포간 간격(CRW1)은 비교 예의 저항 산포간 간격(CRW2)보다 더 넓어질 수 있다. 즉, 본 개시의 기술적 사상에 따른 메모리 장치는, 비선택 메모리 셀에 인가되는 누설 전류, 글로벌 및 로컬 비트라인의 저항값, 글로벌-선택 트랜지스터 및 선택-트랜지스터의 저항값에 기인한 클램핑 전압의 손실을 보상회로에서 보상할 수 있으므로, 메모리 셀들의 저항 값 산포가 더욱 개선될 수 있다. 또한, 이에 따라 메모리 셀에 저장된 데이터의 안정성이 개선될 수 있다.
도 10은 본 개시의 다른 예시적 실시 예에 따른 보상회로의 동작을 설명하기 위한 도면이다. 도 10에 도시된 구성 중, 도 7a와 중복되는 구성에 관한 설명은 생략하기로 한다.
도 10을 참조하면, 보상회로(예를 들어, 도 6의 170)에 포함된 샘플링 회로(172a)는 제1 트랜지스터(TR1a), 제1 저항(R_C1a) 및 제2 저항(R_C2a)을 구비할 수 있다. 제1 트랜지스터(TR1a)의 일 단에는 전원전압(VPP)이 인가되고, 게이트 단자는 제1 스위치(SW1a)가 인가될 수 있다. 제1 트랜지스터(TR1a)의 타 단은 제1 저항(R_C1a)과 연결될 수 있고, 또한, 일 단이 부스팅 커패시터(C_B)와 연결되는 제3 스위치(SW3a)의 타 단과 연결될 수 있다.. 제1 저항(R_C1a) 및 제2 저항(R_C2a)은 직렬로 연결될 수 있다.
홀딩 회로(176a)는 제1 스위치(SW1a)를 통해 샘플링 회로(172a)와 연결될 수 있다. 홀딩 회로(176a)는 제3 트랜지스터(TR3a), 제4 트랜지스터(TR4a), 증폭기(AMPa) 및 부스팅 커패시터(boosting capacitor)(C_B)를 포함할 수 있다. 제3 트랜지스터(TR3a)의 일 단에는 전원전압(VPP)이 인가되고, 게이트 단자는 제1 스위치(SW1a)와 연결될 수 있다. 또한, 제3 트랜지스터(TR3a)의 게이트 단자는 다른 일 단(예를 들어, 드레인 단)과 연결될 수 있다. 제4 트랜지스터(TR4a)의 일 단은 제3 트랜지스터(TR3a)의 게이트 단과 연결되고, 다른 일 단은 증폭기(AMPa)의 음의 입력단(또는, 반전 입력단)과 연결될 수 있다. 또한, 제4 트랜지스터(TR4a)의 게이트 단자는 증폭기(AMPa)의 출력단과 연결될 수 있다.
증폭기(AMPa)의 양의 입력단(또는, 비반전 입력단)은, 일 단에 클램핑 전압(V_clamp)이 인가되는 제2 스위치(SW2a)의 다른 일 단과 연결될 수 있다. 또한, 증폭기(AMPa)의 양의 입력단(또는, 비반전 입력단)은, 일 단이 제3 스위치(SW3a)와 연결된 부스팅 커패시터(C_B)의 다른 일 단과 연결될 수 있다.
예시적 실시 예에 있어서, 샘플링 회로(172a)의 샘플링 동작 전, 제1 스위치(SW1a) 및 제3 스위치(SW3a)는 턴-오프 되고, 제2 스위치(SW2a)는 턴-온 상태일 수 있다. 다음, 샘플링 회로(172a)의 샘플링 동작 시, 제1 스위치(SW1a)는 턴-온되고, 제2 스위치(SW2a)는 턴-오프될 수 있다. 제1 스위치(SW1a)가 턴-온 됨에 따라, 제1 트랜지스터(TR1a) 및 제3 트랜지스터(TR3a)는 전류-미러(current-mirror)를 형성할 수 있다. 또한, 제1 노드(N1a)의 전압은, 증폭기(AMPa) 및 제4 트랜지스터(TR4a)의 음성 피드백에 기반하여, 클램핑 전압(V_clamp)이 인가될 수 있다. 이에 따라, 샘플링 동작 시, 비선택 메모리 셀들(MC12, MC21)로 인가되는 누설전류가 전류-미러를 통해 복사되고, 제1 및 제2 저항(R_C1a, R_C2a)으로 인가될 수 있다. 이에 따라, 제1 및 제2 저항(R_C1a, R_C2a)에 인가되는 전압은 다음의 [수학식 3]으로 표현될 수 있다.
Figure 112018058701611-pat00005
예시적 실시 예에 있어서, 제1 저항(R_C1a)은 글로벌 비트라인(GBL1a)의 저항 값, 글로벌-선택 트랜지스터(GYa)의 저항 값 및 로컬-선택 트랜지스터(LYa)의 저항 값의 합과 실질적으로 동일한 저항 값을 가질 수 있다. 또한, 예시적 실시 예에 있어서, 제2 저항(R_C2a)은 로우 어드레스(예를 들어, 도 2의 X_ADDR)에 기반하여 저항값이 가변할 수 있다. 일 예로, 제2 저항(R_C2a)은 로우 어드레스(예를 들어, 도 2의 X_ADDR)에 기반하여, 로컬 비트라인(LBL11a)의 저항 값과 실질적으로 동일한 저항 값을 가지도록 가변할 수 있다.
다음, 홀딩 회로(176a)의 홀딩 및 보상 동작 시, 제3 스위치(SW3a)가 턴-온 될 수 있다. 제3 스위치(SW3a)가 턴-온 됨에 따라, 부스팅 커패시터(C_B)는 부스팅되고, 이에 따라 증폭기(AMPa)의 양의 입력단 및 제1 노드(N1a)의 전압은 다음의 [수학식 4]로 표현될 수 있다.
Figure 112018058701611-pat00006
Figure 112018058701611-pat00007
Figure 112018058701611-pat00008
즉, 홀딩 및 보상 동작 시, 홀딩 회로(176a)는 선택 비트라인(GBL1a, LBL11a)에, 클램핑 전압(V_clamp)에 샘플링 값이 보상된 전압을 출력할 수 있다.
도 11은 본 개시의 다른 예시적 실시 예에 따른 보상회로의 동작을 설명하기 위한 도면이다. 도 11에 도시된 구성 중, 도 7a와 중복되는 구성에 관한 설명은 생략하기로 한다.
도 11을 참조하면, 보상회로(예를 들어, 도 6의 170)에 포함된 샘플링 회로(172b)는 제1 트랜지스터(TR1b), 제1 저항(R_C1b), 제2 저항(R_C2b) 및 제1 증폭기(AMPb1)를 구비할 수 있다. 제1 트랜지스터(TR1b)의 일 단에는 전원전압(VPP)이 인가되고, 게이트 단자는 제1 스위치(SW1b)가 인가될 수 있다. 제1 트랜지스터(TR1b)의 타 단은 제1 저항(R_C1b)과 연결될 수 있고, 또한 제1 증폭기(AMPb1)의 양의 입력단(또는, 비반전 입력단)(이하, 제2 노드(N2b))과 연결될 수 있다. 제1 저항(R_C1b) 및 제2 저항(R_C2b)은 직렬로 연결될 수 있다.
홀딩 회로(176b)는 제1 스위치(SW1b)를 통해 샘플링 회로(172b)와 연결될 수 있다. 홀딩 회로(176a)는 제3 트랜지스터(TR3b), 제4 트랜지스터(TR4b) 및 제2 증폭기(AMPb2)를 포함할 수 있다. 제3 트랜지스터(TR3b)의 일 단에는 전원전압(VPP)이 인가되고, 게이트 단자는 제1 스위치(SW1b)와 연결될 수 있다. 또한, 제3 트랜지스터(TR3b)의 게이트 단자는 다른 일 단(예를 들어, 드레인 단)과 연결될 수 있다. 제4 트랜지스터(TR4b)의 일 단은 제3 트랜지스터(TR3b)의 게이트 단과 연결되고, 다른 일 단은 제2 증폭기(AMPb2)의 음의 입력단(또는, 반전 입력단)과 연결될 수 있다. 또한, 제4 트랜지스터(TR4b)의 게이트 단자는 제1 증폭기(AMPb1) 및 제2 증폭기(AMPb2)의 각 출력단과 연결될 수 있다.
제1 증폭기(AMPb1)의 음의 입력단(또는, 반전 입력단)에는 그라운드 전압(GND)이 인가될 수 있다. 또한, 제2 증폭기(AMPb2)의 양의 입력단(또는, 비반전 입력단)에는 클램핑 전압(V_clamp)이 인가될 수 있다.
예시적 실시 예에 있어서, 샘플링 동작과 홀딩 및 보상 동작은 동시에 수행될 수 있다. 구체적으로, 샘플링 동작 시(또는, 홀딩 및 보상 동작 시), 제1 스위치(SW1b)는 턴-온 될 수 있다. 제1 스위치(SW1b)가 턴-온 됨에 따라, 제1 트랜지스터(TR1b) 및 제3 트랜지스터(TR3b)는 전류-미러를 형성할 수 있다. 이에 따라, 비선택 메모리 셀들(MC12, MC21)에 인가되는 누설전류가 전류-미러를 통해 제1 및 제2 저항(R_C1b, R_C2b)으로 인가되고, 이로써 제2 노드(N2b)의 전압은 다음의 [수학식 5]로 표현될 수 있다.
Figure 112018058701611-pat00009
제2 노드(N2b)의 전압이 [수학식 5]와 같이 표현되고, 제1 증폭기(AMPb1) 및 제2 증폭기(AMPb2) 각각의 오픈-루프 이득(open loop gain)이 A1, A2일 때, 제1 노드(N1b)의 전압은 다음의 [수학식 6]으로 표현될 수 있다.
Figure 112018058701611-pat00010
Figure 112018058701611-pat00011
Figure 112018058701611-pat00012
본 실시 예에서, 제1 증폭기(AMP1b) 및 제2 증폭기(AMP2b)는 믹서(mixer)로명명될 수도 있다. 일 예로, 오픈-루프 이득인 A1 및 A2는 실질적으로 동일할 수 있다. 다만, 이에 한정되는 것은 아니고, 다른 예로, A1 및 A2는 상이할 수도 있다. 이에 따라, 샘플링 동작 시(또는, 홀딩 및 보상 동작 시), 홀딩 회로(176b)는 선택 비트라인(GBL1b, LBL11b)에, 클램핑 전압(V_clamp)에 샘플링 값이 보상된 전압을 출력할 수 있다.
도 12는 본 개시의 예시적 실시 예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 12를 참조하면, 컴퓨팅 시스템(1000)은 메모리 시스템(1100), 프로세서(1200), RAM(1300), 입출력 장치(1400), 및 전원 장치(1500)를 포함할 수 있다. 한편, 도 12에는 도시되지 않았으나, 컴퓨팅 시스템(1000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(1000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(1200)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시 예에 따라, 프로세서(1200)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit, CPU)일 수 있다. 프로세서(1200)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(1600)를 통하여 RAM(1300), 입출력 장치(1400) 및 메모리 시스템(1100)과 통신을 수행할 수 있다. 이 때, 메모리 시스템(1100)은 도 1 내지 도 11에 도시된 실시 예들을 이용하여 구현될 수 있다.
실시 예에 따라, 프로세서(1200)는 주변 구성요소 상호연결(Peripheral Component Interconnect, PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(1300)은 컴퓨팅 시스템(1000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(1300)은 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다.
입출력 장치(1400)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(1500)는 컴퓨팅 시스템(1000)의 동작에 필요한 동적 전압을 공급할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들이 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 복수의 메모리 셀들을 구비하는 메모리 셀 어레이;
    복수의 비트라인들로서, 상기 복수의 비트라인들 각각은 상기 복수의 메모리 셀들 중 적어도 하나에 연결되고, 상기 복수의 비트라인들 중, 연결된 메모리 셀이 선택 메모리 셀인 선택 비트라인에는 소정의 전압이 인가되는, 복수의 비트라인들;
    상기 복수의 메모리 셀들 중 선택 메모리 셀 외의 비선택 메모리 셀에 인가되는 누설 전류(leakage current)를 센싱한 샘플링 값을 생성하는 샘플링 회로, 및 상기 샘플링 값을 홀딩하고, 상기 샘플링 값에 기반하여 상기 선택 비트라인에 인가되는 전압을 보상하는 홀딩 회로를 구비하는 보상회로; 및
    상기 샘플링 회로의 인에이블(enable)을 제어하는 샘플링-인에이블 신호 및상기 홀딩 회로의 인에이블을 제어하는 홀딩-인에이블 신호를 출력하는 제어로직을 포함하고,
    상기 제어로직은 외부로부터 수신한 어드레스에 기반하여 상기 메모리 셀 어레이에 대한 로우 어드레스를 더 출력하고,
    상기 샘플링 회로는 상호 직렬로 연결된 제1 저항 및 제2 저항을 더 포함하고,
    상기 제2 저항은 상기 로우 어드레스에 기반하여 저항값이 가변하는 것을 특징으로 하는 메모리 장치.
  2. 제1 항에 있어서,
    상기 보상회로는,
    일 단은 상기 샘플링 회로에, 타 단은 상기 홀딩 회로에 각각 연결되고, 상기 샘플링-인에이블 신호에 기반하여 턴-온(turn-on) 여부가 제어되는 스위치를 더 포함하는 메모리 장치.
  3. 제2 항에 있어서,
    상기 스위치는 상기 샘플링-인에이블 신호에 기반하여 상기 샘플링 회로가 인에이블 되는 경우 턴-온 되는 것을 특징으로 하는 메모리 장치.
  4. 제1 항에 있어서,
    상기 복수의 비트라인들 각각은, 글로벌 비트라인(global bitline) 및 상기글로벌 비트라인과 로컬-선택 트랜지스터를 통해 전기적으로 연결된 하나 이상의 로컬 비트라인(local bitline)을 포함하고,
    상기 글로벌 비트라인은 글로벌-선택 트랜지스터를 통해 상기 샘플링 회로와 전기적으로 연결되고, 상기 하나 이상의 로컬 비트라인은 상기 복수의 메모리 셀들 중 적어도 하나와 전기적으로 연결되는 것을 특징으로 하는 메모리 장치.
  5. 삭제
  6. 제1 항에 있어서,
    상기 샘플링 회로는,
    일 단에 전원 전압이 인가되고, 다른 일 단이 상기 제1 저항과 연결되는 제1 트랜지스터; 및
    양의 입력단이 상기 제1 트랜지스터의 다른 일 단과 연결되고, 읍의 입력단에 그라운드 전압이 인가되고, 출력단이 상기 홀딩 회로와 연결되는 제1 증폭기를 구비하는 것을 특징으로 하는 메모리 장치.
  7. 복수의 워드라인들 및 복수의 비트라인들이 배치되고, 복수의 메모리 셀들을 구비하는 메모리 셀 어레이;
    외부 장치로부터 수신한 어드레스에 기반하여, 상기 복수의 워드라인들에 대한 로우 어드레스를 출력하는 제어 로직; 및
    상기 복수의 메모리 셀들 중, 메모리 동작이 수행되는 선택 메모리 셀에 연결된 비트라인에 인가되는 누설전류를 센싱한 샘플링 값을 생성하는 샘플링 회로, 상기 샘플링 값을 홀딩하고, 상기 샘플링 값에 기반하여 상기 선택 메모리 셀에 연결된 비트라인에 인가되는 전압을 보상하는 홀딩 회로 및 일 단은 상기 샘플링 회로에, 타 단은 상기 홀딩 회로에 연결되는 스위치를 구비하는 보상회로를 포함하고,
    상기 샘플링 회로는 상호 직렬로 연결된 제1 저항 및 제2 저항을 더 포함하고,
    상기 제2 저항은 상기 로우 어드레스에 기반하여 저항값이 가변하는 것을 특징으로 하는 저항성 메모리 장치.
  8. 제7 항에 있어서,
    상기 제어 로직은, 상기 샘플링 회로의 인에이블을 제어하는 샘플링-인에이블 신호를 더 출력하고,
    상기 스위치는 상기 샘플링-인에이블 신호에 기반하여 턴-온 여부가 제어되는 것을 특징으로 하는 저항성 메모리 장치.
  9. 제7 항에 있어서,
    상기 복수의 비트라인들 각각은, 글로벌 비트라인 및 상기 글로벌 비트라인과 로컬-선택 트랜지스터를 통해 전기적으로 연결된 하나 이상의 로컬 비트라인을 포함하고,
    상기 글로벌 비트라인은 글로벌-선택 트랜지스터를 통해 상기 보상회로와 전기적으로 연결되고, 상기 하나 이상의 로컬 비트라인은 상기 복수의 메모리 셀들 중 적어도 하나와 전기적으로 연결되는 것을 특징으로 하는 저항성 메모리 장치.
  10. 로우 및 칼럼을 따라 배열된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 셀들과 각각 연결된 복수의 로컬 비트라인들 및 상기 복수의 로컬 비트라인들 중 적어도 하나와 로컬-선택 트랜지스터를 통해 연결되는 복수의 글로벌 비트라인들을 구비하는 비트라인들;
    상기 복수의 메모리 셀들과 연결되는 복수의 워드라인들;
    외부 장치로부터 수신한 어드레스에 기반하여, 상기 복수의 워드라인들에 대한 로우 어드레스를 출력하는 제어 로직; 및
    상기 복수의 메모리 셀들 중, 메모리 동작이 수행되는 선택 메모리 셀에 연결된 비트라인에 인가되는 누설전류를 센싱한 샘플링 값을 생성하고 상호 직렬로 연결된 제1 저항 및 제2 저항을 더 포함하는 샘플링 회로 및 상기 샘플링 값에 기반하여 상기 선택 메모리 셀에 연결된 비트라인에 인가되는 전압을 보상하는 홀딩 회로를 포함하는 보상회로를 포함하고,
    상기 제2 저항은 상기 로우 어드레스에 기반하여 저항값이 가변하는 저항성 메모리 장치.
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