JP4052895B2 - メモリセル情報の読み出し回路および半導体記憶装置 - Google Patents
メモリセル情報の読み出し回路および半導体記憶装置 Download PDFInfo
- Publication number
- JP4052895B2 JP4052895B2 JP2002229722A JP2002229722A JP4052895B2 JP 4052895 B2 JP4052895 B2 JP 4052895B2 JP 2002229722 A JP2002229722 A JP 2002229722A JP 2002229722 A JP2002229722 A JP 2002229722A JP 4052895 B2 JP4052895 B2 JP 4052895B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- memory cell
- bit line
- charging
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Description
【発明の属する技術分野】
本発明は、高速にメモリセル情報を読み出し可能とするメモリセル情報の読み出し回路およびこれを用いた半導体記憶装置に関する。
【0002】
【従来の技術】
従来、電気的に書き換え可能な不揮発性メモリとして、EEPROM(Electrically Erasable and Programable ReadOnly Memory)やフラッシュEEPROM(以下、フラッシュメモリという)の他、MRAM(Magnetic RAM)やOUM(Ovonic Unified Memory)など様々な不揮発性メモリが提案されている。
【0003】
これらの不揮発性メモリはメモリセルにデータを記憶させて読み出すということに関しては共通している。これらメモリセルの構成は様々であるが、例えば、フラッシュメモリでは、浮遊ゲートを備えるMOSFETをメモリセルとして用いている。このメモリセルの浮遊ゲートにおける電荷の蓄積状態に応じてメモリセルトランジスタの閾値が変化し、この閾値の大小をデータとして記憶させている。このメモリセルデータの読み出しには、ワード線とビット線とによって選択されたメモリセルのドレイン電極にビット線を通じて所定の電圧を印加して、メモリセルに流れる閾値の大小による電流の変化、つまりメモリセルに接続されているビット線電流変化をセンスアンプ回路などで情報読み出しをしている。
【0004】
また、MRAMは、上記メモリセルトランジスタとはメモリセル構成が異なり、TMR(TunnelMagnetoresistance)素子とトランジスタを組み合わせたメモリセルなどが提案されているものの、そのメモリセルの読み出し手法は、フラッシュメモリと同様にメモリセルに接続されるビット線に所定の電圧を印加して、そのビット線電流の変化をセンスアンプ回路などで読み出している。これらメモリセルの電流変化を読み出す回路としては、そのメモリとしての性能向上のため、少ないビット線電流変化で高速に読み出す回路が求められている。
【0005】
図21は、従来のメモリセル情報の読み出し回路を示す回路図である。
【0006】
図21において、メモリセル情報の読み出し回路100は、各ワード線WLにそれぞれ接続された複数のメモリセルを有するメモリセルアレイ101と、このメモリセルアレイ101内から所定のメモリセルを選択するためのビット線選択トランジスタ102と、これに接続された帰還型バイアス回路103と、これに接続された負荷回路104と、負荷回路104と帰還型バイアス回路103の接続点を一方の入力端(ノード106)とし、リファレンス電圧を入力する他方の入力端107としてその出力端108から比較結果を読み出しデータとして出力するコンパレータ回路105とを有している。
【0007】
上記構成により、以下、そのメモリセル情報の読み出し回路の動作について説明する。
【0008】
今、メモリセルアレイ101がフラッシュメモリセルで構成されている場合に、ワード線とビット線とによって、メモリセルアレイ101内の読み出しメモリセルが選択されるものとする。この選択動作に先立ち、ビット線電位はGNDレベルにある。
【0009】
まず、読み出しメモリセルのワード線が選択され、ビット線選択トランジスタ102によりその読み出しメモリセルのビット線が選択されると、負荷回路104によりビット線の充電が開始される。ある電位までビット線への充電が行われると、帰還型バイアス回路103によりビット線電位がクランプされ、選択メモリセルに流れる電流と負荷回路104とに応じてノード106の電位が決定する。即ち、ビット線電位が所定の電位まで上昇すると、ビット線に接続されたインバータ回路の出力電位が反転し、帰還型バイアス回路103のNチャネルトランジスタを遮断することにより負荷回路104からビット線への電流を抑制する。
【0010】
一方、コンパレータ回路105における一方の入力端(ノード106)の電圧は負荷回路104が同じであると、メモリセルに流れる電流に応じて電圧が変化する。メモリセルに流れる電流はフラッシュメモリの場合、メモリセルトランジスタの閾値により変化するため、メモリセルトランジスタの閾値によりノード106の電圧が変化する。
【0011】
また、コンパレータ回路105における他方の入力端のリファレンス電圧(以下、REF電圧という)は、ノード106の電圧変化がコンパレータ回路105で判別できるような基準電圧を準備する。例えば、ノード106の電圧で、メモリセルトランジスタの閾値が大きい場合と小さい場合のそれぞれで出力される電圧の中間電圧をREF電圧とし、コンパレータ回路105では、REF電圧よりもノード106の電圧の方が大きいかまたは小さいかを判別することにより、メモリセルトランジスタの閾値の大小を判定し、メモリセルに格納される情報の読み出しを行うことができる。
【0012】
しかしながら、メモリセル電流、即ちビット線電流に対して負荷回路104の電流供給能力が大きいと、ノード106に出力される電圧が読み出し動作にとって良好な値とはならない。即ち、前述したようにノード106の電圧はメモリセルトランジスタの閾値に依存するため、ビット線選択トランジスタ102が導通し、ビット線電流が流れると負荷回路104の電流供給能力に応じてしてメモリセルトランジスタの閾値の変動に対するノード106の電圧変動が大きくなる。したがって、あまり電流供給能力が大きい負荷回路104にできない。このことは、ビット線容量が大きいと、情報の読み出しに良好なビット線電圧になるまでに時間を費やすことを意味し、メモリセル情報の読み出し時間の増大ということを意味する。
【0013】
ところが、半導体記憶装置の大容量化と低コスト化のために、回路の微細化による誘電体層の薄膜化の関係でビット線容量は大きくなっている。したがって、ビット線容量が大きい場合にも、高速にメモリセル情報の読み出し動作が行える読み出し回路が求められている。
【0014】
このため、ビット線充電回路(以下、プリチャージ回路という)を有するメモリセル情報の読み出し回路が、特開2000−311493に提案されており、これを図22に示している。なお、図22では、図21の部材と同一の作用効果を有する部材には同一の部材番号を付してその説明を省略すると共に、図21の部材と対応させて部材番号を付している。
【0015】
図22において、メモリセル情報の読み出し回路100Aは、メモリセルアレイ101中のメモリセル101aと、帰還型バイアス回路103Aと、負荷回路104Aと、コンパレータ回路105と、ビット線をプリチャージするプリチャージ回路109とを有している。
【0016】
上記構成により、以下、このメモリセル情報の読み出し回路100Aの動作について説明する。
【0017】
まず、負荷回路104Aの電流供給能力より十分大きい電流供給能力を持つプリチャージ回路109により高速にビット線の充電を行う。
【0018】
次に、ある電位まで充電されたところでプリチャージ回路109の動作を止め、負荷回路104Aと帰還型バイアス回路103Aとメモリセル電流により読み出し動作を行う。
【0019】
この読み出し回路100Aにおいては、アドレス遷移検知回路(図示せず)などで生成される信号を元に生成される信号であるATDP信号パルスによりプリチャージ期間を決めていると共に、帰還型バイアス回路103Aによりビット線のクランプ電圧を決定している。
【0020】
即ち、読み出し動作の初期において、センスアンプ活性化信号SAEが"L"レベルになることにより、帰還型バイアス回路103Aによりビット線電位が所定のクランプ電圧に安定すると共に、ビット線プリチャージ信号に相当するATDP信号が"L"レベルになることにより、プリチャージ回路109を介してビット線電位を急速に充電する。
【0021】
【発明が解決しようとする課題】
上記従来の帰還型バイアス回路103Aのトランジスタ110の動作について説明する。
【0022】
ビット線がクランプ電圧まで充電された状態で、プリチャージ回路109の出力端(ノード109N)の電圧が選択メモリセル101aの電流能力に応じて微小変化すると、帰還型バイアス回路103Aの駆動回路111の出力端(ノード111N)の電圧が変化するように駆動回路111の出力調整を行う。即ち、ノード111Nの出力電圧、つまり、トランジスタ110のゲート電圧が変化すると、トランジスタ110のオン抵抗が変化する。このトランジスタ110のオン抵抗の変化は、ノード109Nの出力電圧が低ければ、トランジスタ110のゲート入力端のノード111Nの電圧は上昇し、その結果、トランジスタ110のオン抵抗は下がる。これとは逆に、プリチャージ回路109の出力端のノード109Nの電圧が高ければ、トランジスタ110のゲート入力端のノード111Nの電圧は下がり、その結果、トランジスタ110のオン抵抗は上がる。
【0023】
このように、プリチャージ回路109の出力端のノード109Nの電圧変化でトランジスタ110のオン抵抗が変化する。したがって、負荷回路104Aから供給される電流は、トランジスタ110のオン抵抗の変化によって、コンパレータ回路105の一方の入力端(ノード106N)に電圧差を発生させることになる。
【0024】
次に、プリチャージ回路109のプリチャージ動作について説明する。
【0025】
選択メモリセル101aのビット線をプリチャージする場合、ATDP信号の入力によりプリチャージ回路109が動作し、ビット線を急速に充電する。仮にATDP信号によりビット線が所望の電位、つまり帰還型バイアス回路103Aによって決定するビット線クランプ電圧に到達する前にプリチャージ回路109が停止する場合、つまり、帰還型バイアス回路103Aの出力側のトランジスタ110がオフ状態になる場合、負荷回路104Aにより緩やかにビット線充電が続けられ、所望の電位に到達するまでメモリセル101aの情報読み出しのためのノード106Nの電圧がビット線電流が多いか、または少ないかによって大きく電位差が開かない。なぜならば、ビット線が帰還型バイアス回路103Aのビット線クランプ電圧より低い場合、帰還型バイアス回路103A内のノード111Nの出力電位にビット線電流が多い場合と少ない場合で差が生じないからである。帰還型バイアス回路103A内のノード111Nは、ビット線が所望のクランプ電圧近傍になった場合に、プリチャージ回路109の出力端のノード109Nのビット線電流が多いか、または少ないかによって生じる微小な電圧変化を駆動回路111の出力端のノード111Nにおける出力電圧に差が出るように調整しているためである。
【0026】
また、帰還型バイアス回路103Aのクランプ電圧の決定方法はメモリセル101aの種類によって様々であるが、メモリセル101aの情報読み出しによってメモリセル101aに記憶されているデータが破壊されない電圧範囲であり、かつその電圧範囲内でビット線電流差がなるべく多く発生する電圧として決定する場合が多い。このため、ビット線電圧がクランプ電圧よりも低い場合には、もともと期待している以上のビット線電流差は発生せず、上述している説明にあるように帰還型バイアス回路103Aも期待している動作は行われない。この結果、コンパレータ回路105の一方の入力端(ノード106N)の電圧もビット線電流が多いか、または少ないかによって大きく電位差が開くことも期待できない。このように、ノード106Nのビット線電流が多いか、または少ないかによって電位差が大きく発生しないというのは、コンパレータ回路105のコンパレート動作が遅くなるということを示しており、その結果、メモリセル101aの情報読み出し動作時間が増加することになる。以上により、ビット線の充電不足はメモリセル101aの情報読み出し時間の増大を招くことになる。
【0027】
次に、ATDP信号によりビット線が所望の電位、つまり帰還型バイアス回路103Aによって決定されるビット線クランプ電圧に到達してもプリチャージ回路109が動作した場合、つまり、プリチャージ回路109の出力段のトランジスタ109aのオン状態が続く場合について説明する。
【0028】
この場合、ビット線は帰還型バイアス回路103Aにて設定されているクランプ電圧まで充電されている。それ以上の充電をプリチャージ回路109が行おうとしても、帰還型バイアス回路103Aのノード111Nの電圧が下がり、プリチャージ回路109のトランジスタ109aがオフ状態になることにより、プリチャージ回路109の充電動作がストップする。この状態の場合、トランジスタ110もオフ状態となり、ビット線への充電動作が行われないが、ノード106Nが、負荷回路104Aにより充電される。この結果、ノード106Nが負荷回路104Aによって決定される充電電圧限度まで充電されてしまう可能性がある。例えば、負荷回路104Aの場合、電源電圧からNchトランジスタ104aの閾値分低下した電位近くまで上昇する可能性がある。もちろん、上述したように、帰還型バイアス回路103Aのトランジスタ110のゲート電圧も変化し、ドレイン電圧とソース電圧差もある状態なので、プリチャージ完了後はノード106Nはビット線の電流が多いか、または少ないかによって大きく電位差が発生する。しかしながら、電位差が大きいものの、ノード106Nの電位がある電位まで上昇してしまうと、ノード106Nを一方の入力端としたコンパレータ回路105の動作ポイントまでノード106Nの電位が下がらないと、コンパレータ回路105が高速に動作しない。つまり、メモリセル101aの情報読み出し動作時間に無駄が発生していることになる。もちろん、ノード106Nが充電されて電位が上昇している間に、ATDP信号によりプリチャージ回路109によるプリチャージ動作が終わる場合で、かつ、ビット線電流が所望通りに流れている場合は、充電動作の終わりと共に、ノード106Nの電位上昇も終了し、メモリセル101aからの情報読み出し動作が開始される。
【0029】
しかしながら、ノード106Nはビット線と比較すると非常に配線長が短く、ビット線充電速度と比較すると、非常に短い時間で充電される場合がある。つまり、充電完了から短時間でもATDP信号が充電動作を行うとなると、ノード106Nの電位上昇が発生してしまう。
【0030】
さらに、実際のデバイスでは、電圧、温度、プロセスなどの物理的条件がばらつく。このような全ての条件で、ATDP信号を最適プリチャージ幅にするということは実際の問題として困難であった。
【0031】
これらの問題を総合的に考えて、トータルとしてメモリセル101aからの情報読み出し動作時間が短くなるようにプリチャージ信号幅を決定すると、ビット線充電不足より完全にビット線が充電完了するまでプリチャージ信号幅を伸ばして、ノード106Nの電圧上昇を行い、プリチャージ動作完了後、ノード106Nがコンパレータ回路105の動作ポイントまで電圧が下がった後、読み出し動作を行う場合もあった。この場合も、上述しているようにノード106Nの電圧がコンパレータ回路105の動作ポイントまで下がるまでの時間がメモリセル101aの情報読み出し時間の無駄になる。
【0032】
また、ビット線電流の多い、または少ないというのは、ワード線WLの選択動作と非常に密接に関係する。例えば、メモリアレイがフラッシュメモリセルの場合、ワード線電位が最終到達電位まで到達していない場合、メモリセルトランジスタ101aのゲート電圧が低い状態になるので、ビット線電流も少ないということになる。
【0033】
一方、負荷回路104Aからの供給電流がワード線電位に依存せず、供給電流が変化しない回路の場合、ビット線電流が少ない状態ではノード106Nへの出力も期待通りとならず、ワード線電位が最終到達電位になり、ビット線電流が十分得られるまで、メモリセル101aからの情報読み出し時間が長くなる場合もある。
【0034】
ワード線WLの選択動作とビット線BLのプリチャージ動作とは、メモリセル読み出し時間を短縮するため、同時に動作することが多い。この場合、ワード線選択が途中状態、つまり、ワード線電位が最終到達電位まで到達していおらず、かつビット線プリチャージ動作が所望のクランプ電圧まで完了してしまう条件が発生すると、ビット線電流はワード線が最終到達電位に達した時のビット線電流より少ないため、負荷回路104Aの電流供給能力の方が大きく、ノード106Nの電圧上昇は更に加速され、更に短時間でノード106Nの電位上昇が発生してしまう。
【0035】
上記の説明に加えて、プリチャージ回路109の制御を帰還型バイアス回路103A内の出力ノード111N、つまり、トランジスタ110のゲート端子に接続されるノード111Nの電圧で行うという場合について考える。
【0036】
ノード111Nは元々選択ビット線のクランプ電圧を決定するために動作し、クランプ電圧付近では、ノード109Nの微小な電圧変化に応じてその電圧も変化する。しかしながら、ビット線のプリチャージ動作という意味では、クランプ電圧付近では既に充電動作を終えているため、ほとんど電流供給能力がなくなり、帰還型バイアス回路103Aで設定されるクランプ電圧以上の充電は行われないことから制御に用いることはできない。
【0037】
このように、帰還型バイアス回路103Aを設けてクランプ電圧を設定し、プリチャージ回路109を設けて急速な充電を行っても、これらを用いて読み出し時間を短縮するように制御することは非常に困難であった。
【0038】
本発明は、上記事情に鑑みて為されたもので、高速にメモリセル読み出し動作を行うことができるメモリセル情報の読み出し回路およびこれを用いた半導体記憶装置装置を提供することを目的とする。
【0039】
【課題を解決するための手段】
本発明のメモリセル情報の読み出し回路は、負荷回路により駆動されてビット線にメモリセル情報に応じて流れる電流値に対応する電圧値を比較回路で所定の基準電圧値と比較して、メモリセル情報の値を読み出すメモリセル情報の読み出し回路において、外部からの充電開始信号によりビット線に充電電流を供給し、負荷回路からビット線に印加される駆動電圧が所定電位を越える場合にビット線への充電電流を遮断する充電回路と、負荷回路により駆動されてビット線に流れる電流量を制限することによりビット線電位が所定電位に安定するように制御する帰還型バイアス回路と、負荷回路からビット線に印加される駆動電圧が所定電位を越えた場合に、ビット線に充電される電荷を放電させる放電回路とを有するものであり、そのことにより上記目的が達成される。
【0040】
また、好ましくは、本発明のメモリセル情報の読み出し回路における帰還型バイアス回路および充電回路は、負荷回路により駆動されて比較回路に入力される充電電位を帰還的に制御し、充電電位を比較回路の所定動作範囲内に制限する。
【0041】
さらに、好ましくは、本発明のメモリセル情報の読み出し回路は、負荷回路により駆動されてビット線にメモリセル情報に応じて流れる電流値に対応する電圧値を比較回路で所定の基準電圧値と比較して、メモリセル情報の値を読み出すメモリセル情報の読み出し回路において、外部からの充電開始信号によりビット線に充電電流を供給し、負荷回路から印加される駆動電圧が所定電位を越える場合に、ビット線への充電電流を遮断する充電回路と、負荷回路とビット線間にそのソース電極およびドレイン電極が接続されたトランジスタ素子からなり、トランジスタ素子のゲート電極に外部からの所定電位を印加することによりビット線に流入する電流を制限する分離回路と、負荷回路から該ビット線に印加される駆動電圧が所定電位を越えた場合にビット線に充電される電荷を放電させる放電回路とを有するものであり、そのことにより上記目的が達成される。
【0042】
さらに、好ましくは、本発明のメモリセル情報の読み出し回路における充電回路は、負荷回路により駆動されて比較回路に入力される充電電位を帰還的に制御し、充電電位を比較回路の所定動作範囲内に制限する。
【0043】
さらに、好ましくは、本発明のメモリセル情報の読み出し回路における充電回路の出力端は、充電開始信号が活性状態の期間、比較回路に入力される基準電圧を生成する基準電圧生成回路に設けられた基準電圧用充電回路の出力端に対して短絡されている。
【0044】
さらに、好ましくは、本発明のメモリセル情報の読み出し回路において、負荷回路の電流駆動能力は負荷回路の入力制御信号により制御され、入力制御信号はメモリセルと同じ電気的特性を有する能動素子を用いて生成されて、負荷回路の電流駆動能力は制御信号によりメモリセルの電気的特性の変動を補償するように制御される。
【0045】
本発明の半導体記憶装置は、請求項1〜6のいずれかに記載のメモリセル情報の読み出し回路を用いて該メモリセル情報を読み出すものであり、そのことにより上記目的が達成される。
【0046】
また、好ましくは、本発明の半導体記憶装置における充電開始信号はアドレス端子信号の遷移を検出する検出結果に基づいて生成される。
【0047】
さらに、好ましくは、本発明の半導体記憶装置におけるメモリセルは、フラッシュメモリセル、磁気抵抗素子およびリードオンリーメモリセルのいずれかである。
【0048】
上記構成により、以下、本発明の作用について説明する。
【0049】
本発明においては、ビット線充電完了動作を帰還型バイアス回路のドレイン電極ノード電圧を使用してコントロールすることにより、コンパレータ入力電圧が、ビット線充電完了後、ビット線電流が多いかまたは少ないかによって高速に電圧差を発生させることが可能となる。さらに、コンパレータ回路に入力されるノード電圧がビット線充電完了後、直ちにコンパレータ回路の動作電圧内になるように、ビット線充電期間中の帰還型バイアス回路のドレイン電極ノード電圧を使用して、ビット線リーク経路をつくり、ビット線充電時のコンパレータ回路に入力されるノードの不必要な電圧上昇を防止する。
【0050】
【発明の実施の形態】
以下、本発明のメモリセル情報の読み出し回路における実施形態について図面を参照しながら説明する。
【0051】
図1は、本発明のメモリセル情報の読み出し回路の一実施形態における要部構成の回路図と共に示すブロック図である。
【0052】
図1において、メモリセル情報の読み出し回路1は、複数の記憶セルを持つメモリセルアレイ2と、帰還型バイアス回路3と、負荷回路4と、比較回路としてのコンパレータ回路5と、充電回路としてのプリチャージ回路6と、放電回路としてのビット線リーク回路7と、ビット線選択トランジスタ8とを有している。
【0053】
メモリセルアレイ2には、図2のフラッシュメモリセル2aが複数個、マトリクス状に配設されている。
【0054】
帰還型バイアス回路3は、負荷回路4により駆動されてビット線BLに流れる電流量を制限することによりビット線電位が所定電位に安定化するように制御する。
【0055】
負荷回路4は、図3のPchトランジスタ4aで構成されており、負荷回路4の特性とビット線電流との電流―電圧特性関係は図4に示される関係を有している。
【0056】
コンパレータ回路5は、メモリセル情報が伝達されるビット線BLと接続されており、負荷回路4により駆動されてビット線BLに流れる電流値に対応する電圧値を所定の基準電圧値と比較して、その出力端からメモリセル情報の値を読み出すようになっている。
【0057】
プリチャージ回路6は、負荷回路4からビット線BLに印加される駆動電圧が所定電位を越える場合に、ビット線BLに充電される電荷を放電させるようになっている。この場合、プリチャージ回路6の電流供給能力は負荷回路4の電流供給能力よりも非常に高い。
【0058】
ビット線リーク回路7は、外部からの充電開始信号によりビット線BLに充電電流を供給し、負荷回路4から印加される駆動電圧が所定電位を越える場合に、ビット線BLへの充電電流を遮断する。
【0059】
ビット線選択トランジスタ8は、ゲート電極へのビット線選択信号によりノード11Nとこれに対応したビット線BLとを接続または遮断可能とする。
【0060】
上記構成により、以下、そのメモリセル情報の読み出し回路の各動作についてそれぞれ説明する。
【0061】
メモリセル2aの選択は、従来の場合と同様に、図2に示すワード線WLとビット線BLによって行われるものとする。選択されたビット線BLへの充電を行うという動作も従来と同じであり、充電開始前には、ビット線BLはGNDレベル(設置電位)にある。充電開始は、PRC信号が入力されるプリチャージ期間で決定される。このPRC信号は、従来例で説明したATDP信号と同様に、アドレス遷移検知回路などで生成される信号を元に作られた信号である。
【0062】
充電開始前には、ビット線BLがGNDレベルであるのでノード12NもGNDレベルである。したがって、出力ノード13NはVCCレベルとなり、トランジスタ31はオン状態となる。この結果、ノード11NもGNDレベルとなる。ノード11NがGNDレベルであるので、ノード14NはVCCレベルとなり、トランジスタ61はオン状態となる。また、トランジスタ62はオフ状態である。何らかの原因でノード11NがGNDレベルではない場合は、充電開始前に、ノードをGNDに初期化するトランジスタなどを加えて、ノード11NをGNDレベルにしてもよい。
【0063】
今、ビット線充電を開始するため、PRC信号がLレベルからHレベルになり、トランジスタ62、トランジスタ72がオン状態になる。トランジスタ61も充電開始時にはオン状態であるので、プリチャージ回路6により選択ビット線BLの充電が開始される。選択ビット線BLの充電が開始されると、ノード12Nの電圧上昇と共にメモリセルアレイ2のビット線BLの充電も開始される。
【0064】
このとき、ワード線WLの選択動作が選択ビット線BLの充電と比較して十分に早い場合を考える。この場合、選択ビット線BLのプリチャージ期間後期には選択ワード線WLが最終到達電位に達しており、選択ビット線BLには、読み出し動作に必要な電流が流れている。この状態で、選択ビット線BLが帰還型バイアス回路3で決定されるビット線クランプ電圧付近まで充電動作が完了しているとき、ノード12Nの電位変化を受けてノード13NがHレベルからLレベルへと敏感に遷移するようにインバータ回路32の特性を調整する。この遷移動作が行われると、トランジスタ31はオン状態からオフ状態へと遷移する。すると、ノード11Nは、トランジスタ31のドライブ電流が減ってくるので、負荷回路4の充電により電位が上昇する。ある電圧までノード11Nの電位が上昇すると、インバータ回路63が動作し、ノード14NがHレベルからLレベルへと遷移するようにインバータ回路63を調整する。つまり、プリチャージ回路6によるビット線充電電流が少なくなる。一方、ノード11Nの電位が上昇すると、トランジスタ71がオン状態となるため、ビット線リーク回路7により、ノード12Nにリーク経路ができる。プリチャージ回路6のビット線充電電流が少なくなると同時に、ビット線リーク回路7によるリーク電流と、メモリセルアレイ2のメモリセル2aによるビット線電流により、ノード12Nの電位が下がり、その結果、トランジスタ31がオン状態になり、ノード11Nの電位が下がる。ノード11Nの電位が下がると、プリチャージ回路6が動作し、かつビット線リーク回路7のリーク電流が減る。これらの動作の結果、ノード11Nの電位は、PRC信号がHレベルの間、ビット線充電完了後はある電位を保つ。この状態で、PRC信号がLレベルになる。つまり、プリチャージ期間が完了すると、プリチャージ動作完了直後に、トランジスタ31がトランジスタ31の閾値近傍でオフ状態であり、かつ、トランジスタ31のソース・ドレイン電圧差がある程度存在するようにノード11Nの電圧(この状態を今後、状態Aという)になるようにコントロールすることが可能となる。
【0065】
次に、ワード線WLの選択動作が、選択ビット線充電と比較して遅い場合を考える。つまり、プリチャージ期間後に選択ワード線WLが最終到達電位に達しておらず、選択ビット線BLには読み出し動作に必要な電流が流れていない場合を考える。この状態でも、上述したワード線WLの選択動作が選択ビット線充電と比較して十分に早い場合と同様にビット線BLの充電動作が開始され、帰還型バイアス回路3によって決定されるビット線クランプ電圧まで充電動作が続き、ノード11Nがある電位まで上昇するとプリチャージ回路6の充電動作が止まるようにインバータ回路63の特性を調整する。また、ビット線リーク回路7も動作し、ビット線電流が少ない、つまり、ワード線WLが選択最終電位に達していない場合でも、ビット線リーク回路7によるリーク電流がノード11Nの上昇と共に大きくなり、ある電圧でノード11Nの上昇は止まる。その結果、上述した状態Aの状態にトランジスタ31の状態とノード11Nの電圧とをコントロールすることが可能となる。以上により、プリチャージ期間中のワード線選択スピードに関係せず、プリチャージ動作完了直後に、トランジスタ31の状態とノード11Nの電圧を上述している状態Aにコントロールすることが可能となる。
【0066】
次に、プリチャージ動作完了直後に、上述している状態Aである場合の読み出し動作を説明する。
【0067】
ノード11Nが状態Aである場合、つまりビット線電流が多く流れる場合、メモリセルトランジスタ2aの閾値が低く、メモリセル電流が多く流れる場合、選択ビット線BLの容量と抵抗に応じてノード12Nの電位が下がる。このノード12Nの電位が下がる場合、ノード13Nの電位が上がり、トランジスタ31のゲート電極およびソース電極間に閾値以上の電圧差が発生し、トランジスタ31がオン状態になる。トランジスタ31のドレイン電極およびソース電極間で電位差がある程度あり、トランジスタ31がオン状態であると、直ちにノード11Nの電圧は下がり始め、その以降、負荷回路電流とメモリセル電流との差の電流によって決定される電圧で降下する。その推移は、選択ビット線には巨大な容量と抵抗が付加されるため、その巨大な容量と抵抗の影響によって徐々に電圧が下がる。最終的なビット線電位は、負荷回路電流とメモリセル電流が均衡する点、即ち図4のビット線電流(大)と負荷回路特性の交点C1で示される電位で安定し、これはプリチャージ回路6で充電された電位とは関係なく決定される。この安定点に達するまでは、メモリセルトランジスタ2aに流れる電流値と負荷回路4から供給される電流値との差によって決定する。
【0068】
次に、ビット線電流が多く流れない場合、つまり、図2のメモリセルトランジスタ2aの閾値が高く、メモリセル電流が少ない場合、ノード12Nの電位は非常に低速に下がる。元々ビット線電流も少ないし、そのビット線BLの容量と抵抗共大きいためである。そのノード12Nに殆ど変化がなければ、トランジスタ31はオフ状態であるので、ノード12Nのビット線容量と抵抗に関係なく、負荷回路4により、ノード11Nの充電が開始される。元々ノード11Nは、ビット線BLの容量と抵抗に比較して非常に小さいので、ノード11Nの充電は非常に高速に行われる。このように、ビット線電流が多い場合と少ない場合、即ちメモリセルトランジスタ2aの閾値が小さい場合と大きい場合とで、トランジスタ31の動作が大きく変化する。さらに、ビット線電流が少ない場合では、ノード11Nが非常に高速に行われる。このため、ビット線電流が多い場合と少ない場合とでノード11Nの電位差が短時間の間に大きく開くことになる。これは、コンパレータ回路5が高速動作することを意味し、メモリセル読み出し動作の高速化につながる。
【0069】
図5に、ノード11N、ノード12NおよびPRC信号の関係とその波形例を示している。
【0070】
ここで、図5に示したノード11N、ノード12Nの各波形において、(a1)はビット線電流が多く流れる場合、(a2)はビット線電流が多く流れない場合を示している。仮に、プロセス条件のばらつきなどにより、図2のメモリセルトランジスタ2aの閾値が高いにも関わらず、メモリセル電流が多い場合で、トランジスタ31がオン状態へと遷移する場合には、図2のメモリセルトランジスタ2aの閾値が低い場合のメモリセル電流もまた多くなる。この場合は、負荷回路4の電流供給能力を上げることにより、負荷回路4からの電流供給が行われ、トランジスタ31を通じて流れる電流を十分供給するとこで、ノード11Nを充電する電流を確保することができる。ノード11Nはその容量と抵抗が小さいことから急速に電位上昇をすることが可能になる。ノード11Nはノード12Nと比較すると容量および抵抗とも小さい。このため、充電完了時には、ノード11Nは高速に変化し、プリチャージ動作をコントロールするインバータ回路63も高速に動作する。つまり、プリチャージ動作のオンまたはオフ状態が明確になる。つまり、充電すべきときはトランジスタ51が完全にオン状態となり、充電すべきでないときはトランジスタ61がオフ状態となることを示している。ノード14Nが中間レベルで遷移するときと比較した場合、プリチャージ動作効率も良いことを示している。
【0071】
また、本発明実施例のコンパレータ回路5の出力にラッチ回路を設けて、メモリセル読み出し動作後にコンパレータ回路5の出力のメモリセル読み出しデータをラッチする構成にすると、インバータ回路32は、ラッチデータ取り込み動作後は動作不要となるため、メモリセル読み出し動作期間のみ動作するようにし、ラッチ後の期間では貫通電流が流れないような回路にしてもよい。
【0072】
図6では、メモリセル読み出し動作期間用の信号をSAEB信号としており、SAEB信号がL期間内でラッチデータ取り込み動作を行う。図6の回路はこの期間のみインバータとして動作し、それ以外はSAEB信号が接続されるPchトランジスタはオフ状態であるため、貫通電流を遮断することができる。機能的に同様な働きをするものであれば、特に図6の回路でなくてもよい。
【0073】
インバータ回路63はプリチャージ期間のみ動作すればよいので、インバータ回路32と同様な考え方で、プリチャージ期間のみ動作し、その他の期間では貫通電流が流れないようなインバータ回路にしてもよい。これを図7の回路図に示し、図6と同様に、機能的に同様な働きをする回路であれば、図7の回路でなくてもよい。
【0074】
図8は、図6のSAEB信号、図7のPRC信号の時間(タイミング)との関係を示す電圧波形図である。なお、SAEB信号はLレベルの期間がメモリセル読み出し動作の期間であり、プリチャージ動作完了後(図7のPRC信号の立ち下がり)にSAEB信号がコンパレータ回路5の動作、コンパレーター回路5の出力データをラッチするまでの間、Lレベルであればよく、プリチャージ動作開始時にLレベルでなくても特によい。
【0075】
次に、コンパレータ回路5に入力されるリファレンス電圧を生成するリファレンス電圧発生回路(図1では図示せず)を説明する。図9にその回路例を示している。
【0076】
図9において、リファレンス電圧発生回路10は、読み出しメモリセル側の構成と同じ構成であるが、リファレンスセル2Aのみ異なる。読み出しメモリセル側とビット線容量および抵抗を同じにすることで、プリチャージ期間中の図9のノード12Nの電位の振る舞いを図1のノード12Nのそれと同じにするためである。
【0077】
リファレンスセル2Aは、図1のノード11Nがコンパレータ回路5にとって一番読み出しやすい電流を流す、つまり、プリチャージ完了後のメモリセル読み出し動作において、図1の読み出し回路1でビット線電流が多い場合と少ない場合でノード11Nの電位が異なるが、ノード11Nの電位変動幅の中間電位になるようにリファレンスセルの能力を決定することが考えられる。メモリアレイ2、リファレンスセル2Aなどがフラッシュメモリの場合、閾値の変化によって自由にその電流がコントロールできる場合は、図9のリファレンス電圧発生回路10のような構成でもよいが、MRAMでTMR(TunnelingMagnet-Resistance:トンネル磁気抵抗)素子などを利用した場合、読み出しビット線でビット線電流が多い場合と少ない場合の中間電流のリファレンスセルを単体のTMR素子で構成することが困難な場合もある。そのような場合の一例としてリファレンス回路11を図10に示している。
【0078】
図10において、ビット線電流が多くなる素子とビット線電流が少なくなる素子の二つの素子を2組の回路で構成している。このように、2組の回路のリファレンス電圧出力を短絡することにより両者の中間電位を生成している。このような構成のリファレンス電圧発生回路11を採用することにより、フラッシュメモリセル以外のメモリセルを採用した記憶装置にも容易に本発明による読み出し回路を適用することができる。この場合、リファレンス電圧には2倍の電流供給能力があるので、コンパレータ回路5を2個に対して図10の回路を1個接続することにより、リファレンス電圧発生回路の個数を削減することができる。
【0079】
また、実際のメモリセル読み出し回路の場合、ノイズやその他の影響によって、コンパレータ回路5に入力されるノード11Nの電圧とリファレンス電圧とが読み出し動作にとって、理想状態の振る舞いとならない場合もある。
【0080】
このような場合、読み出しメモリセルビット線BLのプリチャージ回路6および、リファレンス電圧発生回路10の対応する部分(例えば図9のプリチャージ回路6)を図11に示す回路に置き換えて、EQ(EQualize)ノードを準備し、読み出しメモリセルビット線のEQノード(図示せず)とリファレンス電圧発生回路のEQノード(図示せず)とを接続することにより、充電開始信号(PRC信号)が活性状態の期間には短絡されるようになっている。これにより、PRC信号がHレベル期間、つまり図11のトランジスタ64がオンの間は、この各トランジスタ64を通じて読み出しメモリセルビット線BLと、対応するリファレンス発生回路10のビット線BLが短絡状態となり、プリチャージ期間完了後は安定した中間電位が得られ、高速にメモリセル読み出し動作をすることができる。
【0081】
次に、負荷回路4を構成するLBIAS電圧発生回路(図3には図示せず)について説明する。LBIAS信号を生成するLBIAS電圧発生回路の一例を図12に示している。
【0082】
図12において、フラッシュセルトランジスタ2bのゲート電圧は、読み出しメモリセルトランジスタ2aと同様にワード線電圧がそのゲート電圧として入力されている。LBIAS電圧発生回路を図12の構成にすると、フラッシュセルトランジスタ2bのゲート電圧、電源電圧、周囲温度、プロセスのバラツキに対して、図12のLBIAS電圧が変化する。この原理を図13を用いて説明する。
【0083】
図13に、図12のノード11Nおよびトランジスタ4bの各電圧および電流特性を示している。LBIAS電圧は、ノード11Nの特性曲線とトランジスタ4bの特性曲線との交点で決定される電圧(図13のLBIAS−1電圧)である。例えば、フラッシュセルトランジスタ2bがゲート電圧などによってその電流特性が変化し、ノード11Nがノード特性N2になった場合(電流値が大きくなる場合)、LBIAS電圧は図13のLBIAS−2電圧になり(LBIAS−1電圧より小さくなり)、ノード11Nがノード特性N3になった場合(電流値が小さくなる場合)、LBIAS電圧は図13のLBIAS−3電圧へと変化する(LBIAS−1電圧より大きくなる)。
【0084】
つまり、フラッシュセルトランジスタ2bの電圧特性変化に対して、図12のLBIAS電圧が変化していることになる。このLBIAS電圧がトランジスタ4aのゲート電極へ入力される図3の負荷回路4の電圧および電流特性を図14に示している。この図3の負荷回路4の特性変化は、フラッシュメモリセルトランジスタ2aの特性変化に対して、負荷回路特性も変化することを示しており、フラッシュメモリセルトランジスタ2aの特性変化に対して、読み出し負荷回路4として読み出し動作に良好な特性に調整可能であることを示している。即ち、フラッシュメモリセルトランジスタ2aが電流を流しやすい方向に特性が変化した場合(LBIAS−2)は図3の負荷回路4の電流供給能力も大きくなり、フラッシュメモリセルトランジスタ2aが電流を流し難くなる方向に特性が変化した場合(LBIAS−3)は図3の負荷回路の電流供給能力も小さくなる。なお、そのフラッシュメモリセルトランジスタ2aの電圧特性変化の度合いにより、図12の帰還型バイアス回路6を省略してトランジスタ9のみ用いてもよい。また、LBIAS電圧は、プリチャージ期間完了後までに負荷回路4に対して電圧供給を行うことが必要であることより、その電圧供給のために、図12の回路を並列接続することで、その電流供給能力を増やしたり、図15に示されるように図12のLBIAS電圧発生回路の出力に電流駆動能力の大きなカレントミラー回路を使用して電流供給能力を増やしてもよい。
【0085】
図1の負荷回路4の他の実施例として、Nchトランジスタ4cを用いた回路とその負荷回路の電流―電圧特性を図18に示している。更に図19にPchトランジスタを負荷回路とした電流―電圧特性例を、図20に抵抗を使用した回路とその負荷回路の電流―電圧特性例を示している。図18および図19のようにNchトランジスタ、Pchトランジスタを用いた負荷回路の場合では図4で示される電流−電圧特性と比較して、負荷回路とビット線電流の交点電圧差が小さくなる。このことは、メモリセルの高速読み出しが困難なことを示すが、負荷回路特性としてその電圧、電流特性にバラツキがあった場合でも、安定したビット線電圧が得られることを示している。抵抗の場合は、トランジスタの特性バラツキに関係なく、ビット線電圧が得られるし、抵抗値を調整すれば、図18および図19の場合以上の負荷回路とビット線電流の交点電圧差が得られる場合もある。
【0086】
図23に図1で示される帰還型バイアス回路6を備える代わりに、中間電圧をゲート電圧として入力されるNchトランジスタで構成される分離回路20を備える場合を示している。
【0087】
図23において、分離回路20で回路構成した場合、中間電圧を複数のメモリセル読み出し回路に共用することで、図1で示される帰還型バイアス回路3のトランジスタの貫通電流による消費電力が削減できる。また、負荷回路4によるビット線電圧のクランプ電圧は、入力される中間電圧によって制限、調整できる。但し、図1の帰還型バイアス回路3のようなダイナミックな増幅作用が無くなるため高速読み出し動作は困難になる場合もある。
【0088】
なお、以上の説明は、メモリセルにフラッシュメモリを使用した場合であるが、ビット線電流を使用したメモリセルであれば同様の効果を得ることが可能である。例えば、メモリセルがMRAMで構成されているとすると、図2のメモリセルに相当する回路は図16に示すTMR素子を記憶素子に用いたメモリセルとなり、図12のLBIAS電圧発生回路に相当する回路は図17に示す回路となる。即ち、閾値電圧が調整可能な図12のフラッシュセルトランジスタ2bが特性の異なるTMR素子の組み合わせに置換した回路になる。
【0089】
また、メモリセルが不揮発性メモリではない場合、例えばマスクROMなどで知られるリードオンリーメモリであっても、読み出し回路として本発明を使用することが可能である。この場合は、MRAM素子の場合と同様に、フラッシュセルの部分がリードオンリーメモリセルとなる。
【0090】
さらに、本発明は上記各実施例に限定されるものではなく、種々の変形が可能である。
【0091】
【発明の効果】
以上のように、本発明によれば、メモリセル読み出し動作を高速に行い、半導体記憶装置の性能向上が実現することができる。また、ビット線の容量および抵抗が大きい場合においても効果的に高速な読み出し動作をおこなうことができ、ビット線長を長くしてメモリブロックの分割数を少なくすることでブロック毎に備えられる周辺回路を削減し、チップサイズの縮小を実現する効果もある。
【0092】
また、従来アクセスタイム高速化のためにプロセスバラツキを含めた充電時間などを含めた各種内部タイミング調整も本発明では簡素化可能といった効果もある。
【図面の簡単な説明】
【図1】本発明のメモリセル情報の読み出し回路の一実施形態における要部構成を示す回路図と共に示すブロック図である。
【図2】図1のメモリアレイのメモリセルの一実施例を示す回路図である。
【図3】図1の負荷回路の一実施例を示す回路図である。
【図4】図3の負荷回路とビット線電流との関係を示す電圧―電流特性図である。
【図5】(a)〜(c)は図1の代表的な各ノードの各電圧とPRC信号とのタイミング関係を示す図である。
【図6】図1の帰還型バイアス回路におけるインバータ回路の一実施例を示す回路図である。
【図7】図1のプリチャージ回路におけるインバータ回路の一実施例を示す回路図である。
【図8】図6のインバータ回路における入力信号のタイミング関係を示す図である。
【図9】図1のメモリセル情報の読み出し回路におけるリファレンス電圧発生回路の一実施例を示す回路図である。
【図10】図9のリファレンス電圧発生回路の別の実施例を示す回路図である。
【図11】図1および図9の各プリチャージ回路の別の実施例を示す回路図である。
【図12】図3の負荷回路のゲート入力電圧発生回路の一実施例を示す回路図である。
【図13】図12のLBIAS電圧発生回路におけるLBIAS電圧が変化する原理を説明するための電圧―電流特性図である。
【図14】図3の負荷回路の電圧―電流特性図である。
【図15】図12のゲート入力電圧発生回路の別の実施例を示す回路図である。
【図16】図1のメモリアレイとは別のメモリセル例を示す図である。
【図17】図3の負荷回路におけるゲート入力電圧発生回路の別の実施例を示す図である。
【図18】図1の負荷回路とは別の負荷回路例の電流―電圧特性図である。
【図19】図1の負荷回路とは更に別の負荷回路例の電流―電圧特性図である。
【図20】図19の負荷回路とは別の負荷回路例の電流―電圧特性図である。
【図21】従来のメモリセル読み出し回路の一構成例を示す回路図である。
【図22】従来のメモリセル読み出し回路の他の構成例を示す回路図である。
【図23】本発明のメモリセル情報の読み出し回路の一実施形態における要部構成を示す回路図と共に示すブロック図である。
【符号の説明】
1 メモリセル情報の読み出し回路
2 メモリセルアレイ
2a フラッシュメモリセル
2b フラッシュセル
2A、21A、22A リファレンスセル
3 帰還型バイアス回路
31 トランジスタ
32 インバータ回路
4 負荷回路
4a、4b トランジスタ
5 コンパレータ回路
6 プリチャージ回路
61,62 トランジスタ
63 インバータ回路
7 ビット線リーク回路
71,72 トランジスタ
8 ビット線選択トランジスタ
10,11 リファレンス電圧発生回路
20 分離回路
Claims (9)
- 負荷回路により駆動されて該ビット線にメモリセル情報に応じて流れる電流値に対応する電圧値を比較回路で所定の基準電圧値と比較して、該メモリセル情報の値を読み出すメモリセル情報の読み出し回路において、
外部からの充電開始信号により該ビット線に充電電流を供給し、該負荷回路から該ビット線に印加される駆動電圧が所定電位を越える場合に該ビット線への充電電流を遮断する充電回路と、
該負荷回路により駆動されて該ビット線に流れる電流量を制限することにより該ビット線電位が所定電位に安定するように制御する帰還型バイアス回路と、
該負荷回路から該ビット線に印加される駆動電圧が所定電位を越えた場合に、該ビット線に充電される電荷を放電させる放電回路とを有するメモリセル情報の読み出し回路。 - 前記帰還型バイアス回路および充電回路は、前記負荷回路により駆動されて前記比較回路に入力される充電電位を帰還的に制御し、該充電電位を該比較回路の所定動作範囲内に制限する請求項1記載のメモリセル情報の読み出し回路。
- 負荷回路により駆動されて該ビット線にメモリセル情報に応じて流れる電流値に対応する電圧値を比較回路で所定の基準電圧値と比較して、該メモリセル情報の値を読み出すメモリセル情報の読み出し回路において、
外部からの充電開始信号により該ビット線に充電電流を供給し、該負荷回路から該ビット線に印加される駆動電圧が所定電位を越える場合に該ビット線への充電電流を遮断する充電回路と、
該負荷回路とビット線間にそのソース電極およびドレイン電極が接続されたトランジスタ素子からなり、該トランジスタ素子のゲート電極に外部からの所定電位を印加することにより該ビット線に流入する電流を制限する分離回路と、
該負荷回路から該ビット線に印加される駆動電圧が所定電位を越えた場合に、該ビット線に充電される電荷を放電させる放電回路とを有するメモリセル情報の読み出し回路。 - 前記充電回路は、前記負荷回路により駆動されて前記比較回路に入力される充電電位を帰還的に制御し、前記充電電位を前記比較回路の所定動作範囲内に制限する請求項3記載のメモリセル情報の読み出し回路。
- 前記充電回路の出力端は、前記充電開始信号が活性状態の期間、前記比較回路に入力される基準電圧を生成する基準電圧生成回路に設けられた基準電圧用充電回路の出力端に対して短絡されている請求項1〜4のいずれかに記載のメモリセル情報の読み出し回路。
- 前記負荷回路の電流駆動能力は該負荷回路の入力制御信号により制御され、該入力制御信号は該メモリセルと同じ電気的特性を有する能動素子を用いて生成されて、該負荷回路の電流駆動能力は該制御信号により該メモリセルの電気的特性の変動を補償するように制御される請求項1〜5のいずれかに記載のメモリセル情報の読み出し回路。
- 請求項1〜6のいずれかに記載のメモリセル情報の読み出し回路を用いて該メモリセル情報を読み出す半導体記憶装置。
- 前記充電開始信号はアドレス端子信号の遷移を検出する検出結果に基づいて生成される請求項7記載の半導体記憶装置。
- 前記メモリセルは、フラッシュメモリセル、磁気抵抗素子およびリードオンリーメモリセルのいずれかである請求項7または8記載の半導体記憶装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002229722A JP4052895B2 (ja) | 2002-08-07 | 2002-08-07 | メモリセル情報の読み出し回路および半導体記憶装置 |
US10/636,837 US6944077B2 (en) | 2002-08-07 | 2003-08-06 | Reading circuit and semiconductor memory device including the same |
TW092121643A TWI231506B (en) | 2002-08-07 | 2003-08-07 | Reading circuit and semiconductor memory device including the same |
KR1020030054805A KR100562375B1 (ko) | 2002-08-07 | 2003-08-07 | 판독회로 및 이를 포함한 반도체 메모리 장치 |
CNB031274641A CN100356480C (zh) | 2002-08-07 | 2003-08-07 | 读取电路及包括该电路的半导体存储装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002229722A JP4052895B2 (ja) | 2002-08-07 | 2002-08-07 | メモリセル情報の読み出し回路および半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004071067A JP2004071067A (ja) | 2004-03-04 |
JP4052895B2 true JP4052895B2 (ja) | 2008-02-27 |
Family
ID=31492305
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002229722A Expired - Fee Related JP4052895B2 (ja) | 2002-08-07 | 2002-08-07 | メモリセル情報の読み出し回路および半導体記憶装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6944077B2 (ja) |
JP (1) | JP4052895B2 (ja) |
KR (1) | KR100562375B1 (ja) |
CN (1) | CN100356480C (ja) |
TW (1) | TWI231506B (ja) |
Families Citing this family (37)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005190626A (ja) * | 2003-12-26 | 2005-07-14 | Sharp Corp | 半導体読み出し回路 |
DE102004047331B3 (de) * | 2004-09-29 | 2006-05-11 | Infineon Technologies Ag | Integrierter Halbleiterspeicher |
US7570524B2 (en) * | 2005-03-30 | 2009-08-04 | Ovonyx, Inc. | Circuitry for reading phase change memory cells having a clamping circuit |
KR100688545B1 (ko) | 2005-05-04 | 2007-03-02 | 삼성전자주식회사 | 메모리 장치의 소거 전압 디스차지 방법 |
DE102005025149B4 (de) * | 2005-06-01 | 2011-08-18 | Infineon Technologies AG, 81669 | Einrichtung zur Verwendung beim Auslesen einer Speicherzelle, und Verfahren zum Auslesen einer Speicherzelle |
JP4338692B2 (ja) * | 2005-10-04 | 2009-10-07 | シャープ株式会社 | 半導体記憶装置および電子機器 |
JP4863157B2 (ja) * | 2005-11-02 | 2012-01-25 | 日本電気株式会社 | 半導体記憶装置及び半導体記憶装置の動作方法 |
US7345912B2 (en) * | 2006-06-01 | 2008-03-18 | Grandis, Inc. | Method and system for providing a magnetic memory structure utilizing spin transfer |
WO2008132971A1 (ja) * | 2007-04-25 | 2008-11-06 | Nec Corporation | 半導体メモリ |
US7830729B2 (en) * | 2007-06-15 | 2010-11-09 | Micron Technology, Inc. | Digital filters with memory |
US20090046532A1 (en) * | 2007-08-17 | 2009-02-19 | Infineon Technologies Ag | Supply Voltage for Memory Device |
JP2009151886A (ja) * | 2007-12-21 | 2009-07-09 | Toshiba Corp | 半導体記憶装置 |
JP5135609B2 (ja) * | 2008-03-27 | 2013-02-06 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
TWI409817B (zh) * | 2009-04-20 | 2013-09-21 | Winbond Electronics Corp | 快閃記憶體的資料感測模組與感測電路 |
US8284610B2 (en) * | 2009-06-10 | 2012-10-09 | Winbond Electronics Corp. | Data sensing module and sensing circuit for flash memory |
KR101024134B1 (ko) * | 2009-06-12 | 2011-03-22 | 주식회사 하이닉스반도체 | 불휘발성 메모리 소자 및 이의 프로그램 방법 |
CN101930801B (zh) * | 2009-06-24 | 2013-10-23 | 华邦电子股份有限公司 | 快闪存储器的数据感测模块与感测电路 |
JP2012003827A (ja) * | 2010-06-21 | 2012-01-05 | Renesas Electronics Corp | 半導体装置 |
US8498158B2 (en) * | 2010-10-18 | 2013-07-30 | Macronix International Co., Ltd. | System and method for controlling voltage ramping for an output operation in a semiconductor memory device |
TWI451432B (zh) * | 2010-11-18 | 2014-09-01 | Macronix Int Co Ltd | 半導體裝置中控制輸出電壓斜度之系統及方法 |
CN102044299B (zh) * | 2011-01-26 | 2016-03-09 | 上海华虹宏力半导体制造有限公司 | 非易失性存储器及其读取电路 |
CN102355013B (zh) * | 2011-08-22 | 2013-09-18 | 北京兆易创新科技股份有限公司 | 一种灵敏放大器的预充电控制电路 |
US8917534B2 (en) | 2011-09-09 | 2014-12-23 | Intel Corporation | Path isolation in a memory device |
US9142315B2 (en) | 2012-07-25 | 2015-09-22 | Freescale Semiconductor, Inc. | Methods and systems for adjusting NVM cell bias conditions for read/verify operations to compensate for performance degradation |
US8873316B2 (en) | 2012-07-25 | 2014-10-28 | Freescale Semiconductor, Inc. | Methods and systems for adjusting NVM cell bias conditions based upon operating temperature to reduce performance degradation |
US8902667B2 (en) | 2012-07-25 | 2014-12-02 | Freescale Semiconductor, Inc. | Methods and systems for adjusting NVM cell bias conditions for program/erase operations to reduce performance degradation |
DE102015105565B4 (de) * | 2015-04-13 | 2019-06-19 | Infineon Technologies Ag | Schaltung |
JP6749021B2 (ja) * | 2015-05-15 | 2020-09-02 | 国立大学法人東北大学 | 抵抗変化型素子を備えた記憶回路 |
JP2016066400A (ja) * | 2015-12-04 | 2016-04-28 | インテル・コーポレーション | メモリデバイスにおけるパス分離 |
CN105895139B (zh) * | 2016-03-30 | 2018-04-17 | 上海华虹宏力半导体制造有限公司 | 灵敏放大器 |
CN108288481B (zh) * | 2018-01-19 | 2021-10-01 | 上海磁宇信息科技有限公司 | 一种可调电压的mram读出电路 |
KR102504836B1 (ko) | 2018-06-15 | 2023-02-28 | 삼성전자 주식회사 | 보상 회로를 구비하는 저항성 메모리 장치 |
CN110718256B (zh) * | 2018-07-13 | 2021-07-09 | 西安格易安创集成电路有限公司 | 一种非易失存储器处理电路及方法 |
CN110718259B (zh) * | 2018-07-13 | 2021-08-20 | 西安格易安创集成电路有限公司 | 一种非易失存储器检测电路及检测方法 |
CN110718258B (zh) * | 2018-07-13 | 2021-10-08 | 西安格易安创集成电路有限公司 | 一种非易失存储器处理电路及方法 |
US11024373B2 (en) * | 2019-09-12 | 2021-06-01 | Hefei Reliance Memory Limited | Voltage-mode bit line precharge for random-access memory cells |
JP2021149992A (ja) * | 2020-03-23 | 2021-09-27 | キオクシア株式会社 | 記憶装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2583606B2 (ja) * | 1989-05-16 | 1997-02-19 | 富士通株式会社 | センスアンプ回路 |
US5559456A (en) * | 1992-08-17 | 1996-09-24 | Matsushita Electric Industrial Co., Ltd. | Sensing circuit unit for a dynamic circuit |
US5490110A (en) * | 1992-08-31 | 1996-02-06 | Nippon Steel Corporation | Non-volatile semiconductor memory device having disturb verify function |
JPH08115265A (ja) * | 1994-10-15 | 1996-05-07 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
US5729493A (en) * | 1996-08-23 | 1998-03-17 | Motorola Inc. | Memory suitable for operation at low power supply voltages and sense amplifier therefor |
JP2001311493A (ja) | 2000-04-28 | 2001-11-09 | Sekisui Chem Co Ltd | 複合管の接合方法 |
-
2002
- 2002-08-07 JP JP2002229722A patent/JP4052895B2/ja not_active Expired - Fee Related
-
2003
- 2003-08-06 US US10/636,837 patent/US6944077B2/en not_active Expired - Lifetime
- 2003-08-07 TW TW092121643A patent/TWI231506B/zh not_active IP Right Cessation
- 2003-08-07 KR KR1020030054805A patent/KR100562375B1/ko active IP Right Grant
- 2003-08-07 CN CNB031274641A patent/CN100356480C/zh not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
TWI231506B (en) | 2005-04-21 |
CN1484248A (zh) | 2004-03-24 |
KR20040014337A (ko) | 2004-02-14 |
US6944077B2 (en) | 2005-09-13 |
TW200414199A (en) | 2004-08-01 |
US20040027904A1 (en) | 2004-02-12 |
CN100356480C (zh) | 2007-12-19 |
KR100562375B1 (ko) | 2006-03-20 |
JP2004071067A (ja) | 2004-03-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4052895B2 (ja) | メモリセル情報の読み出し回路および半導体記憶装置 | |
JP4922932B2 (ja) | 半導体装置およびその制御方法 | |
US8379430B2 (en) | Memory device and method of reading memory device | |
TWI480873B (zh) | 非揮發性半導體記憶體裝置 | |
JP3116921B2 (ja) | 半導体記憶装置 | |
US7835172B2 (en) | System and method of operation for resistive change memory | |
US7280391B2 (en) | Phase change memory device for use in a burst read operation and a data reading method thereof | |
US7260004B2 (en) | Method and apparatus for increasing yield in a memory circuit | |
JP2008165957A (ja) | メモリ用読み出し/書き込み複合回路 | |
JP2004234707A (ja) | 半導体記憶装置及びメモリセルの書き込み並びに消去方法 | |
KR100582924B1 (ko) | 반도체 판독 회로 | |
JP2001135074A (ja) | 強誘電体キャパシタの分極状態変化に応じて可変する基準電圧を発生する基準回路を有する強誘電体ランダムアクセスメモリ装置。 | |
US7072236B2 (en) | Semiconductor memory device with pre-sense circuits and a differential sense amplifier | |
US8446754B2 (en) | Semiconductor memory apparatus and method of driving the same | |
JP4189269B2 (ja) | 不揮発性半導体記憶装置、その書き込み・リセット方法、及び、その読み出し方法 | |
US8395934B2 (en) | Phase-change memory device | |
US6967871B1 (en) | Reference sensing circuit | |
US10553644B2 (en) | Test circuit block, variable resistance memory device including the same, and method of forming the variable resistance memory device | |
JP4680195B2 (ja) | 半導体装置及びソース電圧制御方法 | |
US20110110162A1 (en) | Structures and methods for reading out non-volatile memories | |
KR20020096876A (ko) | 반도체 기억장치 | |
KR20120020411A (ko) | 비휘발성 메모리 장치 | |
JP2006525622A (ja) | Hciプログラミングのためにソース電極上にバイアスを有する不揮発性メモリ | |
JP4390583B2 (ja) | 半導体記憶装置及びその製造方法 | |
US11495273B2 (en) | Write circuit, non-volatile data storage, method for writing to a plurality of memory cells and method for operating a non-volatile data memory |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050615 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071204 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071204 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101214 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4052895 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101214 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111214 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121214 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121214 Year of fee payment: 5 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121214 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131214 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |