TWI480873B - 非揮發性半導體記憶體裝置 - Google Patents
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Description
本發明係關於一種具有其中兩個電極之間的一電荷放電速率根據所儲存資訊之邏輯而不同之一記憶體裝置之非揮發性半導體記憶體裝置。
藉由將一預充電電壓施加至一位元線而讀出放電速率之一差之非揮發性記憶體裝置係已知的。
作為可應用此一讀取方法之非揮發性半導體記憶體裝置之一代表性實例,存在一(快閃)EEPROM。
另一方面,為替換一FG型(快閃)EEPROM而作為可以一高速度重寫資料之非揮發性記憶體裝置,可變電阻型記憶體裝置已受到關注。
作為可變電阻型記憶體裝置,所謂的ReRAM係已知的,其中在輸入/輸出來往於安置於一記憶體組件內之一導電薄膜之導電離子時電阻之一改變係與一記憶體狀態相關聯(舉例而言,參見K. Aratani等之「A Novel Resistance Memory with High Scalability and Nanosecond Switching」技術文摘IEDM 2007,783頁至786頁)。
為確保ReRAM之重寫特性、保持特性及類似特性之可靠性且為將ReRAM進一步應用於一多值記憶體,如應用於一通用快閃記憶體或類似記憶體中,回顧其中在一寫入操作或一擦除操作時執行一驗證讀取操作之一方法(舉例而言,參見JP-A-2009-26364、JP-A-2002-260377及JP-A-2005-510005)。
在當執行對一通用快閃記憶體之一驗證讀取操作時而執行對一電流之控制中,一讀取電流(感測電流)約係恆定的。因此,藉由改變一記憶體電晶體之閘極之電位來驗證一不同臨限值。此操作方法具有如下優點。根據該操作方法,該操作電流係恆定的,且因此,感測時序、感測節點之負載及類似參數幾乎不相依於欲驗證之一臨限值。
然而,根據不同於快閃記憶體之ReRAM,存在一限制。
ReRAM之記憶體組件僅具有兩個端子。換言之,僅存在電流經由其等流動之兩個端子,其等對應於快閃記憶體之源極端子及汲極端子,而無閘極端子。此處,在其中在一驗證操作時讀出一不同電阻值之一情況中,假設在一讀取操作時施加至該ReRAM之預充電電壓(=VR)係恆定的,且ReRAM之記憶體組件之電阻(單元電阻)係Rcell。在此一情況中,讀取電流變成(VR/Rcell)。此暗示著當單元電阻Rcell改變時讀取電流改變。
在ReRAM之情況中,單元電阻Rcell根據所儲存資訊之邏輯而相差數個數位。因此,針對上文所闡述之原因,為以一高速度執行一驗證讀取操作,如下文所闡述需要控制感測時序。
如所詳細闡述,當藉由根據該記憶體組件中之放電而使位元線之電位(在下文中,稱作一BL電位)下降來執行一驗證讀取操作時,在其中欲感測之電阻係高的之一情況中,在一擦除/驗證操作時係以一低速度執行BL電位之放電。因此,需要延遲感測時序。另一方面,在其中欲感測之電阻係低之情況中,在一寫入驗證操作時係以一高速度執行BL電位之放電。因此,需要使感測時序提前。在一寫入驗證操作時,當感測時序晚了時,BL電荷消失。因此,難以執行一正常感測操作。
如上文所闡述,一最佳感測時序根據欲讀出之資訊之邏輯而不同,此並不僅限於ReRAM之情況。換言之,當使用其中藉由執行動態放電讀取而不控制記憶體電晶體之閘極之電壓來讀出單元電流之量值之一方法時,即使在除可變電阻型記憶體之外的一非揮發性記憶體裝置(諸如,一快閃EEPROM)中,亦發生最佳感測時序之一滯後。
在下文中,將直接讀取預充電電荷之放電速率而不將放電電流調節成近似恆定(藉由使用電晶體之閘極之電壓或類似方法)之一方法稱作「動態放電讀取」。
在動態放電讀取之情況中,當由控制感測放大器之啟動時序之一電路控制最佳感測時序時,使該控制電路之複雜度增加。
因此,在執行所謂的動態放電讀取之一非揮發性記憶體中,期望提供能夠藉由校正感測時序之一滯後而以一高速度執行一讀取操作之一非揮發性半導體記憶體裝置。
根據本發明之一實施例之一非揮發性半導體記憶體裝置包括:一記憶體組件;一感測放大器;及一負載電容改變單元。
記憶體組件係其中在兩個電極之間的一電荷放電速率根據所儲存資訊之邏輯而不同之一組件。
該感測放大器藉由比較該記憶體組件之該等電極中之一者所連接至之一佈線之一放電電位與一參考電位來偵測該資訊之邏輯。
該負載電容改變單元根據由該記憶體組件所讀出之該資訊之邏輯來改變該感測放大器之該放電電位所輸入至之一感測節點之負載電容或該感測放大器之該感測節點之該負載電容及該參考電位所輸入至之一參考節點之負載電容兩者。
根據上文所闡述之組態,該負載電容改變單元根據由該記憶體組件所讀出之該資訊之邏輯改變該感測放大器之該感測節點之該負載電容及該參考節點之負載電容中之一者或兩者。作為一實例,將闡述其中所讀出資訊之邏輯係任意的(「1」或「0」)之一普通讀取操作、其中(舉例而言)所讀出資訊之邏輯係「1」之一寫入驗證讀取操作、及其中(舉例而言)所讀出資訊之邏輯係「0」之一擦除/驗證讀取操作。在此等三種類型之讀取操作中,感測時序之最佳值彼此不同。舉例而言,在將ReRAM作為一實例之情況中,該記憶體組件之電阻值在寫入驗證操作時最低,其電阻值在擦除/驗證操作時最高,且該電阻在普通讀取操作時係其等中之一中間值。因此,在讀取此等不同電阻值中,該負載電容改變單元根據該資訊之邏輯(「1」與「0」之間的一差別)來確定最佳負載電容。
因此,藉由執行此三種不同類型之讀取操作,可使放電速率近似地一致化。因此,可將該感測放大器之感測時序一致化成一近似恆量。
根據本發明之實施例,在執行所謂的動態放電讀取之非揮發性記憶體中,可提供能夠藉由校正感測時序之不匹配而以一高速度執行一讀取操作之非揮發性半導體記憶體裝置。
本發明之實施例將以一ReRAM用作一實例按如下次序來闡述。
1. 第一實施例:具有單端型感測放大器之記憶體之基本實施例
2. 第一修改型實例:BLI開關之裝置改變之實例
3. 第二實施例:其中對具有單端型感測放大器之記憶體執行電荷轉變型放電之實施例
4. 第三實施例:具有單端型感測放大器之記憶體,其中將額外電容器用作未使用BL之佈線負載
5. 第四實施例:其中使用額外電容器作為未使用LBL之佈線負載之實施例,其具有具有單端型感測放大器之記憶體之位元線分層結構
6. 比較性實例:第五實施例及其後實施例之比較性實例及其缺點
7. 第五實施例:包括其中將額外電容器連接至差動感測放大器之感測節點側及參考節點側兩者之情況之實施例
8. 第六實施例:其中調整安置於差動感測放大器之感測節點側上之額外電容器之實施例
9. 第七實施例:使用差動感測放大器之記憶體之位元線分層結構之實施例
在根據本發明之一實施例之一非揮發性半導體記憶體裝置中,可由一負載電容改變單元改變一感測放大器之一感測節點之負載電容(感測側負載電容)或該感測側負載電容及一參考節點之參考負載電容兩者。在下文中,將關於其中將改變感測節點之負載電容用作一主要實例之情況闡述根據該等實施例之ReRAM,且將在該等實施例中亦闡述其中可改變感測側負載電容及參考側負載電容兩者之一情況。
圖1A及圖1B表示共用於本發明之實施例之一記憶體單元之一等效電路。圖1A及圖1B表示了一寫入電流Iw之方向及一擦除電流Ie之方向。然而,該等記憶體單元之組態在該等圖中係相同的。
圖1A及圖1B中所圖解說明之一記憶體單元MC具有用作一「記憶體組件」之一個記憶體單元電阻器Rcell及一個存取電晶體AT。
記憶體單元電阻器Rcell之一個端連接至一板線PL,且其另一端連接至存取電晶體AT之源極。另外,存取電晶體AT之汲極連接至一位元線BL,且其閘極連接至用作一「存取線」之一字線WL。
在圖1A及1B中,位元線BL與板線PL係表示為彼此正交。然而,位元線BL與板線PL可經安置而彼此平行。
圖2表示對應於兩個毗鄰記憶體單元MC之一部分之裝置結構。圖2係一示意性剖視圖,且陰影線係尚未被附接。未特定地提到之圖2之一空白部分係填充有一絕緣薄膜或組態另一部分(屬於其之一部分)。
在圖2中所圖解說明之每一記憶體單元MC中,存取電晶體AT係形成於一半導體基板100中。
如所詳細闡述,在半導體基板100中形成變成存取電晶體AT之源極(S)及汲極(D)之兩個雜質區,且穿過安置於該兩者之間的一基板區域上之一閘極絕緣薄膜形成由多晶矽或類似物形成之一閘電極。此處,該閘電極組態一字線WL1或WL2。
汲極(D)由兩個記憶體單元MC分享且連接至由一第一佈線層(1M)形成之位元線BL。
在源極(S)上,一引腳104與一著陸墊105(由佈線層形成)重複堆疊,且於其上形成一記憶體單元電阻器Rcell。記憶體單元電阻器Rcell可形成於該多層佈線結構之任一層中。此處,單元電阻器Rcell大多形成於第四至第五層上。
記憶體單元Rcell具有一如下薄膜組態(層壓式結構):在一下部電極101與變成板線PL之一上部電極之間具有一絕緣薄膜102及一導電薄膜103。
作為絕緣薄膜102之材料之實例,存在SiN、SiO2、Gd2O3及類似物。
作為導電薄膜103之材料之實例,存在一金屬薄膜、一合金薄膜(舉例而言,一CuTe合金薄膜)、一金屬化合物薄膜、或含有選自Cu、Ag及Zr中之一種或多種金屬元素之類似物。另外,亦可使用除Cu、Ag及Zr之外的一金屬元素,只要其具有一可易於電離之性質即可。另外,較佳地係與Cu、Ag及Zr中之至少一者組合之一元素係S、Se及Te中之至少一者。導電薄膜103經形成而作為一「離子供應層」。
圖3A及圖3B展示將一電流之方向及所施加之電壓值之實例添加至其上的記憶體單元電阻器Rcell之放大圖。
圖3A及圖3B展示作為一實例之其中絕緣薄膜102係由SiO2形成且導電薄膜103係由一基於CuTe合金之合金化合物(基於Cu-Te)形成之一情況。
如在圖3A中所示,在下部電極101與上部電極(板線PL)之間施加將絕緣薄膜102側作為一負極側且將導電薄膜103側作為一正極側之一電壓。舉例而言,將位元線BL接地而成為0[V],且舉例而言,將+3[V]施加至板線PL。
然後,使導電薄膜103中所含有之Cu、Ag或Zr電離以具有被吸引至負極側之一性質。該金屬之導電離子被注入至絕緣薄膜102中。因此,絕緣薄膜102之絕緣性質降格,且根據該降格而變得具有導電性。作為一結果,一寫入電流Iw沿圖3A中所示之方向流動。此操作稱作寫入(操作)或設定(操作)。
與此情況相反,如在圖3B中所示,在下部電極101與上部電極(板線PL)之間施加將絕緣薄膜102側作為一正極側且將導電薄膜103側作為一負極側之一電壓。舉例而言,將板線PL接地而成為0[V],且舉例而言,將+1.7[V]施加至位元線BL。
然後,使已注入至絕緣薄膜102中之導電離子返回至導電薄膜103,以在寫入之前將其重設至電阻值為高之狀態。此操作稱作擦除(操作)或重設(操作)。在該重設狀態中,一擦除電流Ie沿圖3B中所示之方向流動。
在下文中,設定表示「將導電離子充分地注入至絕緣薄膜中」且重設表示「自絕緣薄膜中充分地抽取導電離子」。
另一方面,處於資料之一寫入狀態之狀態(設定或重設)及處於資料之一擦除狀態之狀態係任意地界定。
在下文說明中,其中絕緣薄膜102之絕緣性質降格且整個記憶體單元電阻器Rcell之電阻值減小至一充分位準之一情況對應於資料之「寫入」(設定)。相反,其中絕緣薄膜102之絕緣性質返回至原始初始狀態,且整個記憶體單元電阻器Rcell之電阻值增加至一充分位準之一情況對應於資料之「擦除」(重設)。
此處,一般而言,在圖1A及圖1B中所展示之記憶體單元電阻器Rcell之電路代號中所包括之一箭頭之方向與設定時(此處,寫入時)電流之方向相同。
藉由重複上文所闡述之設定及重設,來實施在一高電阻狀態與一低電阻狀態之間可逆地改變記憶體單元電阻器Rcell之電阻值之二進制記憶體。另外,即使在一電壓之施加停止時,記憶體單元電阻器Rcell仍保持資料,從而藉此用作一非揮發性記憶體。
在設定時,實際上,絕緣薄膜102之電阻值根據絕緣薄膜102中所包括之金屬離子之量而改變。因此,可將絕緣薄膜102視為於其中儲存且保持資料之一「記憶體層」。
藉由使用記憶體單元電阻器Rcell組態一記憶體單元且安置複數個該等記憶體單元,可組態一可變電阻型記憶體之一記憶體單元陣列。該可變電阻型記憶體係藉由該記憶體單元陣列及一驅動電路(周邊電路)來組態。
圖4展示一IC晶片之一方塊圖。該所圖解說明之半導體記憶體裝置具有一記憶體單元陣列1,其中圖1A至圖3B中所示之(M+1)個記憶體單元MC沿列方向安置,且(N+1)個記憶體單元MC沿行方向安置,以形成一矩陣圖案。該半導體記憶體裝置係藉由將記憶體單元陣列1及其周邊電路整合於同一半導體晶片中來組態。此處,「N」及「M」係相對較大之自然數,且其具體值係任意地設定。
在記憶體單元陣列1中,沿行方向以一預定間隔安置共同地連接沿列方向排列之該(M+1)個記憶體單元MC及存取電晶體AT之閘極之(N+1)個字線WL<0>至WL<N>。另外,沿列方向以一預定間隔安置共同地連接沿行方向排列之(N+1)個記憶體單元MC及存取電晶體AT之汲極之(M+1)個位元線BL<0>至BL<M>。
另外,沿行方向以一預定間隔安置共同地連接記憶體單元電阻器Rcell之存取電晶體AT及在列方向上安置於其相反側上之節點之(N+1)個板線PL。(N+1)個板線PL之一個端經組態係共同的且出現在記憶體單元陣列1之外部上。另一選擇係,(M+1)個板線PL可沿行方向縱向地安置。
如在圖4中所示,該周邊電路包括一X(位址)解碼器(X解碼器)2、一預解碼器(PRE解碼器)3(其亦用作一Y(位址)解碼器)、一WL驅動器4、一BLI開關5及一CSW驅動器6。另外,該周邊電路針對每一行包括一感測放大器(Sense Amp)7及一I/O緩衝器(輸入/輸出緩衝器)9。此外,該周邊電路包括一寫入擦除驅動器(Write‧Erase Driver)10、一控制電路11、一板驅動器(PLATE Driver)12、一邏輯區塊16、及一偏移電容添加電路17。在圖4中未展示基於一電源電壓產生各種電壓之一電路、一時鐘信號產生控制電路及類似電路。此處,偏移電容添加電路17、用於控制偏移電容添加電路17之控制電路11、藉由切換此等電路之電力來控制偏移電容添加電路17與該記憶體單元陣列之連接之一開關及類似器件對應於根據本發明之一實施例之一「負載電容移位單元」。偏移電容添加電路17之至少一部分(特定而言,一額外電容部分、其一連接開關及類似物)可安置於記憶體單元陣列1內部。
X解碼器2係藉由使用一X選擇器(在該圖中未展示)作為其基本單元進行組態。X解碼器2係對自預解碼器3輸入之一X位址信號解碼且將基於該解碼結果選擇之一X選擇信號X_SEL傳輸至WL驅動器4之一電路。稍後將詳細闡述該X選擇器。
預解碼器3將所輸入之位址信號(位址)劃分成一X位址信號及一Y位址信號。預解碼器3將該X位址信號X_SEL傳輸至X解碼器2且藉由使用一Y解碼單元解碼該Y位址信號。預解碼器3之Y解碼單元係藉由作為其基本單元之一Y選擇器(在該圖中未展示)進行組態。預解碼器3係解碼該所輸入之Y位址信號且將基於該解碼結果選擇之一Y選擇信號Y_SEL傳輸至CSW驅動器6。稍後將詳細闡述該Y選擇器。
WL驅動器4包括針對該等字線WL之(N+1)個WL驅動器單元(在該圖中未展示)。每一WL驅動器單元之輸出係連接至(N+1)個字線WL<0>至WL<N>中之一個對應字線。根據自X解碼器2輸入之X選擇信號X_SEL選擇一個WL驅動器單元。該WL驅動器單元在被選定時係將一預定電壓施加至連接至其輸出之字線WL之一電路。稍後將詳細闡述該WL驅動器單元。
CSW驅動器6係藉由作為其基本單元之一CSW驅動器單元組態。CSW驅動器6係驅動作為用於控制BLI開關5之佈線之行選擇線CSL<0>至CSL<M>之一電路。稍後將詳細闡述該CSW驅動器單元。
BLI開關5(舉例而言)係一單個NMOS電晶體(或一PMOS電晶體)或如在圖4中所示係藉由傳送閘極組態之一組開關51。此處,存在各自連接至一各別位元線BL之總共(M+1)個開關51。此處,組態BLI開關5之每一開關皆假設係一傳送閘極。
寫入擦除驅動器10連接至I/O緩衝器9。寫入擦除驅動器10接收自外部自I/O緩衝器9傳輸之資料作為輸入且控制感測放大器7,以使得在感測放大器7中所保持之資料可根據該輸入資料改變。
感測放大器7之輸出節點連接至I/O緩衝器9。感測放大器7比較經由處於接通狀態中之開關51輸入之位元線BL之電位之一改變與一參考電位。
控制電路11接收一寫入啟用信號WRT、一擦除啟用信號ERS、及一資料讀取信號RD作為輸入且基於該三個信號運作。控制電路11具有如下五個功能。
(1)藉由給一安置於WL驅動器4內部之每一WL驅動器單元提供一WL選擇啟用信號WLE來控制字線之一功能
(2)藉由經由預解碼器3(或直接)控制CSW驅動器6來個別地允許開關51導電或不導電之一功能
(3)藉由在寫入資料或擦除資料時給寫入擦除驅動器10提供一寫入啟用信號WRT或一擦除啟用信號ERS來控制一操作電壓之供應之一功能
(4)藉由在寫入資料或擦除資料時根據需要給板驅動器12提供一寫入啟用信號WRT或一擦除啟用信號ERS來控制一操作電壓之供應之一功能
(5)在一驗證操作時,藉由控制邏輯區塊16來設定抑制控制之初始資料之一功能
在圖4中僅展示控制電路11輸出之各種控制信號之參考符號,且稍後將闡述位準之詳細改變。
然後,將闡述預解碼器3之X選擇器(其係X解碼器2之一基本組態)及Y選擇器(其係Y解碼器之一基本組態)之功能。隨後,將闡述係WL驅動器4之一基本組態之WL驅動器單元。
圖5展示X選擇器20之電路之一實例。圖5中所圖解說明之X選擇器20係藉由安置於前一級上之四個反相器INV0至INV3、安置於中間級上之四個NAND電路NAND0至NAND3、及連接於後一級上之另外四個反相器INV4至INV7來組態。X選擇器20係接收X位址位元X0及X1作為輸入且根據解碼結果啟動(舉例而言,設定一高位準至)X選擇信號X_SEL0至X-SEL3中之任一者之一電路。圖5係兩位元解碼之一實例。然而,X解碼器2可經實施以藉由根據該輸入X位址信號之位元數目而擴張或擴展成圖5中所示多個級之組態來對除兩個位元之外的位元之一輸入作出回應。
圖6展示Y選擇器30之電路之一實例。所圖解說明之Y選擇器30係藉由安置於前一級上之四個反相器INV8至INV11、安置於中間級上之四個NAND電路NAND4至NAND7、及連接於後一級上之另外四個反相器INV12至INV15來組態。Y選擇器30係接收Y位址位元Y0及Y1作為輸入且根據解碼結果啟動(舉例而言,設定一高位準至)Y選擇信號Y_SEL0至Y-SEL3中之任一者之一電路。圖6係兩位元解碼之一實例。然而,預解碼器3可經實施以藉由根據該輸入Y位址信號之位元數目而擴張或擴展成圖6中所示多個級之組態來對除兩個位元之外的位元之一輸入作出回應。
圖7係展示兩個WL驅動器單元4A之一電路圖。所圖解說明之WL驅動器單元4A之安置數目與沿行方向安置於WL驅動器4內部之單元之數目(N+1)相同。此等(N+1)個WL驅動器單元4A根據圖5中所展示之X選擇器20所選擇(啟動)之一個X選擇信號X_SEL0或X_SEL1或類似物運作。WL驅動器單元4A根據X選擇信號X_SEL0或X_SEL1啟動字線WL<0>及WL<1>中之一者。
圖7中所圖解說明之WL驅動器單元4A係藉由一NAND電路NAND8及一反相器INV16來組態。WL選擇啟用信號WLE輸入至NAND電路NAND8之一個輸入,且X選擇信號X_SEL0或X_SEL1輸入至其另一輸入。另外,NAND電路NAND8之輸出連接至反相器INV16之輸入。連接至反相器INV16之輸出之字線WL<0>或WL<1>被啟動或去啟動。
圖7中所示之WL選擇啟用信號WLE係由圖4中所示之控制電路11產生且被供應至列解碼器4。
圖8展示對應於兩個CSL驅動器單元6A之一電路之一實例。所圖解說明之CSL驅動器單元6A係藉由一NAND電路NAND12及連接至NAND12之輸出之一反相器INV21來組態。一BLI啟用信號BLIE輸入至NAND電路NAND12之一個輸入,且由圖6中所示之Y選擇器30選擇(啟動)之一個Y選擇信號Y_SEL0或Y_SEL1輸入至其另一輸入。當Y選擇信號Y_SEL0或Y_SEL1及BLI啟用信號BLIE一起啟動(被設定至一高位準)時,NAND電路NAND12之輸出係處於一低位準中。因此,連接至反相器INV21之輸出之行選擇線CSL<0>或CSL<1>之電位轉變為一被啟動位準(在此實例中,一高位準)。如在圖4中所示,行選擇線CSL<0>或CSL<1>之電位連接至對應NMOS電晶體72之閘極。
圖8中所示之BLI啟用信號BLIE係由圖4中所示之控制電路11產生且被供應至CSW驅動器6。
在圖9中,展示根據此實施例之一行電路之組態連同圖4中所示之偏移電容添加電路17之電路之一實例之一示意圖。在圖9中所圖解說明之組態中,便於說明起見,記憶體單元電阻器Rcell表示針對一個位元線BL包括一低電阻記憶體單元及一高電阻記憶體單元之兩個記憶體單元。該低電阻記憶體單元之存取電晶體之閘極連接至字線WL1,且該高電阻記憶體單元之存取電晶體之閘極連接至字線WL2。在圖9中,藉由由一參考符號「Cbl」表示之等效電容表示位元線BL之負載電容。
組態BLI開關5(圖4)之開關51連接於位元線BL與感測放大器7A之感測節點(非反相輸入「+」)之間。在圖9中,該感測節點之電位係由一感測節點電位Vo表示。一預定參考電位Vref係輸入至感測放大器7A之反相輸入「-」。
控制一讀取施加電壓VR之施加之一預充電電晶體(PMOS)71連接至該感測節點。雖然在圖4中未展示,但預充電電晶體71之閘極係根據自控制電路11供應之一預充電信號(/PRE)來控制。另一選擇係,預充電電晶體71可連接至位元線BL側。將讀取施加電壓VR設定為一位準,以便在除連接至位元線BL而作為用於讀取資料之一目標之記憶體單元之外的記憶體單元中不發生讀取干擾。
圖9中所示之偏移電容添加電路17之基本組態包括複數個(此處,4個)額外電容器Coffset及控制該等額外電容器至該感測節點之連接之複數個(此處,4個)開關171。在此實例中,開關171係藉由一傳送閘極組態。因此,安置使電容器選擇信號Csel<0>至Csel<3>反相之複數個(此處,4個)反相器,該等信號係該等傳送閘極之控制信號。在偏移電容添加電路17內部,(舉例而言)基於自圖4中所示之控制電路11供應之寫入啟用信號WRT及擦除啟用信號ERS產生電容器選擇信號Csel<0>至Csel<3>(=Csel<3:0>)。
如上文,圖9中所示之組態之特徵在於:藉由作為一低電阻連接之一開關來連接位元線BL與感測節點電位Vo;安置可切換至感測節點電位Vo之額外電容器Coffset。雖然在該圖中未特定地展示,但該額外電容器Coffset之組態係藉由MOS電容(閘電極與通道之間的電容)與在閘極與源極或汲極之間的電容交疊或類似地來實施。當該佈局區域充分時,額外電容器Coffset可藉由一MIM電容器來組態。
圖10表示根據第一實施例在一讀取操作時之電壓及信號之波形圖。當字線WL係處於去啟動(斷開)位準「L」中時,預充電信號(/PRE)係處於啟動位準「L」中,且讀出感測節點電位Vo及BL電位,以便以施加電壓VR充電。然後,啟動(接通)字線WL1,且該預充電信號(/PRE)經釋放而成為去啟動位準「H」。因此,在該記憶體單元中自時間T1作為其起始點使感測節點電位Vo及BL電位放電。假設字線WL1係處於低電阻狀態中之一記憶體單元。此時,感測節點電位Vo之負載由於電容器選擇信號Csel<3:0>=#E(亦即額外電容器Coffset)而係一增加狀態。因此,出現感測節點電位Vo之放電速率減小之一效果。
然後,當字線WL2接通時,同樣,在該記憶體單元中自時間T2作為其起始點使感測節點電位Vo及BL電位放電。假設字線WL1係處於一高電阻狀態中之一記憶體單元。此時,感測節點電位Vo之負載由於電容器選擇信號Csel<3:0>=#3(亦即額外電容器Coffset)而處於一減小狀態中。因此,出現感測節點電位Vo之放電速率增加之一效果。
如上文,根據此實施例之讀取方法之一關鍵點係在該等額外電容器Coffset之間切換以補償由於該記憶體單元之電阻所致的感測節點電位Vo之放電速率之一差的一方法。
在下文中,藉由比較上述讀取方法與一比較性實例,本發明之一實施例之使放電速率一致化以允許感測時序一致化的優點將更清晰。圖11展示在未執行該等額外電容器Coffset之間的切換(額外電容器Coffset之電容係固定至一小值)之一情況中之波形圖。在圖11之情況中,在於自時間T2作為其起始點執行一高電阻讀取操作之一時間進行放電時,該放電速率等效於圖10之情況之放電速率。另一方面,可知,在於自時間T1作為其起始點執行一低電阻讀取操作時之一時間進行放電時,電荷即刻消失。假設將感測時序設定為一充分時序,以使得BL電位根據在圖10及圖11中所示之自T2作為其起始點執行之放電而下降至參考電位Vref以下。在此一情況中,在於圖11中所示之自時間T1作為其起始點執行之低電阻讀取操作中,難以感測到該電位。
圖12展示在其中未執行該等額外電容器Coffset之間的切換且將該額外電容器Coffset之電容固定至一大值之一情況中之波形圖。在圖12之情況中,在於自時間T1作為其起始點執行一低電阻讀取操作之一時間進行放電時,該放電速率適合藉由使用感測放大器進行之一讀出操作。然而,在於自時間T2作為其起始點執行一高電阻讀取操作之一時間進行放電時,該額外電容器Coffset之所設定電容值過大。因此,感測節點電位Vo之負載係高的,且感測速度急劇減小。
然後,藉由使用具體電阻值以一數量方式闡述本發明之一實施例之優點。此處,在將所讀出BL電壓VR供應至感測節點電位Vo之一時間,假設一感測放大器輸入部分之負載電容(不包括位元線負載之負載之電容)係Cload。在此一情況中,由以下方程式(1)表示在藉由ReRAM(電阻)使(SA輸入部分之)負載電容Cload之電荷動態地放電之一時間的感測節點電位Vo。
Vo=VR×exp{-(Time)/(Rcell×Cload)} (1)
此處,「(時間)」表示一放電時間。假設Rcell在一寫入驗證讀取操作時=10[K Ω],Rcell在一正常讀取操作時=100[KΩ],且Rcell在一擦除驗證讀取操作時=1[MΩ]。
圖13係未應用本發明之一實施例之一情況之一放電特性圖,其中Cload=100[fF]係恆量。此時,舉例而言,當感測時序係40[ns]時,對於一正常讀取操作及一低電阻讀取操作Vo=約0[V],且難以確定該資訊。即使當縮短自放電開始至一感測時序之一時間時,該放電速率對於一正常讀取操作仍係高的,且該放電速率對於一低電阻讀取操作更高。因此,難以設定一最佳感測時序。
圖14係其中藉由控制圖9中所示之偏移電容添加電路17來使放電速率之一差減輕之一情況之一放電特性圖。偏移電容添加電路17係根據基於該所讀出資訊之邏輯確定之讀取操作之類型來控制。換言之,偏移電容添加電路17端視一讀取操作係一正常讀取操作(邏輯=任意值)、一寫入驗證讀取操作(邏輯=「1」)還是一擦除驗證讀取操作(邏輯=「0」)來選擇該額外電容Coffset之一最佳值,且將該對應額外電容添加至該感測節點之負載。圖14表示藉由模擬計算獲得之在該添加之後的一放電曲線。另外,與圖13之情況類似,單元電阻Rcell在一寫入驗證讀取操作時=10[KΩ],Rcell在一正常讀取操作時=100[KΩ],且Rcell在一擦除驗證讀取操作時=1[MΩ]。另外,Cload在一寫入驗證讀取操作時=1500[fF],Cload在一正常讀取操作時=300[fF],且Cload在一擦除驗證讀取操作時=100[fF]。
根據圖14,顯而易見,在約10[ns]至約50[ns]之放電時間之一寬時序範圍中未發生電荷消失,且亦確保了感測節點電位Vo之電壓振幅。因此,可在(舉例而言)約10[ns]至約50[ns]之範圍中設定感測時序。
然後,將闡述關於BLI開關之第一實施例之一修改型實例。圖15表示包括一第一修改型實例之一第一行組態之一電路圖。在圖15中所示之組態中,連接感測節點電位Vo與位元線BL之開關51自傳送閘極(第一實施例)改變成一NMOS電晶體。
圖16表示包括該第一修改型實例之一第二行組態之一電路圖。在圖16中所示之組態中,連接感測節點電位Vo與位元線BL之開關51自傳送閘極(第一實施例)改變成一PMOS電晶體。
具有該第一行組態及第二行組態之開關51用作經由低電阻連接感測節點電位Vo與位元線BL之一開關。因此,上述開關具有與第一實施例之傳送閘極(開關51)之功能相同之功能。然而,在於其中可經由低電阻及若干個組件連接感測節點電位Vo與位元線BL之電壓範圍上存在差別。端視操作電壓範圍,自成本之角度看,可以一傳送閘極替代具有第一行組態之NMOS電晶體或具有第二組態之PMOS電晶體。
圖17表示包括根據一第二實施例之一行組態之一電路圖。在圖17中所圖解說明之行組態中,當與圖9中所示之組態相比較時,在感測節點電位Vo與位元線BL之間添加一NMOS開關52。將一電壓VGATE作為一「箝位電壓」施加至NMOS開關52之閘極。因此,將BL電位箝位於一電位{VGATE-Vgs(=VR)}。在圖9中,藉由一參考符號「VR」表示一預充電電壓。然而,將可設定至一不同電壓之一預充電電壓Vpre施加至預充電電晶體71之源極。
作為此系統之一個特徵,藉由修改BL電位而在感測節點電位Vo側上確保感測電壓之一大振幅。關於此點,在第一實施例中,感測電壓之振幅之一最大值係0[V]至讀取施加電壓VR。相反,在第二實施例中,由於感測電壓之振幅係0[V]至一預充電電壓Vpre(對Vpre無限制),因而可進行一電壓設定以使得增加感測電壓之振幅。另外,以此類型,在一感測操作中,當切斷NMOS開關52時,感測節點電位增加,此後,使感測節點之電容性負載與位元線BL之電容性負載彼此分離。因此,使感測節點之電容性負載減小以適合一高速操作。一般而言,此類型稱作一「電荷轉變類型」或類似名稱。
在該電荷轉變類型中,同樣可有效地執行在第一實施例中所執行的額外電容器Coffset與其開關之連接。該操作控制方法與操作波形圖與第一實施例之操作控制方法及操作波形圖相同。因此,在下文中,僅存在數量比較。
假設感測節點之電容性負載係Cload,感測節點之預充電電壓Vpre係1.8[V],且讀取施加電壓VR係0.1[V]。在此一情況中,於在ReRAM單元(電阻器)中使(SA輸入部分之)電容性負載Cload之電荷動態地放電之一時間,該感測節點之電位Vo係表示為如下方程式(2)。
Vo=Vpre-{(Time)*(VR/Rcell)/Cload} (2)
此處,「(時間)」表示一放電時間。假設Rcell在一寫入驗證讀取操作時=10[KΩ],Rcell在一正常讀取操作時=100[KΩ],且Rcell在一擦除驗證讀取操作時=1[MΩ]。
圖18係未應用本發明之一實施例之一情況之一放電特性圖,其中Cload=10[fF]係固定為一恆量。在該電荷轉變類型中,放電關於時間線性地(以一直線之形狀)改變。此時,幾乎不存在可於其中設定一感測時序之時間範圍。因此,難以確定資訊。
圖19係其中藉由控制圖17中所示之偏移電容添加電路17來使放電速率之一差減輕之一情況之一放電特性圖。偏移電容添加電路17係根據基於該所讀出資訊之邏輯確定之讀取操作之類型來控制。換言之,偏移電容添加電路17端視一讀取操作係一正常讀取操作(邏輯=任意值)、一寫入驗證讀取操作(邏輯=「1」)還是一擦除驗證讀取操作(邏輯=「0」)來選擇該額外電容Coffset之一最佳值,且將該對應額外電容添加至該感測節點之負載。圖19表示藉由模擬計算獲得之在該添加之後的一放電曲線。另外,與圖18之情況類似,單元電阻Rcell在一寫入驗證讀取操作時=10[KΩ],Rcell在一正常讀取操作時=100[KΩ],且Rcell在一擦除驗證讀取操作時=1[MΩ]。另外,Cload在一寫入驗證讀取操作時=200[fF],Cload在一正常讀取操作時=50[fF],且Cload在一擦除驗證讀取操作時=10[fF]。
根據圖19,顯而易見,在約10[ns]至約60[ns]之放電時間之一寬時序範圍中未發生電荷消失,且亦確保了感測節點電位Vo之電壓振幅。因此,可在(舉例而言)約10[ns]至約60[ns]之範圍中設定感測時序。
圖20表示變成一第三實施例之一前提之一行結構圖。在圖20中所圖解說明之行結構中,沿該行方向安置之一記憶體單元行共享一個感測放大器7A。特定而言,目前為止所闡述的在行組態圖(圖9及圖15至圖17)中所示之偏移電容添加電路17係如在圖4中所示安置於記憶體單元陣列1外部,且在彼部分安置一個額外記憶體單元行。在下文中,藉由一上部位元線BLu表示存在之位元線BL,且藉由一下部位元線BLd表示該額外記憶體單元行之一位元線。
在此一共享SA之行結構中,藉由使用感測放大器7A執行一讀取操作之記憶體單元行係上部位元線BLu及下部位元線BLd中之一者。換言之,當上部位元線BLu係針對一讀出操作之一目標時,不使用下部位元線BLd。另一方面,當下部位元線BLd係針對一讀出操作之一目標時,不使用上部位元線BLu。
此一SA共用結構係一已知結構。通常,藉由開關51使一未使用記憶體單元行之位元線與作為一操作目標之記憶體單元行之位元線之負載分離,以減輕該操作。
在此實施例中,藉由控制來實現:其中如上文所闡述地使位元線之負載分離之一情況、及其中有意使位元線之負載不分離而實現等效於上文所闡述之其他實施例之偏移電容添加電路17(圖9及類似圖)之電容添加功能之一功能之一情況。雖然偏移電容添加電路17(圖9及類似圖)可設定該等額外電容器Coffset之複數個電容值,但在此情況中,僅存在一個類型(僅未使用記憶體單元行之位元線之負載之電容)之額外電容值。因此,切換位元線之負載之電容之一開關及類似元件亦對應於根據本發明之一實施例之一「負載電容改變單元」之一部分。
圖21A及21B表示類似於圖20之圖示,其中藉由一粗線表示作為一操作目標之一位元線,並添加開關51之接通及斷開狀態。作為表示於圖21A及21B中之一具體實例,將以一數量方式闡述一電容控制操作。在圖21A及21B中,當選擇安置於感測放大器7A上部側上之一低電阻記憶體單元時,字線WL1係處於接通狀態中,且字線WL2係處於斷開狀態中。此時,安置於感測放大器7A下部側上之位元線BLu不運作(字線WL3及WL4係處於斷開狀態中)。不運作之下部位元線BLu係用作一額外電容器Coffset。當如在圖21A中所表示的運作時,額外電容Coffset=Cbl,且感測節點之電容性負載變成(Cload+2*Cbl)。
另一方面,如在圖21B中所表示,當選擇安置於感測放大器7A上部側上之一高電阻記憶體單元時,字線WL2改變成處於接通狀態中,且字線WL1改變成處於斷開狀態中。另外,放棄在圖21A中之使上部開關51u及下部開關51d皆接通,而使下部開關51d斷開。因此,額外電容Coffset=0[V],且該感測節點之電容性負載變成(Cload+1*Cbl)。
在一第四實施例中,與上述第三實施例類似,將未使用的佈線電容用作一額外電容。然而,在第三實施例中,額外電容之值之一變化係不足的。因此,將解決此一問題之一實施例闡述為第四實施例。
圖22表示變成第四實施例之一前提之一行組態圖。圖9及圖15至圖17中所示之位元線並未分層。相反,在於圖22中所圖解說明之行組態中,根據此實施例,在其他實施例中藉由一參考代號「BL」表示之一位元線經分層而成為一全域位元線GBL及局域位元線LBL。該全域位元線GBL係連接至感測放大器7A,且複數個(此處4個)記憶體單元列係並聯連接至一個全域位元線GBL。此處,以安置於每一記憶體單元列與全域位元線GBL之連接位置處之開關51_1至51_4替代圖9及圖15至圖17中所示之(位元線模塊化)開關51。
開關51_1至開關51_4係用作圖9及類似圖中所示之開關51及開關171之開關。換言之,此四個並聯開關針對包括作為一讀取操作目標之一記憶體單元之一記憶體單元列用作圖9及類似圖中所示之開關51之功能且針對一未使用記憶體單元列用作圖9中所示之開關171之功能。在該未使用記憶體單元列中,連接至開關51_1至51_4之端部之局域位元線LBL1至LBL4之電容性負載實現等效於安置於圖9及類似圖中所示之偏移電容添加電路17內之額外電容器Coffset之功能之功能。
在上文所闡述之位元線分層結構中,藉由使用感測放大器7A執行一讀取操作之一記憶體單元藉由接通開關51_1至51_4中之一者且斷開其等中之其餘者來選擇包括該記憶體單元之一記憶體單元列。因此,一個局域位元線LBL係經由該全域位元線GBL連接至感測放大器7A之感測節點。另外,藉由接通分享連接至此感測節點之局域位元線LBL之複數個記憶體單元之一個字線來選擇作為一操作目標之記憶體單元。
圖23A及圖23B表示類似於圖22之圖示,其中藉由粗線表示電連接至一感測節點之經分層位元線,且添加開關之接通及斷開狀態。作為圖23A及圖23B中所表示之一具體實例,將以一數量方式闡述一電容控制操作。圖23A及圖23B係其中接通一字線WL3或一字線WL4且選擇連接至其之一低電阻記憶體單元之實例。
當接通連接至一低電阻讀出記憶體單元之字線WL3時,斷開其他字線。另外,由於需要增加該感測節點之負載電容而接通所有開關51_1至51_4。在圖23A中所示之狀態中,該額外電容Coffset=3*Cbl,且感測節點之電容性負載變成(Cload+Cgbl+4*Cbl)。此處,「Cgbl」表示全域位元線GBL之負載電容。
圖23B表示其中選擇連接至字線WL4之一高電阻記憶體單元之一情況。在此一情況中,當執行一高電阻讀取操作時,期望該感測節點之電容性負載減小。因此,如在該低電阻讀取操作中,不使用不運作之BL。在圖23B中所示之狀態中,該額外電容Coffset=0,且該感測節點之電容性負載變成(Cload+Cgbl+1*Cbl)。
根據上文所闡述之第一至第四實施例及第一修改型實例,在執行一所謂之動態讀取操作之一ReRAM中,一單端型感測放大器之一時序設定範圍係增加的。因此,獲得可以一容易方式實施一故障之一設計裕量之一優點。
在下文中,將闡述根據本發明之一實施例之具有一差動放大型感測放大器之一ReRAM。在差動放大型感測放大器之情況中,改變參考節點之負載(諸如電阻或電容)以增加參數之數目。因此,需要藉由使用數值表達式以一數量方式闡述根據本發明之一實施例之優點。因此,在闡述下文所提供之實施例之前,將首先闡述未應用本發明之一實施例之一比較性實例。
與一單端型感測放大器類似,在一差動放大型感測放大器之一驗證讀取操作中,重複一寫入操作直至低電阻狀態電阻之值Rset小於一設定驗證臨限值(Rth-set)。然後,當滿足「Rset<(Rth-set)」之條件時,該寫入操作成功。另一方面,在一高電阻狀態驗證讀取操作中,重複一寫入操作,直至一重設電阻之值Rreset大於一重設驗證臨限值(Rth-reset)然後,當滿足「Rreset>(Rth-reset)」之條件時,該寫入操作成功。
當一普通資料讀取操作之一確定臨限值係Rth時,(Rth-set)<Rth<(Rth-reset)。因此,在設定讀取操作、普通讀取操作及一重設讀取操作中之確定臨限值具有不同於(Rth-set)、Rth及(Rth-reset)之值。
此處,{Rth-(Rth-set)}及{(Rth-reset)-Rth}係Rset及Rreset之可靠性裕量。
如上文,即使針對一非揮發類型之二進制記憶體亦需要一多值讀取電路。另外,針對以多個值寫入資料之一記憶體需要用於讀取附加於該二進制記憶體之值上之多個值的一複雜讀取電路。
圖24係展示根據此比較性實例之一多值讀取電路之實施之一實例之一電路圖。在圖24中所示之一電路中,未清楚地展示一差動放大型感測放大器7B之一具體組態。然而,該差動放大型感測放大器具有其中針對每一臨限值而在各參考電阻器之間執行切換之一電路組態。
在圖24中所示之電路中,存在如下缺點。可使用圖25中所示之一電路作為確定兩個電阻器之間的量值關係之差動感測放大器7B。圖24中所示之一記憶體單元係藉由一個二極體D及一個可變電阻器R來組態。另一方面,圖25中所示之一記憶體單元係藉由一個電晶體T及一個可變電阻器R來組態。雖然存在此一差別,但對於差動感測放大器7B,可將相同之記憶體單元用於兩個該等電路中。
如在圖25中所示,將控制一預充電電壓Vpre至一對位元線BL及/BL之供應之一預充電電路連接至差動感測放大器7B之兩個輸入。另外,經由一選擇開關51A或51B及一存取電晶體AT將一記憶體單元電阻器Rcell或一參考電阻器Rref連接至該兩個感測輸入中之每一者。特定而言,記憶體單元電阻器Rcell經由位元線BL連接至差動感測放大器7B之非反相輸入「+」。且參考電阻器Rref經由一互補位元線/BL連接至感測放大器7B之反相輸入「-」。
在此電路中,在以Vpc將差動感測放大器7B之該輸入進行預充電之後,藉由使用選擇選擇開關經由Rcell及Rref使該輸入放電,且藉由感測放大器7B讀出一放電電位差。
此處,連接至感測放大器7B之該輸入之電容器C指示等效電容。因此,總電容可係該電路之寄生電容或藉由實際添加一電容器而提供之電容。圖25中所示之電路使用MOS電晶體作為選擇開關51A及51B。然而,可將雙極型電晶體用作該等選擇開關。
此電路根據選擇開關51A及51B之運作區而執行不同操作。當選擇開關51A及51B作為電阻器運作時,該電路根據藉由電容C及電阻R(將Rcell或Rref作為其主要分量之總電阻)所確定之一時間常數τ放電(CR放電)。此時,選擇開關51A及51B作為電阻器之運作表示在其中該等開關係MOS電晶體之一情況中在一線性區中之一運作及在其中該等開關係雙極型電晶體之一情況中在一飽和區中之一運作。
為允許選擇開關51A及51B作為一恆定電流源運作,控制該等選擇開關以在其中該等開關係MOS電晶體之一情況中在一飽和運作區中使用或在其中該等開關係雙極型電晶體之情況中在一非飽和運作區中使用。在此一情況中,該放電速率係由該恆定電流源來控制。因此,執行具有一恆定速率之恆定電流放電。可藉由選擇開關之閘極之電壓值或其基極之電壓來控制選擇開關之運作區。
圖26表示在其中執行CR放電之一情況中之一放電曲線。一放電電壓V可表示為如下方程式(3)。
V=Vpre*exp{-t/(C*R)} (3)
此處,假設該記憶體單元之存取電晶體AT之電阻、選擇開關51A及51B之電阻及佈線電阻係充分低而被忽略。
在圖26中,Vpre=1[V]且藉由t/τ(τ=C*Rref)使該X軸標準化。在圖26中,展示處於R=Rref之一參考電壓之一曲線及所偵測之處於Rcell=1.2*Rref及Rcell=0.8*Rref之兩個類型之電壓之曲線。在圖24之情況中,Rcell之量值之改變對應於在電阻器R0至R3之間的切換。
圖27展示該所偵測之電壓與該參考電壓之間的一差,亦即感測電壓Δ[V]之一改變。如在圖27中所示,感測電壓Δ[V]自感測放電之開始上升。然而,當時間進一步流逝時,放電完成,且感測電壓消失。在t=τ=C*Rref處獲得一最大感測電壓。因此,此時序(在水平軸上該記憶體係1.0)成為最佳感測時序。
然後,將考量其中Rcell減小至達(0.5*Rref)之情況下之一情況。在圖28及圖29中展示針對此情況之一CR放電曲線及感測電壓之一改變。在其中之在該參考側上之單元電阻改變至(0.5*Rref)之情況中,如在圖28及29中所示,使最佳感測時序提前至(0.5*C*Rref)。雖然在該圖中未展示,但在其中參考電阻改變至(2*Rref)之情況中,最佳感測時序被延遲至(2*C*Rref)。
圖30表示針對恆定電流放電之情況之一CR放電曲線。此情況之一放電電壓V係表示為如下方程式(4)。
V=Vpre-VR*t/(C*R) (4)
此處,假設該記憶體單元之存取電晶體AT之電阻、選擇開關51A及51B之電阻及佈線電阻係充分低而被忽略。
在圖30中,讀取施加電壓VR係一對位元線之一電壓,亦即在該記憶體單元與該參考單元之間施加的一電壓。在圖30中,Vpre=1[V]且VR=0.1[V],且藉由t/τ(τ=C*Rref)使該X軸標準化。在圖28中,展示處於R=Rref之一參考電壓之一曲線及所偵測的處於Rcell=1.2*Rref及Rcell=0.8*Rref之兩個類型之電壓之曲線。
圖31展示該所偵測之電壓與該參考電壓之間的一差,亦即,感測電壓Δ[V]之一改變。如在圖31中所示,感測電壓Δ[V]自感測放電之開始上升。然而,當時間進一步流逝時,放電完成,且感測電壓消失。可在緊接感測電壓之消失之前獲得一最大感測電壓。然而,難以掌控緊接感測電壓之消失之前的該時間。因此,一般而言,電壓及時間之動態範圍之中心(在圖31中所表示之實例中其係(t=5*τ=5*C*Rref)附近之一時序)變成最佳感測時序。
然後,在恆定電流放電中,將考量其中Rcell減小至(0.5*Rref)之一情況。在圖32及圖33中展示針對此情況之恆定電流放電曲線及感測電壓之一改變。在其中將參考側上之單元電阻改變至(0.5*Rref)之情況中,如在圖32及圖33中所示,使最佳參考時序提前至(0.5*5*C*Rref)。雖然在該圖中未展示,但在其中參考電阻改變至(2*Rref)之情況中,最佳感測時序被延遲至(2*5*C*Rref)。
如上文所闡述,當Rref改變時,需要改變CR放電及恆定電流放電兩者之感測時序。因此,存在需要改變感測時序之一電路之一缺點。另外,由於感測時序被改變,因而存在通量變化之一缺點。此外,因根據多值位準而安置具有高精度之複數個參考電阻器而存在成本方面之一缺點。
圖34表示根據本發明之一第五實施例之一對位元線之組態。當比較圖34中所表示之組態與圖25中所表示之比較性實例時,添加一設定電容開關18S、一重設電容開關18R及一額外電容器Coffset。在此實例中,展示其中兩個電容開關18S及18R係NMOS電晶體之一情況。然而,該兩個電容開關可係PMOS電晶體或傳送閘極。此等所添加之電容開關及該額外電容器對應於根據本發明之一實施例之一「負載電容改變單元」之一部分。
設定電容開關18S及重設電容開關18R係串聯連接至該對位元線BL及/BL,且該額外電容器Coffset係連接在安置於該等開關之間的一節點與一參考電位線(舉例而言,接地線)之間。設定電容開關18S係根據自圖4中所示之控制電路11供應之一設定讀取信號SET來控制。重設電容開關18R係根據自圖4中所示之控制電路11供應之一重設讀取信號RSET來控制。
在圖34中所示之組態中,在一普通讀取操作中,該等信號經控制以使得SET=L且RESET=L。此時,電容開關18R及18S兩者皆斷開。因此,該感測節點輸入之電容及該參考輸入之電容兩者皆具有等效於該位元線或該互補位元線之電容值Cbl之一值。
在一設定驗證讀取操作中,該等信號經控制以使得SET=H且RESET=L。因此,為允許設定電容開關18S接通,該感測節點輸入之電容變成(Cbl+Coffset),且該參考輸入之電容變成Cbl。
另一方面,在一重設驗證讀取操作中,該等信號經控制以使得SET=L且RESET=H。因此,欲接通之電容開關改變,且感測節點輸入之電容變成Cbl且參考輸入之電容變成(Cbl+Coffset)。
在普通讀取操作、設定驗證讀取操作及重設驗證讀取操作之間參考電阻器Rref係不改變的。換言之,根據本發明之一實施例,使用同一參考電阻器。如上文,設定讀取信號SET及重設讀取信號RSET之位準(「H」及「L」)之一組合指示運作之類型,諸如普通讀取操作、設定驗證讀取操作及重設驗證讀取操作。因此,額外電容值根據藉由該兩個信號之位準之組合而讀出之資訊之邏輯而改變。根據此實施例,與目前為止所闡述之該等實施例不同,不僅感測放大器之感測節點之額外電容值改變而且參考節點之額外電容值亦改變。
在上文所闡述之三種類型之讀取操作中,可基於關於上文所闡述之CR放電電壓之方程式(3)如下界定該感測節點(感測輸入)之電位Vo、該參考節點(參考輸入)之電位Vr及感測時序(tS)。
首先,在普通讀取操作(SET=L且RESET=L)之情況中,滿足如下方程式(5-1)至(5-3)。
Vo=Vpre*exp{-t/(Cbl*Rcell)} (5-1)
Vr=Vpre*exp{-t/(Cbl*Rref)} (5-2)
(tS)=Cbl*Rref (5-3)
在設定驗證讀取操作(SET=H且RESET=L)中,滿足如下方程式(6-1)至(6-3)。
Vo=Vpre*exp[-t/{(Cbl+Coffset)*Rcell}] (6-1)
Vr=Vpre*exp{-t/(Cbl*Rref)}=Vpre*exp[-t/{((Cbl+Coffset)*(Rref*Cbl)/(Cbl+Coffset))}] (6-2)
tSset=Cbl*Rref (6-3)
在設定驗證讀取操作中,Rref係固定的,且藉由添加Coffset使參考電阻器之電阻值減小至{Rref*Cbl/(Cbl+Coffset)}作為一等效值。然而,該參考輸入之電壓與在普通讀取操作中之參考輸入之電壓相同。因此,該感測時序與在普通讀取操作中之感測時序並無不同。
在該重設驗證讀取操作(SET=L且RESET=H)中,滿足如下方程式(7-1)至(7-3)。
Vo=Vpre*exp{-t/(Cbl*Rcell)} (7-1)
Vr=Vpre*exp[-t/{(Cbl+Coffset)*Rref}]=Vpre*exp[-t/{Cbl*(Rref*(Cbl+Coffset)/Cbl)}] (7-2)
tSreset=(Cbl+Coffset)*Rref (7-3)
如上文,在該重設驗證讀取操作中,Rref係固定的,且藉由添加Coffset使參考電阻器之電阻值增加至{Rref*(Cbl+Coffset)/Cbl}作為一等效值。在此一情況中,該參考輸入之電壓係改變的。因此,感測時序被延遲{(Cbl+Coffset)/Cbl}時間。
根據此實施例,如上文,藉由在使參考電阻器Rref固定之同時在Coffset之連接之間切換,可執行包括普通讀取操作、設定驗證讀取操作及重設驗證讀取操作之三值讀出操作。在普通讀取操作及設定驗證讀取操作中,可以相同之感測時序執行讀取操作。
雖然添加一組件,但仍可像在其中在設定驗證讀取操作中執行至Coffset1之切換且在重設驗證讀取操作中執行至Coffset2之切換之一方法中一樣執行至不同電容值之切換。在此一情況中,雖然組件之數目增加了,但設定臨限值之自由度增加了。
[恆定電流放電讀取操作中之電位及感測時序]
在上文所闡述之三種類型之讀取操作中,可基於關於上文所闡述之恆定電流放電電壓之方程式(4)如下界定該感測節點(感測輸入)之電位Vo、該參考節點(參考輸入)之電位Vr及感測時序tS。
在普通讀取操作(SET=L且RESET=L)中,當Vpre=10*VR時,滿足如下方程式(8-1)至(8-3)。
Vo=Vpre-VR*t/(Cbl*Rcell) (8-1)
Vr=Vpre-VR*t/(Cbl*Rref) (8-2)
tS=5*Cbl*Rref (8-3)
在設定驗證讀取操作(SET=H且RESET=L)中,當Vpre=10*VR時,滿足如下方程式(9-1)至(9-3)。
Vo=Vpre-VR*t/{(Cbl+Coffset)*Rcell} (9-1)
Vr=Vpre-VR*t/(Cbl*Rref)=Vpre-VR*t/[{(Cbl+Coffset)*(Rref*Cbl)/(Cbl+Coffset)}] (9-2)
tS=5*Cbl*Rref (9-3)
在設定驗證讀取操作中,Rref係固定的,且藉由添加Coffset使參考電阻器之電阻值減小至{Rref*Cbl/(Cbl+Coffset)}作為一等效值。然而,該參考輸入之電壓與在普通讀取操作中之參考輸入之電壓相同。因此,該感測時序與在普通讀取操作中之感測時序並無不同。
在重設驗證讀取操作(SET=L且RESET=H)中,當Vpre=10*VR時,滿足如下方程式(10-1)至(10-3)。
Vo=Vpre-VR*t/(Cbl*Rcell) (10-1)
Vr=Vpre-VR*t/{(Cbl+Coffset)*Rref}=Vpre-VR*t/[Cbl*{(Rref*(Cbl+Coffset)/Cbl)}] (10-2)
tSreset=5*(Cbl+Coffset)*Rref (10-3)
在該重設驗證讀取操作中,Rref係固定的,且藉由添加Coffset使參考電阻器之電阻值增加至{Rref*(Cbl+Coffset)/Cbl}作為一等效值。在此一情況中,該參考輸入之電壓係改變的。因此,感測時序被延遲{(Cbl+Coffset)/Cbl}時間。
如上文,在該CR放電及該恆定電流放電中,在獲得減輕感測時序之間的一差之一效果上沒有改變。
圖35表示根據本發明之一第六實施例之一對位元線之組態。當比較圖35中所表示之組態與圖34中所表示之比較性實例時,重設電容開關18R被省略,且將一讀取電容開關18r連接至位元線BL。此處,一設定電容開關18S係根據一設定讀取信號SET來控制且控制一額外電容器Coffset2之連接。另一方面,讀取電容開關18r係根據一讀取啟用信號READ來控制且控制額外電容器Coffset2至位元線BL之連接。讀取啟用信號READ係自圖4中所示之控制電路11供應。在此實例中,展示其中兩個電容開關18s及18r皆係NMOS電晶體之一情況。然而,該兩個電容開關可係PMOS電晶體或傳送閘極。
在圖35中所示之組態中,在一普通讀取操作中,該等信號經控制以使得SET=L且READ。此時,讀取電容開關18r接通,且設定電容開關18S斷開。因此,感測節點輸入之電容變成(Cbl+Coffset1),且參考輸入之電容變成Cbl。
在一設定驗證讀取操作中,該等信號經控制以使得SET=H且READ=H。因此,該兩個電容開關18S及18r皆接通。因此,感測節點輸入之電容變成(Cbl+Coffset1+Coffset2),且參考輸入之電容變成Cbl。
另一方面,在一重設驗證讀取操作中,該等信號經控制以使得SET=L且READ=L。因此,欲接通之電容開關自在普通讀取操作中之電容開關改變,且感測節點輸入之電容及參考輸入之電容皆變成Cbl。在普通讀取操作、設定驗證讀取操作及重設驗證讀取操作之間參考電阻器Rref係不改變的。換言之,根據本發明之一實施例,使用同一參考電阻器。
在下文中,與在第五實施例中類似,可基於關於上文所闡述之CR放電電壓之方程式(3)如下界定在三種類型之讀取操作時之感測節點之電位Vo、參考節點之電位Vr及感測時序tS。
首先,在普通讀取操作(SET=L且READ=H)之情況中,滿足如下方程式(11-1)至(11-3)。
Vo=Vpre*exp[-t/{(Cbl+Coffset1)*Rcell}] (11-1)
Vr=Vpre*exp{-t/(Cbl*Rref)}=Vpre*exp[-t/{(Cbl+Coffset1)*(Rref*Cbl/(Cbl+Coffset1))}] (11-2)
tS=Cbl*Rref (11-3)
在普通讀取操作中,Rref係固定的,且藉由添加Coffset1使參考電阻器之電阻值減小至{Rref*Cbl/(Cbl+Coffset1)}作為一等效值。
在設定驗證讀取操作(SET=H且READ=H)中,滿足如下方程式(12-1)至(12-3)。
Vo=Vpre*exp[-t/{(Cbl+Coffset1+Coffset2)*Rcell}](12-1)
Vr=Vpre*exp{-t/(Cbl*Rref)}=Vpre*exp[-t/{(Cbl+Coffset1+Coffset2)*(Rref*Cbl/(Cbl+Coffset1+Coffset2))}] (12-2)
tSset=Cbl*Rref (12-3)
在設定驗證讀取操作中,Rref係固定的,且藉由添加Coffset1及Coffset2使參考電阻器之電阻值減小至{Rref*Cbl/(Cbl+Coffset1+Coffset2)}作為一等效值。
在該重設驗證讀取操作(SET=L且READ=L))中,滿足如下方程式(13-1)至(13-3)。
Vo=Vpre*exp{-t/(Cbl*Rcell)} (13-1)
Vr=Vpre*exp{-t/(Cbl*Rref)} (13-2)
tSreset=Cbl*Rref (13-3)
在此實施例中,在普通讀取操作、設定驗證讀取操作及重設驗證讀取操作中不改變感測時序。
此處,在普通讀取操作、設定驗證讀取操作及重設驗證操作中可如下表達等效臨限值。
在普通讀取操作中:
Rth=Rref*Cbl/(Cbl+Coffset1)
在設定驗證讀取操作中:
(Rth-set)=Rref*Cbl/(Cbl+Coffset1+Coffset2)
在重設驗證讀取操作中:
(Rth-reset)=Rref
因此,滿足「(Rth-set)<Rth<(Rth-reset)」之關係。
在上文所闡述之三種類型之讀取操作中,可基於關於上文所闡述之恆定電流放電電壓之方程式(4)如下界定該感測節點(感測輸入)之電位Vo、該參考節點(參考輸入)之電位Vr及感測時序tS。
在普通讀取操作(SET=L且READ=H)中,當Vpre=10*VR時,滿足如下方程式(14-1)至(14-3)。
Vo=Vpre-VR*t/{(Cbl+Coffset1)*Rcell} (14-1)
Vr=Vpre-VR*t/(Cbl*Rref)=Vpre-VR*t/{(Cbl+Coffset1)*(Rref*Cbl/(Cbl+Coffset1))} (14-2)
tS=5*Cbl*Rref (14-3)
在普通讀取操作中,Rref係固定的,且藉由添加Coffset1使參考電阻器之電阻值減小至{Rref*Cbl/(Cbl+Coffset1)}作為一等效值。
在設定驗證讀取操作(SET=H且READ=H)中,當Vpre=10*VR時,滿足如下方程式(15-1)至(15-3)。
Vo=Vpre-VR*t/{(Cbl+Coffset1+Coffset2)*Rcell) (15-1)
Vr=Vpre-VR*t/(Cbl*Rref)=Vpre-VR*t/[(Cbl+Coffset1+Coffset2)*{Rref*Cbl/(Cbl+Coffset1+Coffset2)}] (15-2)
tS=5*Cbl*Rref (15-3)
在設定驗證讀取操作中,Rref係固定的,且藉由添加Coffset1及Coffset2使參考電阻器之電阻值減小至{Rref*Cbl/(Cbl+Coffset1+Coffset2)}作為一等效值。
在重設驗證讀取操作(SET=L且READ=L)中,當Vpre=10*VR時,滿足如下方程式(16-1)至(16-3)。
Vo=Vpre-VR*t/(Cbl*Rcell) (16-1)
Vr=Vpre-VR*t/(Cbl*Rref) (16-2)
tSreset=5*Cbl*Rref (16-3)
在普通讀取操作、設定驗證讀取操作及重設驗證讀取操作中不改變感測時序。
此處,在普通讀取操作、設定驗證讀取操作及重設驗證操作中可如下表達等效臨限值。
在普通讀取操作中:
Rth=Rref*Cbl/(Cbl+Coffset1)
在設定驗證讀取操作中:
(Rth-set)=Rref*Cbl/(Cbl+Coffset1+Coffset2)
在重設驗證讀取操作中:
(Rth-reset)=Rref
因此,滿足「(Rth-set)<Rth<(Rth-reset)」之關係。如上文,在該CR放電及該恆定電流放電中,不存在改變,在於獲取了減輕感測時序之間的一差之一效應。
圖36表示根據此實施例之一對位元線之結構。此實施例使用與圖22至圖23B中所示之結構類似之一位元線分層結構,且自將選擇開關51A及51B作為電阻器運作之角度表示CR放電之一實例。另外,對於恆定電流放電之一情況,藉由參考目前為止之說明藉由類比可容易地理解下文所提供之說明。
由於已參考圖22至圖23B詳細地闡述了位元線分層結構,因而此處之說明將主要集中於差別。複數個記憶體單元列藉由開關並聯連接至一全域位元線GBL,此與圖22至圖23B所示之組態一樣。複數個參考記憶體單元列藉由開關並聯連接至一全域互補位元線(/GBL),此亦與上文所闡述之組態一樣。此處,便於說明起見,將沿一列方向安置之包括作為一讀取目標之一選定單元之一單元列稱作一選定子陣列,且將沿列方向安置之其中所有單元皆係未選定單元(其等未被選擇)之一單元列稱作一未選定子陣列。
在該全域位元線GBL上,額外電容器Coffset之數目係根據未被選擇之局域位元線LBL之數目控制,此類似於圖23A及圖23B中所示之組態。在此實施例中,亦針對連接至一差動感測放大器7B之一參考節點(電位Vr)之一全域互補位元線(/GBL)執行此一操作。換言之,在全域互補位元線(/GBL)上,安置於參考節點側上之額外電容器Coffset係根據所連接之補償位元線(/LBL)之數目調整。
當在上文所闡述之兩個側上調整額外電容器Coffset時,獲得與由圖34中所示之組態所獲得之優點相同之優點。另一方面,當僅在感測節點側上調整額外電容器Coffset時,可獲得與由圖35中所示之組態所獲得之優點相同之優點。
可藉助在各參考電阻器之間切換之一方法(圖24及圖25)而組合地使用上文所闡述之第四至第六實施例。
在上文所闡述之第六實施例中,已將ReRAM作為一實例進行闡述。然而,本發明之一實施例可廣泛地應用於除ReRAM之外的一可變電阻型記憶體,諸如一相位改變型記憶體。另外,在一不同類型之一非揮發性記憶體(諸如一快閃記憶體)中,亦存在可執行其中不執行字線控制之一讀取操作之情況,換言之,電流不是恆定的。舉例而言,在一MCL-NOR型中,存在報告此一操作之一實例。因此,在此一操作中,存在根據讀出資訊之邏輯或一讀取操作之類型(模式)之感測時序存在一顯著差別之情況。因此,較佳地將本發明之一實施例應用於具有一寬動態範圍之一讀出電流之一可變電阻型記憶體。然而,對上文所呈現之實施例之說明並不意味著排除其等到其他類型之非揮發性記憶體之應用。
根據上文所闡述之第一至第六實施例及第一修改型實例,存在在執行一所謂的動態讀取操作之ReRAM中藉由增加一差動放大型感測放大器之時序設定範圍而容易地實施一故障之設計裕量之一優點。
本申請案含有與在2009年11月16日在日本專利局提出申請之日本優先權專利申請案JP 2009-261127中所揭示之標的物相關之標的物,該申請案之全部內容以引用方式藉此併入本文中。
熟習此項技術者應理解,可端視設計要求及其他因素而作出各種修改、組合、子組合及變更,只要其歸屬於隨附申請專利範圍及其等效範圍之範疇內即可。
1...記憶體單元陣列
2...X(位址)解碼器(X解碼器)
3...預解碼器(PRE解碼器)
4...WL驅動器
4A...WL驅動器單元
5...BLI開關
6...CSW驅動器
6A...CSL驅動器單元
7...感測放大器(Sense Amp)
7A...感測放大器
7B...差動放大型感測放大器
9...I/O緩衝器(輸入/輸出緩衝器)
10...寫入擦除驅動器
11...控制電路
12...板驅動器(PLATE Driver)
16...邏輯區塊
17...偏移電容添加電路
18R...重設電容開關
18S...設定電容開關
30...Y選擇器
51...開關
51u...上部開關
51d...下部開關
52...NMOS開關
71...預充電電晶體
100...半導體基板
101...下部電極
102...絕緣薄膜
103...導電薄膜
104...芯棒
105...著陸墊
171...開關
/GBL...全域互補位元線
/LBL...互補局域位元線
AT...存取電晶體
BL...位元線
BLd...下部位元線
BLu...上部位元線
Cload...負載電容
Coffset...額外電容器
CSL...行選擇線
D...汲極
GBL...全域位元線
INV...反相器
LBL...局域位元線
MC...記憶體單元
PL...板線
R...電阻器
Rcell...記憶體單元電阻器
Rref...參考電阻器
S...源極
WL...字線
圖1A及圖1B係共用於第一實施例至第六實施例及修改型實例之一記憶體單元之等效電路圖。
圖2係展示一裝置之兩個毗鄰記憶體單元之結構之一剖視圖。
圖3A及圖3B係表示一可變單元電阻器(記憶體組件)之一剖面及操作之圖示。
圖4係對第一至第六實施例係共同之一IC晶片(記憶體裝置)之一方塊圖。
圖5係一X選擇器之一電路圖。
圖6係一Y選擇器之一電路圖。
圖7係展示兩個WL驅動器單元之一電路圖。
圖8係一CSW驅動器單元之一電路圖。
圖9係展示根據第一實施例之一記憶體單元陣列之一行之組態之一圖示。
圖10展示根據第一實施例之操作波形圖。
圖11展示一比較性實例之操作波形圖。
圖12展示另一比較性實例之操作波形圖。
圖13係表示一比較性實例之一放電曲線之一計算結果之一圖示。
圖14係表示根據第一實施例之一放電曲線之一計算結果之一圖示。
圖15係展示第一修改型實例之一行之組態之一圖示。
圖16係展示第一修改型實例之另一行之組態之一圖示。
圖17係展示根據第二實施例之一行之組態之一圖示。
圖18係表示在應用本發明之一實施例之前一比較性實例之一放電曲線之一計算結果之一圖示。
圖19係表示根據第二實施例之一放電曲線之一計算結果之一圖示。
圖20係展示根據第三實施例之一行之組態之一圖示。
圖21A及圖21B係圖解說明圖20中所示電路之操作之圖示。
圖22係展示根據第四實施例之一行之組態之一圖示。
圖23A及圖23B係圖解說明圖22中所示電路之操作之圖示。
圖24係展示第五實施例及其後實施例之一比較性實例之組態之一概念圖。
圖25係藉由使用單元電阻實施圖24中所表示之概念之該比較性實例之一行之組態之一圖示。
圖26係表示該比較性實例之一CR放電曲線之一曲線圖。
圖27係表示根據該比較性實例之在CR放電時之感測電壓之一改變之一曲線圖。
圖28係表示當進一步降低參考電阻時該比較性實例之一CR放電曲線之一曲線圖。
圖29係表示當進一步降低參考低電阻時根據該比較性實例之在CR放電時之感測電壓之一改變之一曲線圖。
圖30係表示該比較性實例之一恆定電流放電曲線之一曲線圖。
圖31係表示根據該比較性實例之在恆定電流放電時之感測電壓之一改變之一曲線圖。
圖32係表示當進一步降低參考電阻時根據該比較性實例之一恆定電流放電曲線之一曲線圖。
圖33係表示當進一步降低參考低電阻時根據該比較性實例之在恆定電流放電時之感測電壓之一改變之一曲線圖。
圖34係展示根據第五實施例之連接至一對位元線之一行之結構之一電路圖。
圖35係展示根據第六實施例之連接至一對位元線之一行之結構之一電路圖。
圖36係展示根據第七實施例之連接至一對位元線之一行之結構之一電路圖。
7B...差動放大型感測放大器
18R...重設電容開關
18S...設定電容開關
AT...存取電晶體
BL...位元線
Coffset...額外電容器
CSL...行選擇線
MC...記憶體單元
Rcell...記憶體單元電阻器
Rref...參考電阻器
Claims (18)
- 一種非揮發性半導體記憶體裝置,其包含:一記憶體組件,其中該記憶體組件之兩個電極之間的一電荷放電速率基於儲存於該記憶體組件之中之資訊之一邏輯值而變化;一感測放大器,其藉由比較連接至該記憶體組件之該等電極中之一者所連接至的一佈線之一感測節點之一放電電位與一參考節點之一參考電位來偵測該資訊之該邏輯值;及一負載電容改變單元,其根據儲存於該記憶體組件中之該資訊之該邏輯值來改變該感測節點之一負載電容,或者該感測節點之該負載電容及該參考節點之一負載電容兩者。
- 如請求項1之非揮發性半導體記憶體裝置,其中該負載電容改變單元可使該感測節點之該負載電容在複數個值之間切換。
- 如請求項2之非揮發性半導體記憶體裝置,其中該感測放大器係放大該感測節點之一電位與該參考節點之一電位之間的一差之一差動感測放大器,其中複數個參考電阻器中之任一者可經由根據該所讀出資訊之該邏輯值控制之一對應之開關選擇而連接至該參考節點,且其中該負載電容改變單元根據連接至該參考節點之該參考電阻器之一值改變該感測節點之該負載電容之一 值。
- 如請求項3之非揮發性半導體記憶體裝置,其進一步包含複數個記憶體組件,其中該負載電容改變單元經組態以藉由改變將複數個該等記憶體組件共同地連接至該感測節點之佈線之一數目來改變該感測節點之該負載電容之該值。
- 如請求項4之非揮發性半導體記憶體裝置,其進一步包含一記憶體單元陣列,其中各自藉由將一單元開關與該複數個記憶體組件之一者連接串聯而組態之記憶體單元係以一矩陣圖案安置,其中該記憶體單元陣列包括將該等記憶體單元連接至該感測節點之複數個位元線且具有一位元線分層結構,其中該複數個位元線之每一者透過若干個子位元線選擇開關而連接至對應之複數個子位元線,其中該複數個子位元線之每一者連接至對應之複數個記憶體單元,且其中該負載電容改變單元藉由根據該所讀出資訊之該邏輯值控制該等子位元線選擇開關來改變該感測節點之該負載電容之該值。
- 如請求項5之非揮發性半導體記憶體裝置,其中該複數個位元線之每一者透過控制該位元線與該感測節點之間的一連接之一連接開關而連接至該感測節點。
- 如請求項6之非揮發性半導體記憶體裝置,其中該複數個位元線之每一者之該位元線連接開關係在一線性區中運作之一電晶體。
- 如請求項6之非揮發性半導體記憶體裝置,其中該複數個位元線之每一者之該位元線連接開關係在一飽和區中運作之一電晶體。
- 如請求項5之非揮發性半導體記憶體裝置,其中該記憶體組件係一可變電阻型記憶體裝置,其中所儲存於其中之資訊之一邏輯值基於一所施加電壓之一方向而變化。
- 如請求項2之非揮發性半導體記憶體裝置,其中該感測放大器係藉由比較該感測節點之該電位與該參考節點之一恆定電位來執行放大之一感測放大器,其中該負載電容改變單元包括複數個額外負載電容器及各自選擇性地將該複數個額外負載電容器之一對應之一者連接至該感測節點之複數個開關,且其中該負載電容改變單元經組態以藉由控制該複數個開關而根據該所讀出資訊之該邏輯值來改變該感測節點之該負載電容之值。
- 如請求項10之非揮發性半導體記憶體裝置,其進一步包含複數個記憶體組件,其中該負載電容改變單元經組態以藉由改變將該複數個該等記憶體組件共同地連接至該感測節點之佈線之一數目來改變該感測節點之該負載電容之該值。
- 如請求項11之非揮發性半導體記憶體裝置,其進一步包含一記憶體單元陣列,其中各自藉由將一單元開關與該複數個記憶體組件之一者串聯連接而組態之記憶體單元係以一矩陣圖案安置, 其中該記憶體單元陣列包括將該等記憶體單元連接至該感測節點之複數個位元線且具有一位元線分層結構,其中該複數個位元線之每一者透過若干個子位元線選擇開關而連接至對應之複數個子位元線,其中該複數個子位元線之每一者連接至對應之複數個記憶體單元,且其中該負載電容改變單元藉由根據該所讀出資訊之該邏輯值控制該等子位元線選擇開關來改變該感測節點之該負載電容之該值。
- 如請求項12之非揮發性半導體記憶體裝置,其中該複數個位元線之每一者透過控制該位元線與該感測節點之間的一連接之一位元線連接開關而連接至該感測節點。
- 如請求項13之非揮發性半導體記憶體裝置,其中該複數個位元線之每一者之該位元線連接開關係在一線性區中運作之一電晶體。
- 如請求項13之非揮發性半導體記憶體裝置,其中該複數個位元線之每一者之該位元線連接開關係在一飽和區中運作之一電晶體。
- 如請求項13之非揮發性半導體記憶體裝置,其中一NMOS開關連接於該複數個位元線之每一者之該位元線連接開關與該感測節點之間,且其中,藉由將一箝位電壓施加至該NMOS開關之一閘極,將該複數個位元線之每一者箝位於藉由將該箝位電壓降低該NMOS開關之該閘極與一源極之間的一電壓而獲取之一電壓下,以使在其處根據一感測操作產生一電 壓振幅之該感測節點之一負載與各別之該位元線之一負載彼此分離。
- 如請求項12之非揮發性半導體記憶體裝置,其中該記憶體組件係一可變電阻型記憶體裝置,其中所儲存於其中之資訊之一邏輯值基於一所施加電壓之一方向而變化。
- 如請求項1之非揮發性半導體記憶體裝置,其中該記憶體組件係一可變電阻型記憶體裝置,其中所儲存於其中之資訊之一邏輯值基於一所施加電壓之一方向而變化。
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