JP4249352B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリ等の電気的に書換え可能な不揮発性半導体記憶装置に関し、特に読み出しセルのソース側ビット線およびリファレンスセルのソース側ビット線に容量を付加して、その容量に充放電される電流変化に基づいて、プログラム・ベリファイおよびイレーズ・ベリファイをおこなう不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
図５は、従来の不揮発性半導体記憶装置の要部を示す回路図であり、特にデータの読み出し、プログラム・ベリファイおよびイレーズ・ベリファイの動作を説明するための構成を示したものである。
【０００３】
図５に示す不揮発性半導体記憶装置は、データを記憶する複数のメモリセル（読み出しセル）を格子状に配置したメモリセル・アレイ２０と、アドレスの入力に基づいてメモリセル・アレイ２０のロウ方向、すなわちワード線ＷＬ０〜ＷＬｎの一つを選択するロウデコーダ２２と、図示しないコラムデコーダから入力されるコラム信号に基づいてメモリセル・アレイ２０のコラム方向、すなわちビット線の一つを選択するドレイン側ビット線２１およびソース側ビット線２３と、を備えている。
【０００４】
また、この不揮発性半導体記憶装置は、データ読み出し時の記憶状態の判断、プログラム・ベリファイおよびイレーズ・ベリファイをおこなうためのリファレンスセル３０と、メモリセル・アレイ２０およびリファレンスセル３０のそれぞれから出力される信号間を比較するセンスアンプ４０と、を備えている。
【０００５】
また、データの読み出し、プログラム・ベリファイおよびイレーズ・ベリファイのそれぞれの動作に応じた電圧をリファレンスセル３０のコントロール・ゲートに印加するリファレンス・ワード線ドライバ３２と、データの読み出し用の電圧を生成する読み出し電圧発生器２４と、プログラム・ベリファイ用の電圧を生成するプログラム・ベリファイ電圧発生器２６と、イレーズ・ベリファイ用の電圧を生成するイレーズ・ベリファイ電圧発生器２８と、を備えて構成されている。
【０００６】
特に、メモリセル・アレイ２０側のソース側ビット線２３とリファレンスセル３０側のソース側ビット線には、それぞれの出力端部に並列に、メモリセル・アレイ２０から出力された信号を充電するための所定の容量が付加されており、後述するように、センスアンプ４０が、これら容量間の充電速度の相違に基づく電位差を検出することにより、データの読み出し、プログラム・ベリファイおよびイレーズ・ベリファイをおこなうことができる。なお、通常これら容量は、センスアンプ４０内の２つの入力線にそれぞれ並列に設けられる。
【０００７】
また、上記した読み出しセルおよびリファレンスセル３０は、たとえば、ｐ型シリコン基板上に、ソースおよびドレインとしてｎ型拡散層を形成し、これらソースおよびドレイン間に配置されかつ絶縁体で覆われたフローティング・ゲートと、そのフローティング・ゲートへのホットエレクトロン注入およびゲート電圧の制御をおこなうコントロール・ゲートとから構成される電気的に書換え可能な不揮発性半導体記憶素子であり、たとえばフラッシュＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）等である。
【０００８】
つぎに、この不揮発性半導体記憶装置のデータ読み出し、プログラム・ベリファイおよびイレーズ・ベリファイの動作について順に説明する。なお、データの書き込み（プログラム）は、たとえば、ソース電圧Ｖs＝０［Ｖ］、ドレイン電圧Ｖd＝５〜６［Ｖ］、コントロール・ゲート電圧Ｖcg＝１２［Ｖ］（プログラム電圧）とし、ドレインからフローティング・ゲートにホットエレクトロンを注入することによりおこなわれる。
【０００９】
また、データの消去（イレーズ）は、たとえば、ソース電圧Ｖs＝５［Ｖ］（電源電圧）、コントロール・ゲート電圧Ｖcg＝−８．５［Ｖ］（イレーズ電圧）とし、ドレインを開放状態として、フローティング・ゲートからソースに電子を引き抜くことによりおこなわれる。
【００１０】
（データ読み出し）
まず、データ読み出し動作においては、図５において、ｐチャネル型ＭＯＳトランジスタＴｒ１１およびＴｒ２１を、それぞれ信号ＰＤ１、ＰＤ２によってＯＮ状態とする。
【００１１】
そして、アドレスの指定に対し、図示しないコラムデコーダがドレイン側ビット線２１とソース側ビット線２３のそれぞれに接続されたＭＯＳトランジスタをＯＮ状態とし（ビット線の選択）、ロウデコーダ２２が、読み出し電圧発生器２４から供給される読み出し電圧を読み出しセルのコントロール・ゲートに印加する（ワード線の選択）。
【００１２】
すなわち、これらビット線とワード線の選択により、データ読み出しの対象となる読み出しセルが選択される。そして、この状態において、ＭＯＳトランジスタＴｒ１２およびＴｒ１３がコラムセレクト信号ＣＳによりＯＮ状態にされることで、選択されたビット線が有効となり、読み出しセルに記憶されたデータを読み出すことができる。
【００１３】
一方、リファレンスセル３０側では、データ読み出し動作、プログラム動作およびイレーズ動作においてセンスアンプ４０に入力される電流の特性を考慮して、読み出しセル側の動作において制御されるＭＯＳトランジスタと同様な特性のＭＯＳトランジスタＴｒ２２、Ｔｒ２３、Ｔｒ２５、Ｔｒ２６が配置されており、これらＭＯＳトランジスタは常時ＯＮ状態とされている。
【００１４】
そして、リファレンスセル３０側においても、上記したメモリセル・アレイ２０側の動作にともなって、リファレンス・ワード線ドライバ３２が、読み出し電圧発生器２４から供給される読み出し電圧を、ワード線ＷＬｒｅｆを介してリファレンスセル３０のコントロール・ゲートに印加する。
【００１５】
そして、メモリセル・アレイ２０側とリファレンスセル３０側の双方において、それぞれＭＯＳトランジスタＴｒ１４およびＴｒ２４が信号ＥＱによりＯＮ状態とされ、上記した容量に蓄積された電荷が放電（リセット）される。つづいて、所定のタイミングの信号ＥＱの入力によりこれらＭＯＳトランジスタＴｒ１４およびＴｒ２４がＯＦＦ状態とされる。
【００１６】
これにより、メモリセル・アレイ２０側のソース側ビット線２３から出力される信号が、ＳＡＩＮ信号として、ＭＯＳトランジスタＴｒ１３を介してセンスアンプ４０に入力される。なお、このＳＡＩＮ信号は、実際には、上記した容量の電位変化として現れる。
【００１７】
また、リファレンスセル３０側においても、ソース側ビット線を通じて出力される信号が、ＳＡＲＥＦ信号としてセンスアンプ４０に入力される。なお、このＳＡＲＥＦ信号もまた、上記した容量の電位変化として現れる。
【００１８】
そして、センスアンプ４０が、ＳＡＩＮ信号とＳＡＲＥＦ信号との間の電位変化、すなわち、上記した各容量への充電速度を検出することによって、ＳＡＩＮ信号とＳＡＲＥＦ信号との電位差を演算する。
【００１９】
たとえば、センスアンプ４０は、メモリセル・アレイ２０側の上記容量への充電速度がリファレンスセル３０側の上記容量への充電速度よりも小さく、かつ信号ＬＴによってＭＯＳトランジスタＴｒ１５がＯＮ状態にされるタイミングにおいて、ＳＡＩＮ信号がＳＡＲＥＦ信号の電位よりも小さい場合に、フローティング・ゲートにホットエレクトロンが注入された状態であると判断し、ＯＵＴ信号としてデータ“０”を出力する。
【００２０】
また、これとは逆に、メモリセル・アレイ２０側の上記容量への充電速度がリファレンスセル３０側の上記容量への充電速度よりも大きく、かつ信号ＬＴによってＭＯＳトランジスタＴｒ１５がＯＮ状態にされるタイミングにおいて、ＳＡＩＮ信号がＳＡＲＥＦ信号の電位よりも大きい場合に、センスアンプ４０は、フローティング・ゲートの電子が引き抜かれた状態であると判断し、ＯＵＴ信号としてデータ“１”を出力する。
【００２１】
なお、このデータ読み出しは、たとえば、ソース電圧Ｖs＝０［Ｖ］、ドレイン電圧Ｖd＝１［Ｖ］、コントロール・ゲート電圧Ｖcg＝５［Ｖ］としておこなわれる。
【００２２】
（プログラム・ベリファイ）
プログラム・ベリファイ動作についても、上記したデータ読み出し動作と同様に、まず、メモリセル・アレイ２０側において読み出しセルの選択をおこなう。ただし、リファレンスセル３０側においては、リファレンス・ワード線ドライバ３２が、読み出し電圧発生器２４により生成される読み出し電圧に代えて、プログラム・ベリファイ電圧発生器２６により生成されるプログラム・ベリファイ電圧を、リファレンスセル３０のコントロール・ゲートに印加する。
【００２３】
ここで、このプログラム・ベリファイ電圧は、読み出し電圧が示す電圧値よりも低い値に設定される。これにより、センスアンプ４０は、データ読み出し時よりも小さい電位を示すＳＡＲＥＦ信号に対し、信号ＬＴによってＭＯＳトランジスタＴｒ１５がＯＮ状態にされるタイミングにおいて、ＳＡＩＮ信号がさらに小さくなる場合に、正常にプログラム動作がおこなわれたものと判断し、ＯＵＴ信号としてデータ“０”を出力する。
【００２４】
（イレーズ・ベリファイ）
一方、イレーズ・ベリファイ動作も、上記したデータ読み出し動作と同様に、メモリセル・アレイ２０側において読み出しセルの選択をおこなう。ただし、リファレンスセル３０側においては、リファレンス・ワード線ドライバ３２が、読み出し電圧発生器２４により生成される読み出し電圧に代えて、イレーズ・ベリファイ電圧発生器２８により生成されるイレーズ・ベリファイ電圧を、リファレンスセル３０のコントロール・ゲートに印加する。
【００２５】
ここで、このイレーズ・ベリファイ電圧は、読み出し電圧が示す電圧値よりも大きい値に設定される。これにより、センスアンプ４０は、データ読み出し時よりも大きな電位を示すＳＡＲＥＦ信号に対し、信号ＬＴによってＭＯＳトランジスタＴｒ１５がＯＮ状態にされるタイミングにおいて、ＳＡＩＮ信号がさらに大きくなる場合に、正常にイレーズ動作がおこなわれたものと判断し、ＯＵＴ信号としてデータ“１”を出力する。
【００２６】
以上に説明したように、従来の不揮発性半導体記憶装置によれば、リファレンスセル３０側のコントロール・ゲートに印加する電圧を、通常のデータ読み出し時の電圧に対して増減させることで、ベリファイ動作をおこなっている。
【００２７】
【発明が解決しようとする課題】
しかしながら、上述した従来の不揮発性半導体記憶装置では、ベリファイ動作をおこなうために、プログラム・ベリファイ電圧を発生するためのプログラム・ベリファイ電圧発生器２６と、イレーズ・ベリファイ電圧を発生するためのイレーズ・ベリファイ電圧発生器２８と、を備える必要があり、装置構成が複雑・大型化するとともに、省電力化を妨げる要因となっていた。
【００２８】
本発明は、上述の問題点に鑑みてなされたものであって、上記したプログラム・ベリファイ電圧発生器２６およびイレーズ・ベリファイ電圧発生器２８のようなベリファイ動作をおこなうための電圧発生器を不要とし、装置構成を簡略化できるとともに、省電力化を図ることのできる不揮発性半導体記憶装置を提供することを目的とする。
【００２９】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明にかかる不揮発性半導体記憶装置は、電気的消去および書き込みを可能とするデータ記憶用メモリセル（後述するメモリセル・アレイ２０に相当）と、そのデータ記憶用メモリセルの記憶状態を判断するためのリファレンス用メモリセル（後述するリファレンスセル３０に相当）と、データ記憶用メモリセルに流れる電流を充電する第１の容量（後述する容量Ｃ１０に相当）と、リファレンス用メモリ・セルに流れる電流を充電する第２の容量（後述する容量Ｃ１１に相当）と、前記第１の容量と前記第２の容量との間の充電速度差および電位差を検出するセンスアンプ（後述するセンスアンプ４０に相当）と、を備えている。
【００３０】
そして、このセンスアンプによる検出結果によってデータ記憶用メモリセルのデータ読み出し、プログラム・ベリファイおよびイレーズ・ベリファイ動作をおこなう不揮発性半導体記憶装置において、容量値可変手段（後述する容量Ｃ２０〜Ｃ２２およびＭＯＳトランジスタＴｒ２１、Ｔｒ２２からなる構成に相当）によって、複数の容量を並列に接続または切り離すことにより、プログラム・ベリファイ動作時において、上記した第２の容量の容量値をデータ読み出し動作時よりも大きくし、イレーズ・ベリファイ動作時において、上記した第２の容量の容量値をデータ読み出し動作時よりも小さくする。
【００３１】
これにより、プログラム・ベリファイ動作とイレーズ・ベリファイ動作に応じて、リファレンス用メモリ・セルに流れる電流の充電速度を増減させることができ、ベリファイ動作ごとにリファレンス用メモリ・セルのゲートに印加する電圧を変化させることなく、すなわちこのための電圧発生器を備えることなく、センスアンプによるデータ読み出し動作およびベリファイ動作が可能となる。
【００３２】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる不揮発性半導体記憶装置の好適な実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００３３】
〔実施の形態１〕
まず、実施の形態１にかかる不揮発性半導体記憶装置について説明する。実施の形態１にかかる不揮発性半導体記憶装置は、従来の不揮発性半導体記憶装置において必要であったプログラム・ベリファイ電圧発生器とイレーズ・ベリファイ電圧発生器を備えずに、リファレンスセル側のソース側ビット線に、プログラム・ベリファイ動作とイレーズ・ベリファイ動作のそれぞれにおいて選択される容量を付加することで、これらベリファイ時のリファレンスセル側から出力されるＳＡＲＥＦ信号の電位を変化させることを特徴としている。
【００３４】
図１は、実施の形態１にかかる不揮発性半導体記憶装置の要部を示す回路図であり、特にデータの読み出し、プログラム・ベリファイおよびイレーズ・ベリファイの動作を説明するための構成を示したものである。なお、図５と共通する部分には同一符号を付して、その説明を省略する。
【００３５】
図１に示す不揮発性半導体記憶装置は、図５に示した不揮発性半導体記憶装置に対し、プログラム・ベリファイ電圧発生器２６とイレーズ・ベリファイ電圧発生器２８を排除し、リファレンスセル３０のソース側ビット線の出力部に、容量Ｃ２０、Ｃ２１およびＣ２２を並列に設けている。
【００３６】
さらに、容量Ｃ２１への電流の充放電をＯＮ／ＯＦＦ制御するＭＯＳトランジスタＴｒ２１と、容量Ｃ２２への電流の充放電をＯＮ／ＯＦＦ制御するＭＯＳトランジスタＴｒ２２と、を備えて構成される。なお、ここで、従来の不揮発性半導体記憶装置のメモリセル・アレイ２０のソース側ビット線の出力部に並置された容量をＣ１０とし、リファレンスセル３０のソース側ビット線の出力部に並置された容量をＣ１１として、上記した容量Ｃ２０、Ｃ２１およびＣ２２と区別する。
【００３７】
つぎに、この不揮発性半導体記憶装置のデータ読み出し、プログラム・ベリファイ動作およびイレーズ・ベリファイの動作について、図２および図３に示す波形図を参照しつつ順に説明する。なお、データの書き込み（プログラム）およびデータの消去（イレーズ）については、従来どおりであるので、ここではそれらの説明を省略する。
【００３８】
（データ読み出し）
まず、データ読み出し動作においては、図１において、ｐチャネル型ＭＯＳトランジスタＴｒ１１およびＴｒ２１を、それぞれ信号ＰＤ１、ＰＤ２によりＯＮ状態とする。
【００３９】
そして、アドレスの指定に対し、図示しないカラムデコーダがドレイン側ビット線２１（ＤＳ０、ＤＳ１）とソース側ビット線２３（ＳＳ０、ＳＳ１）のそれぞれに接続されたＭＯＳトランジスタのうち、上記したアドレスが示すものをＯＮ状態とし、ロウデコーダ２２が、ワード線ＷＬ０〜ＷＬｎのうち、上記したアドレスが示すものに対して読み出し電圧発生器２４から供給される読み出し電圧を印加する。
【００４０】
これにより、ビット線とワード線ＷＬの選択、すなわちデータ読み出しの対象となる読み出しセルの選択がおこなわれ、選択された読み出しセルのコントロール・ゲートに上記した読み出し電圧が印加される。そして、この状態において、ＭＯＳトランジスタＴｒ１２およびＴｒ１３がコラムセレクト信号ＣＳによりＯＮ状態にされることで、選択されたビット線が有効となり、読み出しセルのデータの読み出しが可能となる。
【００４１】
一方、リファレンスセル３０側では、データ読み出し、プログラムおよびイレーズ動作においてセンスアンプ４０に入力される電流の特性を考慮して、読み出しセル側の動作において制御されるＭＯＳトランジスタと同一特性のＭＯＳトランジスタＴｒ２２、Ｔｒ２３、Ｔｒ２５、Ｔｒ２６が配置されており、これらＭＯＳトランジスタは常時ＯＮ状態とされている。
【００４２】
そして、リファレンスセル３０側においても、上記したメモリセル・アレイ２０側の動作にともなって、リファレンス・ワード線ドライバ３２が、読み出し電圧発生器２４から供給される読み出し電圧を、ワード線ＷＬｒｅｆを介してリファレンスセル３０のコントロール・ゲートに印加する。
【００４３】
そして、図２に示すように、上記したワード線ＷＬおよびＷＬｒｅｆに印可される読み出し電圧が十分に立ち上がるまでの間、信号ＥＱがハイレベルに遷移される。すなわち、読み出し電圧の印可と同時に、ＭＯＳトランジスタＴｒ１４およびＴｒ２４は、ハイレベルを示す信号ＥＱをそのゲートに入力し、ＯＮ状態とされる。
【００４４】
さらに、この際、ＭＯＳトランジスタＴｒ２１は、ローレベルを示す信号ＥＲＶによってインバータＧ１から出力されたハイレベルの信号をそのゲートに入力することでＯＮ状態にされるとともに、ＭＯＳトランジスタＴｒ２２は、ハイレベルを示す信号ＰＧＭＶを入力することでＯＮ状態とされる。これにより、上記容量Ｃ１０、Ｃ１１、Ｃ２１、Ｃ２２およびＣ２３に蓄積された電荷が放電（リセット）される。
【００４５】
そして、上記したワード線ＷＬおよびＷＬｒｅｆに印可された読み出し電圧が十分に立ち上がると、信号ＥＱがローレベルに遷移され、これによりＭＯＳトランジスタＴｒ１４およびＴｒ２４がＯＦＦ状態とされる。また、この際、信号ＥＲＶはハイレベルに遷移され、信号ＰＧＭＶはローレベルに遷移されて、ＭＯＳトランジスタＴｒ２１およびＴｒ２２はともにＯＦＦ状態とされる。すなわち、リファレンスセル３０側では、容量Ｃ１１に加えて、容量Ｃ２０およびＣ２１が並列に接続された形態となる。
【００４６】
そして、この状態において、メモリセル・アレイ２０側のソース側ビット線から出力される信号が、ＳＡＩＮ信号として、ＭＯＳトランジスタＴｒ１３を介してセンスアンプ４０に入力される。なお、このＳＡＩＮ信号は、実際には、上記した容量の電位変化として現れる。
【００４７】
また、リファレンスセル３０側においても、ソース側ビット線を通じて出力される信号が、ＳＡＲＥＦ信号としてセンスアンプ４０に入力される。なお、このＳＡＲＥＦ信号もまた、上記した容量の電位変化として現れる。
【００４８】
そして、センスアンプ４０が、ＳＡＩＮ信号とＳＡＲＥＦ信号との間の電位変化、すなわち、上記した各容量への充電速度を検出することによって、ＳＡＩＮ信号とＳＡＲＥＦ信号との電位差を演算する。
【００４９】
たとえば、センスアンプ４０は、図２に示すように、容量Ｃ１０への充電速度が容量Ｃ１１、Ｃ２０およびＣ２１への充電速度よりも小さく、かつ信号ＬＴがハイレベルに遷移されるタイミングにおいてＳＡＩＮ信号がＳＡＲＥＦ信号の電位よりも小さい場合に、フローティング・ゲートにホットエレクトロンが注入された状態であると判断し、ＯＵＴ信号としてデータ“０”を出力する。
【００５０】
また、これとは逆に、図３に示すように、容量Ｃ１０への充電速度が容量Ｃ１１、Ｃ２０およびＣ２１への充電速度よりも大きく、かつ信号ＬＴがハイレベルに遷移されるタイミングにおいてＳＡＩＮ信号がＳＡＲＥＦ信号の電位よりも大きい場合に、センスアンプ４０は、フローティング・ゲートの電子が引き抜かれた状態であると判断し、ＯＵＴ信号としてデータ“１”を出力する。
【００５１】
（プログラム・ベリファイ）
つぎに、プログラム・ベリファイ動作は、メモリセル・アレイ２０側において上記したデータ読み出し動作と同様な読み出しセルの選択をおこなう。ただし、リファレンスセル３０側においては、信号ＥＲＶがローレベルに遷移されるとともに信号ＰＧＭＶがハイレベルに遷移されることで、ＭＯＳトランジスタＴｒ２１およびＴｒ２２がともにＯＮ状態とされ、リファレンスセル３０側のソース側ビット線から供給される電流により、容量Ｃ１１、Ｃ２０およびＣ２１とともに容量Ｃ２２が充電される。
【００５２】
すなわち、データ読み出し時と比較して、容量Ｃ２２がさらに並列に接続されることにより、ＳＡＲＥＦ信号として示される充電速度は、データ読み出し時よりも小さくなる。よって、センスアンプ４０は、より電位の小さくなったＳＡＲＥＦ信号に対し、ＳＡＩＮ信号がさらに小さくなった際に、正常にプログラム動作がおこなわれたものと判断し、ＯＵＴ信号としてデータ“０”を出力する。
【００５３】
これは、リファレンスセル３０のコントロール・ゲートに印加する電圧を変更することなく、すなわちプログラム・ベリファイ電圧発生器を備えることなく、プログラム・ベリファイ動作がおこなえることを意味している。
【００５４】
（イレーズ・ベリファイ）
一方、イレーズ・ベリファイ動作は、プログラム・ベリファイ動作と同様に、メモリセル・アレイ２０側においては上記したデータ読み出し動作と同様な読み出しセルの選択をおこなう。ただし、リファレンスセル３０側においては、信号ＥＲＶがハイレベルに遷移されるとともに信号ＰＧＭＶがローレベルに遷移されることで、ＭＯＳトランジスタＴｒ２１およびＴｒ２２がともにＯＦＦ状態とされ、リファレンスセル３０側のソース側ビット線から供給される電流は、容量Ｃ１１およびＣ２０を充電する。
【００５５】
すなわち、データ読み出し時と比較して、容量Ｃ２１の接続が切り離されることにより、ＳＡＲＥＦ信号として示される充電速度は、データ読み出し時よりも大きくなる。よって、センスアンプ４０は、より電位の大きくなったＳＡＲＥＦ信号に対し、ＳＡＩＮ信号がさらに大きくなった際に、正常にイレーズ動作がおこなわれたものと判断し、ＯＵＴ信号としてデータ“１”を出力する。
【００５６】
これは、リファレンスセル３０のコントロール・ゲートに印加する電圧を変更することなく、すなわちイレーズ・ベリファイ電圧発生器を備えることなく、イレーズ・ベリファイ動作がおこなえることを意味している。
【００５７】
以上に説明したように実施の形態１にかかる不揮発性半導体記憶装置は、リファレンスセル３０のソース側ビット線の出力部に並列に接続される容量Ｃ１１に加えて、容量Ｃ２０を並列に接続し、さらにデータ読み出し時およびプログラム・ベリファイ時に並列に接続されかつイレーズ・ベリファイ時に切り離される容量Ｃ２１と、プログラム・ベリファイ時に並列に接続される容量Ｃ２２と、を備えているので、プログラム・ベリファイとイレーズ・ベリファイ動作に応じて、リファレンスセル３０側から出力されるＳＡＲＥＦ信号の電位を増減させることができ、これにより、従来必要であったプログラム・ベリファイ電圧発生器およびイレーズ・ベリファイ電圧発生器を排除できるため、装置構成を簡略化できるとともに、低消費電力化を図ることができる。
【００５８】
〔実施の形態２〕
つぎに、実施の形態２にかかる不揮発性半導体記憶装置について説明する。実施の形態２にかかる不揮発性半導体記憶装置は、メモリセルが多値の記憶を可能とする構成である場合に、上述した実施の形態１に説明したベリファイ動作の概念を適用させるものである。
【００５９】
実施の形態１にかかる不揮発性半導体記憶装置においては、メモリセルを構成する一つのフローティング・ゲートにホットエレクトロンが注入されているか否かの２値の記憶を可能にするものであったが、多値の記憶を可能とするメモリセルも知られている。たとえば、同出願人による特開平７−２７３２２７号に「不揮発性多値記憶素子およびこれを用いた装置」が開示されている。
【００６０】
この「不揮発性多値記憶素子およびこれを用いた装置」によれば、コントロール・ゲートと半導体基板との間に複数のフローティング・ゲートが形成されており、多値の一つの増加に対して、しきい電圧が略一定値変化するように複数のフローティング・ゲートの各々に電荷を注入する。これにより、２値記憶素子と同じ面積で多値を記憶することができるとともに、簡単な記憶値の判定を可能としている。
【００６１】
図４は、実施の形態２にかかる不揮発性半導体記憶装置の要部を示す回路図であり、特にデータの読み出し、プログラム・ベリファイおよびイレーズ・ベリファイの動作を説明するための構成を示したものである。なお、図１と共通する部分には同一符号を付して、その説明を省略する。
【００６２】
図４において、図１と異なる点は、リファレンスセル３０側のソース側のビット線に並列に接続された容量Ｃ２０、Ｃ２１およびＣ２２に加えて、さらに、プログラム・ベリファイ動作のための複数の容量Ｃ２３〜Ｃ２ｎが並列に接続されていることである。
【００６３】
また、これら複数の容量Ｃ２３〜Ｃ２ｎの各々には、容量Ｃ２２とＭＯＳトランジスタＴｒ２２とからなる構成と同様に、それら容量と上記したソース側のビット線との接続を選択的にＯＮ／ＯＦＦ制御するためのＯＳトランジスタＴｒ２３〜Ｔｒ２ｎが設けられている。なお、図中においてメモリセル・アレイ２０を構成する読み出しセルおよびリファレンスセル３０を構成するメモリセルは、上記した多値記憶を可能とする素子構造を有している。
【００６４】
づきに、この不揮発性半導体記憶装置のデータ読み出し、プログラム・ベリファイ動作およびイレーズ・ベリファイの動作について説明する。なお、データのイレーズ動作については従来どおりであるが、データのプログラム動作は、読み出しセルのコントロール・ゲートに、記憶させる多値に応じて異なる電圧を印加し、フローティング・ゲートに注入するホットエレクトロンの量を変化させることでおこなわれる。
【００６５】
（データ読み出し）
まず、データ読み出し動作は、実施の形態１に説明した動作と同様であるため、ここではその説明を省略する。ただし、センスアンプ４０において、たとえば、検出されたＳＡＩＮ信号とＳＡＲＥＦ信号との差分量に応じて、多値を判断する必要がある。よって、センスアンプ４０から出力されるＯＵＴ信号は、上記した差分量によって定まる電圧値を示し、たとえば、５［Ｖ］、６［Ｖ］、７［Ｖ］および８［Ｖ］を示すＯＵＴ信号を、順に記憶値“１”、“２”、“３”および“４”として判断する。
【００６６】
（プログラム・ベリファイ）
つぎに、プログラム・ベリファイ動作は、上記したデータ読み出し動作と同様に、メモリセル・アレイ２０側において読み出しセルの選択をおこなう。ただし、リファレンスセル３０側においては、信号ＥＲＶがローレベルに遷移されるとともに、プログラムした記憶値に応じて、信号ＰＧＭＶ１〜ＰＧＭＶｎがハイレベルに遷移されることで、ＭＯＳトランジスタＴｒ２１と、ＭＯＳトランジスタＴｒ２２〜Ｔｒ２ｎのいくつかとがともにＯＮ状態とされ、リファレンスセル３０側のソース側ビット線から供給される電流により、容量Ｃ１１、Ｃ２０およびＣ２１とともに容量Ｃ２２〜Ｃ２ｎのいくつかが充電される。
【００６７】
たとえば、記憶値“１”のプログラム・ベリファイ動作をおこなうには、信号ＥＲＶをローレベルにするとともに、信号ＰＧＭＶ１をハイレベルにし、記憶値“２”のプログラム・ベリファイ動作をおこなうには、信号ＥＲＶをローレベルにするとともに、信号ＰＧＭＶ１およびＰＧＭＶ２をハイレベルにする。このように、記憶値が増加するごとに、ハイレベルに遷移させる信号ＰＧＭＶ１〜ＰＧＭＶｎを順に重畳していく。
【００６８】
すなわち、データ読み出し時と比較して、容量Ｃ２２〜Ｃ２ｎがさらに並列に重畳して接続されることにより、ＳＡＲＥＦ信号として示される充電速度は、データ読み出し時よりも小さくなり、かつ記憶値に応じて変化する。よって、センスアンプ４０は、より電位の小さくなったＳＡＲＥＦ信号に対し、ＳＡＩＮ信号が記憶値に応じた範囲内でさらに小さくなった際に、正常にプログラム動作がおこなわれたものと判断し、ＯＵＴ信号として記憶値を出力する。
【００６９】
これは、リファレンスセル３０のコントロール・ゲートに印加する電圧を変更することなく、すなわちプログラム・ベリファイ電圧発生器を備えることなく、多値のプログラム・ベリファイ動作がおこなえることを意味している。
【００７０】
（イレーズ・ベリファイ）
一方、イレーズ・ベリファイ動作は、上記したデータ読み出し動作と同様に、メモリセル・アレイ２０側において読み出しセルの選択をおこなう。ただし、リファレンスセル３０側においては、信号ＥＲＶがハイレベルに遷移されるとともに信号ＰＧＭＶ１〜ＰＧＭＶｎのすべてがローレベルに遷移されることで、ＭＯＳトランジスタＴｒ２１〜Ｔｒ２ｎがすべてＯＦＦ状態とされ、リファレンスセル３０側のソース側ビット線から供給される電流は、容量Ｃ１１およびＣ２０を充電する。
【００７１】
すなわち、データ読み出し時と比較して、容量Ｃ２１の接続が切り離されることにより、ＳＡＲＥＦ信号として示される充電速度は、データ読み出し時よりも大きくなる。よって、センスアンプ４０は、より電位の大きくなったＳＡＲＥＦ信号に対し、ＳＡＩＮ信号がさらに大きくなった際に、正常にイレーズ動作がおこなわれたものと判断し、ＯＵＴ信号として消去状態を示す値を出力する。
【００７２】
これは、リファレンスセル３０のコントロール・ゲートに印加する電圧を変更することなく、すなわちイレーズ・ベリファイ電圧発生器を備えることなく、多値のイレーズ・ベリファイ動作がおこなえることを意味している。
【００７３】
以上に説明したように実施の形態２にかかる不揮発性半導体記憶装置は、リファレンスセル３０のソース側ビット線の出力部に並列に接続される容量Ｃ１１に加えて、容量Ｃ２０を並列に接続し、さらにデータ読み出し時およびプログラム・ベリファイ時に多値の記憶状態に応じて並列に接続されかつイレーズ・ベリファイ時に切り離される容量Ｃ２１と、プログラム・ベリファイ時に多値の記憶状態に応じて並列に接続される容量Ｃ２２〜Ｃ２ｎと、を備えているので、実施の形態１による効果を、多値の記憶を可能とする不揮発性半導体記憶装置においても享受することができる。
【００７４】
【発明の効果】
以上説明したとおり、本発明によれば、プログラム・ベリファイ動作とイレーズ・ベリファイ動作に応じて、リファレンス用メモリ・セルに流れる電流の充電速度を増減させることができ、これにより、従来必要であったプログラム・ベリファイ電圧発生器およびイレーズ・ベリファイ電圧発生器を排除できるため、装置構成を簡略化できるとともに、低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】実施の形態１にかかる不揮発性半導体記憶装置の要部を示す回路図である。
【図２】実施の形態１にかかる不揮発性半導体記憶装置の動作を説明するための波形図である。
【図３】実施の形態１にかかる不揮発性半導体記憶装置の動作を説明するための波形図である。
【図４】実施の形態２にかかる不揮発性半導体記憶装置の要部を示す回路図である。
【図５】従来の不揮発性半導体記憶装置の要部を示す回路図である。
【符号の説明】
２０ メモリセル・アレイ
２１ ドレイン側ビット線
２２ ロウデコーダ
２３ ソース側ビット線
２４ 読み出し電圧発生器
２６ プログラム・ベリファイ電圧発生器
２８ イレーズ・ベリファイ電圧発生器
３０ リファレンスセル
３２ リファレンス・ワード線ドライバ
４０ センスアンプ
Ｃ２０〜Ｃ２３ 容量
Ｇ１ インバータ
Ｔｒ１１〜Ｔｒ１５，Ｔｒ２１〜Ｔｒ２６ ＭＯＳトランジスタ
【発明の属する技術分野】
本発明は、フラッシュメモリ等の電気的に書換え可能な不揮発性半導体記憶装置に関し、特に読み出しセルのソース側ビット線およびリファレンスセルのソース側ビット線に容量を付加して、その容量に充放電される電流変化に基づいて、プログラム・ベリファイおよびイレーズ・ベリファイをおこなう不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
図５は、従来の不揮発性半導体記憶装置の要部を示す回路図であり、特にデータの読み出し、プログラム・ベリファイおよびイレーズ・ベリファイの動作を説明するための構成を示したものである。
【０００３】
図５に示す不揮発性半導体記憶装置は、データを記憶する複数のメモリセル（読み出しセル）を格子状に配置したメモリセル・アレイ２０と、アドレスの入力に基づいてメモリセル・アレイ２０のロウ方向、すなわちワード線ＷＬ０〜ＷＬｎの一つを選択するロウデコーダ２２と、図示しないコラムデコーダから入力されるコラム信号に基づいてメモリセル・アレイ２０のコラム方向、すなわちビット線の一つを選択するドレイン側ビット線２１およびソース側ビット線２３と、を備えている。
【０００４】
また、この不揮発性半導体記憶装置は、データ読み出し時の記憶状態の判断、プログラム・ベリファイおよびイレーズ・ベリファイをおこなうためのリファレンスセル３０と、メモリセル・アレイ２０およびリファレンスセル３０のそれぞれから出力される信号間を比較するセンスアンプ４０と、を備えている。
【０００５】
また、データの読み出し、プログラム・ベリファイおよびイレーズ・ベリファイのそれぞれの動作に応じた電圧をリファレンスセル３０のコントロール・ゲートに印加するリファレンス・ワード線ドライバ３２と、データの読み出し用の電圧を生成する読み出し電圧発生器２４と、プログラム・ベリファイ用の電圧を生成するプログラム・ベリファイ電圧発生器２６と、イレーズ・ベリファイ用の電圧を生成するイレーズ・ベリファイ電圧発生器２８と、を備えて構成されている。
【０００６】
特に、メモリセル・アレイ２０側のソース側ビット線２３とリファレンスセル３０側のソース側ビット線には、それぞれの出力端部に並列に、メモリセル・アレイ２０から出力された信号を充電するための所定の容量が付加されており、後述するように、センスアンプ４０が、これら容量間の充電速度の相違に基づく電位差を検出することにより、データの読み出し、プログラム・ベリファイおよびイレーズ・ベリファイをおこなうことができる。なお、通常これら容量は、センスアンプ４０内の２つの入力線にそれぞれ並列に設けられる。
【０００７】
また、上記した読み出しセルおよびリファレンスセル３０は、たとえば、ｐ型シリコン基板上に、ソースおよびドレインとしてｎ型拡散層を形成し、これらソースおよびドレイン間に配置されかつ絶縁体で覆われたフローティング・ゲートと、そのフローティング・ゲートへのホットエレクトロン注入およびゲート電圧の制御をおこなうコントロール・ゲートとから構成される電気的に書換え可能な不揮発性半導体記憶素子であり、たとえばフラッシュＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）等である。
【０００８】
つぎに、この不揮発性半導体記憶装置のデータ読み出し、プログラム・ベリファイおよびイレーズ・ベリファイの動作について順に説明する。なお、データの書き込み（プログラム）は、たとえば、ソース電圧Ｖs＝０［Ｖ］、ドレイン電圧Ｖd＝５〜６［Ｖ］、コントロール・ゲート電圧Ｖcg＝１２［Ｖ］（プログラム電圧）とし、ドレインからフローティング・ゲートにホットエレクトロンを注入することによりおこなわれる。
【０００９】
また、データの消去（イレーズ）は、たとえば、ソース電圧Ｖs＝５［Ｖ］（電源電圧）、コントロール・ゲート電圧Ｖcg＝−８．５［Ｖ］（イレーズ電圧）とし、ドレインを開放状態として、フローティング・ゲートからソースに電子を引き抜くことによりおこなわれる。
【００１０】
（データ読み出し）
まず、データ読み出し動作においては、図５において、ｐチャネル型ＭＯＳトランジスタＴｒ１１およびＴｒ２１を、それぞれ信号ＰＤ１、ＰＤ２によってＯＮ状態とする。
【００１１】
そして、アドレスの指定に対し、図示しないコラムデコーダがドレイン側ビット線２１とソース側ビット線２３のそれぞれに接続されたＭＯＳトランジスタをＯＮ状態とし（ビット線の選択）、ロウデコーダ２２が、読み出し電圧発生器２４から供給される読み出し電圧を読み出しセルのコントロール・ゲートに印加する（ワード線の選択）。
【００１２】
すなわち、これらビット線とワード線の選択により、データ読み出しの対象となる読み出しセルが選択される。そして、この状態において、ＭＯＳトランジスタＴｒ１２およびＴｒ１３がコラムセレクト信号ＣＳによりＯＮ状態にされることで、選択されたビット線が有効となり、読み出しセルに記憶されたデータを読み出すことができる。
【００１３】
一方、リファレンスセル３０側では、データ読み出し動作、プログラム動作およびイレーズ動作においてセンスアンプ４０に入力される電流の特性を考慮して、読み出しセル側の動作において制御されるＭＯＳトランジスタと同様な特性のＭＯＳトランジスタＴｒ２２、Ｔｒ２３、Ｔｒ２５、Ｔｒ２６が配置されており、これらＭＯＳトランジスタは常時ＯＮ状態とされている。
【００１４】
そして、リファレンスセル３０側においても、上記したメモリセル・アレイ２０側の動作にともなって、リファレンス・ワード線ドライバ３２が、読み出し電圧発生器２４から供給される読み出し電圧を、ワード線ＷＬｒｅｆを介してリファレンスセル３０のコントロール・ゲートに印加する。
【００１５】
そして、メモリセル・アレイ２０側とリファレンスセル３０側の双方において、それぞれＭＯＳトランジスタＴｒ１４およびＴｒ２４が信号ＥＱによりＯＮ状態とされ、上記した容量に蓄積された電荷が放電（リセット）される。つづいて、所定のタイミングの信号ＥＱの入力によりこれらＭＯＳトランジスタＴｒ１４およびＴｒ２４がＯＦＦ状態とされる。
【００１６】
これにより、メモリセル・アレイ２０側のソース側ビット線２３から出力される信号が、ＳＡＩＮ信号として、ＭＯＳトランジスタＴｒ１３を介してセンスアンプ４０に入力される。なお、このＳＡＩＮ信号は、実際には、上記した容量の電位変化として現れる。
【００１７】
また、リファレンスセル３０側においても、ソース側ビット線を通じて出力される信号が、ＳＡＲＥＦ信号としてセンスアンプ４０に入力される。なお、このＳＡＲＥＦ信号もまた、上記した容量の電位変化として現れる。
【００１８】
そして、センスアンプ４０が、ＳＡＩＮ信号とＳＡＲＥＦ信号との間の電位変化、すなわち、上記した各容量への充電速度を検出することによって、ＳＡＩＮ信号とＳＡＲＥＦ信号との電位差を演算する。
【００１９】
たとえば、センスアンプ４０は、メモリセル・アレイ２０側の上記容量への充電速度がリファレンスセル３０側の上記容量への充電速度よりも小さく、かつ信号ＬＴによってＭＯＳトランジスタＴｒ１５がＯＮ状態にされるタイミングにおいて、ＳＡＩＮ信号がＳＡＲＥＦ信号の電位よりも小さい場合に、フローティング・ゲートにホットエレクトロンが注入された状態であると判断し、ＯＵＴ信号としてデータ“０”を出力する。
【００２０】
また、これとは逆に、メモリセル・アレイ２０側の上記容量への充電速度がリファレンスセル３０側の上記容量への充電速度よりも大きく、かつ信号ＬＴによってＭＯＳトランジスタＴｒ１５がＯＮ状態にされるタイミングにおいて、ＳＡＩＮ信号がＳＡＲＥＦ信号の電位よりも大きい場合に、センスアンプ４０は、フローティング・ゲートの電子が引き抜かれた状態であると判断し、ＯＵＴ信号としてデータ“１”を出力する。
【００２１】
なお、このデータ読み出しは、たとえば、ソース電圧Ｖs＝０［Ｖ］、ドレイン電圧Ｖd＝１［Ｖ］、コントロール・ゲート電圧Ｖcg＝５［Ｖ］としておこなわれる。
【００２２】
（プログラム・ベリファイ）
プログラム・ベリファイ動作についても、上記したデータ読み出し動作と同様に、まず、メモリセル・アレイ２０側において読み出しセルの選択をおこなう。ただし、リファレンスセル３０側においては、リファレンス・ワード線ドライバ３２が、読み出し電圧発生器２４により生成される読み出し電圧に代えて、プログラム・ベリファイ電圧発生器２６により生成されるプログラム・ベリファイ電圧を、リファレンスセル３０のコントロール・ゲートに印加する。
【００２３】
ここで、このプログラム・ベリファイ電圧は、読み出し電圧が示す電圧値よりも低い値に設定される。これにより、センスアンプ４０は、データ読み出し時よりも小さい電位を示すＳＡＲＥＦ信号に対し、信号ＬＴによってＭＯＳトランジスタＴｒ１５がＯＮ状態にされるタイミングにおいて、ＳＡＩＮ信号がさらに小さくなる場合に、正常にプログラム動作がおこなわれたものと判断し、ＯＵＴ信号としてデータ“０”を出力する。
【００２４】
（イレーズ・ベリファイ）
一方、イレーズ・ベリファイ動作も、上記したデータ読み出し動作と同様に、メモリセル・アレイ２０側において読み出しセルの選択をおこなう。ただし、リファレンスセル３０側においては、リファレンス・ワード線ドライバ３２が、読み出し電圧発生器２４により生成される読み出し電圧に代えて、イレーズ・ベリファイ電圧発生器２８により生成されるイレーズ・ベリファイ電圧を、リファレンスセル３０のコントロール・ゲートに印加する。
【００２５】
ここで、このイレーズ・ベリファイ電圧は、読み出し電圧が示す電圧値よりも大きい値に設定される。これにより、センスアンプ４０は、データ読み出し時よりも大きな電位を示すＳＡＲＥＦ信号に対し、信号ＬＴによってＭＯＳトランジスタＴｒ１５がＯＮ状態にされるタイミングにおいて、ＳＡＩＮ信号がさらに大きくなる場合に、正常にイレーズ動作がおこなわれたものと判断し、ＯＵＴ信号としてデータ“１”を出力する。
【００２６】
以上に説明したように、従来の不揮発性半導体記憶装置によれば、リファレンスセル３０側のコントロール・ゲートに印加する電圧を、通常のデータ読み出し時の電圧に対して増減させることで、ベリファイ動作をおこなっている。
【００２７】
【発明が解決しようとする課題】
しかしながら、上述した従来の不揮発性半導体記憶装置では、ベリファイ動作をおこなうために、プログラム・ベリファイ電圧を発生するためのプログラム・ベリファイ電圧発生器２６と、イレーズ・ベリファイ電圧を発生するためのイレーズ・ベリファイ電圧発生器２８と、を備える必要があり、装置構成が複雑・大型化するとともに、省電力化を妨げる要因となっていた。
【００２８】
本発明は、上述の問題点に鑑みてなされたものであって、上記したプログラム・ベリファイ電圧発生器２６およびイレーズ・ベリファイ電圧発生器２８のようなベリファイ動作をおこなうための電圧発生器を不要とし、装置構成を簡略化できるとともに、省電力化を図ることのできる不揮発性半導体記憶装置を提供することを目的とする。
【００２９】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明にかかる不揮発性半導体記憶装置は、電気的消去および書き込みを可能とするデータ記憶用メモリセル（後述するメモリセル・アレイ２０に相当）と、そのデータ記憶用メモリセルの記憶状態を判断するためのリファレンス用メモリセル（後述するリファレンスセル３０に相当）と、データ記憶用メモリセルに流れる電流を充電する第１の容量（後述する容量Ｃ１０に相当）と、リファレンス用メモリ・セルに流れる電流を充電する第２の容量（後述する容量Ｃ１１に相当）と、前記第１の容量と前記第２の容量との間の充電速度差および電位差を検出するセンスアンプ（後述するセンスアンプ４０に相当）と、を備えている。
【００３０】
そして、このセンスアンプによる検出結果によってデータ記憶用メモリセルのデータ読み出し、プログラム・ベリファイおよびイレーズ・ベリファイ動作をおこなう不揮発性半導体記憶装置において、容量値可変手段（後述する容量Ｃ２０〜Ｃ２２およびＭＯＳトランジスタＴｒ２１、Ｔｒ２２からなる構成に相当）によって、複数の容量を並列に接続または切り離すことにより、プログラム・ベリファイ動作時において、上記した第２の容量の容量値をデータ読み出し動作時よりも大きくし、イレーズ・ベリファイ動作時において、上記した第２の容量の容量値をデータ読み出し動作時よりも小さくする。
【００３１】
これにより、プログラム・ベリファイ動作とイレーズ・ベリファイ動作に応じて、リファレンス用メモリ・セルに流れる電流の充電速度を増減させることができ、ベリファイ動作ごとにリファレンス用メモリ・セルのゲートに印加する電圧を変化させることなく、すなわちこのための電圧発生器を備えることなく、センスアンプによるデータ読み出し動作およびベリファイ動作が可能となる。
【００３２】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる不揮発性半導体記憶装置の好適な実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００３３】
〔実施の形態１〕
まず、実施の形態１にかかる不揮発性半導体記憶装置について説明する。実施の形態１にかかる不揮発性半導体記憶装置は、従来の不揮発性半導体記憶装置において必要であったプログラム・ベリファイ電圧発生器とイレーズ・ベリファイ電圧発生器を備えずに、リファレンスセル側のソース側ビット線に、プログラム・ベリファイ動作とイレーズ・ベリファイ動作のそれぞれにおいて選択される容量を付加することで、これらベリファイ時のリファレンスセル側から出力されるＳＡＲＥＦ信号の電位を変化させることを特徴としている。
【００３４】
図１は、実施の形態１にかかる不揮発性半導体記憶装置の要部を示す回路図であり、特にデータの読み出し、プログラム・ベリファイおよびイレーズ・ベリファイの動作を説明するための構成を示したものである。なお、図５と共通する部分には同一符号を付して、その説明を省略する。
【００３５】
図１に示す不揮発性半導体記憶装置は、図５に示した不揮発性半導体記憶装置に対し、プログラム・ベリファイ電圧発生器２６とイレーズ・ベリファイ電圧発生器２８を排除し、リファレンスセル３０のソース側ビット線の出力部に、容量Ｃ２０、Ｃ２１およびＣ２２を並列に設けている。
【００３６】
さらに、容量Ｃ２１への電流の充放電をＯＮ／ＯＦＦ制御するＭＯＳトランジスタＴｒ２１と、容量Ｃ２２への電流の充放電をＯＮ／ＯＦＦ制御するＭＯＳトランジスタＴｒ２２と、を備えて構成される。なお、ここで、従来の不揮発性半導体記憶装置のメモリセル・アレイ２０のソース側ビット線の出力部に並置された容量をＣ１０とし、リファレンスセル３０のソース側ビット線の出力部に並置された容量をＣ１１として、上記した容量Ｃ２０、Ｃ２１およびＣ２２と区別する。
【００３７】
つぎに、この不揮発性半導体記憶装置のデータ読み出し、プログラム・ベリファイ動作およびイレーズ・ベリファイの動作について、図２および図３に示す波形図を参照しつつ順に説明する。なお、データの書き込み（プログラム）およびデータの消去（イレーズ）については、従来どおりであるので、ここではそれらの説明を省略する。
【００３８】
（データ読み出し）
まず、データ読み出し動作においては、図１において、ｐチャネル型ＭＯＳトランジスタＴｒ１１およびＴｒ２１を、それぞれ信号ＰＤ１、ＰＤ２によりＯＮ状態とする。
【００３９】
そして、アドレスの指定に対し、図示しないカラムデコーダがドレイン側ビット線２１（ＤＳ０、ＤＳ１）とソース側ビット線２３（ＳＳ０、ＳＳ１）のそれぞれに接続されたＭＯＳトランジスタのうち、上記したアドレスが示すものをＯＮ状態とし、ロウデコーダ２２が、ワード線ＷＬ０〜ＷＬｎのうち、上記したアドレスが示すものに対して読み出し電圧発生器２４から供給される読み出し電圧を印加する。
【００４０】
これにより、ビット線とワード線ＷＬの選択、すなわちデータ読み出しの対象となる読み出しセルの選択がおこなわれ、選択された読み出しセルのコントロール・ゲートに上記した読み出し電圧が印加される。そして、この状態において、ＭＯＳトランジスタＴｒ１２およびＴｒ１３がコラムセレクト信号ＣＳによりＯＮ状態にされることで、選択されたビット線が有効となり、読み出しセルのデータの読み出しが可能となる。
【００４１】
一方、リファレンスセル３０側では、データ読み出し、プログラムおよびイレーズ動作においてセンスアンプ４０に入力される電流の特性を考慮して、読み出しセル側の動作において制御されるＭＯＳトランジスタと同一特性のＭＯＳトランジスタＴｒ２２、Ｔｒ２３、Ｔｒ２５、Ｔｒ２６が配置されており、これらＭＯＳトランジスタは常時ＯＮ状態とされている。
【００４２】
そして、リファレンスセル３０側においても、上記したメモリセル・アレイ２０側の動作にともなって、リファレンス・ワード線ドライバ３２が、読み出し電圧発生器２４から供給される読み出し電圧を、ワード線ＷＬｒｅｆを介してリファレンスセル３０のコントロール・ゲートに印加する。
【００４３】
そして、図２に示すように、上記したワード線ＷＬおよびＷＬｒｅｆに印可される読み出し電圧が十分に立ち上がるまでの間、信号ＥＱがハイレベルに遷移される。すなわち、読み出し電圧の印可と同時に、ＭＯＳトランジスタＴｒ１４およびＴｒ２４は、ハイレベルを示す信号ＥＱをそのゲートに入力し、ＯＮ状態とされる。
【００４４】
さらに、この際、ＭＯＳトランジスタＴｒ２１は、ローレベルを示す信号ＥＲＶによってインバータＧ１から出力されたハイレベルの信号をそのゲートに入力することでＯＮ状態にされるとともに、ＭＯＳトランジスタＴｒ２２は、ハイレベルを示す信号ＰＧＭＶを入力することでＯＮ状態とされる。これにより、上記容量Ｃ１０、Ｃ１１、Ｃ２１、Ｃ２２およびＣ２３に蓄積された電荷が放電（リセット）される。
【００４５】
そして、上記したワード線ＷＬおよびＷＬｒｅｆに印可された読み出し電圧が十分に立ち上がると、信号ＥＱがローレベルに遷移され、これによりＭＯＳトランジスタＴｒ１４およびＴｒ２４がＯＦＦ状態とされる。また、この際、信号ＥＲＶはハイレベルに遷移され、信号ＰＧＭＶはローレベルに遷移されて、ＭＯＳトランジスタＴｒ２１およびＴｒ２２はともにＯＦＦ状態とされる。すなわち、リファレンスセル３０側では、容量Ｃ１１に加えて、容量Ｃ２０およびＣ２１が並列に接続された形態となる。
【００４６】
そして、この状態において、メモリセル・アレイ２０側のソース側ビット線から出力される信号が、ＳＡＩＮ信号として、ＭＯＳトランジスタＴｒ１３を介してセンスアンプ４０に入力される。なお、このＳＡＩＮ信号は、実際には、上記した容量の電位変化として現れる。
【００４７】
また、リファレンスセル３０側においても、ソース側ビット線を通じて出力される信号が、ＳＡＲＥＦ信号としてセンスアンプ４０に入力される。なお、このＳＡＲＥＦ信号もまた、上記した容量の電位変化として現れる。
【００４８】
そして、センスアンプ４０が、ＳＡＩＮ信号とＳＡＲＥＦ信号との間の電位変化、すなわち、上記した各容量への充電速度を検出することによって、ＳＡＩＮ信号とＳＡＲＥＦ信号との電位差を演算する。
【００４９】
たとえば、センスアンプ４０は、図２に示すように、容量Ｃ１０への充電速度が容量Ｃ１１、Ｃ２０およびＣ２１への充電速度よりも小さく、かつ信号ＬＴがハイレベルに遷移されるタイミングにおいてＳＡＩＮ信号がＳＡＲＥＦ信号の電位よりも小さい場合に、フローティング・ゲートにホットエレクトロンが注入された状態であると判断し、ＯＵＴ信号としてデータ“０”を出力する。
【００５０】
また、これとは逆に、図３に示すように、容量Ｃ１０への充電速度が容量Ｃ１１、Ｃ２０およびＣ２１への充電速度よりも大きく、かつ信号ＬＴがハイレベルに遷移されるタイミングにおいてＳＡＩＮ信号がＳＡＲＥＦ信号の電位よりも大きい場合に、センスアンプ４０は、フローティング・ゲートの電子が引き抜かれた状態であると判断し、ＯＵＴ信号としてデータ“１”を出力する。
【００５１】
（プログラム・ベリファイ）
つぎに、プログラム・ベリファイ動作は、メモリセル・アレイ２０側において上記したデータ読み出し動作と同様な読み出しセルの選択をおこなう。ただし、リファレンスセル３０側においては、信号ＥＲＶがローレベルに遷移されるとともに信号ＰＧＭＶがハイレベルに遷移されることで、ＭＯＳトランジスタＴｒ２１およびＴｒ２２がともにＯＮ状態とされ、リファレンスセル３０側のソース側ビット線から供給される電流により、容量Ｃ１１、Ｃ２０およびＣ２１とともに容量Ｃ２２が充電される。
【００５２】
すなわち、データ読み出し時と比較して、容量Ｃ２２がさらに並列に接続されることにより、ＳＡＲＥＦ信号として示される充電速度は、データ読み出し時よりも小さくなる。よって、センスアンプ４０は、より電位の小さくなったＳＡＲＥＦ信号に対し、ＳＡＩＮ信号がさらに小さくなった際に、正常にプログラム動作がおこなわれたものと判断し、ＯＵＴ信号としてデータ“０”を出力する。
【００５３】
これは、リファレンスセル３０のコントロール・ゲートに印加する電圧を変更することなく、すなわちプログラム・ベリファイ電圧発生器を備えることなく、プログラム・ベリファイ動作がおこなえることを意味している。
【００５４】
（イレーズ・ベリファイ）
一方、イレーズ・ベリファイ動作は、プログラム・ベリファイ動作と同様に、メモリセル・アレイ２０側においては上記したデータ読み出し動作と同様な読み出しセルの選択をおこなう。ただし、リファレンスセル３０側においては、信号ＥＲＶがハイレベルに遷移されるとともに信号ＰＧＭＶがローレベルに遷移されることで、ＭＯＳトランジスタＴｒ２１およびＴｒ２２がともにＯＦＦ状態とされ、リファレンスセル３０側のソース側ビット線から供給される電流は、容量Ｃ１１およびＣ２０を充電する。
【００５５】
すなわち、データ読み出し時と比較して、容量Ｃ２１の接続が切り離されることにより、ＳＡＲＥＦ信号として示される充電速度は、データ読み出し時よりも大きくなる。よって、センスアンプ４０は、より電位の大きくなったＳＡＲＥＦ信号に対し、ＳＡＩＮ信号がさらに大きくなった際に、正常にイレーズ動作がおこなわれたものと判断し、ＯＵＴ信号としてデータ“１”を出力する。
【００５６】
これは、リファレンスセル３０のコントロール・ゲートに印加する電圧を変更することなく、すなわちイレーズ・ベリファイ電圧発生器を備えることなく、イレーズ・ベリファイ動作がおこなえることを意味している。
【００５７】
以上に説明したように実施の形態１にかかる不揮発性半導体記憶装置は、リファレンスセル３０のソース側ビット線の出力部に並列に接続される容量Ｃ１１に加えて、容量Ｃ２０を並列に接続し、さらにデータ読み出し時およびプログラム・ベリファイ時に並列に接続されかつイレーズ・ベリファイ時に切り離される容量Ｃ２１と、プログラム・ベリファイ時に並列に接続される容量Ｃ２２と、を備えているので、プログラム・ベリファイとイレーズ・ベリファイ動作に応じて、リファレンスセル３０側から出力されるＳＡＲＥＦ信号の電位を増減させることができ、これにより、従来必要であったプログラム・ベリファイ電圧発生器およびイレーズ・ベリファイ電圧発生器を排除できるため、装置構成を簡略化できるとともに、低消費電力化を図ることができる。
【００５８】
〔実施の形態２〕
つぎに、実施の形態２にかかる不揮発性半導体記憶装置について説明する。実施の形態２にかかる不揮発性半導体記憶装置は、メモリセルが多値の記憶を可能とする構成である場合に、上述した実施の形態１に説明したベリファイ動作の概念を適用させるものである。
【００５９】
実施の形態１にかかる不揮発性半導体記憶装置においては、メモリセルを構成する一つのフローティング・ゲートにホットエレクトロンが注入されているか否かの２値の記憶を可能にするものであったが、多値の記憶を可能とするメモリセルも知られている。たとえば、同出願人による特開平７−２７３２２７号に「不揮発性多値記憶素子およびこれを用いた装置」が開示されている。
【００６０】
この「不揮発性多値記憶素子およびこれを用いた装置」によれば、コントロール・ゲートと半導体基板との間に複数のフローティング・ゲートが形成されており、多値の一つの増加に対して、しきい電圧が略一定値変化するように複数のフローティング・ゲートの各々に電荷を注入する。これにより、２値記憶素子と同じ面積で多値を記憶することができるとともに、簡単な記憶値の判定を可能としている。
【００６１】
図４は、実施の形態２にかかる不揮発性半導体記憶装置の要部を示す回路図であり、特にデータの読み出し、プログラム・ベリファイおよびイレーズ・ベリファイの動作を説明するための構成を示したものである。なお、図１と共通する部分には同一符号を付して、その説明を省略する。
【００６２】
図４において、図１と異なる点は、リファレンスセル３０側のソース側のビット線に並列に接続された容量Ｃ２０、Ｃ２１およびＣ２２に加えて、さらに、プログラム・ベリファイ動作のための複数の容量Ｃ２３〜Ｃ２ｎが並列に接続されていることである。
【００６３】
また、これら複数の容量Ｃ２３〜Ｃ２ｎの各々には、容量Ｃ２２とＭＯＳトランジスタＴｒ２２とからなる構成と同様に、それら容量と上記したソース側のビット線との接続を選択的にＯＮ／ＯＦＦ制御するためのＯＳトランジスタＴｒ２３〜Ｔｒ２ｎが設けられている。なお、図中においてメモリセル・アレイ２０を構成する読み出しセルおよびリファレンスセル３０を構成するメモリセルは、上記した多値記憶を可能とする素子構造を有している。
【００６４】
づきに、この不揮発性半導体記憶装置のデータ読み出し、プログラム・ベリファイ動作およびイレーズ・ベリファイの動作について説明する。なお、データのイレーズ動作については従来どおりであるが、データのプログラム動作は、読み出しセルのコントロール・ゲートに、記憶させる多値に応じて異なる電圧を印加し、フローティング・ゲートに注入するホットエレクトロンの量を変化させることでおこなわれる。
【００６５】
（データ読み出し）
まず、データ読み出し動作は、実施の形態１に説明した動作と同様であるため、ここではその説明を省略する。ただし、センスアンプ４０において、たとえば、検出されたＳＡＩＮ信号とＳＡＲＥＦ信号との差分量に応じて、多値を判断する必要がある。よって、センスアンプ４０から出力されるＯＵＴ信号は、上記した差分量によって定まる電圧値を示し、たとえば、５［Ｖ］、６［Ｖ］、７［Ｖ］および８［Ｖ］を示すＯＵＴ信号を、順に記憶値“１”、“２”、“３”および“４”として判断する。
【００６６】
（プログラム・ベリファイ）
つぎに、プログラム・ベリファイ動作は、上記したデータ読み出し動作と同様に、メモリセル・アレイ２０側において読み出しセルの選択をおこなう。ただし、リファレンスセル３０側においては、信号ＥＲＶがローレベルに遷移されるとともに、プログラムした記憶値に応じて、信号ＰＧＭＶ１〜ＰＧＭＶｎがハイレベルに遷移されることで、ＭＯＳトランジスタＴｒ２１と、ＭＯＳトランジスタＴｒ２２〜Ｔｒ２ｎのいくつかとがともにＯＮ状態とされ、リファレンスセル３０側のソース側ビット線から供給される電流により、容量Ｃ１１、Ｃ２０およびＣ２１とともに容量Ｃ２２〜Ｃ２ｎのいくつかが充電される。
【００６７】
たとえば、記憶値“１”のプログラム・ベリファイ動作をおこなうには、信号ＥＲＶをローレベルにするとともに、信号ＰＧＭＶ１をハイレベルにし、記憶値“２”のプログラム・ベリファイ動作をおこなうには、信号ＥＲＶをローレベルにするとともに、信号ＰＧＭＶ１およびＰＧＭＶ２をハイレベルにする。このように、記憶値が増加するごとに、ハイレベルに遷移させる信号ＰＧＭＶ１〜ＰＧＭＶｎを順に重畳していく。
【００６８】
すなわち、データ読み出し時と比較して、容量Ｃ２２〜Ｃ２ｎがさらに並列に重畳して接続されることにより、ＳＡＲＥＦ信号として示される充電速度は、データ読み出し時よりも小さくなり、かつ記憶値に応じて変化する。よって、センスアンプ４０は、より電位の小さくなったＳＡＲＥＦ信号に対し、ＳＡＩＮ信号が記憶値に応じた範囲内でさらに小さくなった際に、正常にプログラム動作がおこなわれたものと判断し、ＯＵＴ信号として記憶値を出力する。
【００６９】
これは、リファレンスセル３０のコントロール・ゲートに印加する電圧を変更することなく、すなわちプログラム・ベリファイ電圧発生器を備えることなく、多値のプログラム・ベリファイ動作がおこなえることを意味している。
【００７０】
（イレーズ・ベリファイ）
一方、イレーズ・ベリファイ動作は、上記したデータ読み出し動作と同様に、メモリセル・アレイ２０側において読み出しセルの選択をおこなう。ただし、リファレンスセル３０側においては、信号ＥＲＶがハイレベルに遷移されるとともに信号ＰＧＭＶ１〜ＰＧＭＶｎのすべてがローレベルに遷移されることで、ＭＯＳトランジスタＴｒ２１〜Ｔｒ２ｎがすべてＯＦＦ状態とされ、リファレンスセル３０側のソース側ビット線から供給される電流は、容量Ｃ１１およびＣ２０を充電する。
【００７１】
すなわち、データ読み出し時と比較して、容量Ｃ２１の接続が切り離されることにより、ＳＡＲＥＦ信号として示される充電速度は、データ読み出し時よりも大きくなる。よって、センスアンプ４０は、より電位の大きくなったＳＡＲＥＦ信号に対し、ＳＡＩＮ信号がさらに大きくなった際に、正常にイレーズ動作がおこなわれたものと判断し、ＯＵＴ信号として消去状態を示す値を出力する。
【００７２】
これは、リファレンスセル３０のコントロール・ゲートに印加する電圧を変更することなく、すなわちイレーズ・ベリファイ電圧発生器を備えることなく、多値のイレーズ・ベリファイ動作がおこなえることを意味している。
【００７３】
以上に説明したように実施の形態２にかかる不揮発性半導体記憶装置は、リファレンスセル３０のソース側ビット線の出力部に並列に接続される容量Ｃ１１に加えて、容量Ｃ２０を並列に接続し、さらにデータ読み出し時およびプログラム・ベリファイ時に多値の記憶状態に応じて並列に接続されかつイレーズ・ベリファイ時に切り離される容量Ｃ２１と、プログラム・ベリファイ時に多値の記憶状態に応じて並列に接続される容量Ｃ２２〜Ｃ２ｎと、を備えているので、実施の形態１による効果を、多値の記憶を可能とする不揮発性半導体記憶装置においても享受することができる。
【００７４】
【発明の効果】
以上説明したとおり、本発明によれば、プログラム・ベリファイ動作とイレーズ・ベリファイ動作に応じて、リファレンス用メモリ・セルに流れる電流の充電速度を増減させることができ、これにより、従来必要であったプログラム・ベリファイ電圧発生器およびイレーズ・ベリファイ電圧発生器を排除できるため、装置構成を簡略化できるとともに、低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】実施の形態１にかかる不揮発性半導体記憶装置の要部を示す回路図である。
【図２】実施の形態１にかかる不揮発性半導体記憶装置の動作を説明するための波形図である。
【図３】実施の形態１にかかる不揮発性半導体記憶装置の動作を説明するための波形図である。
【図４】実施の形態２にかかる不揮発性半導体記憶装置の要部を示す回路図である。
【図５】従来の不揮発性半導体記憶装置の要部を示す回路図である。
【符号の説明】
２０ メモリセル・アレイ
２１ ドレイン側ビット線
２２ ロウデコーダ
２３ ソース側ビット線
２４ 読み出し電圧発生器
２６ プログラム・ベリファイ電圧発生器
２８ イレーズ・ベリファイ電圧発生器
３０ リファレンスセル
３２ リファレンス・ワード線ドライバ
４０ センスアンプ
Ｃ２０〜Ｃ２３ 容量
Ｇ１ インバータ
Ｔｒ１１〜Ｔｒ１５，Ｔｒ２１〜Ｔｒ２６ ＭＯＳトランジスタ
Claims (4)
- 電気的消去および書き込みを可能とするデータ記憶用メモリセルと、前記データ記憶用メモリセルの記憶状態を判断するためのリファレンス用メモリセルと、前記データ記憶用メモリセルに流れる電流を充電する第１の容量と前記リファレンス用メモリ・セルに流れる電流を充電する第２の容量との間の充電速度差および電位差を検出するセンスアンプと、を具備し、前記センスアンプによる検出結果によって前記データ記憶用メモリセルのデータ読み出し、プログラム・ベリファイおよびイレーズ・ベリファイ動作をおこなう不揮発性半導体記憶装置において、
前記データ読み出し、プログラム・ベリファイおよびイレーズ・ベリファイ動作に応じて、前記第２の容量の容量値を変化させる容量値可変手段を備えたことを特徴とする不揮発性半導体記憶装置。 - 前記容量値可変手段は、
複数の容量を並列に接続または切り離すことにより、前記第２の容量の容量値を変化させることを特徴とする請求項１に記載の不揮発性半導体記憶装置。 - 前記容量値可変手段は、
前記プログラム・ベリファイ動作時において、前記第２の容量の容量値を前記データ読み出し動作時よりも大きくし、
前記イレーズ・ベリファイ動作時において、前記第２の容量の容量値を前記データ読み出し動作時よりも小さくすることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。 - 前記データ記憶用メモリセルおよび前記リファレンス用メモリセルは、多値を記憶する記憶素子により構成され、
前記容量値可変手段は、
前記プログラム・ベリファイ動作時において、前記第２の容量の容量値を前記データ読み出し動作時よりも、前記多値が示す記憶状態ごとに異なる大きさで大きくし、
前記イレーズ・ベリファイ動作時において、前記第２の容量の容量値を前記データ読み出し動作時よりも小さくすることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
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