以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
<第1の実施の形態>
[構成および基本動作]
図1は、本発明の第1の実施の形態に係るマイクロコンピュータ内蔵用フラッシュメモリ(マイクロコンピュータ用フラッシュメモリモジュール)の構成を示す機能ブロック図である。
図1を参照して、フラッシュメモリモジュール1は、フラッシュメモリセルを有するメモリマット2と、外部から与えられるアドレス信号ADをプリデコードするロウ/コラムプリデコーダ/バンクデコーダ3と、このロウ/コラムプリデコーダ/バンクデコーダ3からのプリデコード信号に従って、メモリマット2の行およびメモリブロックを選択するロウデコーダ/選択ゲート(SG)デコーダ4と、ロウ/コラムプリデコーダ/バンクデコーダ3からのプリデコード信号に従って、メモリマット2の列を選択する信号を生成するYデコーダ5と、Yデコーダ5からの列選択信号に従ってメモリマット2の対応の列(ビット線)を選択し、かつ各列に対応して設けられるビット線の電圧レベルを初期化するYゲート/ビット線リセット回路6と、データ読出時、Yゲート/ビット線リセット回路6により選択された列に読出されたデータを検出するセンスアンプ7と、データ書込時、このメモリマット2の選択列へデータを書き込む書込ドライバ8と、メモリマット2のソース線、Pウェル、ボトムNウェルの電圧レベルを動作モードに応じて設定するソース線/Pウェル/ボトムNウェルドライバ9とを含む。
メモリマット2においては、フラッシュメモリセルが行列状に配列され、各フラッシュメモリセルは、フローティングゲートの蓄積電荷に応じてデータを不揮発的に記憶する。メモリマット2は複数のメモリブロックに分割され、また、メモリブロックが複数のバンクに分割される。このメモリブロック選択のために、選択ゲート(選択トランジスタ)が設けられる。したがって、メモリマット2においては、選択されたバンクの選択されたメモリブロックの選択行/列のメモリセルに対してデータの読出が行なわれる。
このメモリマット2において、また、メモリセルが接続されるソース線が設けられ、また、メモリセルトランジスタの基板領域を形成するPウェルが設けられ、このPウェルを囲むようにボトムNウェルが設けられる。これらのソース線、PウェルおよびボトムNウェルの電圧レベルが、データの書込/読出/消去モードに応じて、ドライバ9により設定される。
フラッシュメモリモジュール1は、さらに、センスアンプ7および書込ドライバ8に結合され、読出/書込データを転送するデータハンドラ10と、制御信号CTLおよびアドレス信号ADに従ってこのフラッシュメモリモジュール1の内部動作を制御するとともに、データハンドラ10から与えられたデータから出力データDoutを生成して図示しないCPUへ順次与えるシーケンサ11と、シーケンサ11の制御により、活性化され、クロック信号CLK_SCおよびCLK_CPを生成するオシレータ12と、オシレータ12からのクロック信号CLK_CPに従って内部の電圧intVPPおよびVinを生成する電源回路13と、外部から与えられるリセット信号IRP_VDDおよびIRP_VPPに従って内部リセット信号intIRPVPPを生成してオシレータ12および電源回路13を初期化するリセット回路14とを含む。
シーケンサ11は、さらに、書込データを、アドレス信号バスを介して受け、また、オシレータ12からのクロック信号CLK_SCによりその動作サイクルが規定され、内部動作を制御信号およびアドレス信号に従って制御する。
電源回路13は、このシーケンサ11からの動作モード指定信号に従って、各動作モードに応じた電圧レベルの内部電圧Vinを生成して、ロウデコーダ/STデコーダ4およびソース線/Pウェル/ボトムNウェルドライバ9およびYゲート/ビット線リセット回路6および書込ドライバ8へ与える。この内部電圧Vinは、後述する複数種類の電圧を含むが、図1においては、図面を簡略化するために、「Vin」でこれらの内部電圧群を示す。
外部からは、電圧VDDおよびVPPが与えられる。シーケンサ11は、外部電源電圧VDDに従って動作し、オシレータ12は、外部電源電圧VDDおよび内部電圧intVPPそれぞれを動作電源として発振動作を行なって、クロック信号CLK_SCおよびCLK_CPを生成する。クロック信号CLK_CPは、振幅intVPPレベルであり、一方、クロック信号CLK_SCが、振幅VDDレベルである。電源回路13は、これらのクロック信号に従って、キャパシタのチャージポンプ動作により外部電源電圧VPPから、内部電圧VinおよびintVPPを生成する。
オシレータ12において、外部からの2種類の電源電圧VDDおよびVPPが印加されているときに、安定に発振動作を行なって、クロック信号CLK_SCおよびCLK_CPを生成する。外部電源電圧VPPとしては、たとえば、2.7Vから6.5Vの電圧範囲の電圧が利用可能とされる。外部電源電圧VDDは、このマイクロコンピュータの電源電圧と同様の電圧レベルであり、このフラッシュメモリモジュールにおけるマイクロコンピュータとのインターフェイス部分において用いられる。
外部電源電圧VPPは、外部電源電圧VDDよりも高いレベルの電圧であり、電源回路13において、内部電圧を生成するために利用される。この外部電源電圧VPPは、各種システムに対応するため、その電圧レベルの許容範囲が極めて広い。
図2は、本発明の第1の実施の形態に係るメモリマットの構成を概略的に示す図である。なお、以下の説明において、ビット線が延在する方向を列方向と称し、ワード線が延在する方向を行方向と称する。図2では、代表的に1個のメモリブロックを示す。
図2を参照して、メモリマット2におけるメモリブロックMBは、行列状に配列される複数個のメモリセルMCと、複数個のメモリセルの各行に対応して配置される複数のワード線WLと、複数個のメモリセルの各列に対応して配置される複数のメインビット線MBLと、メモリブロックに対応して配置される選択ゲート線SG_RおよびSG_Pと、複数個の選択トランジスタTRS_Rと、複数個の選択トランジスタTRS_Pとを含む。メモリセルMCは、メモリセルトランジスタTRAおよびTRBを含む。
ワード線WL、選択ゲート線SG_Rおよび選択ゲート線SG_Pには、ロウデコーダ/選択ゲート(SG)デコーダ4からの制御電圧が供給される。メインビット線MBLには、Yゲート/ビット線リセット回路6からの制御電圧が供給される。
図3は、本発明の第1の実施の形態に係るメモリセルの構成を示す回路図である。
図3を参照して、メモリセルMC0は、データ読み出し用のメモリセルトランジスタTRAと、データ書き込み用のメモリセルトランジスタTRBとを含む。メモリセルトランジスタTRAは、浮遊ゲートFGと、制御ゲートCGと、ドレインと、ソースとを有する。メモリセルトランジスタTRBは、メモリセルトランジスタTRAと共通の浮遊ゲートFGと、メモリセルトランジスタTRAの制御ゲートCGに結合される制御ゲートCGと、ドレインと、メモリセルトランジスタTRAのソースに結合されるソースとを有する。後述するPウェルPWおよびボトムNウェルNW間には寄生ダイオードDが形成される。
メモリセルMC0において、メモリセルトランジスタTRAのドレインにサブビット線SBL_Rが接続され、ソースにソース線SLが接続され、ゲートにワード線WL0が接続される。メモリセルトランジスタTRBのドレインにサブビット線SBL_Pが接続され、ソースにソース線SLが接続され、ゲートにワード線WL0が接続される。
同様に、メモリセルMC1は、データ読み出し用のメモリセルトランジスタTRAと、データ書き込み用のメモリセルトランジスタTRBとを含む。メモリセルトランジスタTRAは、浮遊ゲートFGと、制御ゲートCGと、ドレインと、ソースとを有する。メモリセルトランジスタTRBは、メモリセルトランジスタTRAと共通の浮遊ゲートFGと、メモリセルトランジスタTRAの制御ゲートCGに結合される制御ゲートCGと、ドレインと、メモリセルトランジスタTRAのソースに結合されるソースとを有する。後述するPウェルPWおよびボトムNウェルNW間には寄生ダイオードDが形成される。
メモリセルMC1において、メモリセルトランジスタTRAのドレインにサブビット線SBL_Rが接続され、ソースにソース線SLが接続され、ゲートにワード線WL1が接続される。メモリセルトランジスタTRBのドレインにサブビット線SBL_Pが接続され、ソースにソース線SLが接続され、ゲートにワード線WL1が接続される。
選択トランジスタTRS_Rは、選択ゲート線SG_Rに接続されるゲートと、メインビット線MBLに接続されるドレインと、サブビット線SBL_Rに接続されるソースとを有する。
選択トランジスタTRS_Pは、選択ゲート線SG_Pに接続されるゲートと、メインビット線MBLに接続されるドレインと、サブビット線SBL_Pに接続されるソースとを有する。
図4は、本発明の第1の実施の形態に係るフラッシュメモリモジュールの構成を示す断面図である。
図4を参照して、フラッシュメモリモジュール1は、たとえばトリプルウェル構造であり、p−型基板SUBと、ボトムNウェルNWと、PウェルPWとを含む。メモリセルトランジスタは、制御ゲートCGと、浮遊ゲートFGと、n+型拡散領域DR1,DR2,DR5,DR6と、p+型拡散領域DR3,DR4とを含む。メモリセルトランジスタTRAおよびTRBの各々のドレインおよびソースは、PウェルPWにおいて形成される。
より詳細には、p−型基板SUBは、接地電圧が供給される接地電位ノードN1に接続される。ボトムNウェルNWは、p−型基板SUBの主表面上に形成される。n+型拡散領域DR1およびDR2は、ボトムNウェルNWの表面に形成される。PウェルPWは、ボトムNウェルNWの表面に、p−型基板SUBの主表面と間隔をあけて形成される。p+型拡散領域DR3およびDR4は、PウェルPWの表面に形成される。n+型拡散領域DR5およびDR6は、PウェルPWの表面に、ボトムNウェルNWと間隔をあけて形成される。
浮遊ゲートFGは、n+型拡散領域DR5およびDR6に挟まれたPウェルPWにおけるチャネルの上方にPウェルPWと間隔をあけて設けられる。制御ゲートCGは、n+型拡散領域DR5およびDR6に挟まれたPウェルPWにおけるチャネルと浮遊ゲートFGを介して対向して設けられる。
図5は、本発明の第1の実施の形態に係るフラッシュメモリモジュールのデータ読み出し時、データ書き込み時およびデータ消去時において各電圧制御線に供給される電圧を示す図である。すなわち、図5は、ワード線WL、サブビット線SBL_R、サブビット線SBL_P、ソース線SL、PウェルPW、選択ゲート線SG_R、選択ゲート線SG_P、メインビット線MBLおよびボトムNウェルNWに供給される電圧を示している。また、「選択」とは、データ読み出し、データ書き込みまたはデータ消去対象のメモリセルを表わし、「非選択」とは、データ読み出し、データ書き込みおよびデータ消去対象外のメモリセルを表わす。
図6は、本発明の第1の実施の形態に係るフラッシュメモリモジュールのメモリセルに対するデータ読み出しの動作の一例を示す図である。
図5および図6を参照して、メモリセルMCに対するデータ読み出し時、メモリセルトランジスタTRAおよびメモリセルトランジスタTRBの制御ゲートCGに正の第1電圧が供給され、メモリセルトランジスタTRAのドレインに第1電圧より小さい正の第2電圧が供給され、メモリセルトランジスタTRAおよびメモリセルトランジスタTRBのソースに第2電圧より小さい第3電圧が供給され、メモリセルトランジスタTRBのドレインに第2電圧より小さい第4電圧が供給され、PウェルPWに第3電圧以下の第5電圧が供給される。また、ボトムNウェルNWに第5電圧以上の第6電圧が供給されることにより、PウェルPWおよびボトムNウェルNW間のフォワードバイアスを防ぐことができる。
たとえば、シーケンサ11の制御に基づいて、メモリセルトランジスタTRAおよびメモリセルトランジスタTRBの制御ゲートCGに5Vの電圧が供給され、メモリセルトランジスタTRAのドレインにメインビット線MBLおよびサブビット線SBL_Rを介して1Vの電圧が供給され、メモリセルトランジスタTRAおよびメモリセルトランジスタTRBのソースに接地電圧が供給され、メモリセルトランジスタTRBのドレインに接地電圧が供給され、PウェルPWに接地電圧が供給される。また、ボトムNウェルNWに外部電源電圧VDDたとえば1.5Vの電圧が供給される。また、選択トランジスタTRS_Rのゲートに選択ゲート線SG_Rを介して6Vの電圧が供給され、選択トランジスタTRS_Pのゲートに選択ゲート線SG_Pを介して接地電圧が供給される。
このように、メモリセルトランジスタTRAおよびメモリセルトランジスタTRBのソースに供給される電圧とメモリセルトランジスタTRBのドレインに供給される電圧とを等しくすることにより、データ書き込み用のメモリセルトランジスタTRBのドレイン−ソース間すなわちチャネルに電流が流れないようにする。
また、メモリセルトランジスタTRAおよびメモリセルトランジスタTRBのソースに供給される電圧とPウェルPWに供給される電圧とを等しくすることにより、メモリセルトランジスタTRAおよびメモリセルトランジスタTRBのソースとPウェルPWとの間のフォワードバイアスを防ぐことができる。
メモリセルMCに対するデータ読み出しは、以下のように行なわれる。すなわち、選択トランジスタTRS_Rをオン状態とし、選択トランジスタTRS_Pをオフ状態とする。そして、読み出し電圧をワード線WL経由でメモリセルトランジスタTRAおよびメモリセルトランジスタTRBの制御ゲートCGに印加する。そして、読み出し用のメモリセルトランジスタすなわちメモリセルトランジスタTRAのソース・ドレイン間に形成されるチャネルに電流が流れるか否かをセンスアンプ7で判定する。
なお、上記は選択メモリセルMCすなわちデータ読み出し対象のメモリセルMCに対する動作であるが、データ読み出し時における非選択メモリセルMCすなわちデータ読み出し対象外のメモリセルMCについては、たとえば以下のような動作になる。すなわち、シーケンサ11の制御に基づいて、メモリセルトランジスタTRAおよびメモリセルトランジスタTRBの制御ゲートCG、ドレイン、ソースおよびPウェルPWに接地電圧が供給される。また、ボトムNウェルNWに外部電源電圧VDDたとえば1.5Vの電圧が供給される。また、選択トランジスタTRS_Rのゲートに選択ゲート線SG_Rを介して接地電圧が供給され、選択トランジスタTRS_Pのゲートに選択ゲート線SG_Pを介して接地電圧が供給される。
図7は、本発明の第1の実施の形態に係るフラッシュメモリモジュールのメモリセルに対するデータ書き込みの動作の一例を示す図である。
図5および図7を参照して、メモリセルMCに対するデータ書き込み時、メモリセルトランジスタTRAおよびメモリセルトランジスタTRBの制御ゲートCGに正の第1電圧が供給され、メモリセルトランジスタTRBのドレインに第1電圧より小さい第2電圧が供給され、メモリセルトランジスタTRAのドレインに第2電圧より小さい第3電圧が供給され、メモリセルトランジスタTRAおよびメモリセルトランジスタTRBのソースに第2電圧より小さい第4電圧が供給され、PウェルPWに第4電圧より小さい第5電圧が供給される。また、ボトムNウェルNWに第5電圧以上の第6電圧が供給されることにより、PウェルPWおよびボトムNウェルNW間のフォワードバイアスを防ぐことができる。
たとえば、シーケンサ11の制御に基づいて、メモリセルトランジスタTRAおよびメモリセルトランジスタTRBの制御ゲートCGに10Vの電圧が供給され、メモリセルトランジスタTRBのドレインにメインビット線MBLおよびサブビット線SBL_Pを介して4Vの電圧が供給され、メモリセルトランジスタTRAのドレインに接地電圧が供給され、メモリセルトランジスタTRAおよびメモリセルトランジスタTRBのソースに接地電圧が供給され、PウェルPWに−1Vの電圧が供給される。また、ボトムNウェルNWに外部電源電圧VDDたとえば1.5Vの電圧が供給される。
このように、メモリセルトランジスタTRAおよびメモリセルトランジスタTRBのソースに供給される電圧とメモリセルトランジスタTRAのドレインに供給される電圧とを等しくすることにより、データ読み出し用のメモリセルトランジスタTRAのドレイン−ソース間すなわちチャネルに電流が流れることを防ぐことができるため、メモリセルトランジスタTRAの劣化を防ぐことができる。
また、メモリセルトランジスタTRAおよびメモリセルトランジスタTRBのソースに供給される電圧と比べてPウェルPWに供給される電圧を小さくすることにより、電界を発生させて電子の注入効率を高めることができる。
メモリセルMCに対するデータ書き込みは、以下のように行なわれる。すなわち、選択トランジスタTRS_Rをオフ状態とし、選択トランジスタTRS_Pをオン状態とする。そして、CHE(Channel Hot Electron)現象を利用して、書き込み用のメモリセルトランジスタすなわちメモリセルトランジスタTRBのソース・ドレイン間に形成されるチャネルから、浮遊ゲートFGに電子を注入して閾値電圧を徐々に上昇させる。すなわち、シーケンサ11は、書き込み対象のメモリセルMCの閾値電圧を、マイクロコンピュータから受けたデータの論理レベルに対応する閾値電圧とすることにより、データ書き込みを行なう。たとえば、シーケンサ11は、消去状態である論理レベル”1”に対応する閾値電圧から論理レベル”0”に対応する閾値電圧に上昇させる。
なお、上記は選択メモリセルMCすなわちデータ書き込み対象のメモリセルMCに対する動作であるが、データ書き込み時における非選択メモリセルMCすなわちデータ書き込み対象外のメモリセルMCについては、たとえば以下のような動作になる。すなわち、シーケンサ11の制御に基づいて、メモリセルトランジスタTRAおよびメモリセルトランジスタTRBの制御ゲートCG、ドレインおよびソースに接地電圧が供給される。メモリセルトランジスタTRAおよびメモリセルトランジスタTRBのPウェルPWに−1Vの電圧が供給される。また、ボトムNウェルNWに外部電源電圧VDDたとえば1.5Vの電圧が供給される。また、選択トランジスタTRS_Rのゲートに選択ゲート線SG_Rを介して接地電圧が供給され、選択トランジスタTRS_Pのゲートに選択ゲート線SG_Pを介して接地電圧が供給される。
図8は、本発明の第1の実施の形態に係るフラッシュメモリモジュールのメモリセルに対するデータ消去の動作の一例を示す図である。
図5および図8を参照して、メモリセルMCに対するデータ消去時、メモリセルトランジスタTRAおよびメモリセルトランジスタTRBの制御ゲートCGに負の第1電圧が供給され、メモリセルトランジスタTRAのドレインおよびメモリセルトランジスタTRBのドレインが開放され、メモリセルトランジスタTRAおよびメモリセルトランジスタTRBのソースに正の第2電圧が供給され、PウェルPWに正の第3電圧が供給される。また、ボトムNウェルNWに第3電圧以上の第4電圧が供給されることにより、PウェルPWおよびボトムNウェルNW間のフォワードバイアスを防ぐことができる。
たとえば、シーケンサ11の制御に基づいて、メモリセルトランジスタTRAおよびメモリセルトランジスタTRBの制御ゲートCGに−9Vの電圧が供給され、メモリセルトランジスタTRAのドレインおよびメモリセルトランジスタTRBのドレインが開放され、メモリセルトランジスタTRAおよびメモリセルトランジスタTRBのソースに10Vの電圧が供給され、PウェルPWに10Vの電圧が供給される。また、ボトムNウェルNWに11Vの電圧が供給される。また、メインビット線MBLは開放状態とされる。
このように、メモリセルトランジスタTRAおよびメモリセルトランジスタTRBのソースに供給される電圧とPウェルPWに供給される電圧とを等しくすることにより、メモリセルトランジスタTRAおよびメモリセルトランジスタTRBのソースとPウェルPWとの間のフォワードバイアスを防ぐことができる。
メモリセルMCに対するデータ消去は、以下のように行なわれる。すなわち、選択トランジスタTRS_Rをオフ状態とし、選択トランジスタTRS_Pをオフ状態とする。そして、FN(Fowler-Nordheim)トンネル現象を利用して、電荷蓄積層である浮遊ゲートFGからメモリセルトランジスタTRAおよびTRBのソース・ドレイン間に形成されるチャネルの両方へ電子を引き抜き、閾値電圧を消去状態である論理レベル”1”に対応する閾値電圧に下降させる。
なお、上記は選択メモリセルMCすなわちデータ消去対象のメモリセルMCに対する動作であるが、データ消去時における非選択メモリセルMCすなわちデータ消去対象外のメモリセルMCについては、たとえば以下のような動作になる。すなわち、シーケンサ11の制御に基づいて、メモリセルトランジスタTRAおよびメモリセルトランジスタTRBの制御ゲートCG、ソースおよびPウェルPWに接地電圧が供給される。また、ボトムNウェルNWに11Vの電圧が供給される。また、選択トランジスタTRS_Rのゲートに選択ゲート線SG_Rを介して接地電圧が供給され、選択トランジスタTRS_Pのゲートに選択ゲート線SG_Pを介して接地電圧が供給される。
図9は、本発明の第1の実施の形態に係る半導体装置の構成を示す機能ブロック図である。
図9を参照して、半導体装置201Aは、たとえばマイクロコンピュータであり、SRAM(Static Random Access Memory)101と、CPU(Central Processing Unit)102と、フラッシュメモリモジュール103および104と、高速バスBUSHLおよびBUSHUと、低速バスBUSLとを備える。
フラッシュメモリモジュール103および104は、前述のフラッシュメモリモジュール1と同様の構成を有する。フラッシュメモリモジュール103は、プログラムコードを保存する。また、フラッシュメモリモジュール104は、データを保存する。
また、CPU102は、フラッシュメモリモジュール103および104へアドレス信号および制御信号等を出力することにより、フラッシュメモリモジュール103および104に対してデータ読み出しおよびデータ消去を行なう。また、CPU102は、フラッシュメモリモジュール103および104へアドレス信号、データ信号および制御信号等を出力することにより、フラッシュメモリモジュール103および104に対してデータ書き込みを行なう。
より詳細には、CPU102は、高速バスBUSHUを介してフラッシュメモリモジュール103からプログラムコードを読み出しながら低速バスBUSLを介してフラッシュメモリモジュール104にデータを書き込む。また、CPU102は、低速バスBUSLを介してフラッシュメモリモジュール104からデータを読み出しながら高速バスBUSHUを介してフラッシュメモリモジュール103にプログラムコードを書きこむ。このように、本発明の第1の実施の形態に係る半導体装置201Aでは、BGO(Back Ground Operation)動作に対応することができる。
また、CPU102は、SRAM101へアドレス信号および制御信号等を出力することにより、SRAM101に対してデータ読み出しおよびデータ消去を行なう。CPU102は、SRAM101へアドレス信号、データ信号および制御信号等を出力することにより、SRAM101に対してデータ書き込みを行なう。
図10は、本発明の第1の実施の形態に係る半導体装置の変形例の構成を示す機能ブロック図である。
図10を参照して、半導体装置201Bは、たとえばマイクロコンピュータであり、SRAM(Static Random Access Memory)101と、CPU(Central Processing Unit)102と、フラッシュメモリモジュール107と、高速バスBUSHLおよびBUSHUと、低速バスBUSLとを備える。フラッシュメモリモジュール107は、フラッシュメモリモジュール105および106を含めて1チップ化したものである。
フラッシュメモリモジュール105および106は、前述のフラッシュメモリモジュール1とほぼ同様の構成を有するが、シーケンサ11および電源回路13等が共通化されている点が異なる。フラッシュメモリモジュール105は、プログラムコードを保存する。また、フラッシュメモリモジュール106は、データを保存する。
フラッシュメモリモジュール107が含むシーケンサがフラッシュメモリモジュール105および106を個々に制御することにより、図9に示す半導体装置201Aと同様のBGO動作が可能となる。
一般に、フラッシュメモリは、データ書き換えすなわちデータ書き込みおよびデータ消去を繰り返し行なうことによって、メモリセルのトンネル酸化膜において電子がトラップされていく。そうすると、チャネルへ電子を引き抜きにくくなり、閾値電圧が下がりにくくなる。また、データ書き換えを繰り返し行なうことによって、CHEによるチャネルの劣化が大きくなり、このためにトランジスタの相互コンダクタンスが劣化して閾値電圧が下がりにくくなる。閾値電圧が下がりにくくなると、データ消去に長時間を要することとなり、データ消去時間が要求仕様を満たさなくなってしまう。また、データ消去時間が一定の条件下では、閾値電圧がより大きいままの状態になることから、データ読み出しのマージンが小さくなってしまう。
しかしながら、本発明の第1の実施の形態に係る半導体装置では、メモリセルMCは、データ読み出し用のメモリセルトランジスタTRAと、データ書き込み用のメモリセルトランジスタTRBとを含む。このような構成により、データ読み出しおよびデータ書き込みを別々のチャネルで行なうことができるため、データ読み出し用のメモリセルトランジスタTRAにおいてデータ書き換えによる電子のトラップおよび相互コンダクタンスの劣化を防ぐことができる。したがって、本発明の第1の実施の形態に係る半導体装置では、データ書き換えの繰り返しによってメモリセルの閾値電圧が下がりにくくなることを防ぐことができるため、データ消去時間の増大を防ぐことができる。
また、データ読み出し用のメモリセルトランジスタにおいてはトンネル酸化膜においてトラップされる電子が少なくなることから、データ書き換えによる電子のデトラップ特性すなわちトラップされた電子が浮遊ゲートから抜けてしまうことによってメモリセルの閾値電圧が下がることを防ぐことができ、メモリセルのデータ保持特性を向上させることができる。
なお、本発明の第1の実施の形態に係るフラッシュメモリモジュールは、NOR型であると仮定して説明したが、これに限定されるものではなく、NAND型のフラッシュメモリであっても本発明を適用することが可能である。
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
<第2の実施の形態>
本実施の形態は、第1の実施の形態に係る半導体装置と比べてフラッシュメモリモジュールに対するデータ消去のシーケンスに特徴を有する半導体装置に関する。以下で説明する内容以外は第1の実施の形態に係る半導体装置と同様である。
図11は、本発明の第2の実施の形態に係る半導体装置202におけるシーケンサがフラッシュメモリモジュールに対してデータ消去を行なう際の動作手順を定めたフローチャートである。
図12は、本発明の第2の実施の形態に係るフラッシュメモリモジュールのメモリセルの閾値電圧分布を示す図である。図12において、VRは、メモリセルMCに対する通常のデータ読み出しにおいてメモリセルMCの制御ゲートCGに印加される読み出し電圧である。たとえば、メモリセルMCの閾値電圧が読み出し電圧VRより小さい場合にはメモリセルMCは消去状態すなわち記憶データの論理レベルが”1”と判定される。一方、メモリセルMCの閾値電圧が読み出し電圧VRより大きい場合にはメモリセルMCは書き込み状態すなわち記憶データの論理レベルが”0”と判定される。
図13は、本発明の第2の実施の形態に係るフラッシュメモリモジュールにおけるステータスレジスタを示す図である。
図13を参照して、ステータスレジスタREGは、ビットB7〜B0の8ビットのデータ領域を有する。たとえば、MSB(Most Significant Bit)であるビットB7はレディー・ビジービットであり、シーケンス動作中たとえばフラッシュメモリモジュールに対してデータ消去が行なわれているときには”0”が設定され、シーケンス動作が終了すると”1”にセットされる。ビットB6は予備である。ビットB5は消去エラービットであり、後述する消去ベリファイにおいて消去エラーが発生した場合に”1”にセットされる。ビットB4は書き込みエラービットであり、フラッシュメモリモジュールに対するデータ書き込みにおいてエラーが発生した場合に”1”にセットされる。ビットB3は予備である。ビットB2は過書き戻しエラービットであり、後述する過書き戻しベリファイにおいてエラーが発生した場合に”1”にセットされる。ビットB1は過消去エラービットであり、後述する過消去ベリファイにおいてエラーが発生した場合に”1”にセットされる。LSB(Least Significant Bit)であるビットB0は消去劣化ワーニングビットであり、後述する消去ベリファイまたは過消去ベリファイにおいてメモリセルMCの劣化が検出された場合に”1”にセットされる。ステータスレジスタREGは、たとえば前述のシーケンサ11内に設けられる。ステータスレジスタREGのビットB7〜B0は読み出し可能であり、たとえば前述のCPU102が読み出すことができる。
シーケンサ11は、たとえばCPU102からデータ消去を表わす制御信号CTLと、アドレス信号ADとを受けて、まず、消去ベリファイを行なう。すなわち、シーケンサ11は、データ消去対象である1個のメモリセルMCの閾値電圧またはデータ消去対象である複数個のメモリセルMCの閾値電圧分布の上裾すなわち最大値と消去ベリファイ電圧VUとを比較する。ここで、消去ベリファイ電圧VUとは、読み出し電圧VRより所定値小さい電圧である。また、ここでは、データ消去対象のメモリセルMCは複数個存在すると仮定して説明する。
より詳細には、シーケンサ11は、消去ベリファイ電圧VUを読み出し電圧としてデータ消去対象のメモリセルMCの制御ゲートCGに印加する。また、制御ゲートCGに印加される電圧以外は、たとえば図5および図6において説明したデータ読み出しにおける各電圧がメモリセルMCに印加される。そして、シーケンサ11は、メモリセルMCを通して電流が流れるか否かをセンスアンプ7で判定することにより、メモリセルMCの閾値電圧分布の上裾と消去ベリファイ電圧VUとを比較する。
シーケンサ11は、図12に示す閾値電圧分布Aのように、データ消去対象のメモリセルMCの閾値電圧分布の上裾が消去ベリファイ電圧VUより大きい場合には(ステップS1でNO)、消去パルスのカウント値を1大きくする(ステップS2)。
そして、シーケンサ11は、消去パルスのカウント値がn1以下である場合であって(ステップS3でNO)、消去パルスのカウント値がn2以下であるときには(ステップS5でNO)、すべてのデータ消去対象のメモリセルMCに対して消去電圧を印加する。たとえば、図5および図8において説明したデータ消去における各電圧がパルス状にフラッシュメモリモジュール1におけるメモリセルMCに供給される(ステップS7)。
ここで、n1は、半導体装置202の要求仕様に対応する値、たとえば、フラッシュメモリモジュール1に対するデータ消去時間の要求仕様に対応する値である。また、n2は、n1より小さい値である。また、n1およびn2は、たとえば半導体装置202の外部から変更可能である。このような構成により、半導体装置202が使用される装置の仕様に応じた設定を行なうことができる。
また、シーケンサ11は、消去パルスのカウント値がn1より大きい場合には(ステップS3でYES)、消去エラー状態であると判断し、ステータスレジスタREGの消去エラービットをセットし(ステップS4)、異常終了する(ステップS17)。
一方、シーケンサ11は、消去パルスのカウント値がn1以下である場合であって(ステップS3でNO)、消去パルスのカウント値がn2より大きいとき(ステップS5でYES)には、メモリセルMCが劣化していると判断し、ステータスレジスタREGの劣化ワーニングビットをセットする(ステップS6)。
劣化ワーニングビットをセットした後、シーケンサ11は、すべてのデータ消去対象のメモリセルMCに対して消去電圧を印加する(ステップS7)。
シーケンサ11は、メモリセルMCに消去電圧を印加した後、再びメモリセルMCの閾値電圧分布の上裾と消去ベリファイ電圧VUとを比較する。そして、シーケンサ11は、データ消去対象のメモリセルMCの閾値電圧分布の上裾が消去ベリファイ電圧VU以下である場合には(ステップS1でYES)、過消去ベリファイを行なう。すなわち、シーケンサ11は、データ消去対象である複数個のメモリセルMCの閾値電圧分布の下裾すなわち最小値と過消去ベリファイ電圧VDとを比較する。ここで、過消去ベリファイ電圧VDは、消去ベリファイ電圧VUより所定値小さい電圧である。
より詳細には、シーケンサ11は、過消去ベリファイ電圧VDを読み出し電圧としてデータ消去対象のメモリセルMCの制御ゲートCGに印加する。そして、シーケンサ11は、メモリセルMCを通して電流が流れるか否かをセンスアンプ7で判定することにより、メモリセルMCの閾値電圧分布の下裾と過消去ベリファイ電圧VDとを比較する。
シーケンサ11は、図12に示す閾値電圧分布Bのように、データ消去対象のメモリセルMCの閾値電圧分布の下裾が過消去ベリファイ電圧VDより小さい場合には(ステップS8でNO)、書き戻しパルスのカウント値を1大きくする(ステップS9)。
そして、シーケンサ11は、書き戻しパルスのカウント値がm1以下である場合であって(ステップS10でNO)、書き戻しパルスのカウント値がm2以下であるときには(ステップS12でNO)、データ消去対象のメモリセルMCのうち、閾値電圧が過消去ベリファイ電圧VDより小さいメモリセルMCに対して選択的に書き戻し電圧を印加する。たとえば、図5および図7において説明したデータ書き込みにおける各電圧がパルス状にフラッシュメモリモジュール1におけるメモリセルMCに供給される。このように、選択的にメモリセルMCに書き戻し電圧を印加することにより、正常なメモリセルMCの閾値電圧が上昇してしまうことを防ぐことができる(ステップS14)。
ここで、m1は、半導体装置202の要求仕様に対応する値、たとえば、フラッシュメモリモジュール1に対するデータ消去時間の要求仕様に対応する値である。また、m2は、n1より小さい値である。また、m1およびm2は、たとえば半導体装置202の外部から変更可能である。このような構成により、半導体装置202が使用される装置の仕様に応じた設定を行なうことができる。
また、シーケンサ11は、書き戻しパルスのカウント値がm1より大きい場合には(ステップS10でYES)、過消去エラー状態であると判断し、ステータスレジスタREGの過消去エラービットをセットし(ステップS11)、異常終了する(ステップS17)。
一方、シーケンサ11は、書き戻しパルスのカウント値がm1以下である場合であって(ステップS10でNO)、書き戻しパルスのカウント値がm2より大きいとき(ステップS12でYES)には、メモリセルMCが劣化していると判断し、ステータスレジスタREGの劣化ワーニングビットをセットする(ステップS13)。
劣化ワーニングビットをセットした後、シーケンサ11は、データ消去対象のメモリセルMCのうち、閾値電圧が過消去ベリファイ電圧VDより小さいメモリセルMCに対して選択的に書き戻し電圧を印加する(ステップS14)。
シーケンサ11は、メモリセルMCに書き戻し電圧を印加した後、再びメモリセルMCの閾値電圧分布の下裾と過消去ベリファイ電圧VDとを比較する。そして、シーケンサ11は、データ消去対象のメモリセルMCの閾値電圧分布の下裾が過消去ベリファイ電圧VD以上である場合には(ステップS8でYES)、過書き戻しベリファイを行なう。すなわち、シーケンサ11は、データ消去対象である複数個のメモリセルMCの閾値電圧分布の上裾と過書き戻しベリファイ電圧とを比較する。ここで、過書き戻しベリファイ電圧は、消去ベリファイ電圧VUより大きく、かつ読み出し電圧VRより小さい電圧である。消去ベリファイ電圧VUを過書き戻しベリファイ電圧より小さくすることにより、メモリセルMCに対する書き戻しのマージンを設けることができる、すなわち、メモリセルMCに対する書き戻しによって閾値電圧が読み出し電圧VRを超えてしまうことを確実に防ぐことができる。
シーケンサ11は、データ消去対象のメモリセルMCの閾値電圧分布の上裾が過書き戻しベリファイ電圧より大きい場合には(ステップS15でNO)、過書き戻しエラー状態であると判断し、ステータスレジスタREGの過書き戻しエラービットをセットし(ステップS16)、異常終了する(ステップS17)。
一方、シーケンサ11は、データ消去対象のメモリセルMCの閾値電圧分布の上裾が過書き戻しベリファイ電圧以下である場合には(ステップS15でYES)、データ消去動作を正常終了する(ステップS18)。このとき、データ消去対象のメモリセルMCの閾値電圧分布はたとえば図12に示す閾値電圧分布Cのようになる。
前述のように、フラッシュメモリは、データ書き換えすなわちデータ書き込みおよびデータ消去を繰り返すたびに劣化し、閾値電圧が下がりにくくなってデータ消去に長時間を要することとなり、最終的にはデータ消去時間が要求仕様を満たさなくなってしまう。
ここで、従来の半導体装置では、データ消去が失敗した場合、すなわち所定時間内にデータ消去が完了しなかった場合には、フラッシュメモリモジュールを制御するCPU等の制御回路はフラッシュメモリモジュールまたは他の記憶回路において代替領域を用意してデータを保存する。制御回路は、フラッシュメモリモジュールに実際にデータ消去を行なわなければデータ消去が成功するか否かを判断することができない。また、従来の半導体装置では、データ消去が成功したか失敗したかの情報しか得ることができない。このため、データ消去の処理中に代替領域を用意して再度データ消去を行なう必要が生じることから、データ処理時間が増大してしまう。
しかしながら、本発明の第2の実施の形態に係る半導体装置は、消去電圧または書き戻し電圧の印加回数についての2つの判定値を有する。すなわち、シーケンサ11は、消去電圧または書き戻し電圧の印加時間が第1の判定値(n1またはm1)を超えると消去エラービットまたは過消去エラービットをセットする。また、シーケンサ11は、消去電圧または書き戻し電圧の印加時間が第1の判定値より小さい第2の判定値(n2またはm2)を超えると劣化ワーニングビットをセットする。このような構成により、データ消去時間の要求仕様を満たさない状態に加えて、データ消去時間の要求仕様は満たすことが可能であるがメモリセルの劣化がある程度進行している状態を外部で認識することができる。これにより、データ消去が正常終了する場合であっても今後メモリセルの劣化が進行してデータ消去が異常終了する可能性が高いことを検出することができる。このため、予めユーザまたはホスト側で代替領域を用意する等、データ消去時間の増大を防ぐための対策を行なうことが可能になる。したがって、本発明の第2の実施の形態に係る半導体装置では、データ消去時間の増大を防ぐことができる。また、半導体装置に対する処理の自由度および記憶データの安全性を向上させることができる。
なお、本発明の第2の実施の形態に係るフラッシュメモリモジュールでは、シーケンサ11がステータスレジスタREGを含む構成であるとしたが、これに限定するものではない。シーケンサ11が、ステータスレジスタREGを含む代わりにエラー状態およびワーニング状態を表わす信号をそれぞれ外部へ出力する構成であってもよい。
また、本発明の第2の実施の形態に係るフラッシュメモリモジュールでは、n1、n2、m1およびm2は回数であるとしたが、これに限定するものではなく、メモリセルMCの制御ゲートCGに印加される消去電圧または書き戻し電圧の印加時間を示す値であればよい。
また、本発明の第2の実施の形態に係るフラッシュメモリモジュールでは、シーケンサ11は、メモリセルMCの制御ゲートCGにパルス状の消去電圧およびパルス状の書き戻し電圧を印加する、すなわち断続的に消去電圧および書き戻し電圧を印加する構成であるとしたが、これに限定するものではない。シーケンサ11が、メモリセルMCの制御ゲートCGに連続的に消去電圧および書き戻し電圧を印加し、消去電圧および書き戻し電圧の印加時間を計測する構成であってもよい。
また、本発明の第2の実施の形態に係るフラッシュメモリモジュールにおけるメモリセルは、図2および図3に示す構成に限定されるものではなく、閾値電圧の相違を利用してデータを不揮発的に記憶するメモリセルであれば本発明を適用することが可能である。
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
<第3の実施の形態>
本実施の形態は、第2の実施の形態に係る半導体装置と比べてデータ消去のシーケンスにおいて新たなベリファイ動作を追加した半導体装置に関する。以下で説明する内容以外は第2の実施の形態に係る半導体装置と同様である。
図14は、本発明の第3の実施の形態に係る半導体装置203におけるシーケンサがフラッシュメモリモジュールに対してデータ消去を行なう際の動作手順を定めたフローチャートである。
図15は、本発明の第3の実施の形態に係るフラッシュメモリモジュールのメモリセルの閾値電圧分布を示す図である。後述する超過消去ベリファイ電圧VN以外は図12と同様である。
シーケンサ11は、たとえばCPU102からデータ消去を表わす制御信号CTLと、アドレス信号ADとを受けて、まず、消去ベリファイを行なう。すなわち、シーケンサ11は、データ消去対象である1個のメモリセルMCの閾値電圧またはデータ消去対象である複数個のメモリセルMCの閾値電圧分布の上裾すなわち最大値と消去ベリファイ電圧VUとを比較する。ここで、消去ベリファイ電圧VUとは、読み出し電圧VRより所定値小さい電圧である。また、ここでは、データ消去対象のメモリセルMCは複数個存在すると仮定して説明する。
より詳細には、シーケンサ11は、消去ベリファイ電圧VUを読み出し電圧としてデータ消去対象のメモリセルMCの制御ゲートCGに印加する。また、制御ゲートCGに印加される電圧以外は、たとえば図5および図6において説明したデータ読み出しにおける各電圧がメモリセルMCに印加される。そして、シーケンサ11は、メモリセルMCを通して電流が流れるか否かをセンスアンプ7で判定することにより、メモリセルMCの閾値電圧分布の上裾と消去ベリファイ電圧VUとを比較する。
シーケンサ11は、図15に示す閾値電圧分布Aのように、データ消去対象のメモリセルMCの閾値電圧分布の上裾が消去ベリファイ電圧VUより大きい場合には(ステップS21でNO)、消去パルスのカウント値を1大きくする(ステップS22)。
そして、シーケンサ11は、消去パルスのカウント値がn1より大きい場合には(ステップS23でYES)、消去エラー状態であると判断し、ステータスレジスタREGの消去エラービットをセットし(ステップS24)、異常終了する(ステップS35)。ここで、半導体装置203が備えるステータスレジスタREGは、たとえば図13に示すステータスレジスタREGのビットB0を予備にしたものである。
ここで、n1は、半導体装置203の要求仕様に対応する値、たとえば、フラッシュメモリモジュール1に対するデータ消去時間の要求仕様に対応する値である。また、n1は、たとえば半導体装置203の外部から変更可能である。このような構成により、半導体装置203が使用される装置の仕様に応じた設定を行なうことができる。
一方、シーケンサ11は、消去パルスのカウント値がn1以下である場合には(ステップS23でNO)、すべてのデータ消去対象のメモリセルMCに対して消去電圧を印加する。たとえば、図5および図8において説明したデータ消去における各電圧がパルス状にフラッシュメモリモジュール1におけるメモリセルMCに供給される(ステップS25)。
そして、シーケンサ11は、超過消去ベリファイを行なう。すなわち、シーケンサ11は、データ消去対象である複数個のメモリセルMCの閾値電圧分布の下裾と超過消去ベリファイ電圧VNとを比較する。ここで、超過消去ベリファイ電圧VNとは、後述する過消去ベリファイ電圧VDより小さい電圧であり、たとえば負電圧である。
より詳細には、シーケンサ11は、超過消去ベリファイ電圧VNを読み出し電圧としてデータ消去対象のメモリセルMCの制御ゲートCGに印加する。そして、シーケンサ11は、メモリセルMCを通して電流が流れるか否かをセンスアンプ7で判定することにより、メモリセルMCの閾値電圧分布の下裾と超過消去ベリファイ電圧VNとを比較する。
シーケンサ11は、図15に示す閾値電圧分布Dのように、データ消去対象のメモリセルMCの閾値電圧分布の下裾が超過消去ベリファイ電圧VNより小さい場合には(ステップS26でNO)、データ消去対象のメモリセルMCの制御ゲートCGにパルス状の微量の書き戻し電圧を印加する。この場合の書き戻し電圧は、後述する過消去ベリファイ電圧VDよりも小さく、かつ超過消去ベリファイ電圧VNより大きい電圧である。また、制御ゲートCGに印加される電圧以外は、たとえば図5および図7において説明したデータ書き込みにおける各電圧がパルス状にメモリセルMCに印加される。なお、シーケンサ11は、データ消去対象のメモリセルMCが複数個存在する場合には、データ消去対象のすべてのメモリセルMCの制御ゲートCGに書き戻し電圧を印加する。通常、正常なメモリセルMCの閾値電圧と超過消去ベリファイで不合格となるメモリセルMCの閾値電圧との差は大きい。このため、書き戻し電圧をデータ消去対象のすべてのメモリセルMCに印加しても、正常なメモリセルMCと比べて閾値電圧が極端に小さいメモリセルの閾値電圧だけを選択的に上昇させることができる(ステップ27)。
シーケンサ11は、メモリセルMCに書き戻し電圧を印加した後、再びメモリセルMCの閾値電圧分布の上裾と消去ベリファイ電圧VUとを比較する。また、シーケンサ11は、データ消去対象のメモリセルMCの閾値電圧分布の下裾が超過消去ベリファイ電圧VNより大きい場合には(ステップS26でYES)、再びメモリセルMCの閾値電圧分布の上裾と消去ベリファイ電圧VUとを比較する。そして、シーケンサ11は、データ消去対象のメモリセルMCの閾値電圧分布の上裾が消去ベリファイ電圧VU以下である場合には(ステップS21でYES)、過消去ベリファイを行なう。すなわち、シーケンサ11は、データ消去対象である複数個のメモリセルMCの閾値電圧分布の下裾すなわち最小値と過消去ベリファイ電圧VDとを比較する。ここで、過消去ベリファイ電圧VDは、消去ベリファイ電圧VUより所定値小さい電圧である。
より詳細には、シーケンサ11は、過消去ベリファイ電圧VDを読み出し電圧としてデータ消去対象のメモリセルMCの制御ゲートCGに印加する。そして、シーケンサ11は、メモリセルMCを通して電流が流れるか否かをセンスアンプ7で判定することにより、メモリセルMCの閾値電圧分布の下裾と過消去ベリファイ電圧VDとを比較する。
シーケンサ11は、図15に示す閾値電圧分布Bのように、データ消去対象のメモリセルMCの閾値電圧分布の下裾が過消去ベリファイ電圧VDより小さい場合には(ステップS28でNO)、書き戻しパルスのカウント値を1大きくする(ステップS29)。
そして、シーケンサ11は、書き戻しパルスのカウント値がm1以下である場合には(ステップS30でNO)、データ消去対象のメモリセルMCのうち、閾値電圧が過消去ベリファイ電圧VDより小さいメモリセルMCの制御ゲートCGに選択的に書き戻し電圧を印加する。この場合の書き戻し電圧は、たとえば超過消去ベリファイにおける書き戻し電圧より大きい電圧である。また、制御ゲートCGに印加される電圧以外は、たとえば図5および図7において説明したデータ書き込みにおける各電圧がパルス状にメモリセルMCに印加される。この場合は、超過消去ベリファイと異なり、正常なメモリセルMCの閾値電圧と過消去ベリファイで不合格となるメモリセルMCの閾値電圧との差が小さい。このため、選択的にメモリセルMCに書き戻し電圧を印加することにより、正常なメモリセルMCの閾値電圧が上昇してしまうことを防ぐことができる(ステップS32)。
ここで、m1は、半導体装置203の要求仕様に対応する値、たとえば、フラッシュメモリモジュール1に対するデータ消去時間の要求仕様に対応する値である。また、m1は、たとえば半導体装置203の外部から変更可能である。このような構成により、半導体装置203が使用される装置の仕様に応じた設定を行なうことができる。
また、シーケンサ11は、書き戻しパルスのカウント値がm1より大きい場合には(ステップS30でYES)、過消去エラー状態であると判断し、ステータスレジスタREGの過消去エラービットをセットし(ステップS31)、異常終了する(ステップS35)。
シーケンサ11は、メモリセルMCに書き戻し電圧を印加した後、再びメモリセルMCの閾値電圧分布の下裾と過消去ベリファイ電圧VDとを比較する。そして、シーケンサ11は、データ消去対象のメモリセルMCの閾値電圧分布の下裾が過消去ベリファイ電圧VD以上である場合には(ステップS28でYES)、過書き戻しベリファイを行なう。すなわち、シーケンサ11は、データ消去対象である複数個のメモリセルMCの閾値電圧分布の上裾と過書き戻しベリファイ電圧とを比較する。ここで、過書き戻しベリファイ電圧は、消去ベリファイ電圧VUより大きく、かつ読み出し電圧VRより小さい電圧である。消去ベリファイ電圧VUを過書き戻しベリファイ電圧より小さくすることにより、メモリセルMCに対する書き戻しのマージンを設けることができる、すなわち、メモリセルMCに対する書き戻しによって閾値電圧が読み出し電圧VRを超えてしまうことを確実に防ぐことができる。
シーケンサ11は、データ消去対象のメモリセルMCの閾値電圧分布の上裾が過書き戻しベリファイ電圧より大きい場合には(ステップS33でNO)、過書き戻しエラー状態であると判断し、ステータスレジスタREGの過書き戻しエラービットをセットし(ステップS34)、異常終了する(ステップS35)。
一方、シーケンサ11は、データ消去対象のメモリセルMCの閾値電圧分布の上裾が過書き戻しベリファイ電圧以下である場合には(ステップS33でYES)、データ消去動作を正常終了する(ステップS36)。このとき、データ消去対象のメモリセルMCの閾値電圧分布はたとえば図15に示す閾値電圧分布Cのようになる。
一般に、フラッシュメモリモジュールでは、データ消去時、メモリセルの閾値電圧分布の上裾が、消去状態に対応する閾値電圧範囲の上限値以下に収まるまで繰り返し消去電圧が印加されるため、閾値電圧が他のメモリセルより早く閾値電圧範囲の上限値以下に収まったメモリセルに対しては、消去電圧の印加が過剰になってしまう。このため、データ消去対象のすべてのメモリセルの閾値電圧が、消去状態に対応する閾値電圧範囲の上限値以下に収まった時点において閾値電圧が極端に小さくなったメモリセルが存在し、結果的にメモリセルの閾値電圧分布が広範囲になってしまう。
閾値電圧が極端に小さくなったメモリセルは、書き戻しに要する時間がかなり長くなってしまう。また、閾値電圧が極端に小さくなったメモリセルは、電子の注入および放出が過剰に行われるために劣化が早く、信頼性の低下につながる。したがって、データ消去に長時間を要することとなり、データ消去時間が要求仕様を満たさなくなってしまう。
ここで、本発明の第3の実施の形態に係る半導体装置では、消去ベリファイにおいて、メモリセルMCに消去電圧を印加するたびに、過消去ベリファイで用いる過消去ベリファイ電圧VDより小さい超過消去ベリファイ電圧VNとメモリセルMCの閾値電圧とを比較する超過消去ベリファイを行なう。そして、閾値電圧が超過消去ベリファイ電圧VNより小さいメモリセルが存在する場合には、過消去ベリファイ電圧VDよりも小さく、かつ超過消去ベリファイ電圧VNより大きい書き戻し電圧をメモリセルMCに印加する。このように、消去電圧と書き戻し電圧とを交互にメモリセルに印加することにより、メモリセルの閾値電圧分布が狭くなるようにデータ消去を行なうことが可能になる。したがって、本発明の第3の実施の形態に係る半導体装置では、メモリセルの閾値電圧分布が広範囲になることを防ぐことにより、データ消去時間の増大を防ぐことができる。また、メモリセルの劣化を防ぐことにより、メモリセルの信頼性を向上することができる。
なお、本発明の第3の実施の形態に係るフラッシュメモリモジュールにおけるメモリセルは、図2および図3に示す構成に限定されるものではなく、閾値電圧の相違を利用してデータを不揮発的に記憶するメモリセルであれば本発明を適用することが可能である。
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
<第4の実施の形態>
本実施の形態は、第1の実施の形態に係る半導体装置と比べてメモリセルにおけるショートを検出する機能を追加した半導体装置に関する。以下で説明する内容以外は第1の実施の形態に係る半導体装置と同様である。
図16は、本発明の第4の実施の形態に係る半導体装置204におけるメモリセル等の構成を概略的に示す図である。図16は、図3に示す構成において、ワード線WLと、メインビット線MBLと、サブビット線SBL_Rと、サブビット線SBL_Pと、ソース線SLと、選択ゲート線SG_Rと、選択ゲート線SG_Pと、選択トランジスタTRS_Rと、選択トランジスタTRS_Pと、メモリセルトランジスタTRAおよびTRBとを代表的に示している。また、半導体装置204におけるシーケンサ11は、判定回路21を含む。判定回路21は、センスアンプ7からソース線SLへ流れる電流に基づいて、メモリセルトランジスタTRAのドレインおよびメモリセルトランジスタTRBのドレイン間のショートの有無を検出する。
シーケンサ11は、メモリセルの閾値電圧試験Aを行なう。すなわち、シーケンサ11は、選択トランジスタTRS_Rをオン状態とし、選択トランジスタTRS_Pをオフ状態とする。そして、シーケンサ11は、ワード線WLを介してメモリセルトランジスタTRAおよびTRBの制御ゲートCGに供給する読み出し電圧を所定範囲で変化させる。また、制御ゲートCGに印加される電圧以外は、たとえば図5および図6において説明したデータ読み出しにおける各電圧がメモリセルMCに印加される。そして、シーケンサ11は、メモリセルMCを通して電流が流れるか否かをセンスアンプ7で判定することにより、読み出し電圧の変化範囲の各電圧値におけるメモリセルの閾値電圧分布を取得する。取得された閾値電圧分布は、シーケンサ11から半導体装置204外部のテスターに転送され、テスターに保存される。テスターは、保存している閾値電圧分布を表示し、また、保存している閾値電圧分布をログファイルとして他の装置に出力する。
図16は、サブビット線SBL_Rおよびサブビット線SBL_P間、すなわちメモリセルトランジスタTRAのドレインおよびメモリセルトランジスタTRBのドレイン間がショートしていない場合を示している。すなわち、センスアンプ7から供給される電流I1は、メインビット線MBL、選択トランジスタTRS_R、サブビット線SBL_RおよびメモリセルトランジスタTRAを介してソース線SLへ流れる。
図17は、メモリセルの閾値電圧試験Aにおいて、メモリセルトランジスタTRAのドレインおよびメモリセルトランジスタTRBのドレイン間がショートしている場合における電流経路を示す図である。
図17を参照して、抵抗SRは、ショートしているメモリセルトランジスタTRAのドレインおよびメモリセルトランジスタTRBのドレイン間の抵抗である。
まず、センスアンプ7から供給される電流I2は、メインビット線MBL、選択トランジスタTRS_R、サブビット線SBL_RおよびメモリセルトランジスタTRAを介してソース線SLへ流れる。
ここで、メモリセルトランジスタTRBの制御ゲートCGは、メモリセルトランジスタTRAの制御ゲートCGと結合されているため、メモリセルトランジスタTRBの制御ゲートCGには、メモリセルトランジスタTRAの制御ゲートCGに印加される読み出し電圧と同じ電圧が印加される。したがって、メモリセルトランジスタTRAを介した電流経路に加えて、センスアンプ7から供給される電流I2は、メインビット線MBL、選択トランジスタTRS_R、サブビット線SBL_R、サブビット線SBL_PおよびメモリセルトランジスタTRBを介してソース線SLへ流れる。したがって、電流I2の電流値は電流I1の略2倍になる。
ところで、メモリセルトランジスタTRAのドレインおよびメモリセルトランジスタTRBのドレイン間がショートしている場合であっても、メモリセルに対するデータ書き込み、データ読み出しおよびデータ消去を行なうことは可能である。しかしながら、このようなショートが生じている場合には、データ読み出しおよびデータ書き込みを別々のチャネルで行なうことができなくなってしまう。すなわち、データ読み出し用のメモリセルトランジスタTRAにおいてデータ書き換えによる電子のトラップおよび相互コンダクタンスの劣化が生じるため、データ書き換えの繰り返しによってメモリセルの閾値電圧が下がりにくくなる。したがって、データ消去時間が増大してしまう。また、メモリセルトランジスタTRAのドレインおよびメモリセルトランジスタTRBのドレイン間がショートしている場合であっても、メモリセルに対するデータ書き込み、データ読み出しおよびデータ消去を行なうことは可能であることから、メモリセルに対するデータ書き込み、データ読み出しおよびデータ消去を行なう通常の試験では、このようなショート状態を検出することができず、半導体装置が出荷されてからデータ消去時間の増大が生じる可能性がある。
そこで、本発明の第4の実施の形態に係る半導体装置204では、以下のようなメモリセルの閾値電圧試験Bを行なう。
図18は、メモリセルの閾値電圧試験Bにおける電流経路を示す図である。
シーケンサ11は、メモリセルの閾値電圧試験Bを行なう。すなわち、シーケンサ11は、選択トランジスタTRS_Rをオン状態とし、選択トランジスタTRS_Pをオン状態とする。そして、シーケンサ11は、ワード線WLを介してメモリセルトランジスタTRAおよびTRBの制御ゲートCGに供給する読み出し電圧を所定範囲で変化させる。また、制御ゲートCGに印加される電圧以外は、たとえば図5および図6において説明したデータ読み出しにおける各電圧がメモリセルMCに印加される。そして、シーケンサ11は、メモリセルMCを通して電流が流れるか否かをセンスアンプ7で判定することにより、読み出し電圧の変化範囲の各電圧値におけるメモリセルの閾値電圧分布を取得する。
センスアンプ7から供給される電流I3は、メインビット線MBL、選択トランジスタTRS_R、サブビット線SBL_RおよびメモリセルトランジスタTRAを介してソース線SLへ流れる。また、センスアンプ7から供給される電流I3は、メインビット線MBL、選択トランジスタTRS_P、サブビット線SBL_PおよびメモリセルトランジスタTRBを介してソース線SLへ流れる。すなわち、メモリセルトランジスタTRAのドレインおよびメモリセルトランジスタTRBのドレイン間のショートの有無に関わらず、電流I3の電流値は電流I1の略2倍になる。
図19は、メモリセルトランジスタTRAのドレインおよびメモリセルトランジスタTRBのドレイン間がショートしていない場合の、メモリセルの閾値電圧試験AおよびBの各々において取得されるメモリセルの閾値電圧分布を示す図である。
図19を参照して、メモリセルの閾値電圧試験Aにおいて取得されるメモリセルの閾値電圧分布Aとメモリセルの閾値電圧試験Bにおいて取得されるメモリセルの閾値電圧分布Bとは大きく異なる。これは、前述のようにメモリセルの閾値電圧試験Bにおいてセンスアンプ7からソース線SLへ流れる電流はメモリセルの閾値電圧試験Aと比べて略2倍になる。このため、メモリセルの閾値電圧試験Bの方がメモリセルの閾値電圧試験Aと比べてセンスアンプ7およびシーケンサ11が認識するメモリセルの閾値電圧が小さくなるからである。
図20は、メモリセルトランジスタTRAのドレインおよびメモリセルトランジスタTRBのドレイン間がショートしている場合の、メモリセルの閾値電圧試験AおよびBの各々において取得されるメモリセルの閾値電圧分布を示す図である。
図20を参照して、メモリセルの閾値電圧試験Aにおいて取得されるメモリセルの閾値電圧分布Aとメモリセルの閾値電圧試験Bにおいて取得されるメモリセルの閾値電圧分布Bとは略同じである。これは、前述のようにメモリセルの閾値電圧試験Aにおいてもセンスアンプ7からソース線SLへ流れる電流が、メモリセルトランジスタTRAのドレインおよびメモリセルトランジスタTRBのドレイン間がショートしていない場合と比べて略2倍になる。このため、メモリセルの閾値電圧試験AおよびBにおいてセンスアンプ7およびシーケンサ11が認識するメモリセルの閾値電圧が略同じになるからである。
判定回路21は、メモリセルの閾値電圧試験Aおよびメモリセルの閾値電圧試験Bの各々においてセンスアンプ7からソース線SLへ流れる電流を比較し、両者の差が所定値以下である場合にはメモリセルトランジスタTRAのドレインおよびメモリセルトランジスタTRBのドレイン間がショートしていると判断する。
本発明の第4の実施の形態に係る半導体装置では、以上のような構成により、メモリセルトランジスタTRAのドレインおよびメモリセルトランジスタTRBのドレイン間のショートの有無を検出することができる。したがって、本発明の第4の実施の形態に係る半導体装置では、データ書き換えの繰り返しによってメモリセルの閾値電圧が下がりにくくなることを防ぐことができるため、データ消去時間の増大を防ぐことができる。
なお、本発明の第4の実施の形態に係る半導体装置では、メモリセルは、メモリセルトランジスタTRAおよびメモリセルトランジスタTRBを含む構成であるとしたが、これに限定するものではない。メモリセルは3チャネル型、すなわちデータ消去用のメモリセルトランジスタをさらに含む構成であってもよい。
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
<第5の実施の形態>
本実施の形態は、第1の実施の形態に係る半導体装置と比べてメモリセルにおけるショートを検出する機能を追加した半導体装置に関する。以下で説明する内容以外は第1の実施の形態に係る半導体装置と同様である。
図21は、本発明の第5の実施の形態に係る半導体装置205におけるメモリセル等の構成を概略的に示す図である。
図21を参照して、半導体装置205は、第1の実施の形態に係る半導体装置と比べて、2個のメモリセルごとに1個のバイパストランジスタTRBYをさらに備える。すなわち、半導体装置205は、メモリセルMC11およびMC12と、選択トランジスタTRS_R1およびTRS_R2と、選択トランジスタTRS_P1およびTRS_P2と、バイパストランジスタTRBYと、ワード線WLと、メインビット線MBL0およびMBL1と、サブビット線SBL_R1およびSBL_R2と、サブビット線SBL_P1およびSBL_P2と、ソース線SLと、選択ゲート線SG_RおよびSG_Pとを含む。メモリセルMC11は、メモリセルトランジスタTRA1およびTRB1を含む。メモリセルMC12は、メモリセルトランジスタTRA2およびTRB2を含む。
バイパストランジスタTRBYは、たとえばNチャネルMOSトランジスタであり、メモリセルトランジスタTRB1のドレインに接続されるドレインと、メモリセルトランジスタTRA2のドレインに接続されるソースと、ゲートとを有する。
バイパストランジスタTRBYは、メモリセルトランジスタTRB1のドレインおよびメモリセルトランジスタTRA2のドレイン間の導通および非導通を切り替える。
半導体装置205におけるシーケンサ11は、メモリセルのショート試験を行なう。すなわち、シーケンサ11は、選択トランジスタTRS_R1およびTRS_R2、ならびにバイパストランジスタTRBYをオン状態とし、選択トランジスタTRS_P1およびTRS_P2をオフ状態とする。また、シーケンサ11は、メモリセルトランジスタTRA1、TRA2、TRB1およびTRB2をオフ状態とする。そして、シーケンサ11は、メモリセルトランジスタTRA1のドレインに電源電圧VDDを供給し、メモリセルトランジスタTRA2のドレインに接地電圧VSSを供給する。すなわち、シーケンサ11は、メインビット線MBL0に電源電圧VDDを供給し、メインビット線MBL1に接地電圧VSSを供給する。
そして、シーケンサ11は、メモリセルトランジスタTRA1のドレインおよびメモリセルトランジスタTRA2のドレイン間に流れる電流を検出する。より詳細には、シーケンサ11は、センスアンプ7からメインビット線MBL0を介してメインビット線MBL1へ流れる電流をセンスアンプ7によって検出する。
メモリセルトランジスタTRA1のドレインおよびメモリセルトランジスタTRB1のドレイン間がショートしている場合には、図21に示すようにセンスアンプ7からメインビット線MBL0を介してメインビット線MBL1へ電流が流れる。
シーケンサ11は、センスアンプ7からメインビット線MBL0を介してメインビット線MBL1へ流れる電流が所定値以上である場合には、メモリセルトランジスタTRA1のドレインおよびメモリセルトランジスタTRB1のドレイン間がショートしていると判断する。
本発明の第4の実施の形態において説明したように、メモリセルトランジスタTRA1のドレインおよびメモリセルトランジスタTRB1のドレイン間がショートしている場合には、データ読み出しおよびデータ書き込みを別々のチャネルで行なうことができなくなってしまう。すなわち、データ読み出し用のメモリセルトランジスタTRAにおいてデータ書き換えによる電子のトラップおよび相互コンダクタンスの劣化が生じるため、データ書き換えの繰り返しによってメモリセルの閾値電圧が下がりにくくなる。したがって、データ消去時間が増大してしまう。また、メモリセルトランジスタTRA1のドレインおよびメモリセルトランジスタTRB1のドレイン間がショートしている場合であっても、メモリセルに対するデータ書き込み、データ読み出しおよびデータ消去を行なうことは可能であることから、メモリセルに対するデータ書き込み、データ読み出しおよびデータ消去を行なう通常の試験では、このようなショート状態を検出することができず、半導体装置が出荷されてからデータ消去時間の増大が生じる可能性がある。
しかしながら、本発明の第5の実施の形態に係る半導体装置では、以上のような構成により、メモリセルトランジスタTRA1のドレインおよびメモリセルトランジスタTRB1のドレイン間のショートの有無を検出することができる。したがって、本発明の第5の実施の形態に係る半導体装置では、データ書き換えの繰り返しによってメモリセルの閾値電圧が下がりにくくなることを防ぐことができるため、データ消去時間の増大を防ぐことができる。
なお、本発明の第5の実施の形態に係る半導体装置では、たとえばメモリセルMC11は、メモリセルトランジスタTRA1およびメモリセルトランジスタTRB1を含む構成であるとしたが、これに限定するものではない。メモリセルは3チャネル型、すなわちデータ消去用のメモリセルトランジスタをさらに含む構成であってもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。