JP4613353B2 - 半導体装置およびプログラム方法 - Google Patents

Description

本発明は、隣接するメモリセルのドレイン線とソース線とを互いに共有する仮想接地型の半導体装置およびそのリファレンスセルへのプログラム方法に関する。

フラッシュメモリ等の不揮発性の半導体装置においては、ある所定の閾値に設定されたリファレンスセルの電流をリファレンス電流として、読み出し動作時に読み出しメモリセルのドレイン電流と、リファレンスセルのリファレンス電流とを比較する。読み出したメモリセルのドレイン電流がリファレンス電流よりも大きいか否かに応じて、データ“１”あるいは“０”の判定を行う。

また、仮想接地型のメモリアレイにおけるメモリセル又はリファレンスセルからデータを読み出す時には、セルのドレイン側に電圧をかけてソース側は接地電位Ｖｓｓとして電流を流す。そして、ドレイン線の隣のビット線にはプリチャージをかける。ドレイン線と同じ電圧をドレイン線の隣のビット線にかけることで、電流のリークを防ぐことができる。

しかしながら、ドレインの電圧とプリチャージ電圧とを全く同じにすることはできず、データを読み出すメモリセルの隣のメモリセルが消去状態の場合、リーク電流は発生してしまう。データを読み出すメモリセルの隣りのメモリセルがプログラムされている場合は、チャージされた電荷の影響を受けてリーク電流が起こらない。すなわち、隣のメモリセルのデータによって、リーク電流の有無が決まり、読み出し特性に影響を及ぼす。

図１を参照しながらより詳細に説明する。図中のメモリセルは、電荷トラップ層を有するＭＯＮＯＳ型のメモリセルで、同層の左右の領域に電子をトラップさせることで、２ビット情報を記憶可能である。白丸は電子がトラップされていない（消去状態）状態、黒丸は電子がトラップされている（プログラム状態）状態を意味している。図１Ａに示すように、読み出しを行うメモリセル（図１Ａに示すＣｅｌｌ（０））のドレイン線側に隣接するメモリセル（図１Ａに示すＣｅｌｌ（７））がプログラムされていると、プログラムによる電荷の影響を受けて電子が流れず、リーク電流が発生しない。しかし、図１Ｂに示すようにデータを読み出すメモリセル（Ｃｅｌｌ（０））のドレイン線側に隣接するメモリセル（Ｃｅｌｌ（７））に書き込みがないと、リーク電流が発生してしまう。図１Ｂに示すプリチャージされたビット線の隣のビット線は、フローティング状態になっており、プリチャージされたビット線からフローティング状態のビット線に電流リークが起こり、さらに電圧が下がったプリチャージされたビット線へドレイン線からリーク電流が流れる。

電流リークが発生してもすべてのリファレンス電流の読み出し時に、同様な電流リークが発生していれば、読み出し特性が変化することはないが、リファレンスセルの場合には、特定のアドレスのリファレンスセルにおいてリーク電流が生じてしまう。

図１Ａ及び１Ｂに示すように、コアセルとリファレンスセルとは同じセルアレイの中にある。リファレンスセルが、図１Ａ及び１Ｂに示すようにコアセルに隣接して設けられていた場合、コアセルに隣接するリファレンスセルでは、隣のコアセルのプログラム状況に応じて、リーク電流がながれたり流れなかったりする。

本発明は上記事情に鑑みてなされたものであり、読み出すセルの位置によらず、安定してリファレンス電流を供給することができる半導体装置及びプログラム方法を提供することを目的とする。

かかる目的を達成するために、本発明の半導体装置は、複数個のメモリセルを有するコアアレイと、前記メモリセルの記憶データを識別するためのリファレンス電流を生成するリファレンスアレイと、前記リファレンスアレイに近接して、少なくとも１つのプログラム可能なダミーセルアレイとを有する。リファレンスアレイに近接して、少なくとも１つのプログラムされたダミーセルを配置したことで、リファレンスアレイの端部のデータを読み出す時に電流リークが起こらない。リファレンスアレイの中央側のセルは、隣のリファレンスセルがプログラムされているので、すべてのリファレンスセルからのデータ読み出し時に電流リークの発生を防止することができる。従って、リファレンス電流を安定して供給することができる。

上記半導体装置において、前記ダミーセルアレイは前記コアセルアレイと前記リファレンスセルアレイとが接続されたワード線に接続され、かつ前記コアセルアレイと前記リファレンスセルアレイとの間に位置する構成とすることができる。また、前記ダミーセルアレイは前記コアセルアレイと前記リファレンスセルアレイとが接続されたワード線に接続され、かつ前記コアセルアレイと前記リファレンスセルアレイとの間に位置し、前記ダミーセルアレイは前記コアセルアレイに近接する別のプログラム可能なダミーセルを有する構成とすることもできる。ダミーセルを含むダミーアレイがコアアレイとリファレンスアレイの間に配置されているので、コアアレイに記録されたデータによらず、リファレンスアレイからリファレンス電流を安定して取り出すことができる。

上記半導体装置において、前記コアアレイと、前記リファレンスアレイと、前記ダミーセルアレイとは隣り合うセルがビット線を共用する仮想接地タイプであって、プログラム可能なダミーセルの２ビットのうちの前記リファレンスセル寄りのビットはプログラム状態にある構成とすることが好ましい。リファレンスアレイ側のビットがプログラムされているので、リファレンスアレイ端部のリファレンス電流読み出し時に、電流リークの発生をより安定して防止することができる。

また上記半導体装置において、 前記コアセルアレイ、前記リファレンスアレイ及び前記ダミーセルアレイに共通に与えられるデコード信号を生成するデコーダを更に有する構成とすることができる。コアアレイ、リファレンスアレイ、ダミーアレイのセルを共通のデコード信号で選択することができるので、ダミーアレイを設けるために新たにデコードを変更する必要がなくなる。

また上記半導体装置において、前記リファレンスセルの両端から開始して中央に向かって進むようにリファレンスセルをプログラムする制御回路を更に含む構成とすることができる。リファレンスアレイの端部には、プログラムされたダミーセルがあるので、リファレンスアレイの端部から中心のセルの方向にプログラムを行うことで、プログラム時のリーク電流の発生を防止することができる。

また上記半導体装置において、前記コアアレイと前記リファレンスアレイのデータを消去した後に、前記ダミーアレイの端部の前記プログラム可能なダミーセルをプログラムし、その後前記リファレンスアレイをプログラムする制御回路を更に含む構成とすることができる。リファレンスアレイをプログラムする時に、ダミーセルのプログラムを行ってからリファレンスアレイのプログラムを行っているので、リファレンスアレイの端部のセルのプログラムを行う時に電流リークが発生しない。

また上記メモリセルは、絶縁膜の電荷トラップ層を有し、該電荷トラップ層に電荷を蓄えることで情報を記憶するとよい。

また上記半導体装置において、前記リファレンスセルに近接して位置する前記プログラム可能なダミーセルはプログラムされた状態にあることが好ましい。また、前記ダミーセルアレイは別のプログラム可能なダミーセルを有し、前記リファレンスセルアレイは前記プログラム可能なダミーセルと前記別のプログラム可能なダミーセルとの間に挟まれている構成とすることができる。更に、前記ダミーセルアレイは複数のプログラム可能なダミーセルを有し、当該複数のプログラム可能なダミーセルのうち前記リファレンスセルアレイに近接して位置する１つ又は複数のプログラム可能なダミーセルのみプログラムされた状態にある構成とすることもできる。

上記の構成において、前記プログラム可能なダミーセルは前記リファレンスセルアレイに隣り合うことが好ましい。

本発明はまた、メモリセルのデータを識別するためのリファレンスセルを有するリファレンスセルアレイをプログラムする方法であって、メモリセル及びリファレンスセルのデータを消去するステップと、前記リファレンスアレイに近接して位置するダミーセルアレイのダミーセルをプログラムするステップと、前記プログラム終了後に前記リファレンスアレイをプログラムするステップとを有する方法を含む。リファレンスアレイをプログラムする時に、ダミーセルのプログラムを行ってからリファレンスアレイのプログラムを行っているので、リファレンスアレイをプログラムする際に電流リークが発生しない。

上記方法において、前記リファレンスセルをプログラムするステップは、リファレンスアレイの両端に位置するセルから開始するとよい。リファレンスアレイの端部には、プログラムされたダミーセルがあるので、リファレンスアレイの端部から中心のセルの方向にプログラムを行うことで、プログラム時のリーク電流の発生を防止することができる。

本発明の半導体装置は、読み出すセルの位置によらず、安定してリファレンス電流を供給することができる。

１Ａ及び１Ｂは、リファレンスセルからのデータ読み出し時に流れるリーク電流を説明するための図である。 不揮発性半導体記憶装置の構成を示すブロック図である。 セルアレイの構成を示す図である。 ダミーアレイの端部のセルがプログラムされている状態を示す図である。 リファレンスアレイ部へのデータ書き込み手順を示す図である。 リファレンスアレイ部の中心から外側にプログラムを行った時に生じるリーク電流を示す図である。 データ入出力回路の構成を示す図である。 リファレンス電流とデータの読み出し電流とを比較する構成を示す図である。 コアアレイ部と、コアアレイ部のメモリセルを選択するデコーダ、パストランジスタの構成を示す図である。 ダミーアレイ部と、ダミーアレイ部のダミーセルを選択するデコーダ、パストランジスタの構成を示す図である。 リファレンスアレイ部とダミーアレイ部のプログラムの手順を示すフローチャートである。

以下、添付図面を参照しながら本発明を実施するための最良の形態について説明する。

図２に本発明を不揮発性半導体記憶装置に適用した実施例の構成を示す。図２に示す不揮発性半導体記憶装置１は、制御回路２、チップイネーブル／出力イネーブル回路３、入出力バッファ４、セルアレイ５、ロウデコーダ６、カラムデコーダ７、アドレスラッチ８、カラムゲート９、データ入出力回路１０、駆動制御部１１、電源供給部２０を備えている。また、電源供給部２０には、高電圧発生部２１が備えられている。

制御回路２は、ライトイネーブル（／ＷＥ）やチップイネーブル（／ＣＥ）等の制御信号、アドレス信号、データ信号を外部から受け取り、これらの信号に基づいてステートマシンとして動作し、不揮発性半導体記憶装置１の各部を制御する。

入出力バッファ４は、外部からデータを受け取り、このデータを制御回路２およびデータ入出力回路１０に供給する。

チップイネーブル／出力イネーブル回路３は、装置外部から制御信号としてチップイネーブル信号（／ＣＥ）及びアウトプットイネーブル信号（／ＯＥ）を受け取り、入出力バッファ４およびセルアレイ５の動作／非動作を制御する。

駆動制御回路１１は、制御回路２の制御の下で動作し、データの読み出し、書き込み、消去等の動作を行うためにセルアレイ５、ロウデコーダ６、カラムデコーダ７等の駆動制御を行う。

データ入出力回路１０は、制御回路２の制御の下で動作し、セルアレイ５へのデータの書き込みと読み出しを行う。データ入出力回路１０の詳細については、後述する。

ロウデコーダ６は、データ書込み時、消去時および読出し時に、それぞれのアドレスにもとづいて複数のワード線ＷＬを選択駆動するものであり、そのワード線ドライバ（図示していない）には所要の電圧が供給される。

カラムデコーダ７は、アドレスラッチ８に保持されたアドレスをもとにカラムゲート９を制御する。カラムゲート９がガラムデコーダ７により選択されることで、データ入出力回路１０内の対応するセンスアンプが選択され、センスアンプにデータが読み出される。

セルアレイ５は仮想接地型のメモリアレイであり、メモリセルの配列、ワード線、ビット線等を含み、各メモリセルに２ビットずつデータを記憶する。コントロールゲートと基盤との間に、酸化膜、窒化膜、酸化膜の順に積層した膜を形成し、この窒化膜に電荷をトラップさせることでしきい値を変化させて、データ“０”と“１”とを区別する。窒化膜等のトラップ層は絶縁膜のため、電荷は移動しない。トラップ層の両端に電荷を蓄えることで１セルに２ビットを記録することができる。１セルに２ビットを記録する方式をミラービット方式と呼ぶこともある。また、メモリセルとして、多結晶シリコン層を用いたフローティングゲート型のセルを用いることもできる。この場合は、フローティングゲートに蓄える電荷の量を変えることで、1セルに多ビット情報を記録することができる。

データ読み出し時には、活性化したワード線で指定されるメモリセルからのデータがビット線に読み出される。書き込み（以下、プログラムと呼ぶ）或いはイレーズ時には、ワード線及びビット線をそれぞれの動作に応じた適当な電位に設定することで、メモリセルに対する電荷注入或いは電荷抜き取りの動作を実行する。

ここで、図３を参照しながらセルアレイ５の構成を説明する。セルアレイ５内には、図３に示すようにデータを記録するコアアレイ部５１と、読み出したデータの値を判定するためのリファレンス電流を供給するリファレンスアレイ部５３と、ダミーアレイ部５２が形成されている。リファレンスアレイ部５３は、１ページ（例えば８セル）分のデータ“１０”を記録するリファレンスアレイＡ（Ｒｅｆ．Ａとも表記する）（５４）と、同じく１ページ（例えば８セル）分のデータ“０１”を記録するリファレンスアレイＢ（Ｒｅｆ．Ｂとも表記する）（５５）とからなる。ダミーアレイ部５２は、図３に示すようにコアアレイ部５１とリファレンスアレイ部５３との間に形成される。

図４Ａにダミーアレイ部５２の構成を示す。図４Ａに示すようにダミーアレイ部５２は、複数個（８個）のプログラム可能なメモリセルからなり、ダミーアレイ部５２の両端部のメモリセル６１、６２がプログラムされている。ダミーアレイ部５２の両端部のダミーセル６１、６２がプログラムされていることで、このダミーセル６１に隣接するリファレンスアレイ部５３のリファレンスセルから読み出しを行う時のリーク電流の発生を防止することができる。また、プログラムされているビットは、ダミーセル６１のリファレンスセル側のビットであることが好ましいが、このリファレンスセル側のビットとは反対側のビットだけがプログラムされていてもよい。当然、両方のビットがプログラムされていればなおよい。さらに、図４Ａに示すダミーアレイ部５２は、両端部のダミーセル６１、６２、すなわち、コアアレイ部５１側のダミーセル６２とリファレンスアレイ部５３側のダミーセル６１の両方がプログラムされているが、図４Ｂに示すようにリファレンスアレイ部５３側のダミーセル６１だけがプログラムされていてもよい。

また、リファレンスアレイ部５３のプログラムを行う時には、図５に示すようにリファレンスアレイ部５３の外側から中心に向かう向きでプログラムを行う。図３に示すようにコアアレイ部５１とリファレンスアレイ部５３との間に、プログラムされたダミーアレイ部５２を設けた構成を取った場合、リファレンスアレイ部５３の中心のセルからプログラムを行うと、中心のリファレンスセルへのプログラム時には、リーク電流が発生するが。端部のリファレンスセルへのプログラム時には、リーク電流は発生しない。例えば、図６に示すＣｅｌｌ（２）の右側のビットの書き込みベリファイを行う場合、右側のビット線（３）をソース、左側のビット線（２）をドレイン、ドレイン線の隣のソース線とは反対側のビット線（１）をプリチャージに接続する。このときＣｅｌｌ（２）のドレイン線側のＣｅｌｌ（１）がプログラムされていないと、ドレイン線（ビット線（２））からプリチャージのビット線（１）へリーク電流が流れる。同様に図６に示すＣｅｌｌ（５）の左側のビットにデータの書き込みを行う場合、Ｃｅｌｌ（５）のドレイン線側のＤＣｅｌｌ（０）がプログラムされているので、ドレイン線（図５に示すビット線（６））からプリチャージ状態のビット線（０）へのリーク電流は発生しない。すなわち、リファレンスセルの中心から端部に向けてプログラムを行うと、何も書き込みがない中心セルへのプログラム時にはリーク電流が発生するが、リファレンスセルの端部にはプログラムされたダミーセル６１が設けられているのでリーク電流は生じない。このようなリファレンスセルの中心と端部でのリーク電流の変化を防止するため、図５に示すようにリファレンスアレイ部５３の外側から中心に向かう向きで、プログラムを行う。リファレンスアレイ部５３の外側に設けられたダミーアレイ部５２は、図４に示すように端部のダミーセル６１が必ずプログラムされているため、外側から中心方向に向かってプログラムを行うことで、常にリーク電流の発生を防止することができる。

次に、図３に示すリファレンスアレイ部５３について詳述する。リファレンスアレイ部５３は、コアアレイ部５１と書き込み、消去のサイクリング特性を合わせるために、コアアレイ部５１と一緒に消去が行われる。その後、リファレンスアレイＡ（５４）の８セルにデータ“１０”が、リファレンスアレイＢ（５５）の８セルにデータ“０１”が書き込まれる。

データの読み出し時に、例えばコアアレイ部５１の左端から２つ目のビットが選択されると、リファレンスセルＡ（５４），Ｂ（５５）もそれぞれ左端から２つ目のビットが選択される。そして、読み出したデータ“１０”とデータ“０１”の２つのリファレンスセルの電流を平均化したものがリファレンス電流となる。

図７にデータ入出力回路１０の詳細な構成を示す。図７に示すようにデータ入出力回路１０は、書き込み／消去回路２１と、カスコードアンプ２２と、センスアンプ（比較回路）２３とを備えている。

書き込み／消去回路２１は、書き込みパルスおよび消去パルスを発生してセルアレイ５へのデータの書き込み及びセルアレイ５からのデータの消去を行う。カスコードアンプ２２は、カラムゲート９を介してビット線上に読み出されたデータやリファレンスセルの電流を電圧に変換する。

センスアンプ（比較回路）２３は、データ読み出し時にはコアアレイ部５１から供給されるデータの電圧を、リファレンスセルの電圧であるリファレンス電圧と比較し、データが０であるか１であるかの判定を行う。判定結果は読み出しデータとして、入出力バッファ４を介して外部に供給される。またプログラム動作及び消去動作に伴うベリファイ動作は、コアアレイ部５１から供給されたデータの電圧を、プログラムベリファイ用のリファレンス電圧或いは消去ベリファイ用リファレンス電圧と比較することで行う。プログラムベリファイ用のリファレンス電圧は、図７に示す外部リファレンスセル選択トランジスタ２６によってプログラムベリファイ用の外部リファレンスセル（ＰＧＭ用外部Ｒｅｆ Ｃｅｌｌとも表記する）２４から読み出される。同様に消去ベリファイ用のリファレンス電圧は、外部リファレンスセル選択トランジスタ２６によって消去ベリファイ用の外部リファレンスセル（ＥＲ用外部Ｒｅｆ Ｃｅｌｌとも表記する）２５から読み出される。外部リファレンスセル選択トランジスタ２６によって選択されたリファレンス電流は、カスコードアンプ２７によって電圧に変換され、センスアンプ（比較回路）２３に供給される。センスアンプ（比較回路）２３は、コアアレイ部５１から供給されたデータの電圧と、書き込み又は消去用のリファレンス電圧とを比較する。

図８に、コアアレイ部５１から読み出したデータの判定を行う回路の詳細を示す。上述したようにリファレンスアレイ部５３には、“１０”のデータを記録したリファレンスアレイＡ（５４）と、“０１”のデータを記録したリファレンスアレイＢ（５５）とが同数設けられている。図２に示すカラムゲート９で“１０”と“０１”のデータを記録したリファレンスセルがそれぞれ選択され、選択されたリファレンスセルからリファレンス電流が流れる。カスコードアンプ２２は、これらのリファレンス電流の電流値を電圧値に変換する。読み出し時には、図８に示すスイッチＳＷ１，ＳＷ２をショートさせてこれらの電圧値の平均値を求め、求めた平均電圧値をセンスアンプ（比較回路）２３に出力する。一方、コアアレイ部５１の読み出し対象のコアセルからもカラムゲート９で選択されたビット線からデータの電流が読み出され、カスコードアンプ２２で電圧値に変換される。センスアンプ（比較回路）２３は、データの電圧値とリファレンスセルからの平均電圧値とを比較してデータが０であるのか、１であるのかを判定する。

図９にコアアレイ部５１と、コアアレイ部５１のメモリセルを選択するカラムデコーダ７、カラムゲート９の詳細を示す。コアアレイ部５１は、複数のワード線ＷＬ（図９においては、簡略化のため１つのＷＬだけを代表的に示す）と、複数のメタルビット線ＭＢＬと、ワード線ＷＬとメタルビット線ＭＢＬとの交差点付近に設けられ、マトリクス状に配列されたメモリセルＭＣとを備えている。メモリセルＭＣは、２つのメタルビット線ＭＢＬの間に２つ形成される。書き込みや読み出しの単位となる１ページには、８個のメモリセルＭＣが設けられ（図９に示すＭＣ０〜ＭＣ７）、１つのメモリセルＭＣに２ビットを記録することができる。また２つのメタルビット線の間に２つのメモリセルＭＳが設けられているため、メモリセルＭＣを２つのビット線に接続するためのサブビット線ＳＢＬが設けられる。サブビット線ＳＢＬは拡散層で形成され、メタルビット線ＭＢＬと平行して配設されて、セル信号をゲート入力とする選択トランジスタ（図９に示すＳＴｒ）を介してメタルビット線ＭＢＬに接続される。選択トランジスタは、ページ内に設けられた各メモリセルに対応して８個形成されている。１ページ内には、メモリセルＭＣ（０）〜ＭＣ（７）までの８個のメモリセルが形成されているので、選択トランジスタもこれに対応してＳＴｒ（０）〜ＳＴｒ（７）までの８個が形成されている。この選択トランジスタＳＴｒは、各ページに渡って周期的に形成されている。コア／リファレンス／ダミー用の第１デコーダ（カラムデコーダ）７１は、選択トランジスタＳＲＴｒを選択するセル信号（０）〜セル信号（７）を生成して出力する。例えば、メモリセルＭＣ（０）を選択するセル信号ＳＥＬ（０）が入力されると、各ページの選択トランジスタＳＴｒ（０）がオンして、各ページのメモリセルＭＣ（０）が選択される。なお、図９には図示していないが選択トランジスタＳＴｒは、リファレンスアレイ部５３、ダミーアレイ部５２にも形成され、コアアレイ部５１と共通のデコード信号（セル信号（０）〜セル信号（７））で該当するメモリセルＭＣを選択することができる。

また、セルアレイ５には、選択されたメモリセルＭＣをグランド線、データ線につなげるカラムゲート９１が形成されている。コア／リファレンス用に設けられた第２デコーダからのデコード信号によってカラムゲート９１を選択駆動させ、選択したメモリセルＭＣのビット線ＭＢＬとサブビット線ＳＢＬにデータ線、グランド線のいずれか一方を接続する。また、選択したメモリセルＭＣのデータ線側に隣接するメモリセルＭＣのサブビット線ＳＢＬには、データＰ線を接続する。データ読み出し時には、グランド線は接地電位Ｖｓｓに、データ線はセンスアンプ２３に接続され、データＰ線からは選択されたメモリセルＭＣのドレイン電圧（データ線から供給される電圧）と等しいプリチャージ電圧が供給される。また、プログラム時には、データ線からプログラム電圧（高電圧）が供給され、データＰ線からのプリチャージ電圧の供給はない。

図１０にダミーアレイ部５２と、ダミーアレイ部５２のメモリセルを選択するカラムデコーダ７、カラムゲート９の詳細を示す。ダミーアレイ部５２は、コアアレイ部５１、リファレンスアレイ部５３と同様に、１ページが８個のメモリセルＭＣからなる。ダミーアレイ部５２内にも上述したコアアレイ部５１、リファレンスアレイ部５３と同様に選択トランジスタＳＴｒが設けられ、第１デコーダ（カラムデコーダ）７１からのデコード信号（セル信号）によって選択される。すなわち、選択トランジスタＳＴｒと第１デコーダ（カラムデコーダ）７１とは、コアアレイ部５１、リファレンスアレイ部５２、ダミーアレイ部５２で共通に使用される。

また、サブビット線ＳＢＬを選択するダミー用カラムゲート９２に関しては、コアアレイ部５１、リファレンスアレイ部５３と、ダミーアレイ部５２とで分けて形成されている。すなわち、コアアレイ部５１とリファレンスアレイ部５３とを選択するデコード信号と、ダミーアレイ部５２を選択するデコード信号は異なる信号となる。これは、ダミーアレイ部５２は、コアアレイ部５１、リファレンスアレイ部５３の境界部のメモリセルだけをプログラムセルとして機能させるため、コアアレイ部５１、リファレンスアレイ部５３とは異なるデコード信号により制御される。

図１１に示すフローチャートを参照しながらリファレンスアレイ部５３とダミーアレイ部５２へのプログラム手順について説明する。まず、コアアレイ部５１の消去コマンドがユーザから入力される。制御回路２は、コマンドを入力すると、ロウデコーダ６、カラムデコーダ７、データ入出力回路１０などの各部を制御し、消去前のプリプログラムを実行させる（ステップＳ１）。プリプログラムとは、データ１が記録されている消去状態のメモリセルに対してプログラムを実行し、すべてのメモリセルにデータ０を書き込むことである。このプリプログラムは、コアアレイ部５１とリファレンスアレイ部５３に対して行われる。

次に、制御回路２は、消去処理をコアアレイ部５１とリファレンスアレイ部５３に対して一括で行う。図７に示す書き込み／消去回路２１を使用してコアアレイ部５１とリファレンスアレイ部５３に消去パルスを印可し、消去処理を行う。（ステップＳ２）。消去後しきい値電圧Ｖｔ分布において、最もしきい値が高いビットのしきい値電圧Ｖｔが、消去ベリファイレベル以下になるまで、消去パルスの印加と、消去ベリファイ動作が繰り返し行われる。

次に、消去ベリファイ動作により、所定の閾値電圧Ｖｔよりも低く消去することができたら、コアアレイ部５１とリファレンスアレイ部５２に対して閾値電圧Ｖｔを少し上げる書き込みを行って、ソフトプログラムを実行する（ステップＳ３）。このソフト書き込みによってコアアレイ部５１とリファレンスアレイ部５３のメモリセルの閾値電圧が揃えられる。

次に、境界部分のダミーセルに対してプログラムを行い（ステップＳ４）、続いて１６セルのリファレンスセルに対して所定のデータ（０１）と（１０）とをそれぞれプログラムする（ステップＳ５）。以上の処理により、コアアレイの消去処理を終了する。

このようにして本実施例は、リファレンスアレイ部５３の外側のダミーセル（図４Ａに示すダミーセル６１）をプログラムした状態にしておくことで、リファレンスアレイ部５３へのプログラムベリファイ時に、そのリード特性がメモリセルによって異なるといった不具合が生じない。またリファレンスアレイ部５３からのデータ読み出し時に、メモリセルによってリード特性が異なってしまうといった不具合の発生を防止することができる。

なお、上述した実施例は本発明の好適な実施例である。但し、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施可能である。例えば、上述した実施例では、不揮発性半導体記憶装置を例に説明を行ったが、この不揮発性半導体記憶装置を搭載した半導体装置においても本発明を十分に適用可能である。

Claims (12)

1. 複数個のメモリセルを有するコアセルアレイと、
   前記メモリセルの記憶データを識別するために用いられるリファレンスセルを有し、リファレンス電流を生成するリファレンスセルアレイと、
   前記リファレンスセルアレイに近接して、少なくとも１つのプログラム可能なダミーセルを含むダミーセルアレイと、
   前記リファレンスセルのプログラミングが、前記リファレンスセルアレイの両端から開始され、前記リファレンスセルアレイの中央に向かって順次進むように、前記リファレンスセルをプログラムする制御回路とを有する半導体装置。
2. 前記ダミーセルアレイは前記コアセルアレイと前記リファレンスセルアレイとが接続されたワード線に接続され、かつ前記コアセルアレイと前記リファレンスセルアレイとの間に位置する請求項１記載の半導体装置。
3. 前記ダミーセルアレイは前記コアセルアレイと前記リファレンスセルアレイとが接続されたワード線に接続され、かつ前記コアセルアレイと前記リファレンスセルアレイとの間に位置し、
   前記ダミーセルアレイは前記コアセルアレイに近接する別のプログラム可能なダミーセルを有する請求項１記載の半導体装置。
4. 前記コアセルアレイと、前記リファレンスセルアレイと、前記ダミーセルアレイとは隣り合うセルがビット線を共用する仮想接地タイプであって、プログラム可能なダミーセルの２ビットのうちの前記リファレンスセルアレイ寄りのビットはプログラム状態にある請求項１から３のいずれかに記載の半導体装置。
5. 前記コアセルアレイ、前記リファレンスセルアレイ及び前記ダミーセルアレイに共通に与えられるデコード信号を生成するデコーダを更に有する請求項１から４のいずれかに記載の半導体装置。
6. 前記制御回路は、前記コアセルアレイと前記リファレンスセルアレイのデータを消去した後に、前記ダミーセルアレイの端部の前記プログラム可能なダミーセルをプログラムし
   、その後前記リファレンスセルアレイをプログラムする、請求項１から５のいずれかに記載の半導体装置。
7. 前記メモリセルは、絶縁膜の電荷トラップ層を有し、前記電荷トラップ層に電荷を蓄えることで情報を記憶する請求項１から６のいずれかに記載の半導体装置。
8. 前記リファレンスセルに近接して位置する前記プログラム可能なダミーセルはプログラムされた状態にある請求項１記載の半導体装置。
9. 前記ダミーセルアレイは別のプログラム可能なダミーセルを有し、前記リファレンスセルアレイは、前記ダミーセルアレイ内において前記プログラム可能なダミーセルと前記別のプログラム可能なダミーセルとの間に挟まれている請求項１記載の半導体装置。
10. 前記ダミーセルアレイは複数のプログラム可能なダミーセルを有し、前記複数のプログラム可能なダミーセルのうち前記リファレンスセルアレイに近接して位置する１つ又は複数のプログラム可能なダミーセルのみプログラムされた状態にある請求項１記載の半導体装置。
11. 前記プログラム可能なダミーセルは前記リファレンスセルアレイに隣り合う請求項１から１０のいずれか一項記載の半導体装置。
12. メモリセルのデータを識別するためのリファレンスセルを有するリファレンスセルアレイをプログラムする方法であって、
    前記メモリセル及び前記リファレンスセルのデータを消去するステップと、
    前記リファレンスセルアレイに近接して位置するダミーセルアレイのダミーセルをプログラムするステップと、
    前記ダミーセルをプログラムするステップの後に前記リファレンスセルアレイをプログラムするステップとを有し、
    前記リファレンスセルアレイをプログラムするステップは、前記リファレンスセルのプログラミングが、前記リファレンスセルアレイの両端に位置するリファレンスセルから開始され、前記リファレンスセルアレイの中央に向かって順次進むようにリファレンスセルをプログラムする方法。

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