JP2010033682A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】不揮発性半導体記憶装置において、消去電圧印加ステップを繰り返し実行する際のビット線への印加電圧のばらつきを抑制し、消去後のVtばらつきを低減する。
【解決手段】メモリアレイは、アレイ状に配置されたメモリセル101と、複数のワード線102と、複数のビット線103とを有しており、ビット線方向において、データ記憶のために用いる使用領域と、使用領域同士を分離するための分離領域とに区分けされている。使用領域105の消去動作において、ビット線に消去電圧を印加する消去電圧印加ステップを、ビット線を切り替えながら複数回実行する。そして、使用領域105に隣り合う分離領域106に係るビット線の少なくとも一部は、消去電圧を印加可能に構成されている。
【選択図】図1
【解決手段】メモリアレイは、アレイ状に配置されたメモリセル101と、複数のワード線102と、複数のビット線103とを有しており、ビット線方向において、データ記憶のために用いる使用領域と、使用領域同士を分離するための分離領域とに区分けされている。使用領域105の消去動作において、ビット線に消去電圧を印加する消去電圧印加ステップを、ビット線を切り替えながら複数回実行する。そして、使用領域105に隣り合う分離領域106に係るビット線の少なくとも一部は、消去電圧を印加可能に構成されている。
【選択図】図1
Description
本発明は、例えば局所的に電荷を蓄積することによってデータを記憶するMONOS型の、複数のメモリセルを有するメモリアレイを備え、このメモリアレイがビット線方向において分離されている不揮発性半導体記憶装置に関する。
電気的に一括消去可能な不揮発性半導体記憶装置は、電源が投入されていない状態でも記憶情報が失われないことを特長としている。不揮発性半導体記憶装置の構成としては様々なものが提案されているが、近年、局所的に電荷を蓄積することによってデータを記憶するMONOS型メモリセルを用いて仮想接地でメモリアレイを構成する方式が、注目されている。その理由の1つは、この方式では、1つのメモリセルで2ビットのデータを記憶することが比較的容易に実現可能であるからである。
この方式では、消去しない消去単位に対してビット線への電圧印加がなされないように、消去単位ごとに選択トランジスタを配置する構成が一般的である。このことは、消去細分性を高めるためには選択トランジスタを数多く配置する必要があることを意味している。このため、選択トランジスタを配置するためのレイアウト面積が増大してしまい、この結果、メモリアレイの面積増大を招くという問題がある。
この問題を解決するために、メモリアレイを複数のビット線グループに分離し、ビット線グループ間に分離領域を設けることによって、選択トランジスタを配置せずに消去細分性を高める方式が提案されている(特許文献1)。
図4は従来の不揮発性半導体記憶装置のメモリアレイ構成を例示的に示す図である。
図4の構成における読み出し動作について説明する。ここでは、ワード線402のうちのWL0と、ビット線403のうちのBL1,BL2に接続されているメモリセル401について、BL2側に記憶されたデータを読み出すものとする。
まず、ワード線選択回路412によって、WL0に対して読み出し時の電圧Vwlrを印加し、その他のワード線に対しては0Vを印加する。
さらに、BL1にソース電圧より高い読み出し時のドレイン電圧Vdrを、BL2に読み出し時のソース電圧Vsrを印加する。これにより、BL2側の電荷蓄積状態によるメモリセルに流れる電流量の多寡によってデータを読み出すことが可能となる。この場合、電圧制御回路a410でVdrを生成し、電圧制御回路b411でVsrを生成し、ビット切り替えトランジスタ409のうちBSL0を選択し、MBL選択トランジスタ408のうちMSL0,MSL1を選択し、選択トランジスタ407のうちSL0,SL2を選択する。
また、逆にBL1側に記憶されたデータを読み出す場合は、BL1にソース電圧Vsrを印加し、BL2にドレイン電圧Vdrを印加すればよい。これは、ビット選択トランジスタ409のうちBSL1を選択することによって実現できる。MBL選択トランジスタ408および選択トランジスタ407の選択およびワード線402の選択方法は、上述のBL2側のデータを読み出す場合と同様である。
次に、図4の構成における書き込み動作について説明する。ここでは、読み出し動作の説明と同様に、ワード線402のうちのWL0と、ビット線403のうちのBL1,BL2に接続されているメモリセル401について、BL2側に局所的に電荷を蓄積してデータを記憶するものとする。
まず、ワード線選択回路412によって、WL0に対して書き込み時の電圧Vwlpを印加し、その他のワード線に対しては0Vを印加する。
さらに、BL1に0Vを、BL2に高電圧Vpdを与える。これにより、メモリセルに電流が流れ、チャネルホットエレクトロンによりBL2側に電荷が蓄積されることによってデータの書き込みが可能となる。この場合、電圧制御回路a410で0Vを生成し、電圧制御回路b411で電圧Vdp+ΔVdpを生成する。ΔVdpは、書き込み時にメモリセルに流れる電流Ipによるビット切り替えトランジスタ409、MBL選択トランジスタ408および選択トランジスタ407での電圧降下、並びに、メインビット線404の抵抗に起因する電圧降下を考慮した電圧である。さらに、ビット切り替えトランジスタ409のうちBSL0を選択し、MBL選択トランジスタ408のうちMSL0,MSL1を選択し、選択トランジスタ407のうちSL0,SL2を選択する。
書き込み電圧印加後に、所定のVtに到達しているか否かを判定するプログラムベリファイを実行し、所定のVtに到達していない場合は再び電圧を印加し、到達している場合は電圧印加を停止し、書き込み動作が完了する。
また、逆にBL1側へデータを書き込む場合には、BL1にVdpを印加し、BL2に0Vを印加すればよい。これは、ビット選択トランジスタ409のうちBSL1を選択することによって実現できる。MBL選択トランジスタ408および選択トランジスタ407の選択およびワード線402の選択方法は、上述のBL2側にデータを書き込む場合と同様である。
次に、消去動作について説明する。電気的に一括消去可能な不揮発性半導体記憶装置は、1Mbなどの一定のビット数を消去単位として、一度に消去する。図4の構成において、2つの分離領域の間に設けられている使用領域405におけるメモリセル401のデータに対して消去を行う場合について説明する。
まず、消去開始前に、消去単位内で消去状態のデータに対して書き込み動作を行い、消去単位内のVtをそろえるプリプログラム工程を行う。その後、電圧制御回路b411で生成した消去電圧をビット線403に印加し、ビット線と基板間で発生するホットホールを局所的に電荷が蓄積された領域に注入することによって、各メモリセル401のビット線側に局所的に蓄積された電荷を中和する。これにより、データ消去が実行される。
このとき、メモリセルに接続された2本のビット線403の双方に消去電圧Vdeを印加するのではなく、通常、いずれか一方のビット線に消去電圧Vdeを印加し、他方のビット線は電気的に接続されない状態HiZとする。
また、一度に電圧を印加するビット線数は多ければ多いほど、消去に必要な時間の短縮に有利である。ところが、この本数は、消去時にメモリセルに流れる電流に起因する電流Ieとビット線への電圧印加に用いる電圧制御回路b411の電流能力Ippに律速される。一度に電圧を印加するビット線数を多くするためには、電圧制御回路b411の電流能力Ippを増大する必要があり、これはチップ面積の増大につながる。
そのため、小面積のチップを実現するためには、一度に電圧を印加するビット線数を少なくし、消去単位内で、複数に分割して消去電圧を印加する必要がある。すなわち、一度に電圧を印加するビット線をi本とした場合、Ipp>Ie×iが成り立つ必要がある。
図5を用いて、一度に電圧を印加するビット線の本数iが2本の場合を例にとって、消去動作を説明する。図5(a)は使用領域405に対して消去動作を実施した場合のワード線402およびビット線403への電圧印加のタイミングを示す図、図5(b)は各タイミングにおいて消去電圧が印加されるビット線を示す図である。
まず、ワード線選択回路412によって、ワード線402(WL0〜WLm)に対して、消去時の電圧Vwleを印加する。
そして、電圧制御回路b411は電圧Vde+ΔVdeを生成する。ΔVdeは消去時にメモリセルに流れる電流に起因するビット切り替えトランジスタ409、MBL選択トランジスタ408および選択トランジスタ407での電圧降下、並びに、メインビット線404の抵抗に起因する電圧降下を考慮した電圧である。そして、ビット切り替えトランジスタ409のうちBSL0を選択し、MBL選択トランジスタ408のうちMSL1を選択し、選択トランジスタ407のうちSL2,SL3を選択する。これにより、ビット線403のうちBL1,BL3に消去電圧Vdeが印加される。この結果、BL1,BL3に接続されているメモリセル401のBL1側およびBL3側に局所的に蓄積された電荷が中和される(ステップE_0)。
次に、MBL選択トランジスタ408についてMSL1からMSL3に選択を切り替えることによって、ビット線403のうちBL5,BL7に消去電圧Vdeが印加される。この結果、BL5,BL7に接続されているメモリセル401のBL5側およびBL7側に局所的に蓄積された電荷が中和される(ステップE_1)。
以降、MBL選択トランジスタ408の選択を切り替えながら同様の制御を行い、MSLn−1を選択するまで繰り返す(ステップE_j−1)。
その後、ビット切り替えトランジスタをBSL0からBSL1に切り替え、MBL選択トランジスタ408のうちMSL0を選択し、選択トランジスタ407でSL0,SL1を選択する。これにより、ビット線403のうちBL0,BL2が選択される(ステップE_j)
以降、MBL選択トランジスタ408の選択を切り替えながら同様の制御を行い、MSLnを選択するまで繰り返す(ステップE_n)。
以降、MBL選択トランジスタ408の選択を切り替えながら同様の制御を行い、MSLnを選択するまで繰り返す(ステップE_n)。
一連の消去電圧印加後に、所定のVtに到達しているか否かを判定するイレースベリファイを実行し、所定のVtに到達していない場合は再び一連の電圧印加を実行し、到達している場合は電圧印加を停止し、消去動作が完了する。
特開2004−039233号公報
上述した消去動作において、一連の消去電圧印加ステップの中で、ステップE_0〜E_n−1では、一度に電圧印加するビット線の本数は2本であるのに対して、ステップE_nにおいて、一度に電圧印加するビット線の本数は1本のみである。
このことは、ビット切り替えトランジスタ409、MBL選択トランジスタ408およびメインビット線404に流れる電流が、ステップE_0〜E_n−1では2Ieであるのに対して、ステップE_nステップではIeとなることを意味する。このため、ステップE_0〜E_n−1とステップE_nステップとで、電流経路における電圧降下量が異なることになる。すなわち、図5(a)に示すように、ステップE_0〜E_n−1では2本のビット線に印加される電圧がVdeであるのに対して、ステップE_nステップでは1本のビット線BL2nに印加される電圧が、Vde+αと高くなってしまう。
この結果、消去動作を実施した場合に、ビット線BL2nに接続されるメモリセルのBL2n側のデータのみが、深いVtまで消去されてしまう。このことは、過剰消去によるビット線間のリーク電流による読み出しの誤判定や、繰り返しの書き換えに対する耐性劣化による信頼性特性の悪化につながる。
また、ステップE_nを省いて、ステップE_n−1において、ビット線BL2n−4,BL2n−2に加えてBL2nの計3本を選択して電圧を印加する手法も考えられる。ところがこの場合には、ステップE_n−1においてビット線に印加される電圧が、ステップE_0〜E_n−2に比べて低くなってしまい、やはり同様の課題が生じる。
あるいは、この問題を回避するための手法として、消去電圧が印加されるビット線ごとにイレースベリファイ動作を実施し、消去が完了したと判定されたビット線には以後消去時の電圧印加を停止することによって、消去後に深いVtまで消去されることを抑制する方法等が考えられる。ところがこのような手法によると、制御回路の増大によるチップ面積の増加や、消去電圧印加とイレースベリファイ動作の遷移回数の増加による消去時間の増加といった問題を招いてしまう。
以上のように、消去動作において、複数回のステップでビット線に消去電圧を印加する場合、ビット線に印加される電圧がステップ毎にばらついてしまい、このことが過剰消去の発生等につながるという問題があった。
本発明は、不揮発性半導体記憶装置において、消去電圧印加ステップを繰り返し実行する際のビット線への印加電圧のばらつきを抑制し、消去後のVtばらつきを低減することを可能にするメモリアレイ構成および消去動作を提供することを目的とする。
本発明では、消去電圧印加ステップを繰り返し実行する際のビット線への印加電圧のばらつきを抑制するために、使用領域同士を分離するための分離領域に係るビット線の少なくとも一部について、消去電圧を印加可能に構成する。そして、使用領域の消去動作において、消去電圧を印加するビット線の本数が一定値になるように、分離領域に係るビット線も適宜選択して、消去電圧を印加するものである。
すなわち、本発明は、XY方向にアレイ状に配置されており、局所的に電荷を蓄積することによってデータを記憶するMONOS型の複数のメモリセルと、前記複数のメモリセルの配置領域においてX方向に延びるように配置された複数のワード線と、前記複数のメモリセルの配置領域においてY方向に延びるように配置された複数のビット線とを有するメモリアレイを備えた、不揮発性半導体記憶装置として、前記メモリアレイは、ビット線方向において、データ記憶のために用いる使用領域と前記使用領域同士を分離するための分離領域とに区分けされており、第1の使用領域の消去動作において、当該第1の使用領域に係るビット線に消去電圧を印加する消去電圧印加ステップを、ビット線を切り替えながら複数回実行するものであり、前記メモリアレイは、前記第1の使用領域に隣り合う第1の分離領域に係るビット線の少なくとも一部について消去電圧を印加可能に構成されているものである。
本発明によると、使用領域同士を分離するための分離領域に係るビット線の少なくとも一部について、消去電圧を印加可能に構成されている。このため、使用領域の消去動作において、分離領域に係るビット線も適宜選択して消去電圧を印加することによって、消去電圧を印加するビット線の本数を各消去電圧印加ステップにおいて一定値にすることができる。これにより、各消去電圧印加ステップにおいてビット線に印加される電圧のばらつきを抑制することができるので、過剰消去の発生等の問題を回避することが可能になる。
そして、前記本発明の不揮発性半導体記憶装置は、前記第1の使用領域の消去動作において、前記各消去電圧印加ステップにおいて消去電圧を印加するビット線の本数が一定値になるように、少なくとも1回の前記消去電圧印加ステップにおいて、前記第1の使用領域に係るビット線と前記第1の分離領域に係る、消去電圧を印加可能なビット線とに、消去電圧を印加する。
本発明によると、各消去電圧印加ステップにおいてビット線に印加される電圧のばらつきを抑制できるため、過剰消去の発生等の問題を回避することが可能になる。したがって、消去後のVtばらつきを低減することができるので、より信頼性の高い不揮発性半導体記憶装置を実現することが可能になる。
以下、本発明の実施形態について、図面を参照しながら説明する。
《第1の実施形態》
図1は本発明の第1の実施形態に係る不揮発性半導体記憶装置のメモリアレイ構成を示す図である。図1において、メモリアレイは、XY方向にアレイ状に配置されており、局所的に電荷を蓄積することによってデータを記憶するMONOS型の複数のメモリセル101と、メモリセル101の配置領域においてX方向に延びるように配置された複数のワード線102と、メモリセル101の配置領域においてY方向に延びるように配置された複数のビット線103とを有する。メモリセル101へのデータの記憶は、当該メモリセル101に接続されている2本のビット線103の両方に局所的に電荷を注入することによって行う。
図1は本発明の第1の実施形態に係る不揮発性半導体記憶装置のメモリアレイ構成を示す図である。図1において、メモリアレイは、XY方向にアレイ状に配置されており、局所的に電荷を蓄積することによってデータを記憶するMONOS型の複数のメモリセル101と、メモリセル101の配置領域においてX方向に延びるように配置された複数のワード線102と、メモリセル101の配置領域においてY方向に延びるように配置された複数のビット線103とを有する。メモリセル101へのデータの記憶は、当該メモリセル101に接続されている2本のビット線103の両方に局所的に電荷を注入することによって行う。
また、このメモリアレイは、メモリセル101、ワード線102およびビット線103が仮想接地方式で構成されている。各ワード線102(図では、WL0からWLmの計(m+1)本)は、ワード線選択回路112に接続されている。
さらに、このメモリアレイは、ビット線方向において、データ記憶のために用いる使用領域と、この使用領域同士を分離するための分離領域とに、区分けされている。1つの使用領域には、2n列のメモリセル101と、2n+1本のビット線103とが含まれている。また、使用領域には、複数のメインビット線104がY方向に延びるように配置されている。使用領域に係る各ビット線103は、選択トランジスタ107を介して、いずれかのメインビット線104と接続されている。例えば、第1の使用領域としての使用領域105には、ビット線BL0〜BL2nと、メインビット線MBL0〜MBLnとが、配置されている。
また、分離領域にも、使用領域に配置されているメモリセル101と同等の構成を有するメモリセル101が配置されている。また、一部のビット線103は、隣り合う使用領域に配置されたメインビット線と、選択トランジスタを介して接続されている。例えば、第1の分離領域としての分離領域106では、第1の分離領域ビット線としてのビット線BL2n+2が、使用領域105に配置された第1のメインビット線としてのメインビット線MBLnと、選択トランジスタ107a(SL1)を介して接続されている。
図1のメモリアレイ構成における読み出し動作および書き込み動作は、図4のメモリアレイ構成における読み出し動作および書き込み動作と同様であり、ここではその詳細な説明を省略する。
図1のメモリアレイ構成における消去動作について、図2を参照しながら説明する。図2(a)は本実施形態に係る消去動作における、ワード線およびビット線への電圧印加のタイミングを示す図、図2(b)は各タイミング(消去電圧印加ステップE_0〜E_n)において消去電圧が印加されるビット線を示す図である。
なおここでは、1回の消去電圧印加ステップにおいて消去電圧を印加するビット線の本数は、2本とする。また、使用領域105について、消去動作を行うものとする。
まず、消去開始前に、消去単位内で消去状態となっているデータに対して書き込み動作を行い、消去単位内のVtをそろえるプリプログラム工程を行う(消去前書き込み動作)。その後、ワード線選択回路112によって、ワード線102(WL0〜WLm)に対して、消去時の電圧Vwleを印加する。
そして、使用領域105に係るビット線103に消去電圧を印加する消去電圧印加ステップE_0〜E_nを、図2(b)に示すようにビット線を切り替えながら、実行する。このとき、電圧制御回路b111は電圧(Vde+ΔVde)を生成する。ここで、Vdeは消去電圧であり、ΔVdeは消去時にメモリセル101に流れる電流Ieに起因する、ビット切り替えトランジスタ109、MBL選択トランジスタ108および選択トランジスタ107での電圧降下、並びに、メインビット線104の抵抗による電圧降下を考慮した電圧である。
まず、ビット切り替えトランジスタ109のうちのBSL0を選択し、MBL選択トランジスタ108のうちのMSL1を選択し、選択トランジスタ107のうちのSL2,SL3を選択する。これにより、ビット線103のうちのBL1,BL3に消去電圧Vdeが印加される(ステップE_0)。この結果、ビット線BL1,BL3に接続されているメモリセル101の、BL1側およびBL3側に局所的に蓄積された電荷が中和される。
次に、ビット切り替えトランジスタ109および選択トランジスタ107の選択は変更せずに、MBL選択トランジスタ108の選択をMSL1からMSL3に切り替える。これにより、ビット線103のうちのBL5,BL7に消去電圧Vdeが印加される(ステップE_1)。この結果、ビット線BL5,BL7に接続されているメモリセル101の
BL5側およびBL7側に局所的に蓄積された電荷が中和される。
BL5側およびBL7側に局所的に蓄積された電荷が中和される。
以降、MBL選択トランジスタ108の選択を切り替えながら、同様の動作を行う(〜ステップE_j−1)。ステップE_j−1において、MBL選択トランジスタ108の選択をMSLn−1に切り替えたとき、ビット線のうちのBL2n−3,BL2n−1に消去電圧Vdeが印加される。
その後、ビット切り替えトランジスタ109をBSL0からBSL1に切り替える。そして、MBL選択トランジスタ108のうちのMSL0を選択し、選択トランジスタ107のうちのSL0,SL1を選択する。これにより、ビット線103のうちのBL0,BL2に消去電圧Vdeが印加される(ステップE_j)
以降、MBL選択トランジスタ108の選択を切り替えながら、同様の動作を行う(〜ステップE_n)。ステップE_nにおいて、MBL選択トランジスタ108の選択をMSLnに切り替えたとき、ビット線のうちのBL2nに消去電圧Vdeが印加される。
以降、MBL選択トランジスタ108の選択を切り替えながら、同様の動作を行う(〜ステップE_n)。ステップE_nにおいて、MBL選択トランジスタ108の選択をMSLnに切り替えたとき、ビット線のうちのBL2nに消去電圧Vdeが印加される。
またこのステップE_nにおいて、分離領域106におけるビット線BL2n+2にも、メインビット線MBLn、MBL選択トランジスタMSLnおよび選択トランジスタ107a(SL1)を介して、消去電圧Vdeが印加される。
上述したような一連の消去電圧印加ステップE_0〜E_nの後に、所定のVtに到達しているか否かを判定するイレースベリファイを実行する。そして、所定のVtに到達していない場合は、再び一連の消去電圧印加ステップを実行し、到達している場合は、消去電圧印加を停止し、消去動作が完了する。
ここで本実施形態では、ステップE_nにおいて、使用領域105に係るビット線BL2nに消去電圧を印加する際に、同時に分離領域106に係るビット線BL2n+2に対しても消去電圧を印加する。これにより、各消去電圧印加ステップE_0〜E_nにおいて、消去電圧を印加するビット線の本数は、2本すなわち一定値になる。これにより、消去電流はステップE_nにおいても2Ieに近づけることができるので、ビット線単位での消去時の印加電圧のばらつきを抑制することができる。
《第2の実施形態》
図3は本発明の第2の実施形態に係る不揮発性半導体記憶装置のメモリアレイ構成を示す図である。図3において、図1と同様の構成要素については図1と共通の符号を付しており、ここではその詳細な説明を省略する。
図3は本発明の第2の実施形態に係る不揮発性半導体記憶装置のメモリアレイ構成を示す図である。図3において、図1と同様の構成要素については図1と共通の符号を付しており、ここではその詳細な説明を省略する。
図3の構成では、分離領域の構成が図1と少し異なっている。すなわち、一部のビット線103が、隣り合う使用領域に配置されたメインビット線と選択トランジスタを介して接続されているのは図1の構成と同様であるが、これに加えて、この一部のビット線に接続された複数のメモリセルに対して、書き込み動作および読み出し動作が可能になっている。
例えば、第1の分離領域としての分離領域206では、ビット線BL2n+2が、使用領域105に配置されたメインビット線MBLnと、選択トランジスタ107a(SL1)を介して接続されている。さらに、分離領域206では、分離領域メインビット線としてのメインビット線MBLn+1が配置されている。そして、このメインビット線MBLn+1は、ビット線BL2n+2に接続された複数のメモリセル101に接続された、第2および第3の分離領域ビット線としてのビット線BL2n+1,BL2n+3と、選択トランジスタを介して、接続されている。ビット線BL2n+2は、使用領域105に配置されたメインビット線MBLnから、書き込み用電圧および読み出し用電圧が印加可能である。また、ビット線BL2n+1,BL2n+3は、分離領域206に配置されたメインビット線MBLn+1から、書き込み用電圧および読み出し用電圧が印加可能である。
図3のメモリアレイ構成における読み出し動作および書き込み動作は、図4のメモリアレイ構成における読み出し動作および書き込み動作と同様であり、ここではその詳細な説明を省略する。
図3のメモリアレイ構成における消去動作について、図2を参照しながら説明する。なお、第1の実施形態と同様に、1回の消去電圧印加ステップにおいて消去電圧を印加するビット線の本数は、2本とする。また、使用領域105について、消去動作を行うものとする。
まず、消去開始前に、消去単位内で消去状態のデータに対して書き込み動作を行い、消去単位内のVtをそろえるプリプログラム工程を行う(消去前書き込み動作)。その際に、使用領域105内のメモリセル101のデータだけではなく、分離領域206内の、ビット線BL2n+1,BL2n+2間のメモリセル101のBL2n+2側のデータ、およびビット線BL2n+2,BL2n+3間のメモリセル101のBL2n+2側のデータについても、書き込み動作を行う。この書き込み動作は、使用領域105内のメインビット線MBLnと分離領域206内のメインビット線MBLn+1とを介して行われる。
その後の消去動作は、第1の実施形態と同様である。まず、ワード線選択回路112によって、ワード線102(WL0〜WLm)に対して、消去時の電圧Vwleを印加する。そして、消去電圧印加ステップE_0〜E_nを実行する。そして、所定のVtに到達しているか否かを判定するイレースベリファイを実行し、所定のVtに到達していない場合は、再び一連の消去電圧印加ステップを実行し、到達している場合は、消去電圧印加を停止し、消去動作が完了する。
ここで本実施形態でも第1の実施形態と同様に、ステップE_nにおいて、使用領域105に係るビット線BL2nに消去電圧を印加する際に、同時に分離領域206に係るビット線BL2n+2に対しても消去電圧を印加する。これにより、各消去電圧印加ステップE_0〜E_nにおいて、消去電圧を印加するビット線の本数は、2本すなわち一定値になる。
また、ステップE_nステップで選択される分離領域206に係るビット線BL2n+2に接続されるメモリセル101について、ビット線2n+2側のビットに対して、プリプログラム工程において書き込み動作がなされている。これにより、ステップE_nの消去電流を2Ieにより一層近づけることが可能となるので、ビット線単位での消去時の印加電圧のばらつきをさらに効果的に抑制することができる。
なお、上述の各実施形態では、一度に消去電圧を印加するビット線の本数は2本であるものとして説明を行ったが、この本数が2本より多い場合であっても、各実施形態と同様の構成および動作を実現することは可能である。すなわち、分離領域において、消去電圧を印加可能なビット線の本数を増やしておく。そして、各消去電圧印加ステップにおいて消去電圧を印加するビット線の本数が一定値になるように、少なくとも1回の消去電圧印加ステップにおいて、分離領域に係るビット線にも消去電圧を印加するようにすればよい。これにより、各実施形態と同様の効果が得られる。
本発明では、各消去電圧印加ステップにおいてビット線に印加される電圧のばらつきを抑制できるため、過剰消去の発生等の問題を回避することが可能になり、消去後のVtばらつきを低減することができる。このため、不揮発性半導体記憶装置の信頼性向上に有用である。
101 メモリセル
102 ワード線
103 ビット線
104 メインビット線
105 使用領域(第1の使用領域)
106,206 分離領域(第1の分離領域)
MBLn 第1のメインビット線
MBLn+1 分離領域メインビット線
BL2n+2 第1の分離領域ビット線
BL2n+1 第2の分離領域ビット線
BL2n+3 第3の分離領域ビット線
102 ワード線
103 ビット線
104 メインビット線
105 使用領域(第1の使用領域)
106,206 分離領域(第1の分離領域)
MBLn 第1のメインビット線
MBLn+1 分離領域メインビット線
BL2n+2 第1の分離領域ビット線
BL2n+1 第2の分離領域ビット線
BL2n+3 第3の分離領域ビット線
Claims (7)
- XY方向にアレイ状に配置されており、局所的に電荷を蓄積することによってデータを記憶するMONOS型の複数のメモリセルと、
前記複数のメモリセルの配置領域において、X方向に延びるように配置された複数のワード線と、
前記複数のメモリセルの配置領域において、Y方向に延びるように配置された複数のビット線とを有するメモリアレイを備えた、不揮発性半導体記憶装置であって、
前記メモリアレイは、ビット線方向において、データ記憶のために用いる使用領域と、前記使用領域同士を分離するための分離領域とに、区分けされており、
第1の使用領域の消去動作において、当該第1の使用領域に係るビット線に消去電圧を印加する消去電圧印加ステップを、ビット線を切り替えながら、複数回、実行するものであり、
前記メモリアレイは、前記第1の使用領域に隣り合う第1の分離領域に係るビット線の少なくとも一部について、消去電圧を印加可能に構成されている
ことを特徴とする不揮発性半導体記憶装置。 - 請求項1記載の不揮発性半導体記憶装置において、
前記第1の使用領域の消去動作において、前記各消去電圧印加ステップにおいて消去電圧を印加するビット線の本数が一定値になるように、少なくとも1回の前記消去電圧印加ステップにおいて、前記第1の使用領域に係るビット線と前記第1の分離領域に係る、消去電圧を印加可能なビット線とに、消去電圧を印加する
ことを特徴とする不揮発性半導体記憶装置。 - 請求項1記載の不揮発性半導体記憶装置において、
前記第1の使用領域に配置された、複数のメインビット線を備え、
前記第1の使用領域に係る各ビット線は、選択トランジスタを介して前記複数のメインビット線のいずれかと接続されており、接続されたメインビット線から消去電圧が印加されるものであり、
前記複数のメインビット線のうち第1のメインビット線は、選択トランジスタを介して、前記第1の分離領域に係る第1の分離領域ビット線と接続されており、この第1の分離領域ビット線は、前記第1のメインビット線から消去電圧を印加可能になっている
ことを特徴とする不揮発性半導体記憶装置。 - 請求項3記載の不揮発性半導体記憶装置において、
前記第1の使用領域において、前記第1のメインビット線と接続されたビット線に消去電圧を印加するとき、前記第1のメインビット線と接続された前記第1の分離領域ビット線にも消去電圧を印加する
ことを特徴とする不揮発性半導体記憶装置。 - 請求項3記載の不揮発性半導体記憶装置において、
前記第1の分離領域における、前記第1の分離領域ビット線に接続された複数のメモリセルに対して、書き込み動作が可能なように構成されている
ことを特徴とする不揮発性半導体記憶装置。 - 請求項5記載の不揮発性半導体記憶装置において、
前記第1の分離領域に配置された分離領域メインビット線を備え、
前記分離領域メインビット線は、前記第1の分離領域ビット線に接続された複数のメモリセルに接続された、第2および第3の分離領域ビット線と、選択トランジスタを介して接続されており、
前記第1の分離領域ビット線は前記第1のメインビット線から、前記第2および第3の分離領域ビット線は前記分離領域メインビット線から、書き込み用電圧がそれぞれ印加可能になっている
ことを特徴とする不揮発性半導体記憶装置。 - 請求項5記載の不揮発性半導体記憶装置において、
前記第1の使用領域の消去動作において、前記消去電圧印加ステップを実行する前に、消去前書き込み動作を行うものであり、
前記消去前書き込み動作において、前記第1の使用領域のメモリセルに加えて、前記第1の分離領域における、前記第1の分離領域ビット線に接続された複数のメモリセルに対して、書き込み動作を実行する
ことを特徴とする不揮発性半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008197571A JP2010033682A (ja) | 2008-07-31 | 2008-07-31 | 不揮発性半導体記憶装置 |
US12/489,870 US8014202B2 (en) | 2008-07-31 | 2009-06-23 | Non-volatile semiconductor memory device |
CN200910160243A CN101640068A (zh) | 2008-07-31 | 2009-07-31 | 非易失性半导体存储装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008197571A JP2010033682A (ja) | 2008-07-31 | 2008-07-31 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010033682A true JP2010033682A (ja) | 2010-02-12 |
Family
ID=41608221
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008197571A Pending JP2010033682A (ja) | 2008-07-31 | 2008-07-31 | 不揮発性半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8014202B2 (ja) |
JP (1) | JP2010033682A (ja) |
CN (1) | CN101640068A (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5702109B2 (ja) * | 2010-10-20 | 2015-04-15 | ラピスセミコンダクタ株式会社 | 半導体メモリ |
US9800276B2 (en) * | 2013-10-08 | 2017-10-24 | Cisco Technology, Inc. | Ingress cancellation tachometer |
KR20210015283A (ko) * | 2019-08-01 | 2021-02-10 | 에스케이하이닉스 주식회사 | 페이지 버퍼를 구비하는 반도체 메모리 장치 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6917544B2 (en) * | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
US6781897B2 (en) * | 2002-08-01 | 2004-08-24 | Infineon Technologies Flash Ltd. | Defects detection |
CN1998052B (zh) * | 2004-05-11 | 2011-04-06 | 斯班逊有限公司 | 半导体装置及编程方法 |
US7183608B2 (en) * | 2005-05-26 | 2007-02-27 | Macronix International Co., Ltd. | Memory array including isolation between memory cell and dummy cell portions |
US7692960B2 (en) * | 2006-12-20 | 2010-04-06 | Macronix International Co., Ltd. | Scheme of semiconductor memory and method for operating same |
US8369148B2 (en) * | 2007-11-06 | 2013-02-05 | Macronix International Co., Ltd. | Operation methods for memory cell and array thereof immune to punchthrough leakage |
-
2008
- 2008-07-31 JP JP2008197571A patent/JP2010033682A/ja active Pending
-
2009
- 2009-06-23 US US12/489,870 patent/US8014202B2/en not_active Expired - Fee Related
- 2009-07-31 CN CN200910160243A patent/CN101640068A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
US20100027352A1 (en) | 2010-02-04 |
CN101640068A (zh) | 2010-02-03 |
US8014202B2 (en) | 2011-09-06 |
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