TWI478166B - 記憶體抹除方法及裝置 - Google Patents
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Description
本發明一般而言係關於記憶體裝置,且特定而言本發明係關於記憶體裝置及抹除記憶體之方法。
記憶體裝置通常提供作為一電腦中之內部儲存區域。術語記憶體識別以積體電路晶片之形式出現之資料儲存裝置。在現代電子學中使用數個不同類型之記憶體,一個常見類型係RAM(隨機存取記憶體)。在特徵上發現RAM用作一電腦環境中之主記憶體。多數RAM係揮發性的,此意味著其需要一穩定電流以維持其內容。一旦斷開電力,RAM中之任何資料皆丟失。
電腦幾乎總含有持有用於啟動電腦之指令之少量唯讀記憶體(ROM)。當移除電力時不丟失其記憶體單元之資料內容之記憶體裝置一般稱作非揮發性記憶體。一EEPROM(電可擦除可程式化唯讀記憶體)係可藉由將其曝露給一電荷而被擦除之一特別類型之非揮發性ROM。EEPROM包含具有電荷儲存節點(諸如(舉例而言)浮動閘極或電荷陷井)之大量記憶體單元。資料以電荷儲存節點上之電荷之形式儲存於浮動閘極場效電晶體(FET)記憶體單元中。一個類型之電荷儲存節點(一浮動閘極)通常由經摻雜之多晶矽(其設置於溝道區上方且藉助一電介質材料(通常係氧化物)與其他單元元件電隔離)製成。分別藉由專業化之程式化及抹除作業將電荷傳送至浮動閘極或陷獲層或自該浮動閘極或陷獲層移除電荷以變更裝置之臨限電壓。
又另一類型之非揮發性記憶體係一快閃記憶體。一典型快閃記憶體包含一記憶體陣列,該記憶體陣列包括大量基於電荷儲存節點之記憶體單元。該等單元通常分組成叫作「抹除區塊」之區段。可藉由使電荷穿隧至其個別電荷儲存節點來電程式化一抹除區塊中之單元中之每一者。然而,與程式化作業不同,快閃記憶體中之抹除作業通常以大量抹除作業來抹除記憶體單元,其中以一單個作業抹除一選定抹除區塊中之所有記憶體單元。應注意,在近來的非揮發性記憶體裝置中,已藉由利用多個臨限位準或一非導電電荷陷獲層以及將所陷獲之資料儲存於記憶體單元FET之源極/汲極之每一者附近之一電荷中而將多個位元儲存於一單個單元中。
如一習用NOR陣列,一EEPROM或快閃記憶體之一NAND架構陣列以列及行之一矩陣配置其非揮發性記憶體單元陣列以使得該陣列中之每一非揮發性記憶體單元之閘極按列耦合至字線(WL)。然而,與NOR不同,每一記憶體單元不直接耦合至一源極線及一列位元線。相反,該陣列中之記憶體單元一起配置成串(通常為每串8個、16個、32個或更多個),其中該串中之記憶體單元在一共用源極線與一列位元線之間自源極至汲極串聯地耦合在一起。注意,存在其他非揮發性記憶體陣列架構,包括(但不限於)AND陣列、OR陣列、及虛擬接地陣列。
在現代NAND快閃記憶體中,NAND陣列密度正增加。隨著每一代新製作製程的發展,陣列間距圖案變得越來越小。由於增加之陣列密度,陣列相關之區域耗用大量晶粒空間,且潛在地可多於一晶粒封裝,比如一薄型小尺寸封裝(TSOP)記憶體外殼。
作為發展製程技術之一結果,陣列相關區域中之缺陷率因為資料線(諸如通常稱作位元線之彼等資料線)至資料線之極緊密間距而有可能增加。舉例而言,密度增加之陣列中之位元線解碼通常具有一高缺陷率。
較新形式之NAND快閃記憶體藉由用一較低電壓電晶體取代位元線解碼之一高電壓電晶體以解碼位元線群組(諸如奇數頁及偶數頁)來抵補此等困難。此等較低電壓電晶體(通常稱作低電壓電晶體(舉例而言,NMOS或PMOS型))在實體大小方面比較大較高功率電晶體小,且以比較大較高功率電晶體低之電壓運作。在一抹除作業期間位元線通常充電至接近20伏特。在此等抹除作業中,低電壓電晶體(通常一選擇閘極n型金屬氧化物半導體)亦充電至一較高電壓以使得其不擊穿。此一低電壓電晶體之擊穿可在位元線上陷獲一高電壓。
出於上述原因,且出於熟習此項技術者在閱讀及瞭解本說明書之後將明瞭之下述其他原因,此項技術中需要在低電壓電晶體不擊穿之情形下抹除記憶體區塊。
在以下對實施例之詳細說明中,參考形成其一部分之隨附圖式。在該等圖式中,貫穿數個視圖相同編號描述大致類似之組件。充分詳細地描述此等實施例以使熟習此項技術者能夠實踐本發明。在不脫離本發明之範疇之情形下,可利用其他實施例且可作出結構、邏輯及電改變。
因此,以下詳細說明不應視為具有一限定意義,且本發明之範疇僅由隨附申請專利範圍及歸屬於此申請專利範圍之等效內容之全部範疇界定。
圖1顯示一NAND陣列100之一部分。在一個實施例中,NAND陣列100包含形成於一半導體材料(諸如基板101)中之一槽區(tub)(例如,井)102。如圖所示一源極線104透過源極連接連接至該槽區。源極側選擇閘極105及汲極側選擇閘極107控制對記憶體中NAND串之存取。在一個實施例中,串選擇閘極電晶體106及108係低電壓NMOS電晶體(舉例而言,具有與電晶體105及107相同類型之構造之一低電壓電晶體),且用於控制記憶體100中之抹除作業。資料線(諸如通常稱作位元線之彼等資料線)110用於感測儲存於陣列100之記憶體單元112中之資訊且程式化資訊至陣列112中。單元112以邏輯列及行配置。
於圖2中可見陣列100之該部分成電路圖形式。單元112配置於NAND串(諸如奇數串202及偶數串204)中,分別藉由使用信號AWMUX_EVEN及AWMUX_ODD接通奇數串選擇閘極電晶體106來存取奇數串202及接通偶數串選擇閘極電晶體108來存取偶數串204。源極側選擇閘極電晶體105及汲極側選擇閘極電晶體107分別由信號SGS及SGD控制。
在一NAND記憶體中,一記憶體單元區塊通常係藉由將該區塊中之所有字線接地且施加一抹除電壓至在其上形成該等記憶體單元之一半導體材料(例如,半導體材料中之一槽區)且因此施加至該等記憶體單元之溝道以自電荷儲存節點移除電荷來抹除。更具體而言,通常透過Fowler-Nordheim電子穿隧將電荷自電荷儲存節點移除至溝道。
針對使用低電壓串選擇閘極電晶體之一NAND記憶體之典型抹除作業充電槽區、源極及串選擇閘極電晶體之閘極至抹除電壓。藉助透過槽區之PN接面上之一正向偏壓來充電位元線。當完成抹除作業之抹除部分時,通常槽區及源極放電至一參考電壓Vss(例如,一基板電壓,舉例而言接地)。串選擇閘極電晶體之閘極藉助槽區向下耦合至Vss。位元線透過PN接面之擊穿放電。對於典型位元線放電而言,PN接面在約8伏特下擊穿,其可施加應力給低電壓串選擇閘極電晶體(其等一般不能夠在不擊穿之情形下耐受此一高電壓應力,因此降低其可靠性)。與PN接面擊穿電壓一樣高之電壓可陷獲在位元線上達一長時間週期,此導致低電壓串選擇閘極電晶體之進一步不可靠性。
在作業中,在圖3中以流程圖形式顯示根據本發明之一實施例之一抹除作業。在區塊302中,將欲被抹除之一區塊之槽區及源極線充電至一抹除電壓(在一個實施例中接近20伏特)。串選擇閘極電晶體之閘極亦充電至抹除電壓。在一個實施例中位元線藉助透過槽區電壓之一PN閘極正向偏置而充電至抹除電壓。該抹除電壓抹除欲被抹除之區塊中之記憶體單元。當完成抹除部分時,抹除作業繼續在區塊304中放電槽區及源極線以及串選擇閘極電晶體之閘極。此放電係至抹除電壓以下之一中間電壓(在一個實施例中接近16伏特,比抹除電壓低至少串選擇閘極電晶體之一接通電壓)。在區塊306中,關於槽區電壓及/或源極線之放電之位準作出一確定。舉例而言,若槽區電壓尚未達到中間電壓,則在區塊307處繼續放電,且在區塊306處監測槽區電壓。當槽區電壓達到中間電壓時,在區塊308處停止放電,諸如藉由使源極線及/或槽區浮動。在區塊310中串選擇閘極電晶體之閘極與槽區及源極線斷開,且在區塊312中其閘極重新充電至抹除電壓。此動作使串選擇閘極電晶體接通。
一旦該等串選擇閘極電晶體接通,位元線110即放電至槽區/源極電壓,且在區塊314中(諸如)藉由連接槽區及源極線至一參考電壓,諸如Vss(例如,接地)重新起動槽區及源極線之放電。使串選擇閘極電晶體之閘極浮動,且藉由至槽區及源極線之耦合效應而放電。位元線110透過位元線與槽區之間的PN接面之擊穿而放電。在整個抹除作業期間之放電部分串選擇閘極電晶體保持接通,此乃因其等保持在不低於大約抹除電壓與中間電壓之間的差之一電壓(在一個實施例中約4伏特)處。因此,無高電壓留在位元線上,且保護串選擇閘極電晶體免於擊穿。
在一個實施例中,在一比較器中比較槽區及/或源極電壓與中間電壓。比較器信號在槽區及/或源極電壓達到中間電壓時改變且停止放電。應理解,存在用以在中間電壓處停止槽區及/或源極之放電的眾多方法及電路,且在熟習此項技術者的技能範圍內的彼等眾多方法及電路係適於用於本發明之各種實施例且在本發明之各種實施例之範疇中。
在圖4中顯示一抹除作業之一時序圖,其中參考編號對應於圖1及圖2之圖示。圖4中顯示在整個抹除作業期間之槽區/源極102/104、串選擇閘極電晶體106/108之閘極、位元線110、以及源極105及汲極107選擇閘極信號中之每一者之電壓。在時間t0處,在抹除作業開始時,槽區102及源極104以及位元線110處於一參考電壓(Vss)。低電壓串選擇閘極電晶體106及108之閘極處於一電源電壓(Vcc)。在時間t1處,電晶體106及108之閘極放電至Vss。在時間t2處,電晶體106及108連接至槽區/源極102/104,且將槽區/源極102/104充電至抹除電壓,藉此向上耦合電晶體106及108至抹除電壓。槽區/源極102/104、源極105及汲極107選擇閘極之閘極,及串選擇閘極電晶體106及108之閘極中之每一者充電至抹除電壓。位元線透過位元線110與槽區102之間的PN接面之正向偏置而向上耦合至抹除電壓。
在時間t3處,槽區/源極102/104與抹除電壓斷開且連接至Vss。槽區/源極102/104、汲極105及源極107選擇閘極之閘極,以及電晶體106及108之閘極開始朝Vss放電。在時間t4處,槽區/源極102/104、汲極105及源極107選擇閘極之閘極、以及電晶體106及108之閘極之電壓達到一中間電壓,且源極/槽區102/104與Vss斷開。電晶體106及108之閘極與槽區/源極102/104斷開,且充電至抹除電壓。在時間t5之前其等再充電回至抹除電壓,當電晶體106及108接通時,在時間t6之前將位元線110放電至中間電壓。
在時間t6處,隨著電晶體106及108接通,其等與抹除電壓斷開且被允許浮動。同樣,槽區/源極102/104連接至Vss,且位元線110,源極105及汲極107選擇閘極之閘極、以及槽區/源極102/104開始自中間電壓放電至Vss。電晶體106及108之閘極開始藉由向下耦合而以與槽區/源極102/104相同的速率放電。電晶體106及108在其等與槽區/源極102/104之間的電壓差下保持接通。在時間t7處,槽區/源極102/104、汲極105及源極107選擇閘極之閘極、以及位元線110放電至Vss,且電晶體106及108之閘極已透過向下耦合放電至抹除電壓與中間電壓之間的一差(在一個實施例中接近4伏特)。
在一個實施例中選取中間電壓與抹除電壓之間的差以確保針對抹除作業之整個放電部分電晶體106及108保持接通,諸如以避免由高電壓應力引起之擊穿。在不擊穿電晶體106及108之情形下位元線110適當地放電至Vss。在時間t8處,當完成向下耦合時,電晶體106及108之閘極充電至Vcc。在此實施例中,針對抹除作業之放電至Vss部分選擇閘極保持接通,且藉由保持接通而使該等選擇閘極免於擊穿。另外,由於不存在擊穿,且串選擇閘極電晶體106及108保持接通,因此在可適當地且全面地放電之位元線110上不陷獲任何電壓。
圖5圖解說明包括一非揮發性記憶體裝置500之一記憶體系統520之一功能區塊圖。已簡化記憶體裝置500以集中於記憶體之有助於理解本程式化實施例之特徵。記憶體裝置500耦合至一外部控制器510。控制器510係一微處理器或某一其他類型之控制電路。
記憶體裝置500包括一非揮發性記憶體單元陣列530,諸如先前所論述之圖1中所圖解說明之非揮發性記憶體單元陣列。記憶體陣列530配置諸如字線列之存取線及諸如位元線行之資料線的若干個庫。在一個實施例中,記憶體陣列530之行由記憶單元之串聯串組成。如此項技術中所習知,單元至位元線之連接確定該陣列係一NAND架構、一AND架構或一NOR架構。
提供位址緩衝器電路540以鎖存透過I/O電路560提供之位址信號。位址信號由一列解碼器544及一行解碼器546接收及解碼以存取記憶體陣列530。熟習此項技術者將瞭解,根據本說明之益處,位址輸入連接之數量相依於記憶體陣列530之密度及構架。亦即,位址之數量隨增加之記憶體單元計數及增加之記憶庫及區塊計數而增加。
記憶體裝置500藉由使用感測放大器/資料快取電路550感測記憶體陣列各行中之電壓或電流變化來讀取記憶體陣列530中之資料。在一個實施例中,感測放大器/資料快取電路550經耦合以讀取及鎖存來自記憶體陣列530之一列資料。包括資料輸入及輸出緩衝器電路560以用於經由複數個資料連接562與控制器510進行雙向資料通信以及位址通信。提供寫入電路555以將資料寫入至記憶體陣列中。
記憶體控制電路570提供位址電路及用以解碼在控制連接572上自處理器510提供之信號之電路。此等信號用於控制記憶體陣列530上之作業,包括資料讀取、資料寫入(程式化)及抹除作業。記憶體控制電路570可係產生記憶體控制信號之一狀態機、一定序器、或某一其他類型之控制器。在一個實施例中,記憶體控制電路570經組態以控制先前論述之程式化實施例之位元線充電。
在一個實施例中,記憶體控制電路570亦包括一抹除控制電路571(其在圖6中更詳細地顯示),其控制系統520之抹除作業。抹除控制電路經組態以執行本文闡述之抹除作業,包括提供適當之電壓給陣列及其組件,諸如施加至選擇解碼電路548以控制用於偶數及奇數頁作業之串選擇閘極電晶體106及108且用於控制根據本文中關於至少圖3及圖4所闡述之各種方法中之一者或多者之抹除作業之電壓。
應理解,諸多電路適於執行此控制,且彼等電路之選取及組態在本發明之範疇中。
在一個實例性實施例中(如圖6之區塊圖中所示)諸如電路571之一抹除控制電路包括一電荷泵602,其可泵射出至抹除電壓,且其選擇性地連接至串選擇控制604、槽區控制606及源極控制608。槽區控制606及源極控制608每一者亦選擇性地連接至Vss以允許放電相同電壓。在選擇性地連接至槽區及/或源極之外,串選擇控制選擇性地連接至Vcc及Vss以允許充電至Vcc且放電至Vss。一抹除偵測器610確定槽區及/或源極之放電達到以上論述之中間電壓之時間。串選擇閘極控制612控制槽區及/或源極至串選擇閘極之閘極之連接。應理解,此電路之設計及實施方案恰在熟習此項技術者之技能範圍內,且參照本文闡述之各種方法詳細其作業,且因此將不進一步論述。
已顯示抹除方法及使用彼等抹除方法之記憶體,其等包括在記憶體抹除之後的放電期間維持低電壓電晶體處於一接通狀態(諸如)以防止電晶體擊穿及位元線上之電壓陷獲。
儘管本文已圖解說明且闡述了具體實施例,但熟習此項技術者將瞭解經推測達成相同目的之任一配置皆可替換該等所示具體實施例。此申請案意欲涵蓋本發明之任何修改或變化。因此,本發明顯然意在僅由申請專利範圍及其等效內容限制。
100...NAND陣列
101...基板
102...槽區/井
104...源極線
105...源極側選擇閘極
106...串選擇閘極電晶體
107...汲極側選擇閘極
108...串選擇閘極電晶體
110...資料線
112...陣列
202...奇數串
204...偶數串
500...非揮發性記憶體裝置
510...外部控制器
520...記憶體系統
530...記憶體陣列
544...列解碼器
546...行解碼器
548...選擇解碼電路
550...感測放大器/資料快取電路
555...寫入電路
560...寫入/輸出電路
562...資料連接
570...記憶體控制電路
571...抹除控制電路
572...控制連接
602...電荷泵
604...串選擇控制
606...槽區控制
608...源極控制
610...抹除偵測器
612...串選擇閘極控制
WL1...字線1
WL32...字線32
圖1係根據本發明之一實施例之一部分記憶體結構之一圖示;
圖2係根據本發明之另一實施例之一記憶體之一部分電路圖;
圖3係根據本發明之另一實施例之一方法之一流程圖;
圖4係根據本發明之另一實施例之一方法之一時序圖;
圖5係根據本發明之一實施例之一系統之一功能區塊圖;及
圖6係根據本發明之另一實施例之一抹除控制電路之一功能區塊圖。
100...NAND陣列
101...基板
102...槽區
104...源極線
105...源極側選擇閘極
106...串選擇閘極電晶體
107...汲極側選擇閘極
110...資料線
112...陣列
Claims (15)
- 一種在一記憶體中抹除之方法,其包含:以一抹除電壓抹除記憶體之一區塊,包含將一槽區、一源極及串選擇閘極電晶體之閘極充電至該抹除電壓;及在該抹除電壓之放電期間保護該記憶體之該等串選擇閘極電晶體,其中保護該等串選擇閘極電晶體進一步包含:將該槽區及該源極放電至一中間電壓;接通該等串選擇閘極電晶體以使該記憶體之資料線放電;及將該槽區及該源極放電至一參考電壓。
- 如請求項1之方法,其中藉助每一資料線與該槽區之間的一PN接面之擊穿來使該記憶體之該等資料線放電。
- 如請求項1之方法,其中該等串選擇閘極電晶體透過將該槽區及該源極放電至該參考電壓保持接通。
- 如請求項1之方法,其中將該槽區及該源極放電至一中間電壓進一步包含:將該槽區及該源極連接至該參考電壓;比較該槽區電壓及/或該源極電壓與該中間電壓;及當該槽區電壓及/或該源極電壓等於該中間電壓時將該槽區及該源極與該參考電壓斷開。
- 如請求項1之方法,其中保護進一步包含:在該抹除電壓之部分放電之後使該等串選擇閘極電晶體接通,其中在整個該抹除電壓之放電期間該等串選擇 閘極電晶體係以一接通狀態運作。
- 如請求項1之方法,其中該等串選擇閘極電晶體之該等閘極經由至該槽區及/或源極之一耦合效應自該抹除電壓放電。
- 如請求項5之方法,其中在該抹除電壓之部分放電之後使該等串選擇閘極電晶體接通進一步包含:將該槽區、源極及該等串選擇閘極電晶體之閘極放電為低於該抹除電壓;及將該等串選擇閘極電晶體之該等閘極重新充電至該抹除電壓,其中當該槽區放電之時該等串選擇閘極電晶體之該等閘極透過與該槽區之一耦合效應放電。
- 如請求項1之方法,其中在該抹除電壓之放電期間保護該記憶體之串選擇閘極電晶體進一步包含:在該等串選擇閘極電晶體之電壓與一資料線電壓之間的一差達到該等串選擇閘極電晶體之一擊穿電壓之前使該等串選擇閘極電晶體接通,其中當該記憶體之一槽區及源極放電至一參考電壓時該等串選擇閘極電晶體維持於一導電作業模式中。
- 一種記憶體裝置,其包含:一記憶體單元陣列;及用於該記憶體單元陣列之控制及/或存取之電路,該控制電路經組態以執行一方法,該方法包含:針對一抹除作業之一放電部分將串選擇閘極電晶體之閘極維持在高於一槽區電壓及一源極電壓之一電壓 處,其包含:將該槽區及該源極自一抹除電壓放電至一中間電壓;接通該等串選擇閘極電晶體以將該記憶體之資料線放電;及將該槽區及該源極放電至一參考電壓。
- 如請求項9之記憶體裝置,進一步包含:其中將該槽區及該源極自一抹除電壓放電至一中間電壓包含將該槽區及該源極自該抹除電壓放電至低於該抹除電壓之至少該等串選擇閘極電晶體之一接通電壓之一中間電壓;其中接通該等串選擇閘極電晶體包含將該等串選擇閘極電晶體之閘極重新充電至該抹除電壓;及其中將該槽區及該源極放電至一參考電壓包含將該槽區及源極自該中間電壓放電至該參考電壓。
- 如請求項9之記憶體裝置,其中該控制電路進一步包含用於以下作業之一抹除控制電路:檢測該槽區電壓及/或該源極電壓;當該槽區電壓達到該中間電壓時將該槽區及源極與該複數個串選擇閘極電晶體之該等閘極及該參考電壓斷開;重新充電該複數個串選擇閘極電晶體之該等閘極;允許該複數個串選擇閘極電晶體之該等閘極電壓浮動及當重新充電該複數個串選擇閘極電晶體之該等閘極時重新連接該槽區及該源極至該參考電壓。
- 如請求項9之記憶體裝置,其中當該槽區及該源極自該 中間電壓放電至該參考電壓時該複數個串選擇閘極電晶體維持於一導電作業狀態中。
- 如請求項9之記憶體裝置,其中當該槽區及源極自該中間電壓放電至該參考電壓時該複數個串選擇閘極電晶體之該等閘極維持於高於該槽區及源極電壓之一電壓差處。
- 如請求項9之記憶體裝置,其中該記憶體之資料線經組態以藉助每一資料線與該槽區之間的一PN接面之擊穿而放電。
- 如請求項9之記憶體裝置,其中該複數個串選擇閘極電晶體藉由將該複數個串選擇閘極電晶體重新充電至該抹除電壓而接通。
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