JP2012529132A - メモリ消去方法及び装置 - Google Patents
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Abstract
【選択図】図1
Description
(結論)
Claims (18)
- メモリの中で消去を行う方法において、
消去電圧を用いてメモリのブロックを消去することと、
前記消去電圧の放電の間、前記メモリのストリング選択ゲートトランジスタを保護することと、から成る方法。 - ストリング選択ゲートトランジスタを保護することは、
タブ、ソース及び前記ストリング選択ゲートトランジスタのゲートを消去電圧まで充電することと、
前記タブ及び前記ソースを中間電圧まで放電することと、
前記メモリのデータ線を放電するために、前記ストリング選択ゲートトランジスタをオンにすることと、
前記タブ及び前記ソースを基準電圧まで放電することと、を更に備えている、請求項1に記載の方法。 - 前記メモリの前記データ線は、各データ線と前記タブとの間のPN接合のブレークダウンによって放電される、請求項2に記載の方法。
- 前記ストリング選択ゲートトランジスタは、前記タブ及び前記ソースを前記基準電圧まで放電する間中、オン状態を維持している、請求項2に記載の方法。
- 前記タブ及び前記ソースを中間電圧まで放電することは、
前記タブ及び前記ソースを前記基準電圧に接続することと、
前記タブ電圧及び/又は前記ソース電圧を前記中間電圧と比較することと、
前記タブ電圧及び/又は前記ソース電圧が前記中間電圧と等しい時、前記タブ及び前記ソースを前記基準電圧から切断することと、を更に備えている、請求項2に記載の方法。 - 保護することは、
前記消去電圧の部分的な放電の後、前記ストリング選択ゲートトランジスタをオンにすることを更に備えており、前記ストリング選択ゲートトランジスタは、前記消去電圧の放電の間を通じてターンオン状態で作動される、請求項1に記載の方法。 - 前記ストリング選択ゲートトランジスタの前記ゲートは、前記タブ及び/又はソースと連結する効果を利用して前記消去電圧から放電される、請求項2に記載の方法。
- 前記消去電圧の部分的な放電の後、前記ストリング選択ゲートトランジスタをオンにすることは、
前記タブ、ソース及び前記ストリング選択ゲートトランジスタのゲートを前記消去電圧を下回るように放電することと、
前記ストリング選択ゲートトランジスタの前記ゲートを前記消去電圧まで再充電することと、を更に備えており、前記ストリング選択ゲートトランジスタの前記ゲートは、前記タブが放電される間、前記タブとの連結効果を通じて放電される、請求項6に記載の方法。 - 前記消去電圧の放電の間、前記メモリのストリング選択ゲートトランジスタを保護することは、
前記ストリング選択ゲートトランジスタの前記電圧とデータ線電圧との差が、前記ストリング選択ゲートトランジスタのブレークダウン電圧に達する前に前記ストリング選択ゲートトランジスタをオンにすることを更に備えており、前記ストリング選択ゲートトランジスタは、前記メモリのタブ及びソースが基準電圧まで放電する間、作業の導電モードに維持される、請求項1に記載の方法。 - メモリ装置において、
メモリセルのアレイと、
メモリセルの前記アレイの制御及び/又はアクセス用の回路構成であって、前記制御回路構成は、
ストリング選択ゲートトランジスタのゲートを、前記消去作業の放電部分のためのタブ電圧及びソース電圧を上回る電圧に維持すること、から成る方法を実行するように構成されている、回路構成と、を備えているメモリ装置。 - 前記制御回路構成は、
前記タブ及び前記ソースを消去電圧から前記消去電圧より低い前記ストリング選択ゲートトランジスタのターンオン電圧を下回らない中間電圧まで放電することと、
前記ストリング選択ゲートトランジスタのゲートを前記消去電圧まで再充電することと、
前記タブ及びソースを前記中間電圧から基準電圧まで放電することと、を行うように更に構成されている、請求項10に記載の装置。 - 制御回路構成は、
タブ及びソースを消去電圧を下回る電圧まで放電することと、
前記ストリング選択ゲートトランジスタをオンにすることと、
前記タブ及びソースを放電することと、を行うように更に構成されている、請求項10に記載の装置。 - 前記制御回路構成は、
消去されるべき前記アレイの区画の中のタブ、ソース及びストリング選択ゲートトランジスタのゲートを第1の電圧まで充電することと、
前記タブ及び前記ソースを、前記ストリング選択ゲートトランジスタ用のターンオン電圧と少なくとも同じ高さの電圧だけ前記第1の電圧を下回る第2の電圧まで放電することと、
前記複数のストリング選択ゲートトランジスタをターンオンすることと、
前記タブ及び前記ソースを基準電圧に接続することと、を行うように更に構成されている、請求項10に記載のメモリ装置。 - 前記制御回路構成は、前記タブ電圧及び/又は前記ソース電圧を監視することと、前記タブ電圧が前記中間電圧に達すると、前記タブ及びソースを前記複数のストリング選択ゲートトランジスタの前記ゲート及び前記基準電圧から切断することと、前記複数のストリング選択ゲートトランジスタの前記ゲートを再充電することと、前記複数のストリング選択ゲートトランジスタが浮遊することを可能にすることと、前記複数のストリング選択ゲートトランジスタの前記ゲートが再充電されると、前記タブ及び前記ソースを前記基準電圧に再接続することと、を行うための消去制御回路を更に備えている、請求項13に記載のメモリ装置。
- 前記複数のストリング選択ゲートトランジスタは、前記タブ及び前記ソースが前記中間電圧から前記基準電圧まで充電される間、作業の導電状態に維持されている、請求項13に記載のメモリ装置。
- 前記複数のストリング選択ゲートトランジスタの前記ゲートは、前記タブ及びソースが前記中間電圧から前記基準電圧まで放電される間、前記タブ及び前記ソース電圧を上回る電圧差に維持されている、請求項13に記載のメモリ装置。
- 前記メモリのデータ線は、各データ線と前記タブとの間のPN接合のブレークダウンによって放電するように構成されている、請求項13に記載のメモリ装置。
- 前記複数のストリング選択ゲートトランジスタは、前記複数のストリング選択ゲートトランジスタを前記第1の電圧まで再充電することでオン状態になる、請求項13に記載のメモリ装置。
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