JP2001230391A - 不揮発性半導体記憶装置及びその書き込み方法 - Google Patents

Abstract

(57)【要約】 【課題】 誤書き込みを生じる恐れがなく、かつ、ペー
ジ単位での書き換えが可能なＮＡＮＤ型不揮発性半導体
記憶装置を提供する。 【解決手段】 本発明の不揮発性半導体記憶装置は、選
択されたブロックのメモリセルの制御ゲート電圧を０Ｖ
に設定し、ＮＡＮＤ型メモリセルが形成されるＰウエル
に、消去電圧よりも低い所定の電圧を印加するチャネル
電子排出動作を実行した後、通常のトンネル電流による
書き込みを行う手段を具備することを主な特徴とする。
このようにすれば、選択メモリセルへの誤書き込みを防
止するための中間電圧の値を読み出し電圧に等しい低い
値に設定することができるので、誤書き込みの恐れがな
く、また、ページ単位での書き換えが可能なＮＡＮＤ型
不揮発性半導体記憶装置を提供することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性半導体記憶
装置とその書き込み方法に係り、特にＮＡＮＤ構造を有
するメモリセルアレイにおいて、メモリセルへの記憶デ
ータの誤書き込みを生じる恐れがないＮＡＮＤ型不揮発
性半導体記憶装置とその書き込み方法に関するものであ
る。また、ページ単位での記憶データの書き換えができ
るＮＡＮＤ型不揮発性半導体記憶装置とその書き換え方
法に関するものである。

【０００２】

【従来の技術】従来の不揮発性半導体記憶装置にはメモ
リセルにフローティングゲートを備え、複数の前記メモ
リセルが隣り合うソース・ドレイン領域を共通にして直
列に接続されたＮＡＮＤ束をアレイ状に配列したＮＡＮ
Ｄ型不揮発性半導体記憶装置と呼ばれるものがある。

【０００３】このＮＡＮＤ型不揮発性半導体記憶装置に
おいて、メモリセルはフローティングゲートとコントロ
ールゲートの積層構造からなるスタックドゲート型の構
造を有し、半導体基板表面とフローティングゲートとの
間のトンネル酸化膜を介してフローティングゲートに電
子を注入又は放出することによりメモリセルのしきい値
を変化させ、記憶データの書き込み、読み出し、及び消
去動作を行う。

【０００４】従来のＮＡＮＤ型不揮発性半導体記憶装置
において、書き込みや読み出し動作は１つのコントロー
ルゲート線（ワード線）に接続された全てのメモリセル
に対して同時に行われる。この書き込み／読み出し単位
を、以下ページと呼ぶことにする。また消去動作は一つ
のロウデコーダにより選択される全てのＮＡＮＤ束に対
して行われる。この消去単位を以下ブロックと呼ぶ。

【０００５】従来のＮＡＮＤ型フラッシュメモリには、
セルフブート書き込み方法（例えばK.D.Suh et al.,IEE
E Journal of Solid-State Circuits,vol.30,No.11(199
5)参照）が一般に採用されている。

【０００６】この書き込み方法では、ＮＡＮＤ束を選択
するドレイン側のセレクトゲートトランジスタのゲート
にＶcc、ＮＡＮＤ束内の非選択メモリセルのコントロー
ルゲートに１０Ｖ程度の中間電位を与え、ＮＡＮＤ束の
ソース側のセレクトゲートトランジスタのゲートに０Ｖ
を与えてオフ状態とし、選択されたメモリセルのコント
ロールゲートに２０Ｖ程度の書き込み用高電圧Ｖpgmを
与える。

【０００７】“０”データを書き込む場合には、ドレイ
ン側のセレクトゲートトランジスタと非選択メモリセル
のチャンネル部を介して、ビット線の０Ｖが選択された
メモリセルのチャンネル部まで伝達され、トンネル酸化
膜に加わる高電界によりトンネル電流がトンネル酸化膜
に流れ、電子がフローティングゲートに注入される。こ
のためメモリセルのしきい値が正の側に変化する。

【０００８】また“１”データ書き込みむ場合には、ビ
ット線からセルのチャンネル部を初期充電してドレイン
側のセレクトゲートトランジスタをオフ状態にし、その
後チャンネル部の電位を非選択メモリセルのコントロー
ルゲートとチャンネル部とのカップリングにより上昇さ
せることでトンネル電流を阻止し、メモリセルの負のし
きい値を維持させる。

【０００９】“１”データ書き込み時に消去状態のメモ
リセルのしきい値を正の方向に変化させないためには、
“１”データ書き込み時において、選択メモリセルと同
一のＮＡＮＤ束に直列に接続された複数個の非選択メモ
リセルのコントロールゲートに、できるだけ高い電圧を
印加することが望ましい。しかし、非選択メモリセルに
高い電圧を印加するほど、逆に“０”データ書き込みの
ビット線に接続された非選択メモリセルに対しては誤書
き込みし易くなるという問題がある。

【００１０】このため、従来は“１”データ書き込み時
の選択メモリセルの誤書き込み耐性と、“０”データ書
き込み時の非選択メモリセルの誤書き込み耐性が同程度
となるように、非選択メモリセルに印加する中間電位を
設定している。しかし、従来のＮＡＮＤ型不揮発性半導
体記憶装置では、この制限によりページ単位での書き換
えを行うと容易に誤書き込みを生じるという問題があっ
た。次にその理由を説明する。

【００１１】通常消去後や読み出し後には、Ｐウエル領
域表面における負のしきい値をもつメモリセルのチャン
ネル部に多数の電子が存在する。このため、書き込み動
作時において書き込み電圧Ｖpgmが印加される選択メモ
リセルのチャンネル電位は、電子の再分布により中間電
位が印加されるメモリセルのチャンネル電位とほぼ等し
くなる。

【００１２】書き込み時にロウデコーダ回路により選択
されるＮＡＮＤ束内のメモリセルは１個であるのに対し
て、例えばＮＡＮＤ束が８個のメモリセルからなる場
合、同じＮＡＮＤ束内の非選択メモリセルの数は７個と
多数を占めるため、選択されたメモリセルのチャンネル
電位は、実効的に非選択メモリセルに印加される中間電
位で決定される。

【００１３】このため、従来のＮＡＮＤ型不揮発性半導
体記憶装置では、書き込み時の非選択メモリセルのゲー
ト電極に印加される中間電位を１０Ｖより下げれば
“１”データ書き込みのメモリセルへの誤書き込みを生
じることになる。

【００１４】また、従来のＮＡＮＤ型不揮発性半導体記
憶装置において、消去動作がメモリセルアレイのブロッ
クごとに行われ、ページ単位での記憶データの書き換え
ができないという問題があった。このページ単位の書き
換えをブロック内の特定ページアドレスについてのみ連
続して実行すれば、同じブロック内の他の７ページのメ
モリセルの消去しきい値が上昇し“０”データに変化す
るからである。

【００１５】このため、従来のＮＡＮＤ型不揮発性半導
体記憶装置の書き換え単位はブロックに限定されてい
た。このように、消去単位のブロックと書き込み単位の
ページが異なるため、従来のＮＡＮＤ型不揮発性半導体
記憶装置の制御系にはＮＡＮＤ束を構成するページ分の
ＤＲＡＭやＳＲＡＭからなるバッファメモリを内部に備
える必要があった。

【００１６】

【発明が解決しようとする課題】上記したように従来の
ＮＡＮＤ型不揮発性半導体記憶装置は、“１”データ書
き込みに際し、ＮＡＮＤ束内の非選択メモリセルのコン
トロールゲートにできるだけ高い電圧を印加することが
望ましいが、非選択メモリセルに高い電圧を印加するほ
ど“０”データ書き込みのビット線に接続された非選択
メモリセルへの誤書き込みを生じ易くなるという問題が
あった。

【００１７】また、“１”データ書き込み時の選択メモ
リセルの誤書き込み耐性と、“０”データ書き込み時の
非選択メモリセルの誤書き込み耐性が同程度となるよう
に非選択メモリセルに印加する中間電位を設定している
ので、ページ単位での書き換えを行うと容易に誤書き込
みを生じるという問題があった。

【００１８】本発明は上記の問題点を解決すべくなされ
たもので、従来のＮＡＮＤ型不揮発性半導体記憶装置に
おける誤書き込みの発生を回避する手段を提供すること
を第１の目的とする。また、“１”データ書き込み時の
誤書き込みストレスを減少させることにより、記憶デー
タの書き換えを複数ページからなるブロック単位から１
ページからなるセクター単位に縮小することが可能なＮ
ＡＮＤ型不揮発性半導体記憶装置を提供することを第２
の目的とする。

【００１９】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置及びその書き込み方法は、選択されたブロック
のメモリセルの制御ゲート電圧を０Ｖに設定し、ＮＡＮ
Ｄ型メモリセルが形成されるＰウエルに、消去電圧より
も低い所定の電圧を印加するチャネル電子放出動作を実
行した後、通常のトンネル電流による書き込みを行う手
段を具備することを主な特徴とする。

【００２０】具体的には本発明の不揮発性半導体記憶装
置の書き込み方法は、第１導電型の第１の半導体領域内
に第２導電型の第２の半導体領域を形成し、この第２の
半導体領域の表面上に、電気的に書き換え可能な複数の
不揮発性メモリセルを直列に接続したＮＡＮＤ束からな
るマトリックス状の配列を備える不揮発性半導体記憶装
置において、前記ＮＡＮＤ束の全てのメモリセルの制御
ゲートに第１の電圧を設定し、少なくとも前記第２の半
導体領域に前記第１の電圧よりも高い第２の電圧を印加
することにより、前記メモリセルのチャンネル内の電子
を排出する第１のステップと、引き続き前記ＮＡＮＤ束
内の選択されたメモリセルの制御ゲートに前記第２の電
圧よりも高い第３の電圧を印加することにより、前記メ
モリセルに記憶データを書き込む第２のステップとを備
えることを特徴とする。

【００２１】好ましくは前記不揮発性半導体記憶装置の
書き込み方法において、前記第１の半導体領域はＰ型基
板上に形成されたＮウエル領域であり、前記第２の半導
体領域は前記Ｎウエル領域内に形成されたＰウエル領域
であることを特徴とする。

【００２２】また好ましくは前記不揮発性半導体記憶装
置の書き込み方法において、前記第１の電圧は接地電圧
であり、前記第２の電圧は読み出し動作時に前記ＮＡＮ
Ｄ束内の非選択メモリセルに印加する電圧にほぼ等しい
ことを特徴とする。

【００２３】また好ましくは前記不揮発性半導体記憶装
置の書き込み方法において、前記第１の電圧は負の電圧
であり、前記第２の電圧は接地電圧であることを特徴と
する。

【００２４】本発明の不揮発性半導体記憶装置の記憶デ
ータの書き換え方法は、ページ単位での書き換え動作の
対象とする１ページの選択メモリセルが含まれたメモリ
セルブロックを選択する第１のステップと、このメモリ
セルブロックにおける前記１ページの選択メモリセルの
ページアドレスに対応する制御ゲート線に所定の電圧を
印加し、前記メモリセルブロックにおける全ての非選択
メモリセルの制御ゲート線に前記所定の電圧よりも高い
消去用の高電圧を印加し、かつ前記第１、第２の半導体
領域に前記消去用の高電圧を印加することにより前記１
ページの選択メモリセルのしきい値を消去状態に設定す
ると共に、前記メモリセルブロックにおける全ての非選
択メモリセルのしきい値を維持する第２のステップと、
前記メモリセルブロックの全てのメモリセルの制御ゲー
ト電圧を第１の電圧に設定し、少なくとも前記第２の半
導体領域に前記第１の電圧より高い第２の電圧を印加す
ることにより前記メモリセルブロックの全てのメモリセ
ルのチャンネル内の電子を排出する第３のステップと、
前記消去状態にされた前記１ページの選択メモリセルに
所定の記憶データを書き込む第４のステップとを含むこ
とを特徴とする。

【００２５】本発明の不揮発性半導体記憶装置は、第１
導電型の第１の半導体領域内に形成された第２導電型の
第２の半導体領域と、この第２の半導体領域の表面上に
形成された電気的に書き換え可能な複数の不揮発性メモ
リセルを直列に接続したＮＡＮＤ束からなるマトリック
ス状の配列とを備え、消去動作において前記第１、第２
の半導体領域にデータ消去用の高電圧を供給し、書き込
み動作の第１の期間内において少なくとも前記第２の半
導体領域に前記消去用の高電圧より低い第１の電圧を供
給し、書き込み動作の第２の期間内において少なくとも
前記第２の半導体領域に所定の第２の電圧を供給するバ
イアス手段と、前記書き込み動作の第１の期間内におい
て前記ＮＡＮＤ束内の選択されたメモリセルの制御ゲー
トに前記第１の電圧より低い第３の電圧を供給し、前記
書き込み動作の第２の期間内において前記ＮＡＮＤ束内
の選択されたメモリセルの制御ゲートに前記第２の電圧
より高い書き込み用高電圧を供給するデコード手段とを
具備することを特徴とする。

【００２６】好ましくは前記不揮発性半導体記憶装置
は、前記ＮＡＮＤ束のマトリックス状の配列からなる電
流通路の一端にそれぞれ接続されたビット線と、外部か
ら入力された書き込みデータを一時的に記憶し、前記ビ
ット線を介して選択されたメモリセルのデータを読み出
すデータラッチ回路とを備え、前記書き込み動作の第１
の期間内において前記ビット線と前記データラッチ回路
とを電気的に切り離す手段を具備することを特徴とす
る。

【００２７】また好ましくは、前記不揮発性半導体記憶
装置は、前記書き込み動作終了後にベリファイ読み出し
を行う手段をさらに備え、前記ベリファイ読み出しを行
う手段は、メモリセルのしきい値が所定の値に変化して
いる場合には追加書き込み動作を禁止する手段と、メモ
リセルのしきい値が所定の値に変化していない場合には
追加書き込み動作の第１の期間内に前記第１の電圧を少
なくとも前記第２の半導体領域に供給する手段と、追加
書き込み動作の第２の期間内に前記書き込み用高電圧よ
り所定の電圧だけ高い第２の書き込み用高電圧を前記選
択されたメモリセルの制御ゲートに供給する書き込み制
御手段とからなることを特徴とする。

【００２８】本発明の不揮発性半導体記憶装置は、ＮＡ
ＮＤ束のマトリックス状の配列からなる電流通路の一端
にそれぞれ接続された第１のセレクトゲートトランジス
タと、この第１のセレクトゲートトランジスタを介して
前記電流通路の一端にそれぞれ接続されたビット線と、
外部から入力された書き込みデータを一時的に記憶し、
書き込みデータに基づき所定の電圧を前記ビット線にそ
れぞれ供給するデータラッチ回路と、前記ＮＡＮＤ束の
マトリックス状の配列からなる電流通路の他端にそれぞ
れ接続された第２のセレクトゲートトランジスタと、消
去動作において、前記第１、第２の半導体領域に消去用
高電圧を供給し、書き込み動作の第１の期間内におい
て、少なくとも前記第２の半導体領域に前記消去用高電
圧より低い第１の電圧を供給し、書き込み動作の第２の
期間内において、少なくとも前記第２の半導体領域に所
定の第２の電圧を供給するバイアス手段と、前記書き込
み動作の第１の期間内において、前記ＮＡＮＤ束内の全
てのメモリセルの制御ゲートに前記第１の電圧より低い
第３の電圧を供給し、前記書き込み動作の第２の期間内
において、前記ＮＡＮＤ束内の選択されたメモリセルの
制御ゲートに前記第２の電圧より高い書き込み用高電圧
を供給すると共に、前記ＮＡＮＤ束内の非選択メモリセ
ルの制御ゲートに所定の前記書き込み用高電圧より低い
第４の電圧を供給するデコード手段とを備え、前記デコ
ード手段は、前記書き込み動作の第２の期間内におい
て、ＮＡＮＤ束内の非選択のメモリセルの制御ゲートに
前記第４の電圧を供給した後に、前記第１のセレクトゲ
ートトランジスタのゲート電極に、前記ビット線電位が
低レベルの場合に前記第１のセレクトゲートトランジス
タが導通状態となるような所定の電圧を供給することを
特徴とする。

【００２９】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。はじめに、図１、図２及び
図３を用いて、本発明の第１の実施の形態に係るＮＡＮ
Ｄ型不揮発性半導体記憶装置の構成例について説明す
る。

【００３０】図１は第１の実施の形態に係るＮＡＮＤ型
不揮発性半導体記憶装置のメモリセル部の断面構造であ
る。このメモリセルはコントロールゲート１乃至８とフ
ローティングゲート９乃至１６とを積層したスタックド
ゲート型のゲート構造を備え、８個のメモリセルが直列
に接続されて１つのＮＡＮＤ束を構成している。

【００３１】コントロールゲート１乃至８とフローティ
ングゲート９乃至１６との間には厚さ１５ｎｍ程度の酸
化膜が形成され、フローティングゲート９乃至１６とＰ
−ウエル領域２３との間には、厚さ８ｎｍのトンネル酸
化膜が形成される。これらの８個のメモリセルの電流通
路は、セレクトゲートトランジスタ１７、１８を介して
ソース線１９とビット線２１に接続され、Ｐウエル領域
２３内のメモリセルとセレクトゲートトランジスタのチ
ャンネルとの間には、Ｎ⁺型拡散層２２からなるソース
・ドレイン領域がイオン注入法により形成される。

【００３２】セレクトゲートトランジスタ１７のドレイ
ン側Ｎ⁺型拡散層２２は、タングステンが埋め込まれた
コンタクトホール２０を介して２層目メタルからなるビ
ット線２１に接続される。このビット線２１は、メモリ
セル領域に隣接して設けられたデータラッチ回路に電気
的に接続される。

【００３３】また、８個のメモリセルの電流通路は、セ
レクトゲートトランジスタ１８のソース側Ｎ⁺型拡散層
２２と、タングステンが埋め込まれたコンタクトホール
２０とを介して１層目メタルからなるソース線１９に電
気的に接続される。Ｐウエル領域２３はＮウエル領域２
４内に形成され、周辺回路のＰウエル領域（図示せず）
から切り離されている。また、Ｎウエル領域２４は周辺
回路のＰウエル領域やＮウエル領域と同様にＰ型基板２
５内に形成される。

【００３４】図２は、２個のセレクトゲートトランジス
タ１７、１８の間に直列に接続された８個のメモリセル
からなるＮＡＮＤ束が、Ｐウエル内にマトリックス状に
配置されたメモリセルアレイの回路構成を示す平面図で
ある。図２において、図１に対応する部分には同様の参
照番号を付している。

【００３５】図２に示すように、メモリセルアレイのカ
ラム方向に沿ってｎ本（ｎは自然数）のビット線２１−
１乃至２１−ｎが配置され、各ビット線に沿ってそれぞ
れ８個のＮＡＮＤ束が配置され、ドレイン側セレクトト
ランジスタのドレイン電極は各ビット線２１−１乃至２
１−ｎに接続される。選択されたＮＡＮＤ束のセレクト
ゲート線とコントロールゲート線８本には、それぞれの
ＮＡＮＤ束に対応して設けられたロウデコーダ回路から
所定の電圧が供給される。

【００３６】さらに具体的に示せば、ロウデコーダ１か
らはドレイン側セレクトゲート線１−１７、ソース側セ
レクトゲート線１−１８、メモリセルのコントロールゲ
ート線１−１乃至１−８の計１０本のゲート線がメモリ
セル領域に出力され、対応するセレクトゲートトランジ
スタとメモリセルのゲートにそれぞれ接続される。

【００３７】同様にして、ロウデコーダ２からは、ドレ
イン側セレクトゲート線２−１７、ソース側セレクトゲ
ート線２−１８、メモリセルのコントロールゲート線２
−１乃至２−８の計１０本のゲート線がメモリセル領域
に出力され、対応するトランジスタのゲートに接続され
る。ロウデコーダ３乃至８（図示せず）も同様に構成さ
れる。

【００３８】簡単のため、図２には１０本のゲート線を
接続したロウデコーダ回路８個とｎ本のビット線を有す
る場合が示されているが、第１の実施の形態では２５６
ＭｂのＮＡＮＤ型不揮発性半導体記憶装置を実施の対象
としているので、例えば、カラム方向に沿ったビット線
の数は４０９６本である。

【００３９】ｎ本のビット線にはｎ個のデータラッチ回
路ＤＬ１乃至ＤＬｎが接続される。これらのデータラッ
チ回路ＤＬ１乃至ＤＬｎは、書き込み時にはインターフ
ェイス回路を介して入力される外部からの書き込みデー
タを記憶すると共に、読み出し時にはメモリセルの記憶
データによって変化するビット線の電位をセンスして読
み出しデータを記憶する。記憶された読み出しデータ
は、前述のインターフェイス回路を介して外部にシリア
ルに読み出すことができる。

【００４０】メモリセルのソース線１９は、メモリセル
領域内で共通に接続され、メモリセル領域の外側に配置
されたソース線バイアス回路２６に接続される。メモリ
セルが形成されるＰウエル領域２３はＮウエル領域２４
により囲まれており、Ｐウエル領域２３には、Ｐウエル
バイアス回路２７から電位が与えられ、Ｎウエル領域２
４にはＮウェルバイアス回路２８から電位が与えられ
る。これらのＰウエルバイアス回路２７とＮウエルバイ
アス回路２８は、メモリセル領域外の周辺回路に配置さ
れる。

【００４１】図３にＰウエルバイアス回路２７とＮウエ
ルバイアス回路２８の制御系のブロック構成を示す。図
３において、図２に対応する部分には同一の参照番号を
付している。なお、ロウデコーダ２９とメモリセルアレ
イ３０は、この制御系の説明に必要な範囲内で図２の回
路を簡略化して示しいる。

【００４２】外部からのコマンド信号はＩ／Ｆ回路３１
に入力され、コマンドデコーダ３２で所要のデータにデ
コードされる。デコードされたコマンド信号は、それぞ
れチャンネル電子排出動作制御回路３３と、読み出し制
御回路３４と、消去制御回路３５と、書き込み制御回路
３６に、それぞれ所定のタイミングで入力される。

【００４３】チャンネル電子排出動作制御回路３３及び
読み出し制御回路３４の出力信号はバイアス電圧Ｖread
の昇圧回路３９の出力を制御し、消去制御回路３５の出
力信号は消去電位の昇圧回路３８の出力を制御し、書き
込み制御回路３６の出力信号は、書き込み電圧Ｖpgmの
昇圧回路３７と前記Ｖreadの昇圧回路３９の出力を制御
する。

【００４４】これらの制御回路の出力信号は、ロウデコ
ーダ２９、ソース線バイアス回路２６、Ｐウエルバイア
ス回路２７、Ｎウエルバイアス回路２８にも供給され、
後述する動作を可能にしている書き込み電圧Ｖpgmの昇
圧回路３７の出力はロウデコーダ２９を介してメモリセ
ルアレイ３０の選択されたワード線に印加され、消去電
位の昇圧回路３８の出力はＰウエルバイアス回路２７と
Ｎウエルバイアス回路２８を介して、Ｐウエル領域２３
とＮウエル領域２４に印加される。

【００４５】また、昇圧回路３８の出力は、ロウデコー
ダ２９を介して選択されたブロック内の非選択ワード線
に印加される。また、Ｖreadの昇圧回路３９の出力は、
通常の読み出し動作と同様に読み出し時にロウデコーダ
２９を介して非選択メモリセルのコントロールゲート線
に印加され、ＮＡＮＤ束につながる非選択メモリセルを
オン状態にするのに用いられる。

【００４６】また、本発明では後に説明するように、従
来のセルフブート“１”書き込みにおける誤書き込み防
止に用いる中間電圧と前記読み出しに用いるＶreadとを
共用することができるため、図３に示すＰウエルバイア
ス回路２７とＮウエルバイアス回路２８の制御系のブロ
ック構成では、Ｖreadの昇圧回路３９の出力をＰウエル
バイアス回路２７とＮウエルバイアス回路２８にも供給
している。このとき設計条件により、Ｐウエル領域２３
のみにＶreadの昇圧回路３９の出力を印加することも可
能である。

【００４７】次に、本発明の第２の実施の形態について
説明する。第２の実施の形態では、図４のタイミング波
形図を参照して、第１の実施の形態で説明したＮＡＮＤ
型不揮発性半導体記憶装置の書き込み動作について述べ
る。書き込み動作の開始時には書き込みデータを１バイ
トづつ外部から入力し、データラッチ回路ＤＬ１乃至Ｄ
Ｌｎに記憶させる。

【００４８】次に、書き込み動作に先立ち本発明の主な
特徴をなすチャンネル電子排出動作を実施する。チャン
ネル電子排出動作はメモリセルのチャンネルの電子をＰ
ウエル側に排出するための動作であり、このチャンネル
電子排出動作に引き続き書き込み動作を行えば、ＮＡＮ
Ｄ型不揮発性半導体記憶装置の誤書き込み特性を大幅に
改善することができる。

【００４９】先に述べたように、通常ＮＡＮＤ型不揮発
性半導体記憶装置の消去動作や読み出し動作の後には、
Ｐウエル領域の表面に形成された負のしきい値をもつメ
モリセルのチャンネル部に多数の電子が存在する。この
ため、電子の再分布により、書き込み動作時において書
き込み電圧Ｖpgmが印加される選択されたメモリセルの
チャンネル電位は、中間電位が印加されるメモリセルの
チャンネル電位とほぼ等しくなる。

【００５０】図４のタイミング波形図において、縦の破
線の左側に示されるように、本発明では書き込み動作に
先立ってチャンネル電子排出動作を実施することによ
り、書き込み動作の開始前にメモリセルのチャンネル部
に存在する電子をＰウエル側に吐き出すことが可能とな
り、引き続き行う書き込み時において、メモリセルのチ
ャンネル部には電子が存在しない状況を作り出すことが
できる。

【００５１】この結果、選択されたメモリセルのチャン
ネル電位と非選択メモリセルのチャンネル電位は異なる
値をとることが可能になり、高い書き込み電圧が印加さ
れる選択メモリセルのチャンネル電位は、中間電位が印
加される非選択メモリセルのチャンネル電位より高くな
る。このとき、メモリセルのチャンネル部には電子が存
在しないので、従来のチャンネルブート効果における中
間電位の役割はほぼ消滅することになる。

【００５２】従って、チャンネル電子排出動作を伴う本
発明の書き込み方法では、書き込み時における非選択メ
モリセルのコントロールゲートに印加する中間電位を従
来より低く設定しても、“１”書き込みの選択メモリセ
ルに対する誤書き込みの耐性を大幅に向上させることが
できる。また、非選択メモリセルの中間電位が低く設定
されているので、データ書き込みの際、非選択メモリセ
ルのコントロールゲートに加わる中間電位のストレスに
よる非選択メモリセルへの誤書き込みの耐性も大幅に改
善することができる。

【００５３】第２の実施の形態では、非選択メモリセル
のコントロールゲートに与えられる中間電位は４Ｖ程度
に設定される。これは“０”データ書き込みの際、選択
されたメモリセルよりビット線側に配置された書き込み
状態のメモリセルをオン状態にする必要があることか
ら、中間電圧の値として“０”データ書き込みセルのし
きい値より高い電圧を印加するためである。

【００５４】このように、第２の実施の形態では、例え
ば書き込み時の非選択メモリセルの中間電位を、非選択
メモリセルのコントロールゲート線に印加する読み出し
時における電圧Ｖreadと等しくすることができる。この
ため、中間電位の昇圧回路とＶreadの昇圧回路とを共用
することが可能となり（図３の昇圧回路３９参照）、チ
ップサイズが縮される利点がある。

【００５５】次に、第２の実施の形態の書き込み動作と
各信号の動作タイミングについて、図４を用いてさらに
具体的に説明する。チャンネル電子排出動作時には、デ
ータラッチ回路とビット線間の高耐圧トランジスタをオ
フ状態にし、また、メモリ領域外のソース線バイアス回
路２６とセルアレイ内のソース線１９とを電気的に切り
離し、ビット線及びソース線をフローティング状態にし
てチャンネル電子排出動作を実施する。

【００５６】さらに、選択ブロックのロウデコーダ回路
から出力される選択及び非選択メモリセルのコントロー
ルゲート線（図４の選択及び非選択ワード線）の電圧は
０Ｖに設定され、ドレイン側のセレクトゲート線ＳＧＤ
とソース側のセレクトゲート線ＳＧＳ、及びＰ型基板も
０Ｖに設定される。

【００５７】この状態でＰウエルバイアス回路２７とＮ
ウエルバイアス回路２８から、Ｐウエル２３とＮウエル
２４に５Ｖ程度のチャンネル電子排出電圧を印加する。
図４ではＶread電圧を５Ｖとして説明している。

【００５８】このチャンネル電子排出電圧は、記憶デー
タが書き込まれたメモリセルのしきい値をチャンネル電
子排出動作時間内に低下させるほど高くはなく、また消
去されたメモリセルの負のしきい値の絶対値より大きな
電圧に設定される。Ｐウエル領域２３に５Ｖを印加する
ことでデプレッション化していた消去状態のメモリセル
のチャンネル部に蓄えられた電子がＰウエル領域２３の
側に吐き出される。

【００５９】このとき、ビット線とソース線に接続され
たＰウエル領域２３内のＮ⁺型拡散層は順方向接続とな
るため、ビット線とソース線の電位は前述のチャンネル
電子排出電圧より若干低い電圧になる。チャンネル電子
排出動作の最後にＰウエル領域２３とＮウエル領域２４
に印加した５Ｖを０Ｖに戻し、引き続き通常の書き込み
動作が行われる。

【００６０】チャンネル中の電子の排出に要する時間
は、通常のトンネル電流による書き込みや消去に要する
時間に比べて短い。このため、チャンネル電子排出動作
による書き込み時間の増加量は小さく実用上の問題には
ならない。チャンネル電子排出動作と引き続き行う書き
込み動作との間に数ｍｓｅｃ以上の間隔があると、熱的
に発生した電子がメモリセルのチャンネル部に再度集ま
るため本発明の効果は得られない。このため、この間の
時間は数１０μｓｅｃ程度に短くすることが望ましい。
Ｎウエル領域２４にもＰウエル領域２３と同電位を印加
するのは、両者の間のＰＮ接合が順方向にバイアスされ
のを防止するためである。

【００６１】前述のように、Ｐ型基板２５内にＮウエル
領域２４を形成し、さらにそのＮウエル領域内にＰウエ
ル領域２３を形成する構造のほか、基板２５としてＮ型
のウエハを使用し、Ｎウエルバイアス回路２８とＮウエ
ル２４を電気的に切り離し、Ｎウエル領域をフローティ
ングにしてもＮウエルからＰ型基板２５に電流は流れる
ことはないため、同じ効果が得られる。

【００６２】Ｎ型基板内にＰウエル領域２３を形成して
も同様な効果が得られる。この場合は、チャンネル電子
排出動作時にＰウエル領域２３と前記Ｎ型基板に同時に
５Ｖを印加する。また、前記同様にＰウエル領域２３の
みにチャンネル電子排出電圧を印加することも可能であ
る。

【００６３】次に、チャンネル電子排出動作に引き続き
実行される書き込み動作について説明する。書き込み動
作の時間ｔ₁で選択ブロック内の８本のコントロールゲ
ート信号を全てＶread電圧に昇圧する。このＶread電圧
は、読み出し時に選択ＮＡＮＤ束内の非選択メモリセル
に印加される電圧であり、“０”データが書き込まれた
非選択メモリセルのしきい値より２Ｖ程度高い電圧が好
ましい。

【００６４】近年、不揮発性半導体記憶装置の電源電圧
として、一般に３．３Ｖが用いられるため、メモリセル
のしきい値の上限より２Ｖ程高い５Ｖの電圧Ｖreadは、
不揮発性半導体記憶装置内の昇圧回路（図３の昇圧回路
３９）により形成される。また時間ｔ₁では、データラ
ッチに記憶された書き込みデータに従い、ビット線ごと
にビット線電位が０Ｖ、又は電源電圧Ｖddに設定され
る。

【００６５】まず、書き込みデータが“１”の場合につ
いて説明する。時間ｔ₁から時間ｔ₂の間、ドレイン側の
セレクトゲート線の電圧ＳＧＤは０Ｖであり、ドレイン
側セレクトゲートトランジスタはオフ状態となってい
る。このため、ＮＡＮＤ束内のドレイン側のセレクトゲ
ートトランジスタに隣接するメモリセルのチャンネル電
位は、Ｖread電圧とメモリセルのカップリング比で決ま
る値まで上昇する。

【００６６】例えばメモリセルのしきい値が２Ｖである
と仮定する。このメモリセルの表面ポテンシャルはおよ
そ１．５Ｖ程度まで上昇する。この結果セレクトゲート
トランジスタのしきい値電圧が１Ｖであるとすれば、ド
レイン側セレクトゲートトランジスタはオフ状態を維持
する。

【００６７】次に、時間ｔ₂において、選択メモリセル
のコントロールゲート線に書き込み用高電圧Ｖpgmが供
給される。本発明では前述のチャンネル電子排出動作に
よりすでにチャンネル下の電子が全て排出されているた
め、選択された書き込みメモリセルのチャンネルポテン
シャルは書き込み用高電圧Ｖpgmに近い値まで上昇す
る。このため、選択された“１”データ書き込みメモリ
セルの消去しきい値は、従来のＮＡＮＤ型不揮発性半導
体記憶装置に比べて変化し難い。

【００６８】次に、書き込みデータが“０”の場合につ
いて説明する。データ書き込み情報“０”を記憶するデ
ータラッチ回路に接続されたビット線の電位は、０Ｖに
設定され、ドレイン側セレクトゲート線の電圧ＳＧＤが
時間ｔ₂で２．５Ｖに上昇すればドレイン側セレクトゲ
ートトランジスタはオン状態となる。

【００６９】このため、ビット線の電位０Ｖが非選択メ
モリセルのチャンネルを介して選択メモリセルのチャン
ネル部まで伝達され、選択メモリセルのトンネル酸化膜
にはトンネル現象を生じるに十分な電界が印加される。

【００７０】前述のチャンネル電子排出動作は、メモリ
セルのコントロールゲートに０Ｖを供給し、Ｐウエル領
域２３に５Ｖを供給することにより、メモリセルのチャ
ンネル中における不要な電子を排出する例について説明
したが、メモリセルのコントロールゲートにマイナス５
Ｖを供給し、セルＰウエルを０Ｖに接地する方法を用い
ても同一の効果が得られる。この場合ロウデコーダ内に
負の電圧を発生する回路が必要になる。

【００７１】次に、図５を用いて本発明の第３の実施の
形態について説明する。第３の実施の形態では、図５に
示す処理フローを参照して、第１の実施の形態で説明し
たＮＡＮＤ型不揮発性半導体記憶装置のオート書き込み
動作について説明する。

【００７２】ＮＡＮＤ型不揮発性半導体記憶装置におい
て読み出し動作を行うためには、“０”データが書き込
まれたメモリセルのしきい値が、読み出し電圧Ｖreadよ
り低くなるように制御する必要がある。しかし、メモリ
セルの書き込み特性は各メモリセルごとに異なり、ロウ
デコーダにより選択されたページ内の全てのメモリセル
に対して同一条件で書き込みを実行すると、もっとも書
き込みの速いメモリセルのしきい値がＶread以上になる
という問題がある。

【００７３】このため、従来は書き込み電圧Ｖpgmを低
い値から徐々に変化させ、書き込み後にベリファイ読み
出し動作を行いながら“０” データ書き込みメモリセ
ルのしきい値の上限がある値以下になるように設定する
オート書き込み動作が採用されている。

【００７４】このオート書き込み動作では、毎回の書き
込み動作後にベリファイ読み出し動作が行われるため、
選択されたＮＡＮＤ束におけるしきい値が負のメモリセ
ルのチャンネル部には、読み出し時にメモリセルのソー
ス線から供給された電子が残留している。

【００７５】図５に示す第３の実施の形態におけるオー
ト書き込み動作の処理フローでは、ステップＳ１でデー
タラッチに書き込みデータをロードし、Ｓ２で書き込み
動作を開始し、Ｓ３でチャンネル電子排出動作を行い、
Ｓ４でフローティングゲートへのトンネル書き込み動作
を行い、Ｓ５でベリファイ読み出し動作を実施し、その
結果メモリセルのしきい値電圧が所定の値に達していれ
ばＳ６で書き込み動作を終了し、所定の値に達していな
ければＳ３に戻って再度ベリファイ読み出しまでの処理
フローを繰り返す。

【００７６】図５に示すように、ベリファイ読み出し動
作Ｓ５の後、毎回書き込み動作の直前にチャンネル電子
排出動作Ｓ３を実行することにより、本発明のオート書
き込み動作では、選択されたＮＡＮＤ束内のメモリセル
のチャンネル部に電子が残留しないように制御してい
る。

【００７７】次に、再度図１乃至図４を参照して、本発
明の第４の実施の形態について説明する。第４の実施の
形態では、第１、第２の実施の形態で説明したＮＡＮＤ
型不揮発性半導体記憶装置の書き換え動作について説明
する。

【００７８】本発明の不揮発性半導体記憶装置の書き換
え単位はページ単位である。つまり１つのコントロール
ゲートに接続された１ページ内の全てのメモリセルは同
時に消去され、その後このページ内の全てのメモリセル
に同時にデータが書き込まれることにより、ページ単位
での書き換え動作を行うことが可能である。

【００７９】先に述べたように、従来のＮＡＮＤ型フラ
ッシュメモリにおいて、このページ単位の書き換えをブ
ロック内の特定ページアドレスについてのみ連続して実
行すれば、同一ブロック内の他の７ページのメモリセル
の消去しきい値が上昇し、“０”データに変化してしま
うという問題があった。

【００８０】このため、従来のＮＡＮＤ型フラッシュメ
モリの書き換え単位はブロックに限定され、消去単位の
ブロックと書き込み単位のページが異なるためＤＲＡＭ
やＳＲＡＭからなるバッファメモリを内部に備える必要
があった。しかし、前記第２の実施の形態で説明したチ
ャンネル電子排出動作を伴う書き込み動作を応用した不
揮発性半導体記憶装置では、ページ単位での書き換え動
作が可能となり、ＤＲＡＭやＳＲＡＭからなるバッファ
メモリが不要となるため、制御チップを縮小することが
可能になる。

【００８１】次に、本発明におけるページ単位の書き換
え動作を詳細に説明する。まず選択されたブロックの選
択されたページアドレスに対応するコントロールゲート
線（選択ワード線）にロウデコーダ回路から０Ｖを供給
し、他の７本のコントロールゲート線（非選択ワード
線）に２０Ｖ程度の消去用高電圧を供給する。この状態
でＰウエル領域２３とＮウエル領域２４にもこの消去用
高電圧を供給する。

【００８２】この消去動作により、選択されたページア
ドレスの全てのメモリセルが負のしきい値を有する消去
状態に変化し、残りのＮＡＮＤ束内の非選択メモリセル
のしきい値は前の状態が維持される。非選択ワード線に
２０Ｖ程度の消去用高電圧を供給する手段として、図３
に示すように、消去電圧をロウデコーダ２９を介して非
選択ワード線のみに供給する方法のほかに、非選択ブロ
ックのコントロールゲート線を全てフローティング状態
にして、非選択ブロックのコントロールゲート線をセル
チャンネル部とコントロール線間のカップリングによ
り、ほぼ消去用高電圧まで上昇する方法がある。

【００８３】このように全てのメモリセルの内、消去動
作が行われるのは選択されたページアドレスに対応した
メモリセルのみとなる。消去動作が行われたメモリセル
の負のしきい値電圧が深くなりすぎれば、チャンネル中
の不要な電子を排出するために必要なチャンネル電子排
出動作時におけるＰウエル領域２３とＮウエル領域２４
に供給する電圧も高く設定しなければならない。このた
め、チャンネル電子排出動作にかかる時間が長くなると
いう問題がある。

【００８４】例えば、読み出し時において、非選択コン
トロールゲート線に印加する５Ｖ程度のＶread電圧をチ
ャンネル電子排出動作にも共通に使用する場合、消去後
のメモリセルのしきい値はマイナス５Ｖとマイナス１Ｖ
の間に入るように制御しなければならない。このため、
消去の速いメモリセルのしきい値がマイナス５Ｖ以下と
ならないよう、前記消去動作後に１０Ｖ程度の低い書き
込み電圧を選択コントロールゲート線に印加して、選択
ページアドレスの全てのメモリセルに弱い書き込みを行
う。

【００８５】この弱い書き込み動作の結果、深い消去し
きい値のメモリセルはマイナス５Ｖより高く、かつ、マ
イナス１Ｖ以上には消去メモリセルのしきい値が存在し
ない状態を作り出すことができる。このようにして、消
去メモリセルのしきい値は所定の値に制御することがで
きる。引き続きページ消去されたメモリセルに図５に示
す処理フローで書き込みが行われる。

【００８６】書き込み時の非選択コントロールゲート線
の電位は、読み出し時の非選択コントロールゲート線の
電位Ｖreadと同じに設定しているため、特定ページで前
記ページ単位の書き換え動作を繰り返し行っても、書き
込みストレスは読み出し時のストレスと同程度でしかな
いので非選択メモリセルへの誤書き込みを生じる恐れは
ない。

【００８７】読み出し時の非選択メモリセルのストレス
時間に対して書き込み時のストレス時間は８倍程度長
い。また、１×１０⁶回の書き換え保証回数中に１つの
ＮＡＮＤ束内の全てのページが均等に書き換えられると
仮定すれば、あるページの受ける書き換えによるストレ
ス回数は７×１０⁶回となる。

【００８８】このため、書き込みによるストレス時間の
合計は、読み出し回数換算で５．６×１０⁷回となる。
ＮＡＮＤ型不揮発性半導体記憶装置の読み出し回数の実
力が１×１０⁸回程度であるため、前述のページ単位の
書き換えを実行しても１×１０⁶回の書き換えを保証す
ることができる。

【００８９】このように、第４の実施の形態によればペ
ージ単位の書き換え動作が可能になるため、現在のＮＡ
ＮＤ型不揮発性半導体記憶装置の８Ｍバイトの消去単位
を、５１２バイトのページ単位での消去にまで縮小する
ことができる。このため、従来のＮＡＮＤ型不揮発性半
導体記憶装置におけるブロック管理コントローラの制御
動作を簡素化し、バッファメモリの少ない小さなコント
ローラを備えたチップサイズの小さいＮＡＮＤ型不揮発
性半導体記憶装置を実現することができる。

【００９０】なお本発明は上記の実施の形態に限定され
ることはない。その他本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。

【００９１】

【発明の効果】上述したように本発明のＮＡＮＤ型不揮
発性半導体記憶装置によれば、選択されたブロックのメ
モリセルの制御ゲート電圧を０Ｖに設定し、ＮＡＮＤ型
メモリセルが形成されるＰウエル領域に消去電圧よりも
低い所定の電圧を印加するチャネル電子排出動作を実行
した後、通常のトンネル電流による書き込みを行うこと
により、メモリセルへの記憶データの誤書き込みを生じ
る恐れがないＮＡＮＤ型不揮発性半導体記憶装置とその
書き込み方法、オート書き込み方法、及びページ単位で
の記憶データの書き換えができるＮＡＮＤ型不揮発性半
導体記憶装置とその書き換え方法を提供することが可能
になる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る不揮発性半導体記憶
装置のメモリセル部の断面図。

【図２】本発明の不揮発性半導体記憶装置のメモリセル
部と周辺回路の配置を示す図。

【図３】本発明の不揮発性半導体記憶装置の周辺回路に
おける制御系のブロック構成を示す図。

【図４】本発明の不揮発性半導体記憶装置のメモリセル
への書き込み方式を示すタイミング波形図。

【図５】本発明の半導体記憶装置の書き込み動作におけ
る処理フローを示す図

【符号の説明】

１〜８…メモリセルのコントロールゲート ９〜１６…メモリセルのフローティングゲート １７、１８…セレクトゲートトランジスタのコントロー
ルゲート １９…ソース線 ２０…ソース側、ドレイン側コンタクト ２１…ビット線 ２２…ソース、ドレインＮ+拡散層 ２３…Ｐウエル領域 ２４…Ｎウエル領域 ２５…Ｐ型基板 ２６…ソース線バイアス回路 ２７…Ｐウエルバイアス回路 ２８…Ｎウエルバイアス回路 ２９…ロウデコーダ ３０…メモリセルアレイ ３１…Ｉ／Ｆ回路 ３２…コマンドデコーダ ３３…チャンネル電子排出動作制御回路 ３４…読み出し制御回路 ３５…消去制御回路 ３６…書き込み制御回路 ３７…昇圧回路（Ｖpgm） ３８…昇圧回路（消去電位） ３９…昇圧回路（Ｖread） 1-1〜1-8、2-1〜2-8、7-1〜7-8、8-1〜8-8…メモリセル
のゲートコントロール線 1-17〜1-18、2-17〜2-18、7-17〜7-18、8-17〜8-18…セ
レクトゲートトランジスタのコントロールゲート線 21-1〜21-n…ビット線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD01 AD02 AD03 AD04 AD08 AE08 5F001 AA01 AB02 AB08 AD53 AE02 AE03 AE08 AF07 5F083 EP02 EP22 EP76 ER22 GA15 KA05 LA05 LA12 LA20 5F101 BA01 BB02 BB05 BD34 BE02 BE05 BE07 BF03

Claims (9)

【特許請求の範囲】
1. 【請求項１】 第１導電型の第１の半導体領域内に第２
   導電型の第２の半導体領域を形成し、 この第２の半導体領域の表面上に、電気的に書き換え可
   能な複数の不揮発性メモリセルを直列に接続したＮＡＮ
   Ｄ束からなるマトリックス状の配列を備える不揮発性半
   導体記憶装置の記憶データの書き込み方法において、 前記ＮＡＮＤ束の全てのメモリセルの制御ゲートに第１
   の電圧を設定し、 少なくとも前記第２の半導体領域に前記第１の電圧より
   も高い第２の電圧を印加することにより、前記メモリセ
   ルのチャンネル内の電子を排出する第１のステップと、 引き続き前記ＮＡＮＤ束内の選択されたメモリセルの制
   御ゲートに前記第２の電圧よりも高い第３の電圧を印加
   することにより、前記メモリセルに記憶データを書き込
   む第２のステップと、 を備えることを特徴とする不揮発性半導体記憶装置の書
   き込み方法。
2. 【請求項２】 前記第１の半導体領域はＰ型基板上に形
   成されたＮウエル領域であり、前記第２の半導体領域は
   前記Ｎウエル領域内に形成されたＰウエル領域であるこ
   とを特徴とする請求項１記載の不揮発性半導体記憶装置
   の書き込み方法。
3. 【請求項３】 前記第１の電圧は接地電圧であり、前記
   第２の電圧は読み出し動作時に前記ＮＡＮＤ束内の非選
   択メモリセルに印加する電圧にほぼ等しいことを特徴と
   する請求項１記載の不揮発性半導体記憶装置の書き込み
   方法。
4. 【請求項４】 前記第１の電圧は負の電圧であり、前記
   第２の電圧は接地電圧であることを特徴とする請求項１
   記載の不揮発性半導体記憶装置の書き込み方法。
5. 【請求項５】 第１導電型の第１の半導体領域内に第２
   導電型の第２の半導体領域を形成し、 この第２の半導体領域の表面上に電気的に書き換え可能
   な複数の不揮発性メモリセルを直列に接続したＮＡＮＤ
   束からなるマトリックス状の配列を備える不揮発性半導
   体記憶装置の記憶データの書き換え方法において、 ページ単位での書き換え動作の対象とする１ページの選
   択メモリセルが含まれたメモリセルブロックを選択する
   第１のステップと、 このメモリセルブロックにおける前記１ページの選択メ
   モリセルのページアドレスに対応する制御ゲート線に所
   定の電圧を印加し、前記メモリセルブロックにおける全
   ての非選択メモリセルの制御ゲート線に前記所定の電圧
   よりも高い消去用の高電圧を印加し、かつ、前記第１、
   第２の半導体領域に前記消去用の高電圧を印加すること
   により前記１ページの選択メモリセルのしきい値を消去
   状態に設定すると共に、前記メモリセルブロックにおけ
   る全ての非選択メモリセルのしきい値を維持する第２の
   ステップと、 前記メモリセルブロックの全てのメモリセルの制御ゲー
   ト電圧を第１の電圧に設定し、少なくとも前記第２の半
   導体領域に前記第１の電圧より高い第２の電圧を印加す
   ることにより前記メモリセルブロックの全てのメモリセ
   ルのチャンネル内の電子を排出する第３のステップと、 前記消去状態にされた前記１ページの選択メモリセルに
   所定の記憶データを書き込む第４のステップと、 を含むことを特徴とする不揮発性半導体記憶装置の書き
   換え方法。
6. 【請求項６】 第１導電型の第１の半導体領域内に形成
   された第２導電型の第２の半導体領域と、 この第２の半導体領域の表面上に形成された電気的に書
   き換え可能な複数の不揮発性メモリセルを直列に接続し
   たＮＡＮＤ束からなるマトリックス状の配列とを備えた
   不揮発性半導体記憶装置において、 消去動作において前記第１、第２の半導体領域にデータ
   消去用の高電圧を供給し、書き込み動作の第１の期間内
   において少なくとも前記第２の半導体領域に前記消去用
   の高電圧より低い第１の電圧を供給し、書き込み動作の
   第２の期間内において少なくとも前記第２の半導体領域
   に所定の第２の電圧を供給するバイアス手段と、 前記書き込み動作の第１の期間内において前記ＮＡＮＤ
   束内の選択されたメモリセルの制御ゲートに前記第１の
   電圧より低い第３の電圧を供給し、前記書き込み動作の
   第２の期間内において前記ＮＡＮＤ束内の選択されたメ
   モリセルの制御ゲートに前記第２の電圧より高い書き込
   み用高電圧を供給するデコード手段とを具備することを
   特徴とする不揮発性半導体記憶装置。
7. 【請求項７】 前記不揮発性半導体記憶装置は、前記Ｎ
   ＡＮＤ束のマトリックス状の配列からなる電流通路の一
   端にそれぞれ接続されたビット線と、 外部から入力された書き込みデータを一時的に記憶し、
   前記ビット線を介して選択されたメモリセルのデータを
   読み出すデータラッチ回路とを備え、 前記書き込み動作の第１の期間内において前記ビット線
   と前記データラッチ回路とを電気的に切り離す手段を具
   備することを特徴とする請求項６記載の不揮発性半導体
   記憶装置。
8. 【請求項８】 前記不揮発性半導体記憶装置は、前記書
   き込み動作終了後にベリファイ読み出しを行う手段をさ
   らに備え、 前記ベリファイ読み出しを行う手段は、メモリセルのし
   きい値が所定の値に変化している場合には追加書き込み
   動作を禁止する手段と、メモリセルのしきい値が所定の
   値に変化していない場合には追加書き込み動作の第１の
   期間内に前記第１の電圧を少なくとも前記第２の半導体
   領域に供給する手段と、追加書き込み動作の第２の期間
   内に前記書き込み用高電圧より所定の電圧だけ高い第２
   の書き込み用高電圧を前記選択されたメモリセルの制御
   ゲートに供給する書き込み制御手段と、からなることを
   特徴とする請求項６記載の不揮発性半導体記憶装置。
9. 【請求項９】 第１導電型の第１の半導体領域と、 前記第１の半導体層領域に形成された第２導電型の第２
   の半導体領域と、 第２の半導体領域の表面上に形成された電気的に書き換
   え可能な複数の不揮発性メモリセルとを備え、 前記複数の不揮発性メモリセルは、この不揮発性メモリ
   セルを複数個直列に接続したＮＡＮＤ束のマトリックス
   状の配列からなり、 このＮＡＮＤ束のマトリックス状の配列からなる電流通
   路の一端にそれぞれ接続された第１のセレクトゲートト
   ランジスタと、 この第１のセレクトゲートトランジスタを介して前記電
   流通路の一端にそれぞれ接続されたビット線と、 外部から入力された書き込みデータを一時的に記憶し、
   書き込みデータに基づき所定の電圧を前記ビット線にそ
   れぞれ供給するデータラッチ回路と、 前記ＮＡＮＤ束のマトリックス状の配列からなる電流通
   路の他端にそれぞれ接続された第２のセレクトゲートト
   ランジスタと、 消去動作において、前記第１、第２の半導体領域に消去
   用高電圧を供給し、書き込み動作の第１の期間内におい
   て、少なくとも前記第２の半導体領域に前記消去用高電
   圧より低い第１の電圧を供給し、書き込み動作の第２の
   期間内において、少なくとも前記第２の半導体領域に所
   定の第２の電圧を供給するバイアス手段と、 前記書き込み動作の第１の期間内において、前記ＮＡＮ
   Ｄ束内の全てのメモリセルの制御ゲートに前記第１の電
   圧より低い第３の電圧を供給し、前記書き込み動作の第
   ２の期間内において、前記ＮＡＮＤ束内の選択されたメ
   モリセルの制御ゲートに前記第２の電圧より高い書き込
   み用高電圧を供給すると共に、前記ＮＡＮＤ束内の非選
   択メモリセルの制御ゲートに所定の前記書き込み用高電
   圧より低い第４の電圧を供給するデコード手段とを備
   え、 前記デコード手段は、前記書き込み動作の第２の期間内
   において、ＮＡＮＤ束内の非選択のメモリセルの制御ゲ
   ートに前記第４の電圧を供給した後に、前記第１のセレ
   クトゲートトランジスタのゲート電極に、前記ビット線
   電位が低レベルの場合に前記第１のセレクトゲートトラ
   ンジスタが導通状態となるような所定の電圧を供給する
   ことを特徴とする不揮発性半導体記憶装置。