JP2010080007A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】書き込み動作時等に用いられる高電圧を転送するための転送トランジスタに発生する電圧ストレスを緩和することができる不揮発性半導体記憶装置を提供する。
【解決手段】浮遊ゲートと制御ゲートとを含むメモリセルＭＣを複数有し、複数のメモリセルＭＣの電流通路が直列に接続されたメモリセル群が形成されている。メモリセル群のメモリセルＭＣの制御ゲートには、転送トランジスタＴＲ０〜ＴＲ６３が接続されている。書き込み動作時に、非選択のメモリセルの制御ゲートに、電源電圧ＶCCより高く、書き込み電圧ＶPGMより低い電圧ＶPASSが印加されるとき、転送トランジスタのゲートに電圧ＶPASSより高く、書き込み電圧ＶPGM以下の電圧ＶRDECが印加される。
【選択図】 図７

Description

本発明は、不揮発性半導体記憶装置に関するものであり、例えばＮＡＮＤ型フラッシュメモリに関するものである。

近年、記憶容量の増大に伴って、不揮発性メモリの需要が増大している。例えば、不揮発性メモリの１つとして、ＮＡＮＤ型フラッシュメモリがある（例えば、特許文献１参照）。

ＮＡＮＤ型フラッシュメモリでは、書き込み動作時あるいは消去動作時に、メモリセルに高電圧（書き込み電圧あるいは消去電圧）を印加する必要がある。さらに、ＮＡＮＤ型フラッシュメモリにおけるメモリセルの多値化に伴い、さらなる高電圧をメモリセルに印加する必要が生じている。
特開２００４−１４０４３号公報

本発明は、書き込み動作時等に用いられる高電圧を転送するための転送トランジスタに発生する電圧ストレスを緩和することができる不揮発性半導体記憶装置を提供する。

本発明の一実施態様の不揮発性半導体記憶装置は、浮遊ゲートと制御ゲートとを含むメモリセルを複数有し、複数の前記メモリセルの電流通路が直列に接続されたメモリセル群と、前記メモリセル群のメモリセルに書き込み電圧を転送するための第１転送トランジスタとを具備し、書き込み動作時に、非選択のメモリセルの制御ゲートに、電源電圧より高く、前記書き込み電圧より低い第１電圧が印加されるとき、前記第１転送トランジスタのゲートに、前記第１電圧より高く、前記書き込み電圧以下の中間電圧が印加されることを特徴とする。

本発明の他の実施態様の不揮発性半導体記憶装置は、浮遊ゲートと制御ゲートとを含むメモリセルを複数有し、複数の前記メモリセルの電流通路が直列に接続されたメモリセル群と、前記メモリセル群のメモリセルの制御ゲートに接続された第１転送トランジスタとを具備し、書き込み動作時に、非選択のメモリセルの制御ゲートに、電源電圧より高く、前記書き込み電圧より低い第１電圧が印加されるとき、前記第１転送トランジスタのゲートに、前記第１電圧より高く、前記書き込み電圧以下の中間電圧が印加されることを特徴とする。

本発明によれば、書き込み動作時等に用いられる高電圧を転送するための転送トランジスタに発生する電圧ストレスを緩和することができる不揮発性半導体記憶装置を提供することが可能である。

以下、図面を参照して本発明の実施形態の不揮発性半導体記憶装置について説明する。ここでは、不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に取る。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［第１実施形態］
まず、本発明の第１実施形態のＮＡＮＤ型フラッシュメモリについて説明する。

図１（ａ）は、第１実施形態のＮＡＮＤ型フラッシュメモリにおけるブロックの構成を示す回路図である。

図示するように、ＮＡＮＤ型フラッシュメモリにおけるブロックは、セルアレイユニット１１、ブロック選択スイッチ回路１２、転送トランジスタＴＲ０〜ＴＲ６３，ＴＲＳ，ＴＲＤ、選択トランジスタＴＳＳ，ＴＳＤを備えている。

セルアレイユニット１１は、ワード線方向に配列された複数のＮＡＮＤストリングＮＳ０，ＮＳ１，〜を有している。ＮＡＮＤストリングは、複数のメモリセルＭＣと選択ゲートトランジスタＳＴ１，ＳＴ２を有する。複数のメモリセルＭＣは、各々の電流通路にて直列に接続されてメモリセル群を構成する。すなわち、メモリセルのソース及びドレインを共有するように、複数のメモリセルＭＣが直列に接続されてメモリセル群を構成している。メモリセル群の一端のメモリセルＭＣには選択ゲートトランジスタＳＴ１が接続され、メモリセル群の他端のメモリセルＭＣには選択ゲートトランジスタＳＴ２が接続されている。複数の選択ゲートトランジスタＳＴ１にはビット線ＢＬ０，ＢＬ１，〜がそれぞれ接続され、複数の選択ゲートトランジスタＳＴ２にはソース線SELSRCが接続されている。

ブロック選択スイッチ回路１２には、電源回路より電圧ＶRDECが供給され、また選択信号ＳＥＬが入力されている。ブロック選択スイッチ回路１２は、選択信号ＳＥＬに応じてブロックを選択し、電圧ＶRDECを出力する。ブロック選択スイッチ回路１２から出力された電圧ＶRDEC（TransferG）は、転送トランジスタＴＲ０〜ＴＲ６３，ＴＲＳ，ＴＲＤのゲートに供給される。

制御ゲート線ＣＧ０〜ＣＧ６３は、転送トランジスタＴＲ０〜ＴＲ６３の電流通路を介してワード線ＷＬ０〜ＷＬ６３にそれぞれ接続されている。ワード線ＷＬ０〜ＷＬ６３は、それぞれワード線方向に配列された複数のメモリセルＭＣのゲートに接続されている。選択ゲート線ＳＧＤ，ＳＧＳは、転送トランジスタＴＲＤ，ＴＲＳの電流通路を介して選択ゲート線ＳＧ１〜ＳＧ２にそれぞれ接続されている。選択ゲート線ＳＧ１，ＳＧ２は、それぞれワード線方向に配列された複数の選択ゲートトランジスタＳＴ１，ＳＴ２のゲートに接続されている。さらに、選択ゲート線ＳＧ１にはトランジスタＴＳＤが接続され、選択ゲート線ＳＧ２にはトランジスタＴＳＳが接続されている。

なお、図１（ａ）に示した構成は、ＮＡＮＤ型フラッシュメモリ内の１つのブロックを示しており、このようなブロックが複数配列されてＮＡＮＤ型フラッシュメモリが構成されている。

図１（ｂ）は、ブロック内のブロック選択スイッチ回路１２の詳細を示す回路図である。図示するように、ブロック選択スイッチ回路１２は、トランジスタHVDTr1，HVDTr2，トランジスタHVPTr1、トランジスタLVDTr1を有している。トランジスタHVDTr1，HVDTr2は、デプレッション型で高電圧のｎチャネルＭＯＳ電界効果トランジスタ（以下、ｎＭＯＳトランジスタ）である。トランジスタHVPTr1は、高電圧のｐチャネルＭＯＳ電界効果トランジスタ（以下、ｐＭＯＳトランジスタ）である。さらに、トランジスタLVDTr1は、デプレッション型で低電圧のｎＭＯＳトランジスタである。

トランジスタHVDTr1のドレインには電圧ＶRDECが供給されている。トランジスタHVDTr1のソースはトランジスタHVPTr1のソースに接続され、トランジスタHVPTr1のドレインはトランジスタHVDTr1のゲートに接続されている。

トランジスタLVDTr1のドレインには信号ＳＥＬが供給され、トランジスタLVDTr1のソースはトランジスタHVDTr2のドレインに接続され、トランジスタHVDTr2のソースはトランジスタHVPTr1のドレインに接続されている。トランジスタHVPTr1のゲートには選択信号ＳＥＬｎが入力され、トランジスタLVDTr1，HVDTr2のゲートには信号ＴＲＩＧが入力されている。そして、トランジスタHVPTr1のドレインからは、電圧ＶRDEC（TransferG）が出力される。

次に、図１（ａ），図１（ｂ）に示したブロック内の転送トランジスタに印加される高電圧ストレスについて説明する。

図１（ｃ）は、ブロック内の転送トランジスタHVPTr1，ＴＲ０〜ＴＲ６３, ＴＲＤ，ＴＲＳに印加される電圧を示す図である。

書き込み動作時においては、図示するように、トランジスタHVPTr1，ＴＲ０〜ＴＲ６３, ＴＲＤ，ＴＲＳのゲート絶縁膜（例えば、シリコン酸化膜）に“書き込み電圧ＶPGM＋しきい値電圧Ｖth”の高電圧ストレスが印加される。

次に、この高電圧ストレスがトランジスタ特性に与える影響について説明する。一例として、ＮＡＮＤ型フラッシュメモリにおけるメモリセルの多値化について説明する。

まず、ＮＡＮＤ型フラッシュメモリにおけるメモリセルの多値化に伴い、書き込み電圧が高くなる理由を説明する。

図２（ａ）、図２（ｂ）、及び図２（ｃ）は、ＮＡＮＤ型フラッシュメモリを多値化した場合の、メモリセルのしきい値電圧の分布を示す図である。

例えば、４値の場合は、図２（ａ）に示すように、４つのセルしきい値分布（以下、セル分布）が存在する。このとき、書き込み動作時における書き込み電圧の最大電圧（以下、書き込み最大電圧）ＶPGMmax_4LCは、一番高い電圧側のセル分布“３”におけるメモリセルのしきい値電圧で決定される。８値の場合は、図２（ｂ）に示すように、８つのセル分布が存在する。このとき、書き込み動作時における書き込み最大電圧ＶPGMmax_8LCは、一番高い電圧側のセル分布“７”におけるメモリセルのしきい値電圧で決定される。さらに、１６値の場合は、図２（ｃ）に示すように、１６つのセル分布が存在する。このとき、書き込み動作時における書き込み最大電圧ＶPGMmax_16LCは、一番高い電圧側のセル分布“１５”におけるメモリセルのしきい値電圧で決定される。

これらから解るように、メモリセルのしきい値電圧が高くなるほど、書き込み最大電圧を高くする必要がある。したがって、４値から８値、１６値といったさらなる多値化が進むに従って、書き込み動作時における書き込み最大電圧はより高くなっていく。

また、メモリセルの多値化に伴い、書き込み電圧の印加時間が増加する。印加時間が増加する理由を、以下の図を用いて説明する。

図３（ａ）、図３（ｂ）、及び図３（ｃ）は、ＮＡＮＤ型フラッシュメモリを多値化した場合の、メモリセルのしきい値電圧の分布を示す図であり、書き込み電圧の印加時間が増加することを示している。

メモリセルの多値化に伴い、セル分布の数が増加するため、セルしきい値分布の幅（セル分布幅）を、８値の場合は４値の場合に比べて狭く、さらに１６値の場合は８値の場合に比べて狭くする必要がある。セル分布幅を狭くするには、書き込み電圧のステップアップ幅dＶPGMを小さくする必要がある。書き込み電圧のステップアップ幅dＶPGMが小さくなると、一番高い電圧側のセル分布の電圧レベルまで書き込むために必要なプログラムパルスの印加回数が増加する。したがって、プログラムパルスの印加回数が増加すれば、書き込み電圧の印加時間が増加することになる。

前述したように、書き込み動作時における書き込み電圧の印加電圧及び印加時間が増加すればするほど、転送トランジスタに印加される高電圧ストレスによってトランジスタ特性が劣化する。トランジスタ特性の劣化の例として、閾値電圧の上昇、トランジスタがＯＮしているときのドレイン(ソース)電流の減少、トランジスタがＯＦＦしているときのリーク電流の増加等が挙げられる。

図４は、転送トランジスタに印加される高電圧ストレスによるしきい値電圧の上昇を示す図である。

転送トランジスタのゲート絶縁膜には、書き込み動作時に高電圧の書き込み電圧が印加される。このときの転送トランジスタのしきい値電圧の上昇を図４に示している。横軸に印加時間を、縦軸にしきい値電圧を取り、書き込み電圧が２８Ｖ（４値），２９Ｖ（８値），３０Ｖ（１６値）のときのしきい値電圧の推移を表している。図４より、転送トランジスタに印加される書き込み電圧の印加電圧が高いほど、及び印加時間が長いほどトランジスタ特性の劣化が加速されることがわかる。図５及び図６を用いて、高電圧ストレスによる転送トランジスタのしきい値電圧の上昇について詳述する。

図５は、書き込み動作時に転送トランジスタに印加される印加時間によるしきい値電圧の変化を示す、実特性の一例の図であり、図６は現状の回路方式において転送トランジスタＴＲ０〜ＴＲ６３，ＴＲＤ，ＴＲＳに印加される電圧波形を示す図である。なお、図５で示した電圧・ストレス時間・許容電圧ターゲット等はあくまで一例であり、これらの値はＮＡＮＤフラッシュの仕様やトランジスタの特性等の条件により変化する。

図６に示した電圧波形では、電圧ＶRDECが転送トランジスタＴＲ０〜ＴＲ６３のゲートに印加されるゲート電圧を示し、電圧ＶPASS及び電圧ＶPGMが転送トランジスタＴＲ０〜ＴＲ６３，ＴＲＤ，ＴＲＳのドレイン−ソース間のチャネルに印加される電圧を示している。電圧ＶPASSが書き込み動作時に非選択のメモリセルに接続されたワード線の転送トランジスタに印加される電圧であり、電圧ＶPGMが選択されたメモリセルに接続されたワード線の転送トランジスタに印加される電圧である。

図６に示したように、電圧ＶPASSが印加される以前の期間Ａでは、電圧ＶRDECは電圧ＶPGMより転送トランジスタのしきい値電圧Ｖth分高い電圧となっている。次に、電圧ＶPASSが印加された期間Ｂでも、同様に、電圧ＶRDECは電圧ＶPGMよりしきい値電圧Ｖth分高い電圧となっている。次に、電圧ＶPGMが印加された期間Ｃでは、電圧ＶRDECは電圧ＶPGMよりしきい値電圧Ｖth分高い電圧となっている。このため、期間Ａにおいては、転送トランジスタにかかる電圧ストレスが最大となり、期間Ｂにおいても、転送トランジスタにかかる電圧ストレスが大きくなっている。

したがって、４値、８値、１６値とメモリセルの多値化が進むに従って、転送トランジスタに印加されるストレス電圧及びストレス時間が共に増加する。例えば、４値ではストレス電圧が２８Ｖ、許容されるストレス時間が６０secとなり、８値ではストレス電圧が２９Ｖ、許容されるストレス時間が２００sec、１６値ではストレス電圧が３０Ｖ、許容されるストレス時間が５００secとなる。このため、現状の回路方式によって、図６に示すような電圧が転送トランジスタに印加されると、１６値の場合はしきい値電圧Ｖthの上昇が許容電圧０．９Ｖを超えてスペックを外れてしまう。８値の場合はしきい値電圧Ｖthの上昇が許容電圧０．９Ｖまでは達しないが、マージンが少ない状態となる。

そこで、このような問題の対策として本実施形態では、図６に示した電圧波形に比べて、ゲート絶縁膜に印加されるストレス電圧及びストレス時間を低減した、図７（ａ）に示すような電圧波形を使用する。

この図７（ａ）に示した電圧波形では、電圧ＶRDECが転送トランジスタＴＲ０〜ＴＲ６３のゲートに印加されるゲート電圧を示し、電圧ＶPASS及び電圧ＶPGMが転送トランジスタＴＲ０〜ＴＲ６３, ＴＲＤ，ＴＲＳのドレイン−ソース間のチャネルに印加される電圧を示している。電圧ＶPASSが書き込み動作時に非選択のメモリセルに接続されたワード線の転送トランジスタに印加される電圧であり、電圧ＶPGMが選択されたメモリセルに接続されたワード線の転送トランジスタに印加される電圧である。

図７（ａ）に示したように、電圧ＶPASSが印加される以前の期間Ａでは、電圧ＶRDECは基準電圧（例えば、接地電位）より転送トランジスタのしきい値電圧Ｖth分高い電圧となっている。次に、電圧ＶPASSが印加された期間Ｂでは、電圧ＶRDECは電圧ＶPASSよりしきい値電圧Ｖth分高い電圧となっている。次に、電圧ＶPGMが印加された期間Ｃでは、電圧ＶRDECは電圧ＶPGMよりしきい値電圧Ｖth分高い電圧となっている。

このように、転送トランジスタのゲートに印加される電圧ＶRDECが必要な最低電圧で最短時間のみ印加されるように、電圧ＶRDECを制御することにより、転送トランジスタに印加されるストレス電圧及びストレス時間を必要最小限に軽減することができる。

図７（ｂ）は、電圧ＶRDECを制御するためのスイッチ信号のタイミングチャートである。図７（ｃ）は、電圧ＶRDECの出力電圧を制御するコントロールスイッチ回路の構成を示す図である。

コントロールスイッチ回路１３の入力端ＶINには電圧“ＶPGM＋Ｖth”が入力され、入力端ＥＮにはスイッチ信号SW1_ENが入力されている。コントロールスイッチ回路１３の出力端ＶOUTからは電圧ＶRDECが出力される。コントロールスイッチ回路１４の入力端ＶINには電圧“ＶPASS＋Ｖth”が入力され、入力端ＥＮにはスイッチ信号SW2_ENが入力されている。コントロールスイッチ回路１４の出力端ＶOUTからは電圧ＶRDECが出力される。さらに、コントロールスイッチ回路１５の入力端ＶINには電圧Ｖthが入力され、入力端ＥＮにはスイッチ信号SW3_ENが入力されている。コントロールスイッチ回路１５の出力端ＶOUTからは電圧ＶRDECが出力される。

このようなコントロールスイッチ回路に、図７（ｂ）に示すようなスイッチ信号が入力されると以下のようになる。まず、期間Ａでは、スイッチ信号SW1_EN，SW2_ENが“Ｌ”で、スイッチ信号SW3_ENが“Ｈ”であるため、コントロールスイッチ回路１５の出力端ＶOUTから電圧Ｖthが出力される。次に、期間Ｂでは、スイッチ信号SW1_ENが“Ｌ”で、スイッチ信号SW2_ENが“Ｈ”、スイッチ信号SW3_ENが“Ｌ”であるため、コントロールスイッチ回路１４の出力端ＶOUTから電圧“ＶPASS＋Ｖth”が出力される。さらに、期間Ｃでは、スイッチ信号SW1_ENが“Ｈ”で、スイッチ信号SW2_EN，SW3_ENが“Ｌ”であるため、コントロールスイッチ回路１３の出力端ＶOUTから電圧“ＶPGM＋Ｖth”が出力される。これにより、コントロールスイッチ回路から図７（ａ）に示したような電圧ＶRDECが出力される。

図８（ａ），図８（ｂ）、及び図９（ａ），図９（ｂ）は、図７（ｃ）に示したコントロールスイッチ回路の詳細な回路例を示す図である。

図８（ａ），図８（ｂ）はポンプタイプの回路を示している。図８（ａ），図８（ｂ）に示す回路は、高電圧のｎＭＯＳトランジスタHVNTr1〜HVNTr6、コンデンサＣ１〜Ｃ４、論理積否定回路ＮＤ１、及びインバータＩＶ１〜ＩＶ３から構成されている。ｎＭＯＳトランジスタHVNTr1のしきい値電圧をＶth1とすると、ｎＭＯＳトランジスタHVNTr1のゲート電圧Ｖｇは“ＶINに入力された電圧＋Ｖth1”となり、出力端ＶOUTから電圧ＶRDECが出力される。コンデンサＣ１〜Ｃ４に供給されるクロック信号ＣＬＫ１，ＣＬＫ２は、図８（ｂ）に示した回路により生成される。

図９（ａ），図９（ｂ）は、レベルシフタタイプの回路を示している。図９（ａ）に示す回路は、高電圧のｐＭＯＳトランジスタHVPTr2，HVPTr3、高電圧のｎＭＯＳトランジスタHVNTr7，HVNTr8から構成されている。また、図９（ｂ）に示す回路は、入力端ＥＮに入力された信号を反転して、入力端ＥＮｎに入力する信号を生成する。このような、図９（ａ），図９（ｂ）に示した回路を用いても、出力端ＶOUTから電圧ＶRDECを出力できる。

次に、電圧ＶRDECとして供給される電圧“ＶPGM＋Ｖth”、電圧“ＶPASS＋Ｖth”、電圧Ｖthを生成する昇圧回路について説明する。

図１０は、電圧“ＶPGM＋Ｖth”を生成する昇圧回路の回路図である。図１０に示す昇圧回路は、高電圧のｎＭＯＳトランジスタHVNTr9〜HVNTr14、コンデンサＣ５〜Ｃ８、抵抗Ｒ１，Ｒ２、差動増幅器ＤＡ１、論理積否定回路ＮＤ２，ＮＤ３、インバータＩＶ５〜ＩＶ８から構成されている。

ｎＭＯＳトランジスタHVNTr9には電源電圧ＶCCが入力されている。差動増幅器ＤＡ１の負入力端には抵抗Ｒ１と抵抗Ｒ２間の電圧が入力され、正入力端には参照電圧ＶREFが入力される。差動増幅器ＤＡ１の出力端から出力された信号FLAGは、論理積否定回路ＮＤ３の第１入力端に入力され、論理積否定回路ＮＤ３の第２入力端には信号ＥＮが入力される。インバータＩＶ８から出力された信号PMP_ENは、論理積否定回路ＮＤ２の第１入力端に入力され、論理積否定回路ＮＤ２の第２入力端にはクロック信号ＣＬＫが入力される。そして、インバータＩＶ７，ＩＶ６から出力されたクロック信号ＣＬＫ３，ＣＬＫ４は、図示するようにコンデンサＣ５〜Ｃ８にそれぞれ入力される。図１０に示したこのような昇圧回路により、電圧“ＶPGM＋Ｖth”が生成される。

図１１は、電圧“ＶPASS＋Ｖth”を生成する昇圧回路の回路図である。図１１に示す昇圧回路は、高電圧のｎＭＯＳトランジスタHVNTr15〜HVNTr20、コンデンサＣ９〜Ｃ１２、抵抗Ｒ３，Ｒ４、差動増幅器ＤＡ２、論理積否定回路ＮＤ４，ＮＤ５、インバータＩＶ９〜ＩＶ１２から構成されている。

ｎＭＯＳトランジスタHVNTr15には電源電圧ＶCCが入力されている。差動増幅器ＤＡ２の負入力端には抵抗Ｒ３と抵抗Ｒ４間の電圧が入力され、正入力端には参照電圧ＶREFが入力される。差動増幅器ＤＡ２の出力端から出力された信号FLAGは、論理積否定回路ＮＤ５の第１入力端に入力され、論理積否定回路ＮＤ５の第２入力端には信号ＥＮが入力される。インバータＩＶ１２から出力された信号PMP_ENは、論理積否定回路ＮＤ４の第１入力端に入力され、論理積否定回路ＮＤ４の第２入力端にはクロック信号ＣＬＫが入力される。そして、インバータＩＶ１１，ＩＶ１０から出力されたクロック信号ＣＬＫ５，ＣＬＫ６は、図示するようにコンデンサＣ９〜Ｃ１２にそれぞれ入力される。図１１に示したこのような昇圧回路により、電圧“ＶPASS＋Ｖth”が生成される。

図１２は、しきい値電圧Ｖthを生成するための回路図である。電源電圧ＶCCが抵抗Ｒ５の一端に供給されている。抵抗Ｒ５の他端は高電圧のｎＭＯＳトランジスタHVNTr21を介して基準電圧端（例えば、接地電位）に接続されている。抵抗Ｒ５とｎＭＯＳトランジスタHVNTr21間のノードは、差動増幅器ＤＡ３の負入力端に接続され、差動増幅器ＤＡ３の出力端が正入力端に接続されている。そして、差動増幅器ＤＡ３の出力端からはしきい値電圧Ｖthが出力される。

以上説明したように第１実施形態では、書き込み動作時において、非選択のワード線に電圧ＶPASSが印加され、かつ選択されたワード線に電圧ＶPGMが印加されていない（選択ワード線が０Ｖ）期間Ｂに、転送トランジスタのゲートに電圧ＶRDEC（＝ＶPASS＋Ｖth）を印加し、非選択のワード線に電圧ＶPASSが印加される直前の期間Ａに、転送トランジスタのゲートに電圧ＶRDEC（＝Ｖth）を印加する。言い換えると、第１実施形態では、電圧ＶRDECを電圧Ｖthから電圧“ＶPGM＋Ｖth”まで昇圧する間に、まず電圧Ｖthから電圧“ＶPASS＋Ｖth”（中間電圧）まで昇圧して所定時間この電圧を維持し、その後、電圧“ＶPASS＋Ｖth”から電圧“ＶPGM＋Ｖth”まで昇圧している。これにより、書き込み動作時に、転送トランジスタに必要な最低電圧が必要な最短時間だけ印加されるようになり、転送トランジスタのゲート絶縁膜に印加される電圧ストレスを軽減することができる。

なお、前述した図７（ａ）に示すような電圧波形を使用すれば、電圧ストレスによって生じる転送トランジスタのしきい値変動を低減できるため、１６値や８値の場合だけでなく、４値の場合でも転送トランジスタの劣化を軽減することができる。したがって、１６値や８値のＮＡＮＤ型フラッシュメモリの場合だけなく、４値のＮＡＮＤ型フラッシュメモリに対しても本実施形態を適用することが可能である。

なお、図８（ａ），図８（ｂ），及び図９（ａ），図９（ｂ）に示したコントロールスイッチ回路は、あくまで一例であり、高電圧が転送できる回路およびそのタイミングをコントロールするスイッチ、イネーブルロジック回路からなる回路であれば、どのような回路タイプでも本実施形態に適用できる。

また、図１０〜図１２示した昇圧回路（電源回路）はあくまで一例であり、所望の電圧が発生できる回路であればどのような回路タイプでも本実施形態に適用できる。

［第２実施形態］
次に、本発明の第２実施形態のＮＡＮＤ型フラッシュメモリについて説明する。第１実施形態では、電圧ＶPASSが印加された期間Ｂで、電圧ＶRDECを電圧ＶPASSよりしきい値電圧Ｖth分高い電圧としたが、この第２実施形態では、期間Ｂで電圧ＶRDECを電圧ＶREADよりしきい値電圧Ｖth分高い電圧にする。電圧ＶREADは、読み出し動作時に非選択のメモリセルに接続されたワード線に印加される電圧である。前記第１実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。

図１３（ａ）は、本発明の第２実施形態において転送トランジスタＴＲ０〜ＴＲ６３，ＴＲＤ，ＴＲＳに印加される電圧波形を示す図である。

図１３（ａ）に示すように、電圧ＶPASSが印加される以前の期間Ａでは、電圧ＶRDECは基準電圧（例えば、接地電位）より電源電圧ＶCC分高い電圧となっている。次に、電圧ＶPASSが印加された期間Ｂでは、電圧ＶRDECは電圧ＶREADより転送トランジスタのしきい値電圧Ｖth分高い電圧となっている。次に、電圧ＶPGMが印加された期間Ｃでは、電圧ＶRDECは電圧ＶPGMよりしきい値電圧Ｖth分高い電圧となっている。

このように、転送トランジスタのゲートに印加される電圧ＶRDECが必要な最低電圧で最短時間のみ印加されるように、電圧ＶRDECを制御することにより、転送トランジスタに印加されるストレス電圧及びストレス時間を必要最小限に軽減することができる。

図１３（ｂ）は、電圧ＶRDECを制御するためのスイッチ信号のタイミングチャートである。図１３（ｃ）は、電圧ＶRDECの出力電圧を制御するコントロールスイッチ回路の構成を示す図である。

コントロールスイッチ回路１６の入力端ＶINには電圧“ＶPGM＋Ｖth”が入力され、入力端ＥＮにはスイッチ信号SW1_ENが入力されている。コントロールスイッチ回路１６の出力端ＶOUTからは電圧ＶRDECが出力される。コントロールスイッチ回路１７の入力端ＶINには電圧“ＶREAD＋Ｖth”が入力され、入力端ＥＮにはスイッチ信号SW2_ENが入力されている。コントロールスイッチ回路１７の出力端ＶOUTからは電圧ＶRDECが出力される。さらに、コントロールスイッチ回路１８の入力端ＶINには電圧ＶCCが入力され、入力端ＥＮにはスイッチ信号SW3_ENが入力されている。コントロールスイッチ回路１８の出力端ＶOUTからは電圧ＶRDECが出力される。

このようなコントロールスイッチ回路に、図１３（ｂ）に示すようなスイッチ信号が入力されると以下のようになる。まず、期間Ａでは、スイッチ信号SW1_EN，SW2_ENが“Ｌ”で、スイッチ信号SW3_ENが“Ｈ”であるため、コントロールスイッチ回路１８の出力端ＶOUTから電圧ＶCCが出力される。次に、期間Ｂでは、スイッチ信号SW1_ENが“Ｌ”で、スイッチ信号SW2_ENが“Ｈ”、スイッチ信号SW3_ENが“Ｌ”であるため、コントロールスイッチ回路１７の出力端ＶOUTから電圧“ＶREAD＋Ｖth”が出力される。さらに、期間Ｃでは、スイッチ信号SW1_ENが“Ｈ”で、スイッチ信号SW2_EN，SW3_ENが“Ｌ”であるため、コントロールスイッチ回路１６の出力端ＶOUTから電圧“ＶPGM＋Ｖth”が出力される。これにより、コントロールスイッチ回路から図１３（ａ）に示したような電圧ＶRDECが出力される。

ここで、図１４（ａ）、及び図１４（ｂ）にそれぞれ読み出し動作時、及び書き込み動作時に転送トランジスタに印加される電圧を示す。

読み出し動作時に非選択のワード線に印加される電圧ＶREADは、書き込み動作時に非選択のワード線に印加される電圧ＶPASSとほぼ等しい。そこで、この電圧ＶREADを利用する。

読み出し動作時には、電圧ＶREADをメモリセルへ転送するために、電圧ＶRDECは電圧“ＶREAD＋Ｖth”に昇圧される。したがって、読み出し動作時に生成される電圧“ＶREAD＋Ｖth”を利用し、書き込み動作時に、電圧ＶPASSが印加された期間Ｂで、電圧ＶRDECを電圧“ＶREAD＋Ｖth”とする。このように、読み出し動作時に使用される電圧“ＶREAD＋Ｖth”を、本実施形態の書き込み動作時にも利用すれば、新たに電源を生成する必要がないため、実施が容易となる。

以下に、読み出し動作時に生成される電圧“ＶREAD＋Ｖth”、すなわち電圧ＶRDECとして供給される電圧“ＶREAD＋Ｖth”を生成する昇圧回路について説明する。

図１５は、電圧“ＶREAD＋Ｖth”を生成する昇圧回路の回路図である。図１５に示す昇圧回路は、高電圧のｎＭＯＳトランジスタHVNTr22〜HVNTr27、コンデンサＣ１３〜Ｃ１６、抵抗Ｒ６，Ｒ７、差動増幅器ＤＡ４、論理積否定回路ＮＤ６，ＮＤ７、インバータＩＶ１３〜ＩＶ１６から構成されている。

ｎＭＯＳトランジスタHVNTr22には電源電圧ＶCCが入力されている。差動増幅器ＤＡ４の負入力端には抵抗Ｒ６と抵抗Ｒ７間の電圧が入力され、正入力端には参照電圧ＶREFが入力される。差動増幅器ＤＡ４の出力端から出力された信号FLAGは、論理積否定回路ＮＤ７の第１入力端に入力され、論理積否定回路ＮＤ７の第２入力端には信号ＥＮが入力される。インバータＩＶ１６から出力された信号PMP_ENは、論理積否定回路ＮＤ６の第１入力端に入力され、論理積否定回路ＮＤ６の第２入力端にはクロック信号ＣＬＫが入力される。そして、インバータＩＶ１５，ＩＶ１４から出力されたクロック信号ＣＬＫ７，ＣＬＫ８は、図示するようにコンデンサＣ１３〜Ｃ１６にそれぞれ入力される。図１５に示したこのような昇圧回路により、電圧“ＶREAD＋Ｖth”が生成される。

以上説明したように第２実施形態では、書き込み動作時において、非選択のワード線に電圧ＶPASSが印加され、かつ選択されたワード線に電圧ＶPGMが印加されていない（選択ワード線が０Ｖ）期間Ｂに、転送トランジスタのゲートに電圧ＶRDEC（＝ＶREAD＋Ｖth）を印加し、非選択のワード線に電圧ＶPASSが印加される直前の期間Ａに、転送トランジスタのゲートに電圧ＶRDEC（＝ＶCC）を印加する。言い換えると、第２実施形態では、電圧ＶRDECを電圧ＶCCから電圧“ＶPGM＋Ｖth”まで昇圧する間に、まず電圧ＶCCから電圧“ＶREAD＋Ｖth”（中間電圧）まで昇圧して所定時間この電圧を維持し、その後、電圧“ＶREAD＋Ｖth”から電圧“ＶPGM＋Ｖth”まで昇圧している。これにより、書き込み動作時に、転送トランジスタに必要な最低電圧が必要な最短時間だけ印加されるようになり、転送トランジスタのゲート絶縁膜に印加される電圧ストレスを軽減することができる。その他の構成及び効果については第１実施形態と同様である。

なお、図１５に示した昇圧回路はあくまで一例であり、所望の電圧が発生できる回路であればどのような回路タイプでも本実施形態に適用できる。

［第３実施形態］
次に、本発明の第３実施形態のＮＡＮＤ型フラッシュメモリについて説明する。第１，第２実施形態では、電圧ＶRDECを電圧“ＶPGM＋Ｖth”まで昇圧する間に、先に電圧ＶRDECを中間電圧まで昇圧し、その後、電圧ＶRDECを中間電圧から電圧“ＶPGM＋Ｖth”まで昇圧した。この第３実施形態では、電圧ＶRDECを電圧ＶCCから電圧“ＶPGM＋Ｖth（＝ＶPGMH）”まで昇圧する間に、先に電圧ＶRDECを、電圧ＶCCから第１電圧レベルに昇圧した後、第２電圧レベルに昇圧し、その後、第２電圧レベルから電圧“ＶPGM＋Ｖth”まで昇圧している。

図１６（ａ）は、本発明の第３実施形態における転送トランジスタとＮＡＮＤストリングの構成を示す回路図である。図１６（ｂ）は、第３実施形態において転送トランジスタＴＲ０〜ＴＲ６３，ＴＲＤ，ＴＲＳに印加される電圧波形を示す図である。

図１６（ｂ）に示すように、電圧ＶPASSが印加される以前の期間Ａ１では、電圧ＶRDECは電圧“ＶREAD＋Ｖth（＝ＶREDAH）”（第１電圧レベル）となっている。期間Ａ１は、選択ゲート線ＳＧＤが０Ｖから電圧ＶSGDに立ち上がった期間である。次に、電圧ＶPASSが印加される以前の期間で、かつ期間Ａ１の直後の期間Ａ２では、電圧ＶRDECは電圧ＶPGM（第２電圧レベル）となっている。次に、電圧ＶPASSが印加された期間Ｂ、及び電圧ＶPGMが印加された期間Ｃでは、電圧ＶRDECは電圧“ＶPGM＋Ｖth（＝ＶPGMH）”となっている。このように、転送トランジスタのゲートに印加される電圧ＶRDECを制御することにより、転送トランジスタに印加されるストレス電圧及びストレス時間を軽減することができる。

第３実施形態では、書き込み動作時において、電圧ＶRDECを電圧ＶCCから電圧ＶPGMHまで昇圧する間に、まず電圧ＶCCから電圧ＶREADHまで昇圧して所定時間この電圧を維持し、さらに、電圧ＶREADHから電圧ＶPGMまで昇圧して所定時間この電圧を維持し、その後、電圧ＶPGMから電圧ＶPGMHまで昇圧している。すなわち、電圧ＶRDECを電圧ＶCCから電圧ＶPGMHまで昇圧する間に、第１電圧レベル、第１電圧レベルより高い第２電圧レベルの２段階で昇圧した後、電圧ＶRDECを電圧ＶPGMHに昇圧している。これにより、書き込み動作時に、転送トランジスタのゲート絶縁膜に印加される電圧ストレスを軽減することができる。

また、電圧ＶRDECの出力電圧の制御には、図７（ｂ），図１３（ｂ）、及び図７（ｃ），図１３（ｃ）に示したスイッチ信号及びコントロールスイッチ回路と同等な信号及び回路を用いればよい。その他の構成及び効果については第１実施形態と同様である。

なお、前述した各実施形態では、電圧ＶRDECが転送トランジスタのゲートに印加され、電圧ＶPASS，ＶPGMがソース−ドレイン間の電流通路に印加される例を説明したが、図１（ｃ）に示した転送トランジスタHVPTr1ではゲートに０Ｖが印加され、ソース−ドレイン間の電流通路に電圧ＶRDECが印加される。このような場合でも、ゲート絶縁膜に高電圧ストレスが印加されることは同様であるため、前述した各実施形態で説明したように電圧ＶRDECを制御すれば、同様に転送トランジスタのゲート絶縁膜に印加される電圧ストレスを軽減することができる。

また、前述した各実施形態では、書き込み動作時に、転送トランジスタおいて書き込み電圧が転送される場合を例として説明したが、これに限るわけではなく、消去動作時に、転送トランジスタおいて消去電圧が転送される場合等、高電圧が転送される転送トランジスタにも同様に適用可能である。

本発明の実施形態によれば、書き込み動作時あるいは消去動作時等に用いられる高電圧を転送するための転送トランジスタに発生する電圧ストレスを緩和することができる不揮発性半導体記憶装置を提供することが可能である。

また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。

本発明の第１実施形態のＮＡＮＤ型フラッシュメモリにおけるブロックの構成を示す図である。 ＮＡＮＤ型フラッシュメモリを多値化した場合の、メモリセルのしきい値電圧の分布を示す図である。 ＮＡＮＤ型フラッシュメモリを多値化した場合の、メモリセルのしきい値電圧の分布を示す図である。 転送トランジスタに印加される高電圧ストレスによるしきい値電圧の上昇を示す図である。 書き込み動作時に転送トランジスタに印加される印加時間によるしきい値電圧の変化を示す図である。 比較例としての転送トランジスタに印加される電圧波形を示す図である。 （ａ）は本発明の第１実施形態において転送トランジスタに印加される電圧波形を示す図であり、（ｂ）は電圧ＶRDECを制御するためのスイッチ信号のタイミングチャートであり、（ｃ）は電圧ＶRDECの出力電圧を制御するコントロールスイッチ回路の構成を示す図である。 第１実施形態における図７（ｃ）に示したコントロールスイッチ回路の詳細な回路例を示す図である。 第１実施形態における図７（ｃ）に示したコントロールスイッチ回路の詳細な回路例を示す図である。 第１実施形態における電圧“ＶPGM＋Ｖth”を生成する昇圧回路の回路図である。 第１実施形態における電圧“ＶPASS＋Ｖth”を生成する昇圧回路の回路図である。 第１実施形態におけるしきい値電圧Ｖthを生成するための回路図である。 （ａ）は本発明の第２実施形態において転送トランジスタに印加される電圧波形を示す図であり、（ｂ）は電圧ＶRDECを制御するためのスイッチ信号のタイミングチャートであり、（ｃ）は電圧ＶRDECの出力電圧を制御するコントロールスイッチ回路の構成を示す図である。 読み出し動作時及び書き込み動作時に転送トランジスタに印加される電圧を示す図である。 第２実施形態における電圧“ＶREAD＋Ｖth”を生成する昇圧回路の回路図である。 （ａ）は本発明の第３実施形態における転送トランジスタとＮＡＮＤストリングの構成を示す回路図であり、（ｂ）は第３実施形態において転送トランジスタに印加される電圧波形を示す図である。

符号の説明

１１…セルアレイユニット、１２…ブロック選択スイッチ回路、１３〜１８…コントロールスイッチ回路、ＢＬ０，ＢＬ１…ビット線、ＣＧ０〜ＣＧ６３…制御ゲート線、ＭＣ…メモリセル、ＮＳ０，ＮＳ１…ＮＡＮＤストリング、SELSRC…ソース線、ＳＥＬ，ＳＥＬｎ…選択信号、ＳＧＤ，ＳＧＳ，ＳＧ１〜ＳＧ２…選択ゲート線、ＳＴ１，ＳＴ２…選択ゲートトランジスタ、SW1_EN，SW2_EN，SW3_EN…スイッチ信号、ＴＲ０〜ＴＲ６３，ＴＲＳ，ＴＲＤ…転送トランジスタ、ＴＳＳ，ＴＳＤ…選択トランジスタ、ＶCC…電源電圧、ＶPASS，ＶRDEC，ＶREAD…電圧、ＶPGM…書き込み電圧、Ｖth…しきい値電圧、ＷＬ０〜ＷＬ６３…ワード線。

Claims (6)

1. 浮遊ゲートと制御ゲートとを含むメモリセルを複数有し、複数の前記メモリセルの電流通路が直列に接続されたメモリセル群と、
   前記メモリセル群のメモリセルに書き込み電圧を転送するための第１転送トランジスタとを具備し、
   書き込み動作時に、非選択のメモリセルの制御ゲートに、電源電圧より高く、前記書き込み電圧より低い第１電圧が印加されるとき、前記第１転送トランジスタのゲートに、前記第１電圧より高く、前記書き込み電圧以下の中間電圧が印加されることを特徴とする不揮発性半導体記憶装置。
2. 浮遊ゲートと制御ゲートとを含むメモリセルを複数有し、複数の前記メモリセルの電流通路が直列に接続されたメモリセル群と、
   前記メモリセル群のメモリセルの制御ゲートに接続された第１転送トランジスタとを具備し、
   書き込み動作時に、非選択のメモリセルの制御ゲートに、電源電圧より高く、前記書き込み電圧より低い第１電圧が印加されるとき、前記第１転送トランジスタのゲートに、前記第１電圧より高く、前記書き込み電圧以下の中間電圧が印加されることを特徴とする不揮発性半導体記憶装置。
3. 前記第１転送トランジスタのゲートに接続された第２転送トランジスタをさらに具備し、
   前記書き込み動作時に、前記非選択のメモリセルの制御ゲートに前記第１電圧が印加されるとき、前記第２転送トランジスタの電流通路に前記中間電圧が印加されることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
4. 前記中間電圧は、前記第１電圧より前記第１転送トランジスタのしきい値電圧分高い電圧であることを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
5. 前記中間電圧は、読み出し動作時に非選択のメモリセルの制御ゲートに供給される第２電圧より、前記第１転送トランジスタのしきい値電圧分高い電圧であることを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
6. 前記中間電圧は、先に第１電圧レベルになり所定期間維持された後、前記第１電圧レベルより高い第２電圧レベルになり所定期間維持されることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。

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