JP2013225365A

JP2013225365A - 半導体記憶装置

Info

Publication number: JP2013225365A
Application number: JP2012097925A
Authority: JP
Inventors: Yoshihiko Kamata; 義彦鎌田; Hiroko Yokota; 裕子横田; Koji Tabata; 浩司田畑; Tomoyuki Hamano; 倫行浜野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2012-04-23
Filing date: 2012-04-23
Publication date: 2013-10-31
Anticipated expiration: 2032-04-23
Also published as: JP5755596B2

Abstract

【課題】より負側の閾値レベルのデータを読み出し可能な半導体記憶装置を提供すること。
【解決手段】データを保持可能なメモリセルが直列接続され、ソース及びドレインを有するストリングを含み、前記ソースで前記ストリングの各々が共通接続されたメモリセルアレイと、前記ＮＡＮＤストリングの各々と、対応する前記ドレインで接続されるビット線と、互いに直列接続された第１トランジスタ（ＢＬＸ）及び第２トランジスタ（ＢＬＣ）を含み、前記メモリセルから前記データを読み出す際、これら第１、第２トランジスタが前記ビット線を第１電圧（Ｖｂｌｃ）にチャージするセンスアンプ（６）と、前記データの読み出し時において、前記ソースに第２電圧（ＣＥＬＳＲＣ＝ＶＤＤ−Ｖｂｌｃ）を供給しつつ、前記第１、２トランジスタのゲートに前記第１電圧及び前記第２電圧の和を供給する電圧発生回路とを具備する。
【選択図】図７

Description

実施形態は、より負側の閾値レベルのデータを読み出し可能な半導体記憶装置に関する。

メモリセルが例えば、２値のデータを保持可能とし、電荷蓄積層に電荷を蓄積すると“０”データを保持し、この電荷が電荷蓄積層から抜けると閾値分布は負側に位置し、“１”データ、すなわち消去状態とされる。

特表２００６−５００７２９号公報

より負側の閾値レベルのデータを読み出し可能な半導体記憶装置を提供する。

実施形態に係る半導体記憶装置によれば、データを保持可能なメモリセルが複数直列接続され、ソース及びドレインを有するＮＡＮＤストリングを複数含み、前記ソースで前記ＮＡＮＤストリングの各々が共通接続されたメモリセルアレイと、前記ＮＡＮＤストリングの各々と、対応する前記ドレインで接続されるビット線と、互いに直列接続された第１トランジスタ及び第２トランジスタを含み、前記メモリセルから前記データを読み出す際、これら第１、第２トランジスタによって前記ビット線を第１電圧にチャージするセンスアンプと、前記データの読み出し時において、前記ソースに第２電圧を供給しつつ、前記第１トランジスタ、前記第２トランジスタのゲートに前記第１電圧及び前記第２電圧の和を供給する電圧発生回路とを具備する。

第１実施形態に係るＮＡＮＤフラッシュメモリの全体構成例。第１実施形態に係るメモリセルの閾値分布。第１実施形態に係る電圧切替回路の回路図。第１実施形態に係るセンスアンプの回路図。第１実施形態に係るＣＥＬＳＲＣの上限を示した概念図。第１実施形態に係る読み出し動作の概念図。第１実施形態に係る読み出し動作の際のタイムチャート。第２実施形態に係る読み出し動作の概念図。第２実施形態に係る読み出し動作の際のタイムチャート。第３実施形態に係る読み出し動作の概念図。第３実施形態に係る読み出し動作の際のタイムチャート。

以下、本実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

[第１の実施形態]
本実施形態に係る半導体記憶装置は、データの読み出し時においてＣＥＬＳＲＣに正の電圧を印加し、疑似的にメモリセルＭＣのゲートに負の電圧を掛けることで、このメモリセルＭＣの負側の閾値を読み出すものである。なお、ＣＥＬＳＲＣとは、後述する複数のＮＡＮＤストリングが共通接続されるソース線ＳＬのノードに相当し、このノードの電位を電圧ＣＥＬＳＲＣとも表現することがある。

１．全体構成例
図１を用いて本実施形態に係る半導体記憶装置の全体構成例について説明する。
１．＜全体構成例＞
図１に示すように本実施形態に係る半導体記憶装置は、メモリセルアレイ１、ロウデータ２、データ入出力回路３、制御部４、センスアンプ６、及び電圧発生回路５を備える。

１−１．＜メモリセルアレイ１＞
メモリセルアレイ１は、複数の不揮発性のメモリセルＭＣを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルＭＣが直列接続された複数のＮＡＮＤストリング１０を備えている。ＮＡＮＤストリング１０の各々は、例えば６４個のメモリセルＭＣと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。

メモリセルＭＣは、２値以上のデータを保持可能とする。このメモリセルＭＣの構造は、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（電荷導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだＦＧ構造である。なお、メモリセルＭＣの構造は、ＭＯＮＯＳ型であっても良い。ＭＯＮＯＳ型とは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲートとを有した構造である。

メモリセルＭＣの制御ゲートはワード線に電気的に接続され、ドレインはビット線に電気的に接続され、ソースはソース線に電気的に接続されている。またメモリセルＭＣは、ｎチャネルＭＯＳトランジスタである。なお、メモリセルＭＣの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。

またメモリセルＭＣは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルＭＣの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。

同一行にあるメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルＭＣの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。

また、同一のワード線ＷＬに接続された複数のメモリセルＭＣには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルＭＣはブロックＢＬＫ単位で一括してデータが消去される。

１−２．＜メモリセルＭＣの閾値分布＞
図２を用いて上記メモリセルＭＣの閾値分布について説明する。図２は、横軸に閾値分布（電圧）をとり、縦軸にメモリセルＭＣの数を示したグラフである。

図示するように、各々のメモリセルＭＣは、例えば２値（2-levels）のデータ（１ビットデータ：閾値電圧Ｖｔｈの低い順に“１”、及び“０”の２種のデータ）を保持できる。また、メモリセルＭＣは、消去状態において、“１”データ（例えば負電圧）に設定され、データを書き込み、電荷蓄積層に電荷を注入することによって正の閾値電圧に設定される。

１−３．＜周辺回路＞
図１に戻って、周辺回路について説明する。
１−３−１．＜ロウデコーダ２＞
ロウデコーダ２は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部４から与えられるブロック選択信号をデコードし、その結果に基づいてブロックＢＬＫを選択する。次いで、選択したブロックＢＬＫ内の各ワード線ＷＬに対し書き込み電圧、読み出し電圧、及び消去電圧のいずれか電圧を転送する。一例を挙げると、ロウデコーダ２は、例えば読み出し電圧として、読み出し対象のワード線ＷＬに選択読み出し電圧（以下、Ｖｃｇｒ）を転送し、それ以外のワード線ＷＬに非選択読み出し電圧（以下、電圧Ｖｒｅａｄ）を転送する。

１−３−２．＜データ入出力回路３＞
データ入出力回路３は、図示せぬＩ／Ｏ端子を介してホスト（host）から供給されたアドレス及びコマンドを制御部４へ出力する。またデータ入出力回路３は、書き込みデータを、データ線Ｄ_ｌｉｎｅを介してセンスアンプ６へと出力する。データをホストへ出力する際は、制御部４の制御に基づき、センスアンプ６が増幅したデータを、データ線Ｄ_ｌｉｎｅを介して受け取った後、Ｉ／Ｏ端子を介してホストへ出力する。

１−３−３．＜制御部４＞
制御部４は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。すなわち、データ入出力回路３を介して、図示せぬホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。制御部４はアドレス、及び動作シーケンスに基づき、例えばブロック選択信号／カラム選択信号を生成し、このブロック選択信号をロウデコーダ２に出力する。また、制御部４はカラム選択信号をセンスアンプ６に出力する。カラム選択信号とは、センスアンプ６のカラム方向を選択する信号である。

また、制御部４には、図示せぬメモリコントローラから供給された制御信号が与えられる。制御部４は供給された制御信号により、図示せぬＩ／Ｏ端子を介してホスト（host）からデータ入出力回路３へと供給された信号がアドレスであるのか、データであるのかを区別する。

更に、本実施形態に係る制御部４は、読み出し動作時において、センスアンプ６を構成する各トランジスタへの信号（後述する信号Ｓ１、信号Ｓ２、及び信号Ｓ３）の供給タイミングや、トランジスタに印加する電圧の大きさを制御する。

１−３−４．＜電圧発生回路５＞
本実施形態に係る電圧発生回路５は、例えば読み出し電圧Ｖｃｇｒ及び電圧Ｖｒｅａｄを生成し、これを上記ロウデコーダ２に供給し、また電圧発生回路５は電圧Ｖ１を生成し、これをＣＥＬＳＲＣへと供給する。またこの電圧発生回路５は、電圧切替回路５−１を備える。この電圧切替回路５−１は、例えば読み出し時において、所定の大きさの信号ＢＬＸ、信号ＢＬＣを生成し、これをセンスアンプ６に出力する。以下、図３を用いてこの電圧切替回路５−１の構成について説明する。

１−３−４−１．電圧切替回路５−１の構成
図３に電圧切替回路５−１の構成を示す。電圧切替回路５−１は、信号ＢＬＸと信号ＢＬＣの電圧差を調整する機能を有する。図示するように、電圧切替回路５−１は、電流源５０、ｎチャネル型ＭＯＳトランジスタ５１〜５３、抵抗素子５４〜５７、並びにミラー回路５８を備える。

電流源５０の入力端には、内部電圧ＶＤＤが供給され、例えば電流Ｉ_５８をノードＮ１に出力する。このノードＮ１にはＭＯＳトランジスタ５１の電流経路の一端が接続され、他端はノードＮ２に接続され、ゲートには信号Ｓ１が供給される。また、ＭＯＳトランジスタ５２の電流経路の一端は、ノードＮ２でＭＯＳトランジスタ５１の他端と共通接続され、他端はノードＮ３に接続され、ゲートには信号Ｓ２が供給される。更にＭＯＳトランジスタ５３の電流経路の一端は、ノードＮ３でＭＯＳトランジスタ５２の電流経路の他端と共通接続され、他端はノードＮ４に接続され、ゲートには信号Ｓ３が供給される。なお、上述したようにこれら信号Ｓ１〜Ｓ３の“Ｌ”又は“Ｈ”いずれか信号は、制御部４から供給される。

また、抵抗素子５４の一端はノードＮ１に接続され、他端はノードＮ２に接続される。抵抗素子５５の他端はノードＮ２に接続され、他端はノードＮ３に接続される。更に抵抗素子５６の一端はノードＮ３に接続され、他端はノードＮ４に接続される。

更にこのノードＮ４には、ミラー回路５８が接続される。以下、ミラー回路５８の構成について説明する。ミラー回路５８は、例えばｎ＝２５、すなわち２５個のｎチャネル型ＭＯＳトランジスタ５８−１〜５８−２５が並列接続された構成とされる。つまり、各々のゲート及びドレインは共通接続され、これらＭＯＳトランジスタ５８−１〜５８−２５によって、例えばＩ_５８がＣＥＬＳＲＣに向かって流れる。

そして、上記信号Ｓ１〜Ｓ３がオフ状態とされれば、この電流Ｉ_５８は、抵抗素子５４〜５６を経由することとなり、これら抵抗素子５４〜５６によって電圧降下が生じる。これら抵抗素子５４〜５６によって降下する電圧を、電圧ＢＬＣ２ＢＬＸとする。すなわち、信号Ｓ１〜Ｓ３がオフ状態とされた場合、信号ＢＬＸと信号ＢＬＣとの間に、電圧ＢＬＣ２ＢＬＸだけの電位差が生じる。

これに対し、信号Ｓ１〜Ｓ３がすべてオン状態とされると、電流Ｉ_５８は、これらＭＯＳトランジスタ５１〜５３を通過する。このため、ノードＮ１とノードＮ４との間には電位差が生じず、信号ＢＬＣ＝信号ＢＬＸとされる。

なお、ミラー回路５８において、これらＭＯＳトランジスタ５８−１〜５８−２５で、電流Ｉ_５８を流す場合、１つ当たりのＭＯＳトランジスタは、電流Ｉ_５８／５０を流すことになる。

抵抗素子５７の一端は、ノードＮ５（ＭＯＳトランジスタ５８−１〜５８−２５のソース）に接続され、他端はＣＥＬＳＲＣに接続される。

１−３−５．＜センスアンプ６＞
データの読み出し時において、センスアンプ６はビット線ＢＬに定電流を流し、これによってメモリセルＭＣが流す電流を直接センスする。このため、センスアンプ６は、全ビット線ＢＬに対して一括読み出しが出来る。またメモリセルＭＣの有するデータによりビット線ＢＬに流れる電流値が決まる。つまり、ビット線ＢＬに接続されたセンスアンプ６による“１”、または“０”の判定はこのメモリセルＭＣが流す電流の値の相違により決定される。なお、データの書き込み時には、対応するビット線ＢＬに書き込みデータを転送する。以下、センスアンプ６の構成について述べる。

図４に示すようにセンスアンプ６は、ｎチャネル型ＭＯＳトランジスタ２０〜２３、２５〜３６、ｐチャネル型ＭＯＳトランジスタ３７〜４０、並びにキャパシタ素子２４を備える。なお、以下ではＭＯＳトランジスタの閾値電位ＶｔｈにそのＭＯＳトランジスタの参照符号を付すことでＭＯＳトランジスタの閾値電位を表す。例えば、ＭＯＳトランジスタ２１の閾値電位はＶｔｈ２１とする。

ＭＯＳトランジスタ２０の電流経路の一端はビット線ＢＬに接続され、ゲートには信号ＢＬＳが供給される。信号ＢＬＳは、読み出し動作、書き込み動作の際、“Ｈ”レベルとされ、ビット線ＢＬとセンスアンプ６とを接続可能とする信号である。

ＭＯＳトランジスタ２１の電流経路の一端はＭＯＳトランジスタ２０の電流経路の他端に接続され、他端はＳＣＯＭに接続され、ゲートには信号ＢＬＣが供給される。信号ＢＬＣとはビット線ＢＬを所定の電位にクランプするための信号である。仮にＭＯＳトランジスタ２１に信号ＢＬＣ＝（Ｖｂｌｃ＋Ｖｔｈ２１）が与えられると、ビット線ＢＬの電位は、電圧Ｖｂｌｃとなる。

ＭＯＳトランジスタ２２の電流経路の一端はＳＣＯＭに接続され、他端には電圧ＶＨＳＡ（＝電圧ＶＤＤ）が供給され、ゲートには信号ＢＬＸ（電圧（Ｖｂｌｃ＋ＣＥＬＳＲＣ＋Ｖｔｈ２２＋ＢＬＣ２ＢＬＸ）又は電圧（Ｖｂｌｃ＋ＣＥＬＳＲＣ＋Ｖｔｈ２２））が供給される。なお、本実施形態では、信号ＢＬＸ＝電圧（Ｖｂｌｃ＋ＣＥＬＳＲＣ＋Ｖｔｈ２２）とする。従って、本実施形態における“１”データ読み出しの際、ＳＣＯＭの電位は、電圧（Ｖｂｌｃ＋ＣＥＬＳＲＣ）とされる。

またなお、電圧ＢＬＣ２ＢＬＸとは、ＳＣＯＭに電圧ＶＨＳＡを確実に転送するための電圧である。例えば信号ＢＬＸ＜信号ＢＬＣとされると、ビット線ＢＬに供給する電圧が信号ＢＬＸに律速してしまう。これを防ぐため信号ＢＬＸの電圧は電圧ＢＬＣよりも高い電圧とされる。なお、信号ＢＬＸ＝電圧（Ｖｂｌｃ＋ＣＥＬＳＲＣ＋Ｖｔｈ２２＋ＢＬＣ２ＢＬＸ）とされるケースについては、第２実施形態にて説明する。

なお、信号ＢＬＣ、信号ＢＬＸ、及び信号ＸＸＬに電圧ＣＥＬＳＲＣを加算するのは、ソースＳＬの電位を電圧ＣＥＬＳＲＣに上昇させた場合であっても、対応するＭＯＳトランジスタ２１、２２、及び２３におけるゲート−ソース間の電位、すなわちＶｇｓの値を維持させるためである。以下、具体的に述べる。

読み出し時、ソースＳＬに電圧ＣＥＬＳＲＣを供給した場合であって、且つＮＡＮＤストリング１０が導通（読み出し対象とされるメモリセルＭＣがオン）した場合、ビット線ＢＬの電位は電圧ＣＥＬＳＲＣとされる。つまり、ソースＳＬに電圧ＶＳＳ（０Ｖ）を供給した場合に比べ、ビット線ＢＬの電位が電圧ＣＥＬＳＲＣ分上昇する。

この結果、例えば信号ＢＬＣ＝（Ｖｂｌｃ＋Ｖｔｈ２１）であって、ソース電位が電圧ＣＥＬＳＲＣであると、ソースＳＬに電圧ＶＳＳ（０Ｖ）を供給した場合に比べ、ＭＯＳトランジスタ２１のＶｇｓの値がＣＥＬＳＲＣ分減少してしまう。このように、ソースＳＬに印加する電圧に応じてＶｇｓの値が変化することを防止するため、信号ＢＬＣの値には電圧ＣＥＬＳＲＣを加算する。なお、信号ＢＬＸ、及び信号ＸＸＬについても同様の理由である。

ＭＯＳトランジスタ２３の電流経路の一端は、ノードＳＣＯＭに接続され、他端はＳＥＮ（検知部）に接続され、ゲートには信号ＸＸＬ（Ｖｂｌｃ＋Ｖｔｈ２３＋ＢＬＣ２ＢＬＸ＋ＢＬＸ２ＸＸＬ）が供給される。ここで、信号ＢＬＣ、信号ＢＬＸ、及び信号ＸＸＬの間には、信号ＢＬＣ＝信号ＢＬＸ＜信号ＸＸＬ、又は信号ＢＬＣ＜信号ＢＬＸ＜信号ＸＸＬなる電圧関係が成り立つ。つまり、ＭＯＳトランジスタ２２よりもＭＯＳトランジスタ２３の電流駆動力の方が大きい。これは、“１”データをセンスする際、ＭＯＳトランジスタ２２が流す電流よりもＭＯＳトランジスタ２３が流す電流を大きくすることで、ノードＳＥＮの電位を優先的にビット線ＢＬに流すためである。また、ＭＯＳトランジスタ２１とＭＯＳトランジスタ２２の閾値を同一とし、Ｖｔｈ２１＝Ｖｔｈ２２が成り立つものとする。

引き続き、構成について説明する。キャパシタ素子２４の一方の電極には、ノードＮ１０でクロックＣＬＫ（＝電圧（Ｖｂｌｃ＋ＢＬＣ２ＢＬＸ））が供給され、他方の電極はノードＳＥＮに接続される。このクロックＣＬＫは、ノードＳＥＮの電位をブーストするための機能を有する。ＭＯＳトランジスタ２５の電流経路の一端はノードＮ１０に接続され、ゲートには信号ＳＥＮが供給される。つまり、このノードＳＥＮの電位に応じてＭＯＳトランジスタ２５がオン・オフする。ＭＯＳトランジスタ２６の電流経路の一端は、ＭＯＳトランジスタ２５の他端と接続され、電流経路の他端はノードＮ１１に接続され、ゲートには信号ＳＴＢが供給される。ＭＯＳトランジスタ２７の電流経路の一端はノードＳＥＮに接続され、電流経路の他端はノードＮ１１に接続され、ゲートには信号ＢＬＱ（＝電圧（ＶＤＤ＋Ｖｔｈ２７＋Ｖα）が供給される。ここで、Ｖαとは、後述するＭＯＳトランジスタ３１から転送される電圧ＶＤＤを確実にノードＳＥＮに転送するために追加された電圧（ガードバンド電圧）である。

ＭＯＳトランジスタ２８の電流経路の一端はノードＳＥＮに接続され、ゲートには信号ＬＳＬが供給される。またＭＯＳトランジスタ２９の電流経路の一端は、ＭＯＳトランジスタ２８の電流経路の他端に接続され、電流経路の他端は、接地（電圧ＶＬＳＡ）され、ゲートはノードＮ１１に接続される。これらＭＯＳトランジスタ２８及び２９は、データを演算するためのトランジスタである。

ＭＯＳトランジスタ３０の電流経路の一端はノードＮ１１に接続され、他端はノードＬＡＴ_Ｓに接続され、ゲートには信号ＳＴＬが供給される。ＭＯＳトランジスタ３１の電流経路の一端には電圧ＶＤＤが供給され、電流経路の他端は、ＭＯＳトランジスタ３２の電流経路の一端と接続され、ゲートには電圧（ＶＤＤ＋Ｖｔｈ３１＋Ｖα）の大きさの信号が供給される。また、ＭＯＳトランジスタ３２の電流経路の他端はノードＮ１１に接続され、ゲートには信号ＬＰＣ（＝電圧（ＶＤＤ＋Ｖｔｈ３２＋Ｖα））が供給される。ＭＯＳトランジスタ３３の電流経路の一端はノードＮ１１に接続され、電流経路の他端はＤＢＵＳ（必要に応じて接地電位）に接続され、ゲートには信号ＤＳＷが供給される。なお、ノードＮ１１が接続される配線をＬＢＵＳと呼ぶこともある。なお、電圧Ｖαとは、電圧ＶＤＤを確実にノードＳＥＮに転送するために追加された電圧（ガードバンド電圧）である。

ＭＯＳトランジスタ３４の電流経路の一端はノードＬＡＴ_Ｓに接続され、電流経路の他端は接地され、ゲートはノードＩＮＶ_Ｓが接続される。ＭＯＳトランジスタ３５の電流経路の一端はノードＩＮＶ_Ｓに接続され、電流経路の他端は接地され、ゲートはノードＬＡＴ_Ｓに接続される。ＭＯＳトランジスタ３６の電流経路の一端はノードＩＮＶ_Ｓに接続され、電流経路の他端はノードＮ１１に接続され、ゲートには信号ＳＴＩが供給される。ＭＯＳトランジスタ３７の電流経路の一端には電圧ＶＤＤが供給され、ゲートには信号ＳＬＬが供給される。ＭＯＳトランジスタ３８の電流経路の一端はＭＯＳトランジスタ３８の電流経路の他端と接続され、電流経路の他端はノードＬＡＴ_Ｓに接続され、ゲートはノードＩＮＶ_Ｓに接続される。ＭＯＳトランジスタ３９の電流経路の一端には電圧ＶＤＤが供給され、ゲートには信号ＳＬＩが供給される。ＭＯＳトランジスタ４０の電流経路の一端は、ＭＯＳトランジスタ３９の電流経路の他端と接続され、電流経路の他端はノードＩＮＶ_Ｓに接続され、ゲートはノードＬＡＴ_Ｓに接続される。つまり、ＭＯＳトランジスタ３４、３５、３８、及び４０でラッチ回路ＳＤＬを構成し、このラッチ回路ＳＤＬはノードＬＡＴ_Ｓのデータを保持する。

２．ＣＥＬＳＲＣの電位の上限値について
次に、図５を用いて、読み出し時にＣＥＬＳＲＣに供給する電圧Ｖ１の上限について説明する。図５は、図４のセンスアンプ６であって、このセンスアンプ６を構成するＭＯＳトランジスタの一部を示す。

上述したように、本実施形態では、電圧発生回路５によってＣＥＬＳＲＣの電位を上昇させ、負側に判定閾値をシフトさせることで、負に分布するデータを読み出す。するとこの読み出し動作において、信号ＢＬＸ及び信号ＢＬＣの値も上昇する。以下、ＭＯＳトランジスタ２２のゲート−ソース間電位、すなわちＶｇｓを挙げ、ＣＥＬＳＲＣの上限について説明する。

ＭＯＳトランジスタ２２の電流経路の一端には電圧ＶＤＤが供給されるため、このＭＯＳトランジスタ２２のＶｇｓは、ＢＬＸ−ＶＨＳＡ＝（Ｖｌｂｃ＋Ｖｔｈ２２＋ＣＥＬＳＲＣ）−ＶＤＤとされる。このＶｇｓがＭＯＳトランジスタ２２の閾値Ｖｔｈ２２を超えると、このＭＯＳトランジスタ２２が常にオンしてしまい誤読み出しの原因となる（つまり、チャージシェア時に、矢印方向に電荷が流れてしまう）。この現象を防ぐため、つまりＭＯＳトランジスタ２２がオフ状態を維持するためには、ＶｇｓとＶｔｈ２２が下記（１）式を満たせば、図中に示した矢印方向の電荷移動を防ぐことが出来る。
Ｖｇｓ≦Ｖｔｈ２２（１）
よって、上記（１）式より、ＭＯＳトランジスタ２２がオフ状態を維持するための、ＣＥＬＳＲＣに供給する電圧Ｖ１の上限値は、以下（２）式で表される。
ＣＥＬＳＲＣ≦ＶＤＤ−Ｖｌｂｃ（２）
以上から、ＣＥＬＳＲＣに供給される電圧Ｖ１の上限値は、電圧（ＶＤＤ−Ｖｂｌｃ）となる。

３．読み出し時の電圧切替回路５−１及びセンスアンプ６の動作を示した概念図
次に、図６を用いて読み出し動作（具体的には、プリチャージ動作）における電圧切替回路５−１及びセンスアンプ６の動作について説明する。なお、ここでは、センスアンプ６の一部構成（ＭＯＳトランジスタ２１、２２、２３）を示し、他の構成は省略する。

図６に示すように、本実施形態では、プリチャージ動作の際、制御部４によって信号Ｓ１〜Ｓ３をそれぞれ“Ｈ”レベルとし、ＭＯＳトランジスタ５１〜５３をオン状態とする。

つまり、電流源５０は、電流Ｉ_５８をこれらＭＯＳトランジスタ５１〜５３を介して、ミラー回路５８に供給する。従って、ノードＮ１とノードＮ４との電位は同値、すなわち信号ＢＬＸ＝信号ＢＬＣとされる。そして、ミラー回路５８は２５個のＭＯＳトランジスタ５８−１〜５８−２５で構成されるため、ＭＯＳトランジスタ２２及び２３は、上述したように電流Ｉ_５８／２５をビット線ＢＬに流すことで、ビット線ＢＬをプリチャージする。この様子を、次の図７に示す。

４．読み出し動作を示したタイムチャート
次に、図７を用いて読み出し動作について説明する。図７は、信号ＢＬＸ、信号ＢＬＣ、ＣＥＬＳＲＣ、ビット線ＢＬ、ノードＳＥＮ、クロックＣＬＫ、及び信号ＸＸＬの変化を示したタイムチャートである。

図示するように、時刻ｔ０において、電圧切替回路５−１によって信号ＢＬＸの電位を電圧（Ｖｂｌｃ＋ＣＥＬＳＲＣ＋Ｖｔｈ２２）に、そして信号ＢＬＣの電位を電圧（Ｖｂｌｃ＋ＣＥＬＳＲＣ＋Ｖｔｈ２１）に上昇させる。

また時刻ｔ０において電圧発生回路５によってＣＥＬＳＲＣの電位を、電圧（ＶＤＤ−Ｖｂｌｃ）に上昇させる。

これにより、同時刻ｔ０において、ビット線ＢＬのプリチャージが開始され、電位が電圧Ｖｂｌｃまで上昇する。また時刻ｔ０においてＣＥＬＳＲＣの電位が上昇し、その後電圧Ｖ１（＝ＶＤＤ−Ｖｂｌｃ）まで上昇する。

その後、時刻ｔ１において、ＭＯＳトランジスタ３１、３２、２７をオン状態としてノードＳＥＮの電位を上昇させる。すると、時刻ｔ３でノードＳＥＮの電位が電圧ＶＤＤに達する。

次いで、ここでは図示しないが、ビット線ＢＬの電位が上昇した後、ロウデコーダ２によるワード線ＷＬへの読み出し電圧（Ｖｃｇｒ（例えば、０Ｖ）及びＶｒｅａｄ）の転送が行われる。

この結果、例えば、読み出し対象のメモリセルＭＣが“０”データを保持する場合、ＮＡＮＤストリング１０は非導通とされ（図中、（ａ）線）、ビット線ＢＬは電圧ＶＤＤを維持する。これに対しメモリセルＭＣが“１”データを保持する場合、ＮＡＮＤストリングは導通し（図中、（ｂ）線）、ＣＥＬＳＲＣの電位にまで下降する。

また、時刻ｔ３において、制御部４によってクロックＣＬＫを“Ｈ”レベルとし、ノードＳＥＮの電位を電圧（ＶＤＤ＋Ｖｂｌｃ＋ＢＬＣ２ＢＬＸ）とする。

次いで、時刻ｔ４において制御部４によって信号ＸＸＬがオン状態とし、センス動作を実行する。これにより、必要に応じてノードＳＥＮとＳＣＯＭとのチャージシェアが行われ、データ読み出しが行われる。つまり、（ｂ）線で示す様に、ビット線ＢＬの電位は下降しているため、チャージシェアが生じる。すなわち時刻ｔ４においてノードＳＥＮの電位が“Ｌ”レベルとされる。この結果、センスアンプ６によって“１”データが読み出される。

これに対し、（ａ）線ではビット線ＢＬの電位が下降しないため、ノードＳＥＮの電位は“Ｈ”レベルを維持する。このためチャージシェアは生じず、ノードＳＥＮの電位は電圧（ＶＤＤ＋Ｖｂｌｃ＋ＢＬＣ２ＢＬＸ）とされる。

＜第１の実施形態に係る効果＞
第１の実施形態に係る半導体記憶装置によれば、（１）及び（２）の効果を得ることが出来る。
（１）負側に位置するメモリセルの閾値を読み出すことが出来る。
本実施形態に係る半導体記憶装置は、信号ＢＬＸの値を信号ＢＬＣと同値とすることで、ＣＥＬＳＲＣの上限値を上げることが出来る。具体的には、上述したように、ＣＥＬＳＲＣの上限値を、電圧（ＶＤＤ−Ｖｂｌｃ）とすることが出来る。この効果について、比較例を挙げて説明する。なお、同一の構成については、同一の符号を用いて説明する。

比較例に係る半導体記憶装置では、読み出し動作時において、ビット線ＢＬを十分にプリチャージすべく、信号ＢＬＸ（電圧（Ｖｌｂｃ＋Ｖｔｈ２２＋ＣＥＬＳＲＣ＋ＢＬＣ２ＢＬＸ）＞信号ＢＬＣ（電圧（Ｖｌｂｃ＋Ｖｔｈ２１＋ＣＥＬＳＲＣ））の関係を持たせている。これは、例えば信号ＢＬＸ＜信号ＢＬＣであると、プリチャージされる電圧は、信号ＢＬＸの値に律速されてしまうからである。つまり、信号ＢＬＣがどれだけ大きな値であっても、信号ＢＬＸに起因した値までしかプリチャージされない。

しかし、信号ＢＬＸ＞信号ＢＬＣと設定すると、ＣＥＬＳＲＣの上限値が低く設定されてしまう。

これに対し本実施形態に係る半導体記憶装置によれば、信号ＢＬＸにおいて下げた電圧分だけ、すなわち電圧ＢＬＣ２ＢＬＸだけＣＥＬＳＲＣの上限値を上げることが出来る。これは、上述したように、信号ＢＬＣ＝信号ＢＬＣとしたからである。

（２）プリチャージ電位を維持しつつ、上記（１）の効果を満たすことが出来る。
本実施形態に係る半導体記憶装置によれば、信号ＢＬＸ＝信号ＢＬＣとした場合、ＭＯＳトランジスタ２２とＭＯＳトランジスタ２１とのトランジスタサイズが同じであるため、電流Ｉ_５８が流れる際のチャネル長が、上記比較例で挙げた場合に比べ２倍となってしまう。

そこで、本実施形態では、ミラー回路５８を構成するＭＯＳトランジスタの数を１／２とすることで、１つ当たりのＭＯＳトランジスタに流す電流値を大きくする。つまり、本実施形態では、ｎ＝２５個とすることで、ＭＯＳトランジスタ２２、ＭＯＳトランジスタ２１にＩ_５８／２５の電流値が流れるようにする。

比較例に係る構成では、信号ＢＬＸ＞信号ＢＬＣとされるため、ＭＯＳトランジスタ２２の電流駆動力Ｉ_ｆ２２は、ＭＯＳトランジスタ２１の電流駆動力Ｉ_ｆ２１よりも大きい。このため、プリチャージをする電流値は、ＭＯＳトランジスタ２１におけるチャネル長に応じた大きさにすれば良い。従って、比較例に係る構成では、チャネル長は本実施形態よりも半分であったため、ミラー回路５８は、５０個のＭＯＳトランジスタで、電流Ｉ_５８を流せば良かった。

この構成を、そのまま本実施形態に適用してしまうと、上述したようにチャネル長は比較例の２倍の長さのため、プリチャージの際にビット線ＢＬに流れる電流値は１／２となってしまう。このため、ミラー回路５８を構成するＭＯＳトランジスタの数を１／２とし、上述したようにＭＯＳトランジスタ１つ当たりの電流値を上げることで、プリチャージ電位を維持する。すなわち、例えば“０”データ読み出しの際に、ＳＣＯＭの電位を高めに維持することが出来るため、誤読み出しの防止を低減することが出来る。

（３）ＭＯＳトランジスタ２１の閾値ばらつきを抑制することが出来る。
（２）の効果で説明したように、本実施形態に係る構成では、ミラー回路５８は２５個のＭＯＳトランジスタ５８−１〜５８−２５で構成される。このため、これらＭＯＳトランジスタ５８−１〜５８−２５の各々が流す電流値は、上記比較例に上げたミラー回路５８を構成するＭＯＳトランジスタの倍の電流値を流す。つまり、信号ＢＬＸ、及び信号ＢＬＣの大きさが比較例に比べ２倍の大きさとされるため、ＭＯＳトランジスタ２１の閾値が多少ばらついたとしても、これら閾値のばらつきの影響を小さくすることが出来る。

［第２の実施形態］
次に、図８及び図９を用いて第２の実施形態に係る半導体記憶装置について説明する。第２の実施形態に係る半導体記憶装置は、ビット線ＢＬをプリチャージする際には、信号ＢＬＸ＞信号ＢＬＣとし、またこのビット線ＢＬが充電された後は、信号ＢＬＸ＝信号ＢＬＣに切り替えるものである。なお、上記第１の実施形態と同一の構成については、説明を省略する。

１．構成例
１−１．制御部４
本実施形態に係る制御部４は、プリチャージ期間と、センス期間とに分けて、電圧設定回路５−１を構成するＭＯＳトランジスタ５１〜５３の供給される信号Ｓ１〜Ｓ３のオン・オフを制御する。

具体的には、プリチャージ期間では、信号Ｓ１〜Ｓ３をオフ状態とすることで、信号ＢＬＸ＞信号ＢＬＣとする。すなわち、信号ＢＬＸの方を、信号ＢＬＣに比べ電圧ＢＬＣ２ＢＬＸだけ大きな値とする。

１−２．電圧切替回路５−１
図８を用いて本実施形態に係る電圧切替回路５−１について説明する。本実施形態に係る電圧切替回路５−１は、ミラー回路５８を構成するＭＯＳトランジスタの数がｎ＝５０とされる。以下、ミラー回路５８を構成するＭＯＳトランジスタをＭＯＳトランジスタ５８−１〜５８−５０とすると、これら１つずつのＭＯＳトランジスタに流れる電流は、電流Ｉ_５８／５０となる。

また、制御部４により、信号Ｓ１〜Ｓ３がオフ状態とされると、ノードＮ１とノードＮ４とで電位差が生じる。つまり、上述したように、ノードＮ１の方が、電圧ＢＬＣ２ＢＬＸだけ大きな値とされる。すなわち、信号ＢＬＸ（電圧（Ｖｌｂｃ＋Ｖｔｈ２２＋ＣＥＬＳＲＣ＋ＢＬＣ２ＢＬＸ））がＭＯＳトランジスタ２２に供給される。

２．読み出し動作を示すタイムチャート
次に、図９を用いて第２の実施形態に係る読み出し動作について説明する。なお、上記第１の実施形態と異なる動作について説明し、上記第１の実施形態と同一の動作については説明を省略する。図９は、信号ＢＬＸ、信号ＢＬＣ、ＣＥＬＳＲＣ、ビット線ＢＬ、ノードＳＥＮ、クロックＣＬＫ、及び信号ＸＸＬの変化を示したタイムチャートである。

図９に示すように、時刻ｔ３の前後で、信号ＢＬＸの値を電圧（Ｖｂｌｃ＋ＣＥＬＳＲＣ＋Ｖｔｈ２２＋ＢＬＣ２ＢＬＸ）から電圧（Ｖｂｌｃ＋ＣＥＬＳＲＣ＋Ｖｔｈ２２）に切り替える。具体的には、制御部４によって時刻ｔ３において、信号Ｓ１〜Ｓ３をオン状態からオフ状態へと切り替える。すなわち、時刻ｔ３以降、信号ＢＬＸ＝信号ＢＬＣとする。これにより、ＣＥＬＳＲＣの上限値は、上記第１の実施形態と同じ値であっても、誤読み出しが生じない。

＜第２の実施形態に係る効果＞
第２の実施形態に係る半導体記憶装置によれば、上記（１）の効果に加え、更に下記（３）の効果を得ることが出来る。
（３）ＣＥＬＳＲＣの上限値を下げることなく、ＭＯＳトランジスタ２２の閾値ばらつきの影響を低減することが出来る。
上記効果について説明する。本実施形態に係る半導体記憶装置であると、時刻ｔ３まで、すなわちビット線ＢＬの充電期間では、信号ＢＬＸの値を信号ＢＬＣよりも大きくする。これにより、センスアンプ６毎異なるＭＯＳトランジスタ２２の閾値ばらつきを低減することが出来、ビット線ＢＬに供給するプリチャージ電位のばらつきを低減することが出来る。

また、本実施形態に係る半導体記憶装置であれば、センス、すなわち、信号ＸＸＬをオン状態とする直前で信号ＢＬＸの値を抵抗素子５４〜５７での電圧降下分下げることで、ＣＥＬＳＲＣに供給される電位も電圧（ＶＤＤ−Ｖｂｌｃ）とすることが出来る。つまり、ＭＯＳトランジスタ２２の閾値ばらつきを抑制しつつ、第１の実施形態と同様に、メモリセルＭＣの負側の閾値分布を読み出すことが出来る。

［第３の実施形態］
次に、図１０、及び図１１を用いて第３の実施形態に係る半導体記憶装置について説明する。第３の実施形態に係る半導体記憶装置は、上記第２の実施形態におけるセンス動作の前後で、電圧設定回路５−１におけるミラー回路５８を構成するＭＯＳトランジスタの数ｎを５０＝＞２５と切り替えるものである。以下、上記第１、第２の実施形態と同一の構成については説明を省略し、異なる構成について説明する。

１．構成
１−１．電圧切替回路５−１
図１０を用いて第３の実施形態に係る電圧切替回路５−１について説明する。図１０に示すように、電圧切替回路５−１は、ＭＯＳトランジスタ５９−１、及び５９−２、並びに抵抗素子５７−１、及び５７−２を更に備える。なお、本実施形態においてミラー回路５８は、ミラー部５８−１、及びミラー部５８−２を備えるものとする。以下、構成について説明する。

ミラー部５８−１は、ＭＯＳトランジスタ５８−１〜５８−２５を備え、各々のドレイン及びゲートがノードＮ４で共通接続され、ソースはＭＯＳトランジスタ５９−１の電流経路の一端に接続される。ＭＯＳトランジスタ５９−１のゲートにはスイッチＳＷ＜０＞が供給され、ソースは抵抗素子５７−１の一端に接続される。

また、ミラー部５８−２は、ＭＯＳトランジスタ５８−２６〜５８−５０を備え、各々のドレイン及びゲートがノードＮ４で共通接続され、ソースはＭＯＳトランジスタ５９−２の電流経路の一端に接続される。また、ＭＯＳトランジスタ５９−２のゲートにはスイッチＳＷ＜１＞が供給され、ソースは抵抗素子５７−１の一端に接続される。

すなわち、スイッチＳＷ＜０＞、ＳＷ＜１＞のオン・オフでミラー回路５８を構成するＭＯＳトランジスタの数ｎを可変に設定する。上述したが、ｎ＝２５とされると、ＭＯＳトランジスタ２１には、電流Ｉ_５８／２５が流れ、これに対し、ｎ＝５０とされると、ＭＯＳトランジスタ２１には、電流Ｉ_５８／５０が流れる。

２．読み出し動作を示すタイムチャート
次に、図１１を用いて第３の実施形態に係る読み出し動作について説明する。図１１は、スイッチＳＷ＜０＞、スイッチＳＷ＜１＞、信号ＢＬＸ、信号ＢＬＣ、ＣＥＬＳＲＣ、ビット線ＢＬ、ノードＳＥＮ、クロックＣＬＫ、及び信号ＸＸＬの変化を示したタイムチャートである。なお、上記第１、第２の実施形態と異なる動作について説明し、上記第１、及び第２の実施形態と同一の動作については説明を省略する。
図１１に示すように、時刻ｔ０において、スイッチＳＷ＜０＞、及びＳＷ＜１＞のそれぞれを“Ｈ”レベルとする。すなわち、ｎ＝５０のＭＯＳトランジスタ５８−１〜５８−５０によって、定電流Ｉ_５８を流す。つまり、ＭＯＳトランジスタ２１に、電流Ｉ_５８／５０を流す。

その後、時刻ｔ３において、スイッチＳＷ＜１＞を“Ｌ”レベルとし、ｎ＝２５でミラー回路５８を構成させる。すなわち、ｎ＝２５のＭＯＳトランジスタ５８−１〜５８−５０によって、定電流Ｉ_５８を流す。つまり、時刻ｔ３以降ＭＯＳトランジスタ２１に、電流Ｉ_５８／２５を流す。

＜第３の実施形態に係る効果＞
第３の実施形態に係る半導体記憶装置であると、上記（１）〜（３）の効果に加え、更に下記（４）の効果を得ることが出来る。
（４）データの誤読み出しを抑制することが出来る。
第３の実施形態に係る半導体記憶装置によれば、時刻ｔ３において、信号ＢＬＸ＝信号ＢＬＣにすると共に、定電流Ｉ_５８を流すＭＯＳトランジスタの数ｎを５０から２５に変更する。このため、ＭＯＳトランジスタ２１を流れる電流Ｉ_５８の値を時刻ｔ３の前後で保存することが出来る。

つまり、ｔ３の前後でｎ＝５０のままであると、上記第１の実施形態の効果で挙げた比較例で説明したように、ＭＯＳトランジスタ２１に流れる電流値は１／２となってしまい、例えば“１”データを読み出すビット線ＢＬの電位が時刻ｔ３を境に急激に下降する恐れがある。これは、ＣＥＬＳＲＣへと抜ける電流の方が、ＭＯＳトランジスタ２１を流れる電流Ｉ_５８／５０よりも大きいからである。これ伴い、隣接する、例えば“０”データを読み出すビット線ＢＬの電位がカップリングで下降する恐れがある。この結果ＳＣＯＭの電位が下降してしまい、センスの際に誤読み出しを起こしてしまう可能性がある。

しかし、第３の実施形態に係る半導体記憶装置であれば、上述したように、ＭＯＳトランジスタ２１を流れる電流Ｉ_５８の値を時刻ｔ３の前後で保存することが出来るため、誤読み出しを抑制することが出来る。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１…メモリセルアレイ、２…ロウデコーダ、３…データ入出力回路、４…制御部、５…電圧発生回路、５−１…電圧切替回路、６…センスアンプ、２０〜２３、２５〜３６、５１〜５３…ｎチャネル型ＭＯＳトランジスタ、ＭＯＳトランジスタ３８〜４０…ｐチャネル型ＭＯＳトランジスタ、５０…電流源、５４〜５６…抵抗素子

Claims

データを保持可能なメモリセルが複数直列接続され、ソース及びドレインを有するＮＡＮＤストリングを複数含み、前記ソースで前記ＮＡＮＤストリングの各々が共通接続されたメモリセルアレイと、
前記ＮＡＮＤストリングの各々と、対応する前記ドレインで接続されるビット線と、
互いに直列接続された第１トランジスタ及び第２トランジスタを含み、前記メモリセルから前記データを読み出す際、これら第１、第２トランジスタによって前記ビット線を第１電圧にチャージするセンスアンプと、
前記データの読み出し時において、前記ソースに第２電圧を供給しつつ、前記第１トランジスタ、前記第２トランジスタのゲートに前記第１電圧及び前記第２電圧の和を供給する電圧発生回路と
を具備する半導体記憶装置。
前記電圧発生回路は、前記第１トランジスタ及び前記第２トランジスタのゲートに前記第１電圧と前記第２電圧との和を供給する電圧切替回路を含み、
前記電圧切替回路は、第１ノードに第１電流を供給する電流源と、
前記第２トランジスタとミラー回路を構成し、前記第１電流を第２ノードに流すトランジスタ群を備え、
前記ミラー回路を構成する前記トランジスタ群の数は、前記第１トランジスタ及び前記第２トランジスタのチャネル長に応じた値である
ことを特徴とする請求項１記載の半導体記憶装置。
関電圧切替回路は、前記データを読み出す前におけるビット線のプリチャージ時に、前記第１トランジスタのゲートに前記和に第３電圧を足した電圧を供給する
ことを特徴とする請求項２記載の半導体記憶装置。
前記ミラー回路を構成し、前記第２ノードに前記第１電流を流す前記トランジスタ群の数を可変とする制御部を更に備え、
前記制御部は、前記プリチャージの後であって、前記データを読み出す際に、前記トランジスタ群の前記値を第１の数から、この第１の数よりも少ない第２の数に切り替える
ことを特徴とする請求項３記載の半導体記憶装置。
前記第２ノードは、第３ノードと第４ノードとを含み、
前記ミラー回路を構成する前記トランジスタ群は、前記第１ノードの電流を前記第３ノードに流す第１トランジスタ群と、前記第１ノードの電流を前記第４ノードに流す第２トランジスタ群とを含み、
前記トランジスタ群の数の切替は、前記第３ノード及び前記第４ノードにそれぞれ接続されるスイッチのオン又はオフに応じて行われる
ことを特徴とする請求項４記載の半導体記憶装置。