JP2013225363A - 半導体記憶装置 - Google Patents

Abstract

【課題】ソースノードの電位のオーバーシュートを抑制させつつ、充電を加速可能な半導体記憶装置を提供すること。
【解決手段】ウェル上のメモリセルが直列接続され、ソースが接続されたＮＡＮＤストリングを含む、第１、第２ブロックが配置されたアレイ（７）と、前記ソースと接続された第１ノード（ＣＥＬＳＲＣ）を有し、前記ソース及び前記ウェルの電位を充放電するソース線ドライバ（７）と、第１ノード（ＣＥＬＳＲＣ）の充放電を制御する電圧制御回路（６１、６２、６３）とを具備し、前記電圧制御回路は、読み出し動作の際、前記ウェルの電位を昇圧し、第１規定値よりを超えたことを検知すると前記ソース及び前記ウェルへの昇圧を停止する昇圧部（６２、６３）と、ソースの電位が第２規定値を超えると前記第１ノード（ＣＥＬＳＲＣ）の電位を放電するよう制御するプルダウンドライバ（６１）と、を備える。
【選択図】図４

Description

実施形態は、例えば充電を加速可能な半導体記憶装置に関する。

メモリセルは、２値のデータを保持することが出来、電荷蓄積層に電荷を蓄積すると“０”データを保持し、この電荷が電荷蓄積層から抜けると閾値分布は負側に位置し、“１”データ、すなわち消去状態とされる。このメモリセルの負側に位置する閾値を読み出す際、ゲートよりもソースに印加する電圧を大きくしてデータを読み出す方法がある。

特表２００６−５００７２９号公報

本実施形態は、ソースノードの電位のオーバーシュートを抑制させつつ、充電を加速可能な半導体記憶装置を提供する。

実施形態に係る半導体装置によれば、ウェル上に形成された複数のメモリセルが直列接続され、各々のソースが共通接続された複数のＮＡＮＤストリングを含む、データの消去単位である第１ブロック及び第２ブロックが第１方向に配置されたメモリセルアレイと、前記ソースと接続された第１ノードを有し、この第１ノードを介して前記ソース及び前記ウェルの電位をそれぞれ充放電するソース線ドライバと、第１ノードの充放電を制御する電圧制御回路とを具備し、前記電圧制御回路は、読み出し動作の際、前記第１ノードを介して前記ウェルの電位を昇圧し、このウェルの電位が第１規定値よりを超えたことを検知すると前記ソース及び前記ウェルへの昇圧を停止する昇圧部と、前記ソースの電位を検知し、このソースの電位が第２規定値を超えると前記第１ノードの電位を放電するよう制御するプルダウンドライバと、を備える。

第１実施形態に係る半導体記憶装置の全体構成例。 第１実施形態に係るメモリセルの閾値分布。 第１実施形態に係るセンスアンプの構成例。 第１実施形態に係る制御部、ソース線ドライバの構成、並びにこれら制御部、ソース線ドライバ、及びセンスアンプの接続を示した概念図。 第１実施形態に係る読み出し動作を示したタイムチャート。 第２実施形態に係る制御部の構成例。 第２実施形態に係る読み出し動作を示したタイムチャート。 第３実施形態に係る制御部の構成例。 第４実施形態に係る制御部の構成例。 第４実施形態に係るＩＢＬＣ_ＡＣＣ及びＢＬＤＲの構成例、並びにこれらＩＢＬＣ_ＡＣＣ及びＢＬＤＲの接続関係を示した概念図。 第４実施形態に係る読み出し動作を示したタイムチャート。

以下、本実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

[第１の実施形態]
本実施形態に係る半導体記憶装置は、メモリセルＭＣが形成されるウェル電位を検知することで、ＣＥＬＳＲＣの電位を最適な速度で加速するものである。以下、図１〜図５を用いて説明する。なお、ＣＥＬＳＲＣとは、後述する複数のＮＡＮＤストリングが共通接続されるソース線ＳＬのノードに相当し、このノードの電位を電圧ＣＥＬＳＲＣとも表現することがある。

１．全体構成例
図１を用いて全体構成例について説明する。図１はＮＡＮＤ型フラッシュメモリを一例として示したブロック図である。図示するように、ＮＡＮＤ型フラッシュメモリはメモリセルアレイ１、ロウデコーダ２、データ入出力回路３、電圧発生回路４、センスアンプ５、制御部６、及びソース線ドライバ７を備える。

１−１．メモリセルアレイ１
メモリセルアレイ１は、複数の不揮発性のメモリセルＭＣを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルＭＣが直列接続された複数のＮＡＮＤストリング１０を備えている。ＮＡＮＤストリング１０の各々は、例えば６４個のメモリセルＭＣと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。

メモリセルＭＣは、２値以上のデータを保持可能とする。このメモリセルＭＣの構造は、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（電荷導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだＦＧ構造である。なお、メモリセルＭＣの構造は、ＭＯＮＯＳ型であっても良い。ＭＯＮＯＳ型とは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲートとを有した構造である。

メモリセルＭＣの制御ゲートはワード線ＷＬに電気的に接続され、ドレインはビット線ＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。またメモリセルＭＣは、ｎチャネル型ＭＯＳトランジスタである。なお、メモリセルＭＣの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。

またメモリセルＭＣは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルＭＣの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。

同一行にあるメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルＭＣの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。

また、同一のワード線ＷＬに接続された複数のメモリセルＭＣには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルＭＣはブロックＢＬＫ単位で一括してデータが消去される。

１−２．メモリセルＭＣの閾値分布
図２を用いて上記メモリセルＭＣの閾値分布について説明する。図２は、横軸に閾値分布（電圧）をとり、縦軸にメモリセルＭＣの数を示したグラフである。図示するように、各々のメモリセルＭＣは、例えば２値（2-levels）のデータ（１ビットデータ：閾値電圧Ｖｔｈの低い順に“１”、及び“０”の２種のデータ）を保持できる。また、メモリセルＭＣは、消去状態において、“１”データ（例えば負電圧）を保持する。電荷蓄積層に電荷を注入することによって正の閾値電圧に設定される。

１−３．ロウデコーダ２
図１に戻って、周辺回路について説明する。
ロウデコーダ２は、例えば読み出し動作時において制御部６から与えられるブロック選択信号をデコードし、その結果に基づいてブロックＢＬＫを選択する。次いで、選択したブロックＢＬＫ内の各ワード線ＷＬに対し、電圧発生回路４から供給された読み出し電圧を転送する。具体的には、ロウデコーダ２は、読み出し電圧として、読み出し対象のメモリセルＭＣに選択読み出し電圧（以下、Ｖｃｇｒ）を転送し、それ以外のメモリセルＭＣに非選択読み出し電圧（以下、電圧Ｖｒｅａｄ）を転送する。

１−４．データ入出力回路３
データ入出力回路３は、図示せぬＩ／Ｏ端子を介してホスト（host）から供給されたアドレス及びコマンドを制御部６へ出力する。またデータ入出力回路３は、書き込みデータを、データ線Ｄ_ｌｉｎｅを介してセンスアンプ５へと出力する。読み出しデータをホストへ出力する際は、制御部６の制御に基づきセンスアンプ５が読み出したデータをデータ線Ｄ_ｌｉｎｅを介して受け取り、次いでＩ／Ｏ端子を介してホストへ出力する。

１−５．電圧発生回路４
電圧発生回路４は、外部電圧（電圧Ｖｃｃ、例えば１．８Ｖ）を受け、制御部６に従って所定の電圧を発生する。具体的には、読み出し電圧Ｖｃｇｒ、電圧Ｖｒｅａｄ、消去電圧Ｖｅｒａなどを生成・供給し、また外部電圧をそのまま内部電圧ＶＤＤとして各構成に供給する。これら生成された電圧のうち読み出し電圧Ｖｃｇｒ、電圧Ｖｒｅａｄ、消去電圧Ｖｅｒａなどは、ロウデコータ２を介して、ワード線ＷＬに転送され、電圧ＶＤＤは後述するソース線ＳＬドライバ７に供給される。なお、後述する第４の実施形態における電圧発生回路４は、外部電圧Ｖｃｃに基づき、電圧ＶＸ２を生成する構成を備える。

１−６．センスアンプ５
センスアンプ５は、データ入出力回路３から転送された書き込みデータをビット線ＢＬを介してメモリセルＭＣに書き込み、またメモリセルＭＣから読み出したデータをデータ入出力回路３に転送する。また、後述するセンスアンプ５の動作は、制御部６によって制御される。つまり、センスアンプ５を構成するＭＯＳトランジスタのオン・オフは、制御部６によって制御される。以下、図３を用いてセンスアンプ５の詳細な構成について説明する。

１−６−１．構成例
図３に示すようにセンスアンプ５は、ｎチャネル型ＭＯＳトランジスタ２０〜２３、２５、２６、及び２８〜３９、ｐチャネル型ＭＯＳトランジスタ２４、及び４０〜４３、並びにキャパシタ素子２７を備える。なお、以下ではＭＯＳトランジスタの閾値電位ＶｔｈにそのＭＯＳトランジスタの参照符号を付すことでＭＯＳトランジスタの閾値電位を表す。例えば、ＭＯＳトランジスタ２２の閾値電位はＶｔｈ２２とする。

ＭＯＳトランジスタ２０の電流経路の一端はビット線ＢＬに接続され、他端はノードＮ１に接続され、ゲートには信号ＢＬＳが供給される。信号ＢＬＳは、読み出し動作、書き込み動作の際、“Ｈ”レベルとされ、ビット線ＢＬとセンスアンプ５とを接続可能とする信号である。

ＭＯＳトランジスタ２１の電流経路の一端はノードＮ１に接続され、他端は接地（電圧ＶＬＳＡ）され、ゲートには信号ＢＬＶが供給される。ＭＯＳトランジスタ２２の電流経路の一端はノードＮ１に接続され、他端はＳＣＯＭに接続され、ゲートには信号ＢＬＣが供給される。信号ＢＬＣとはビット線ＢＬを所定の電位にクランプするための信号である。仮にＭＯＳトランジスタ２２に信号ＢＬＣ＝電圧（Ｖｂｌｃ＋ＣＥＬＳＲＣ＋Ｖｔｈ２２）が与えられると、ビット線ＢＬの電位は、電圧（Ｖｂｌｃ＋ＣＥＬＳＲＣ）となる。なお、電圧ＣＥＬＳＲＣとは、読み出し時に後述するソース線ＳＬに供給される電圧である。

ＭＯＳトランジスタ２３の電流経路の一端はＳＣＯＭに接続され、他端はＭＯＳトランジスタ２４の一端に接続され、ゲートには信号ＢＬＸ＝電圧（Ｖｂｌｃ＋ＣＥＬＳＲＣ＋Ｖｔｈ２３＋ＢＬＣ２ＢＬＸ）が供給される。電圧ＢＬＣ２ＢＬＸとは、電圧ＶＤＤをＳＣＯＭに転送するためのガードバンド電圧であり、ＭＯＳトランジスタ２３の電流駆動力をＭＯＳトランジスタ２２のよりも上げるための電圧である。

ＭＯＳトランジスタ２４の電流経路の他端には電圧ＶＨＳＡ（＝電圧ＶＤＤ）が供給され、ゲートには信号ＩＮＶが供給される。なお、このＭＯＳトランジスタ２４は省略しても良い。

ＭＯＳトランジスタ２５の電流経路の一端は、ノードＳＣＯＭに接続され、他端はＳＥＮ（検知部）に接続され、ゲートには信号ＸＸＬ＝電圧（Ｖｂｌｃ＋ＣＥＬＳＲＣ＋Ｖｔｈ２５＋ＢＬＣ２ＢＬＸ＋ＢＬＸ２ＸＸＬ）が供給される。なお、ＭＯＳトランジスタ２５のゲートには、ＭＯＳトランジスタ２３よりも電圧ＢＬＸ２ＸＸＬだけ大きな電圧が供給される。ここで、電圧ＢＬＸ２ＸＸＬとは、ＳＥＮに蓄積された電荷をＳＣＯＭに転送するためのガードバンド電圧である。

ここで、信号ＢＬＣ、信号ＢＬＸ、及び信号ＸＸＬの間には、信号ＢＬＣ＜信号ＢＬＸ＜信号ＸＸＬなる電圧関係が成り立つ。つまり、ＭＯＳトランジスタ２３よりもＭＯＳトランジスタ２５の電流駆動力の方が大きい。これは、“１”データをセンスする際、ＭＯＳトランジスタ２３が流す電流よりもＭＯＳトランジスタ２５が流す電流を大きくすることで、ノードＳＥＮの電位を優先的にビット線ＢＬに流すためである。

なお、信号ＢＬＣ、信号ＢＬＸ、及び信号ＸＸＬに電圧ＣＥＬＳＲＣを加算するのは、ソースＳＬの電位を電圧ＣＥＬＳＲＣに上昇させた場合であっても、対応するＭＯＳトランジスタ２２、２３、及び２５におけるゲート−ソース間の電位、すなわちＶｇｓの値を維持させるためである。以下、具体的に述べる。

読み出し時、ソースＳＬに電圧ＣＥＬＳＲＣを供給した場合であって、ＮＡＮＤストリング１０が導通（読み出し対象とされるメモリセルＭＣがオン）した場合、ビット線ＢＬの電位は電圧ＣＥＬＳＲＣとされる。つまり、ソースＳＬに電圧ＶＳＳ（０Ｖ）を供給した場合に比べ、ビット線ＢＬの電位が電圧ＣＥＬＳＲＣ分上昇する。

この結果、例えば信号ＢＬＣ＝（Ｖｂｌｃ＋Ｖｔｈ２２）であって、ソース電位が電圧ＣＥＬＳＲＣであると、ソースＳＬに電圧ＶＳＳ（０Ｖ）を供給した場合に比べ、ＭＯＳトランジスタ２２のＶｇｓの値がＣＥＬＳＲＣ分減少してしまう。このように、ソースＳＬに印加する電圧に応じてＶｇｓの値が変化することを防止するため、信号ＢＬＣの値には電圧ＣＥＬＳＲＣを加算する。なお、信号ＢＬＸ、及び信号ＸＸＬについても同様の理由である。

引き続き、構成について説明する。ＭＯＳトランジスタ２６の電流経路の一端はＳＣＯＭに接続され、他端は接地（電圧ＳＲＣＧＮＤ）され、ゲートには信号ＩＮＶが供給される。またキャパシタ素子２７の一方の電極には、ノードＮ２でクロックＣＬＫ（＝電圧（Ｖｂｌｃ＋ＢＬＣ２ＢＬＸ））が供給され、他方の電極はノードＳＥＮに接続される。このクロックＣＬＫは、ノードＳＥＮの電位をブーストするための機能を有する。ＭＯＳトランジスタ２８の電流経路の一端はノードＮ２に接続され、ゲートには信号ＳＥＮが供給される。つまり、このノードＳＥＮの電位に応じてＭＯＳトランジスタ２８がオン・オフする。ＭＯＳトランジスタ２９の電流経路の一端は、ＭＯＳトランジスタ２８の他端と接続され、電流経路の他端はノードＮ３に接続され、ゲートには信号ＳＴＢが供給される。ＭＯＳトランジスタ３０の電流経路の一端はノードＳＥＮに接続され、電流経路の他端はノードＮ３に接続され、ゲートには信号ＢＬＱ＝電圧（ＶＤＤ＋Ｖｔｈ３０＋Ｖα）が供給される。ここで、Ｖαとは、後述するＭＯＳトランジスタ３４から転送される電圧ＶＤＤを確実にノードＳＥＮに転送するために追加された電圧（ガードバンド電圧）である。

ＭＯＳトランジスタ３１の電流経路の一端はノードＳＥＮに接続され、ゲートには信号ＬＳＬが供給される。またＭＯＳトランジスタ３２の電流経路の一端は、ＭＯＳトランジスタ３１の電流経路の他端に接続され、電流経路の他端は、接地（電圧ＶＬＳＡ）され、ゲートはノードＮ３に接続される。これらＭＯＳトランジスタ３１及び３２は、データを演算するためのトランジスタである。

ＭＯＳトランジスタ３３の電流経路の一端はノードＮ３に接続され、他端はノードＬＡＴ_Ｓに接続され、ゲートには信号ＳＴＬが供給される。この信号ＳＴＬは制御部６から供給される。すなわち、制御部６によって、ＭＯＳトランジスタ３３はオン又はオフとされる。

また、ＭＯＳトランジスタ３４の電流経路の一端には電圧ＶＤＤが供給され、電流経路の他端はＭＯＳトランジスタ３５の電流経路の他端と接続される。ＭＯＳトランジスタ３５の電流経路の一端はＭＯＳトランジスタ３４の電流経路の他端と接続され、電流経路の他端はＭＯＳトランジスタ３６の電流経路の一端とノードＮ３で接続され、ゲートには信号ＬＰＣが供給される。この信号ＬＰＣは制御部６から供給される。すなわち、制御部６によって、ＭＯＳトランジスタ３５はオン又はオフとされる。

ＭＯＳトランジスタ３６の電流経路の一端はノードＮ３に接続され、電流経路の他端はＤＢＵＳ（必要に応じて接地電位）に接続され、ゲートには信号ＤＳＷが供給される。この信号ＤＳＷは制御部６から供給される。すなわち、制御部６によって、ＭＯＳトランジスタ３６はオン又はオフとされる。

なお、ノードＮ３が接続される配線をＬＢＵＳと呼ぶこともある。なお、ＭＯＳトランジスタ３４の電流経路の一端に供給される電圧ＶＤＤは、電圧発生回路４から転送された電圧である。読み出し時、ＭＯＳトランジスタ３４、３５、及び３０を介してＳＥＮにこの電圧ＶＤＤを供給することでチャージシェアの準備をする。

ＭＯＳトランジスタ３７の電流経路の一端はノードＬＡＴ_Ｓに接続され、電流経路の他端は接地され、ゲートはノードＩＮＶ_Ｓが接続される。ＭＯＳトランジスタ３８の電流経路の一端はノードＩＮＶ_Ｓに接続され、電流経路の他端は接地され、ゲートはノードＬＡＴ_Ｓに接続される。ＭＯＳトランジスタ３９の電流経路の一端はノードＩＮＶ_Ｓに接続され、電流経路の他端はノードＮ４に接続され、ゲートには信号ＳＴＩが供給される。ＭＯＳトランジスタ４０の電流経路の一端には電圧ＶＤＤが供給され、ゲートには信号ＳＬＬが供給される。ＭＯＳトランジスタ４１の電流経路の一端はＭＯＳトランジスタ４０の電流経路の他端と接続され、電流経路の他端はノードＬＡＴ_Ｓに接続され、ゲートはノードＩＮＶ_Ｓに接続される。ＭＯＳトランジスタ４２の電流経路の一端には電圧ＶＤＤが供給され、ゲートには信号ＳＬＩが供給される。ＭＯＳトランジスタ４３の電流経路の一端は、ＭＯＳトランジスタ４２の電流経路の他端と接続され、電流経路の他端はノードＩＮＶ_Ｓに接続され、ゲートはノードＬＡＴ_Ｓに接続される。つまり、ＭＯＳトランジスタ３７、３８、４１、及び４３でラッチ回路ＳＤＬを構成し、このラッチ回路ＳＤＬはノードＬＡＴ_Ｓのデータを保持する。

１−７．制御部６
図１に戻って説明を続ける。制御部６は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。すなわち、データ入出力回路３を介して、図示せぬホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。具体的には、データの読み出し時に、ウェルやソース線ＳＬの電圧を検知し、ソース線ＳＬドライバ７を構成する各トランジスタへの信号供給タイミングなどを制御する。

また、制御部６はアドレス及び動作シーケンスに基づき、ブロック選択信号／カラム選択信号を生成する。例えば読み出し時及び書き込み時において制御部６は、このブロック選択信号をロウデコーダ２に出力し、カラム選択信号をセンスアンプ５に出力する。カラム選択信号とは、センスアンプ５のカラム方向を選択する信号である。

なお構成については後述するが、制御部６は、電圧制御回路６−１を備える。この電圧制御回路６−１はウェルやソース線ＳＬの電位を充放電し、またこれらウェルやソース線ＳＬの電位を検知する機能を有する。電圧制御回路６−１の制御についてもこの制御部６によって行われる。

次に、図４を用いて電圧制御回路６−１及びソース線ＳＬドライバ７の詳細な構成を述べつつ、電圧制御回路６−１及びソース線ＳＬドライバ７及びセンスアンプ５の接続関係について説明する。

１−８．電圧制御回路６−１及びソース線ＳＬドライバ７の詳細な構成、並びにこれら電圧制御回路６−１及びソース線ＳＬドライバ７及びセンスアンプ５の接続を示した概念図
まず、図４にメモリセルアレイ１の一部、ソース線ＳＬドライバ７、及び電圧制御回路６−１の構成を示す。

１−８−１．ソース線ＳＬドライバ７
本実施形態に係るソース線ドライバ７は、データの読み出し時においてソース線ＳＬの電位、すなわちＣＥＬＳＲＣの電圧を昇圧又は放電する機能を有する。図示するように、ソース線ＳＬドライバ７は、ｎチャネル型ＭＯＳトランジスタ５１〜５５を備える。ＭＯＳトランジスタ５１の電流経路の一端は、ノードＮ１（ＣＥＬＳＲＣ）でソース線ＳＬに接続され、他端は接地され、ゲートにはＳＲＣＡＭＰ_ＰＤ６１が出力する信号ＧＳＲＣＤＲＶが供給される。ＭＯＳトランジスタ５２の電流経路の一端は、ノードＮ１に接続され、他端はノードＮ２（ＣＰＷＥＬＬ）に接続され、ゲートには信号Ｓ１が供給される。なお、ノードＮ１における電位をＶ_ＣＥＬとする。

ＭＯＳトランジスタ５３の電流経路の一端は、ノードＮ２（ＣＰＷＥＬＬ）に接続され、他端は接地され、ゲートには信号Ｓ２が供給される。なお、ノードＮ２における電位をＶ_ＣＰとする。

ＭＯＳトランジスタ５４の電流経路の一端はノードＮ１に接続され、他端はノードＮ３（ＳＲＣＧＮＤ）に接続され、ゲートには信号Ｓ３が供給される。また、ＭＯＳトランジスタ５５の電流経路の一端はノードＮ３に接続され、他端は接地され、ゲートには信号Ｓ４が供給される。なお、ＳＲＣＧＮＤの電位をＶ_ＳＲＣとする。

ここで、上記信号Ｓ１〜Ｓ４は制御部６から供給される。すなわち、制御部６によって、ＭＯＳトランジスタ５２〜５４がオン又はオフとされる。

１−８−２．電圧制御回路６−１
図４に示すように、第１の実施形態に係る電圧制御回路６−１は、ＳＲＣＡＭＰ_ＰＤ６１、ＳＲＣＢＯＯＴ６２、ＳＲＣＲＰＥ６３、ＳＲＣＫＥＥＰ６４、ＳＲＣＤＴＣＴ６５、ＳＲＣＢＯＯＴ_ＡＣＣ６６、ＢＬＤＲ６７、及びＤＲＥＦＦ６８を備える。

本実施形態におけるＳＲＣＡＭＰ_ＰＤ６１は、ブロックＢＬＫｓ（ｓは、例えば１０２３）に配置されるソース線ＳＬの電位（以下、電圧ＳＲＣ_ＭＯＮ_Ｔ）とＶＲＥＦ_ＳＲＣとを比較し、ＭＯＳトランジスタ５１の放電能力を調整するための信号ＧＳＲＣＤＲＶを出力する。ＳＲＣＡＭＰ_ＰＤ６１は、読み出し時にＣＥＬＳＲＣに与えたい電位をＶＲＥＦ_ＳＲＣにほぼ等しくする機能を有する。つまり、例えば、電圧ＳＲＣ_ＭＯＮ_ＴがＶＲＥＦ_ＳＲＣを超えると、ＳＲＣＡＭＰ_ＰＤ６１は、“Ｌ”レベルの信号ＧＳＲＣＤＲＶを出力し、ＣＥＬＳＲＣにおける電位を放電させる。ここでＶＲＥＦ_ＳＲＣとは、読み出し時にＣＥＬＳＲＣに与えたい電圧と同値である。なお、ＳＲＣＡＭＰ_ＰＤ６１は、ブロックＢＬＫ０に配置されるソース線ＳＬの電位（以下、電圧ＳＲＣ_ＭＯＮ_Ｂ）とＶＲＥＦ_ＳＲＣとを比較する機能も有するが、本実施形態ではこの機能を用いないため説明を省略する。

ＳＲＣＢＯＯＴ６２の出力は、ノードＮ３に接続される。このＳＲＣＢＯＯＴ６２は、上述した電圧制御回路４から供給された電圧ＶＤＤに基づいて、電圧Ｖ１（例えば、１Ｖ）を生成し、ノードＮ３及びＭＯＳトランジスタ５４を介してＣＥＬＳＲＣの電位を、例えば１．０Ｖ程度に昇圧する。

ＳＲＣＰＲＥ６３の出力は、ノードＮ１に接続される。このＳＲＣＰＲＥ６３は、上記ＳＲＣＢＯＯＴ６２と同様、電圧制御回路４から供給された電圧ＶＤＤに基づいて、ＣＥＬＳＲＣの電位を、例えば１．０Ｖ程度に昇圧する。

ＳＲＣＫＥＥＰ６４の出力は、ノードＮ３に接続される。このＳＲＣＫＥＥＰ６４は、電圧発生回路４から供給される電圧ＶＤＤに基づいてＣＥＬＳＲＣを所定の電圧に保つ機能を有する。例えば、メモリセルＭＣの負側のデータを読み出すため、このメモリセルＭＣのソースに供給する電圧（１．０Ｖ程度）である。

本実施形態におけるＳＲＣＤＴＣＴ６５は、ノードＮ２の電位を検知し、検知の結果ノードＮ２の電位が所定の電圧を超えると、ＳＲＣＢＯＯＴ６２の出力を“Ｌ”レベルにするよう制御する。すなわち、ノードＮ２の電圧のオーバーシュートを検知すると、ＳＲＣＢＯＯＴ６２による昇圧を停止させる。以下、ノードＮ２の電位を検知する理由を述べる。それは、例えばＳＲＣＤＴＣＴ６５が、ノードＮ１の電位を検知する場合、ＳＲＣＢＯＯＴ６２、ＳＥＣＰＲＥ６３による充電経路は、ノードＮ１、ＭＯＳトランジスタ５２、ノードＮ２の順である。このため、例えばノードＮ１の電位が所定値を超えたとしても、ノードＮ２の電位も所定値を超えているとは限らない。実際、ＳＲＣＢＯＯＴ６２、ＳＲＣＰＲＥ６３の出力を停止すると、ＭＯＳトランジスタ５２がオン状態のままでノードＮ１、ノードＮ２間でチャージシェアが生じてしまい、せっかく所定の電圧まで上昇したノードＮ１の電位が下降してしまう。このため、ノードＮ２の電位を基準に考える。つまり、ノードＮ２の電位を基準に考えれば、例えチャージシェアが生じても、ノードＮ１が所定値以下とはならない。このように、本実施形態では、ノードＮ２の電位を検知する。

ＳＲＣＢＯＯＴ_ＡＣＣ６６は、上記ＳＲＣＰＲＥ６３が出力する電圧の速度、すなわち昇圧速度を加速させる。このＳＲＣＢＯＯＴ_ＡＣＣ６６も、ＳＲＣＤＴＣＴ６５と同様、Ｎ２（ＣＰＷＥＬＬ）の電位が所定の電位に達した時点で、ＳＲＣＰＲＥ６３の出力を“Ｌ”レベルとするよう制御する。

ＢＬＤＲ６７は、例えば読み出し時において、信号ＢＬＣ、信号ＢＬＸ、及び信号ＸＸＬの信号レベルを制御する。具体的には、例えば読み出し時において、これら信号ＢＬＣ、信号ＢＬＸ、及び信号ＸＸＬを“Ｈ”レベルとして、ビット線ＢＬをプリチャージする。ＤＲＥＦＦ６８は、ＢＬＤＲ６７を駆動する機能を有する。

なお、図４において、ブロックＢＬＫ０におけるソース線ＳＬのノードをＳＲＣ_ＭＯＮ_Ｂとし、ブロックＢＬＫｓにおけるソース線ＳＬのノードをＳＲＣ_ＭＯＮ_Ｔとする。このＳＲＣ_ＭＯＮ_ＢからノードＮ１までの配線の距離をＬ１（配線容量Ｃ１）とし、ＳＲＣ_ＭＯＮ_ＴからノードＮ１までの配線の距離をＬ２（＞Ｌ１、配線容量Ｃ２＞Ｃ１）とする。すなわち、ブロックＢＬＫ０はソース線ＳＬドライバ５の近くに位置し、このブロックＢＬＫ０のソースＳＬ側から、ブロックＢＬＫ１０２３のソース線ＳＬに向かって電圧が供給されることになる。

３．読み出し動作
次に、図５を用いて読み出し動作時におけるノードＮ１（ＣＥＬＳＲＣ）、ノードＮ２（ＣＰＷＥＬＬ）、ノードＮ３（ＳＲＣＧＮＤ）、ビット線ＢＬ、信号ＢＬＣ、信号ＢＬＸの信号レベル、電流ＩＢＬＣ、信号ＧＳＲＣＤＲＶ、及び信号Ｓ１〜Ｓ４のタイムチャートについて説明する。ここで、電圧ＩＢＬＣとは、ＭＯＳトランジスタ２２、２３、及び２５に供給される電圧を示す。

図５に示すように、時刻ｔ０において制御部６によって信号Ｓ２、Ｓ４をそれぞれ“Ｈ”レベルとし、ＭＯＳトランジスタ５３、５５をそれぞれオン状態とする。これにより、ノードＮ２、及びＮ３の電位をリセット（接地電位）とする。これは、昇圧された例えばノードＮ２の電位を検知する必要がため、予め接地電位にしておく。

また、同時刻ｔ０において、ＤＲＥＦＦ６８によってＢＬＤＲ６７が電圧ＩＢＬＣをセンスアンプ５に出力する。これに応じて、センスアンプ５内のＭＯＳトランジスタ２２、２２、及び２５によるビット線ＢＬへのプリチャージが開始される。すなわち、時刻ｔ１において信号ＢＬＣ及び信号ＢＬＸが立ち上がり、次いでＭＯＳトランジスタ２２、２３、及び２５によってビット線ＢＬの電位が上昇する。

更に時刻ｔ１において、ＳＲＣＢＯＯＴ６２及びＳＲＣＰＲＥ６３が所定の電圧を出力する。これにより、時刻ｔ１においてノードＮ１、及びノードＮ３の電位が上昇する。

次いで時刻ｔ２において、制御部６によって信号Ｓ１及びＳ３をそれぞれ“Ｈ”レベルとする。すなわち、ＭＯＳトランジスタ５２及び５４をそれぞれオン状態とし、ノード１〜ノードＮ３を導通させる。

従って時刻ｔ２においてＭＯＳトランジスタ５４及び５２を介してノードＮ２の電圧が上昇する。なお、ここでは図示しないが、時刻ｔ０以降ＳＲＣＫＥＥＰ６４はノードＮ３に微少電流を供給し続けている。

その後、時刻ｔ３でノードＮ１の電位は所定の値（例えば１Ｖ）を超え、次いで時刻ｔ４でノード２（ＣＰＷＥＬＬ）の電位も所定の値（例えば１Ｖ）を超える。

また、時刻ｔ３においてノードＮ１の電位が所定の値を超えたため、ＳＲＣＡＭＰ_ＰＤ６１によって信号ＧＳＲＣＤＲＶが立ち上がる。すなわち、ＭＯＳトランジスタ５１がオン状態とされ、上昇したノードＮ１の電位が放電される。なお、時刻ｔ４においてノードＮ２の値が所定値よりを超えるため、ＳＲＣＤＲＣＲ６５によって、ＳＲＣＢＯＯＴ６２及びＳＲＣＰＲＥ６３の出力が停止する。

その後、ＣＥＬＳＲＣの電位はオーバーシュートを続け、時刻ｔ４でその頂点に達し、時刻ｔ５以降一定の安定した電圧とされる。次いで、ビット線ＢＬもオーバーシュートした後、時刻ｔ６以降一定の電圧とされる。

また、時刻ｔ７において信号Ｓ１及びＳ３が“Ｌ”レベルとされると、ノードＮ２、及びノードＮ３の電位がゼロ電位へと下降する。

＜第１の実施形態の効果＞
第１の実施形態に係る半導体記憶装置であると、（１）及び（２）の効果を奏することが出来る。
（１）素早くノードＮ１の電位を上昇させることが出来る。
すなわち、第１の実施形態に係る半導体記憶装置であると、ＳＲＣＢＯＯＴ６２に加え、ＳＲＣＰＲＥ６３を具備する。つまり、これらＳＲＣＢＯＯＴ６２及びＳＲＣＰＲＥ６３の出力により電流駆動力を上昇させることで、ノードＮ１の電位を素早く上昇させることが出来る。

（２）ノードＮ１の電位を素早く設定電位に収束させることが出来る。
すなわち、第１の実施形態に係る半導体記憶装置であると、ＳＲＣＤＴＣＴ６５はノードＮ２の電位を検知する構成を具備する。以下、第１の実施形態に係る構成における効果について比較例を挙げて説明する。上述したように、仮にＳＲＣＤＴＣＴ６５がノードＮ１の電位を検知する構成であった場合、このＳＲＣＤＴＣＴ６５は、ノードＮ１が所定値をオーバーシュートした後にＳＲＣＢＯＯＴ６２の出力を“Ｌ”レベルとするよう制御する。すると、ノードＮ２は、このＭＯＳトランジスタ５２を介してノードＮ１から転送されるため、ノードＮ１のオーバーシュートした際、ノードＮ２（ＣＥＬＳＲＣ）の電位は若干ノードＮ１の電位よりも小さくなる。つまり、ノードＮ１の電位を基準にしてＳＲＣＢＯＯＴ６２の出力を制御すると、このＳＲＣＢＯＯＴ６２の出力を停止した後、ノードＮ１とノードＮ２との電位差によって、これらノード間でチャージシェアが生じてしまう。すなわち、ノードＮ１の電位が所定値に達した後、下降してしまう。そして、ＳＲＣＢＯＯＴ６２の出力が停止した後、このノードＮ１を一定電位とするよう、ＳＲＣＫＥＥＰ６４が定電流を流すが、微少であるため、所定値に達するまでに時間を要する。すなわち、ノードＮ１の電位は、複数回の上昇と下降を繰り返しながら一定の電圧に収束する。

これに対し、第１の実施形態に係る構成によれば、オーバーシュートはしてしまうが、その回数は一度で済む。つまり、ノードＮ１の電位がオーバーシュートした後、所定値に達するまでの時間は、比較例で挙げた構成よりも短くて済む。すなわち、読み出し動作において素早い動作を実現することが出来る。例えば、１Ｇｂｉｔのメモリ容量を搭載する半導体記憶装置の場合、比較例で２０μｓであった読み出し時間を、本実施形態であると１μｓ程度短縮することが出来る。

［第２の実施形態］
次に、図６及び図７を用いて第２の実施形態について説明する。第２の実施形態に係る構成は、制御部６において、更にＧＳＲＣ_ＡＣＣ６９を備える点で上記第１の実施形態と異なる。なお、ＧＳＲＣ_ＡＣＣ６９の動作も制御部６によって制御される。
１．構成例
図６に電圧制御回路６−１の構成を示す。ＧＳＲＣ_ＡＣＣ６９は、ＳＲＣＡＭＰ_ＰＤ６１の出力を制御する。具体的には、ＧＳＲＣ_ＡＣＣ６９によってＭＯＳトランジスタ５１を前倒ししてゆっくりオン状態とするようＳＲＣＡＭＰ_ＰＤ６１の出力を制御する。つまり、ノードＮ１の電位がオーバーシュートした後、ＭＯＳトランジスタ５１をオン状態とするのではなく、このノードＮ１の電位がオーバーシュートする前から、ＭＯＳトランジスタ５１をゆっくりとオン状態へと遷移させる。具体的には、ＳＲＣＢＯＯＴ６２及びＳＲＣＰＲＥ６３がオン状態とされたタイミングで、ＭＯＳトランジスタ５１がオン状態に遷移出来るようこのＳＲＣＡＭＰ_ＰＤ６１の出力を制御する。

２．読み出し動作
次に、図７を用いて読み出し動作について説明する。第２の実施形態に係る読み出し動作では、上記第１の実施形態と信号ＧＳＲＣＤＲＶの出力が異なる。以下、この信号ＧＳＲＣＤＲＶの出力についてのみ説明する。

図７に示すように、時刻ｔ１においてＧＳＲＣ_ＡＣＣ６９によって信号ＧＳＲＣＤＲＶの出力を立ち上げ、その後時刻ｔ３まで定常状態を維持した後、“Ｈ”レベルに相当する電位まで上昇させる。この様にして、ノードＮ１、ノードＮ２の電位がオーバーシュートする前からＭＯＳトランジスタ５１をゆっくりオン状態へと遷移させる。このため、ノードＮ１、ノードＮ２の電位が一度オーバーシュートした後、時刻ｔ５´（＜ｔ５）で所定値に安定する。

＜第２の実施形態に係る効果＞
第２の実施形態に係る半導体記憶装置であると、（１）に加え、以下（３）の効果を奏することが出来る。
（３）更に、ノードＮ１の電位を素早く設定電位に収束させることが出来る。
第２の実施形態に係る構成であると、上述したように、ＧＳＲＣ_ＡＣＣ６９を更に具備する。このＧＳＲＣ_ＡＣＣ６９によってＳＲＣＡＭＰ_ＡＣＣ７１の出力を制御することが出来る。つまり、ノードＮ１、ノードＮ２の電位がオーバーシュートする前から、具体的にはＳＲＣＢＯＯＴ６２及びＳＲＣＰＲＥ６３がオン状態とされた時から、ＭＯＳトランジスタ５１をゆっくりオン状態へと遷移させるよう、このＳＲＣＡＭＰ_ＡＣＣ７１の出力を制御することで、ノードＮ１、Ｎ２のオーバーシュート後、所定値に安定するまでの時間を短縮することが出来る。

仮に、ＳＲＣＡＭＰ_ＡＣＣ７１の出力がノードＮ１、Ｎ２がオーバーシュートした後であると、オーバーシュートした後もＳＲＣＫＥＥＰ６４が定電流を流し続けているため、例え、このＳＲＣＫＥＥＰ６４の出力よりもＭＯＳトランジスタ５１の放電で流れる電流の方が大きいとしても、ノードＮ１、Ｎ２が安定した値に落ち着くまで時間を要してしまう恐れがある。

これに対し、第２の実施形態に係る構成であると、こういった時間を短縮することが出来、全体としての読み出し動作を素早くすることが出来る。

［第３の実施形態］
次に図８を用いて第３の実施形態について説明する。第３の実施形態に係る半導体記憶装置では、ノードＮ２の電位を接地、すなわちゼロ電位とするウェルグランド方式を採用する。この場合、ＳＲＣＤＴＣＴ６５はノードＮ２の電位を検知出来ないため、第３の実施形態では、更にＳＲＣＦＢ_ＳＥＬ７０を設け、オーバーシュートの検知をノードＮ１でも検知できるよう自由度を上げたものである。

以下、第３の実施形態に係る構成について説明する。なお、上記第１、第２の実施形態と同じ構成については説明を省略する。またなお、ウェルグランド方式とは、ウェルをゼロ電位とすることで、上記第１、第２の実施形態よりも更に負側の閾値を読み出す方式である。

１．構成例
１−１．ＳＲＣＦＢ_ＳＥＬ７０
図８に示すようにＳＲＣＦＢ_ＳＥＬ７０は制御部６によって、ノードＮ２又はノードＮ１の電位のいずれかを選択可能とし、選択したいずれか電圧をＳＲＣＤＴＣＴ６５に出力する。またこのＳＲＣＦＢ_ＳＥＬ７０における、これらノードＮ２又はノードＮ１いずれか選択は、ＧＳＲＣ_ＡＣＣ７６のオン又はオフ状態、及び信号ＷＥＬＬＧＮＤの値に応じて選択する信号を可変とする。ここで、信号ＷＥＬＬＧＮＤとは、上述したウェルグランド方式を採用するか否かを示す信号であり、“Ｈ”レベルでこのウェルグランド方式を採用する。以下、複数モードの各々における選択信号について説明する。

・モード１：ＧＳＲＣ_ＡＣＣ６９＝オン状態、信号ＷＥＬＬＧＮＤ＝“Ｈ”レベル
モード１の場合、ＳＲＣＦＢ_ＳＥＬ７０はＳＲＣ_ＭＯＮ_Ｂを選択する。
以下、理由を説明する。モード１ではウェルグランド方式を採用しているため、ノードＮ２の電位を検知することが出来ない。従って、ＳＲＣＦＢ_ＳＥＬ７０はノードＮ１の電位を検知することになる。ここで、ノードＮ１の物理的位置について説明する。

モード１ではノードＮ２へ電圧を供給しないことから、ＳＲＣＢＯＯＴ６２及びＳＲＣＰＲＥ６３から見た際、このノードＮ２分だけノードＮ１の容量が小さくなる。すなわち、上記第１、第２の実施形態に係る半導体記憶装置の時よりもノードＮ１の電圧の立ち上がりが早くなる。このため、ブロックＢＬＫ１０２３に位置するソース（ＳＲＣ_ＭＯＮ_Ｔ）でオーバーシュートを検知すると、例えばブロックＢＬＫ１に位置するソース（ＳＲＣ_ＭＯＮ_Ｂ）の電位は既にオーバーシュートしてしまっている。このため、モード１では、ＳＲＣ_ＭＯＮ_Ｂでオーバーシュートを検知する。

・モード２：ＧＳＲＣ_ＡＣＣ６９＝オン状態、信号ＷＥＬＬＧＮＤ＝“Ｌ”レベル
モード２の場合、ウェルグランド方式を採用しないことから、ＳＲＣＦＢ_ＳＥＬ７０はノードＮ２を選択する。すなわちこのモード２は上記第２の実施形態に相当する。

・モード３：ＧＳＲＣ_ＡＣＣ６９＝オフ状態、信号ＷＥＬＬＧＮＤ＝“Ｌ”レベル
モード３を本実施形態では採用することは無いため、以下簡単に説明する。モード３の場合では、ＳＲＣＦＢ_ＳＥＬ７０はＣＥＬＳＲＣ（ＳＲＣ_ＭＯＮ_Ｔ）の電位を選択する。このモード３は、上記モード１、２が使用できない時のための予備的モードである。

１−２．ＳＲＣＡＭＰ_ＰＤ６１
第３の実施形態におけるＳＲＣＡＭＰ_ＰＤ６１であっても、検知するＣＥＬＳＲＣの位置はＳＲＣ_ＭＯＮ_Ｔであるため説明を省略する。またなお、タイムチャートは、上記第２の実施形態と同様であるため説明を省略する。

＜第３の実施形態に係る効果＞
第３の実施形態に係る半導体記憶装置であっても、上記（１）及び（３）の効果を得ることが出来る。すなわち、素早くノードＮ１の電位を上昇させることが出来、またこのＣＥＬＳＲＣの電位を素早く設定電位に収束させることが出来る。すなわち、ウェルグランド方式を採用する場合、ＳＲＣ_ＭＯＮ_Ｂの電位を検知可能なＳＲＣＦＢ_ＳＥＬ７０を更に設けることで、ＣＥＬＳＲＣの電位を素早く設定電位に収束させることが出来る。

［第４の実施形態］
次に、図１０を用いて第４の実施形態に係る半導体記憶装置について説明する。第４の実施形態に係る半導体記憶装置は、読み出し時におけるビット線ＢＬのプリチャージ速度を上げるため、更にＩＢＬＣ_ＡＣＣ７１を備える構成を具備する。以下、第４の実施形態に係る構成ついて説明する。なお、このＩＢＬＣ_ＡＣＣ７１の動作についても、制御部６によって制御される。

１．構成例
１−１．ＩＢＬＣ_ＡＣＣ７１の構成
図１０を用いてＩＢＬＣ_ＡＣＣ７１の構成を示す。図示するようにＩＢＬＣ_ＡＣＣ７１は、転送トランジスタ８１−１及びレベルシフタ８１−２を備える。このレベルシフタ８１−２によってオン状態とされることで、電圧発生回路４で生成された電圧ＶＸ２を受け、これをＢＬＤＲ６７に供給する。なお、電圧ＶＸ２とは、例えば４Ｖ程度の値である。

１−２．ＢＬＤＲ６７の構成
図１０に示すように、ＢＬＤＲ６７は電流源６７−１、ｎチャネル型ＭＯＳトランジスタ６７−２及び６７−５、抵抗素子６７−３及び６７−４、並びにＸＸＬ Ｄｒｉｖｅｒを備える。ＸＸＬ Ｄｒｉｖｅｒ６７−６は、ｎチャネル型ＭＯＳトランジスタ６７−６を備える。

電流源６７−１の入力端には、上記ＩＢＬＣ_ＡＣＣ６１の出力が接続され、電流源６７−１の出力端はノードＮ４及びＭＯＳトランジスタ６７−２の電流経路の一端に接続される。すなわち、ＩＢＬＣ_ＡＣＣ７１によってノードＮ４に、例えば４Ｖの電圧が供給されることになる。このノードＮ４にはＸＸＬ Ｄｒｉｖｅｒが接続される。具体的には、ｎチャネル型ＭＯＳトランジスタ６７−６のゲートにノードＮ４が接続され、電流経路の一端には電圧（Ｖｂｌｃ＋Ｖｔｈ２５＋ＢＬＣ２ＢＬＸ＋ＢＬＸ２ＸＸＬ）が供給され、電流経路の他端はＭＯＳトランジスタ２５のゲートに接続される。

抵抗素子６７−３の一端はＭＯＳトランジスタ６７−２の電流経路の他端に接続され、他端はノードＮ５を介してＭＯＳトランジスタ２３のゲートに接続される。つまり、ＭＯＳトランジスタ２３のゲートに供給される電圧（信号ＢＬＸ＝Ｖｂｌｃ＋ＣＥＬＳＲＣ＋Ｖｔｈ２３＋ＢＬＣ２ＢＬＸ）は、この抵抗素子６７−３によって電圧ＢＬＸ２ＸＸＬ分だけ消費される。

また、抵抗素子６７−４の一端はノードＮ５に接続され、他端はノードＮ６を介してＭＯＳトランジスタ２２のゲートと接続される。つまり、ＭＯＳトランジスタ２２のゲートに供給される電圧（信号ＢＬＣ＝Ｖｂｌｃ＋ＣＥＬＳＲＣ＋Ｖｔｈ２２）は、この抵抗素子６７−４によって電圧ＢＬＣ２ＢＬＸ分だけ消費される。

２．読み出し動作
次に、図１１を用いて第４の実施形態に係る読み出し動作について説明する。図１１は信号ＣＥＬＳＲＣ、ＣＰＷＥＬＬ、ＳＲＣＧＮＤ、ビット線ＢＬ、電流ＩＢＬＣ_ＡＣＣ７１、信号ＢＬＸ、信号ＢＬＣ、信号ＧＳＲＣＤＲＶ、及び信号Ｓ１〜信号Ｓ４のタイムチャートである。なお、上記第１、第２の実施形態と同様の動作については説明を省略する。

図１１に示すように、時刻ｔ０において電流源６７−１により、ノードＮ４の電位が上昇する。その後、時刻ｔ１において、ＩＢＬＣ_ＡＣＣ７１の出力を電流源６７−１の入力端に接続させる。このことによりノードＮ４の電位は４Ｖ程度にまで上昇する。従って、この電位上昇に伴い、ＸＸＬ Ｄｒｉｖｅｒ６７−６によってＭＯＳトランジスタ２５が駆動され、この結果、ＭＯＳトランジスタ２５がオン状態とされる。

またノードＮ５、ノードＮ６の電位上昇に伴い、ＭＯＳトランジスタ２２、及び２３がオン状態とされる。つまり、時刻ｔ２において、信号ＢＬＸ、及び信号ＢＬＣの電位が立ち上がる。これら信号ＸＸＬ、信号ＢＬＸ、及び信号ＢＬＣの立ち上がりに伴い、同時刻ｔ２においてビット線ＢＬの電位が上昇し、時刻ｔ３において設定電位（約４Ｖ）に達する。それ以外の、ＣＥＬＳＲＣ、ＣＰＷＥＬＬ、ＧＳＲＣＤＲＶの動作は上記第１の実施形態と同様であるため説明を省略する。

＜第４の実施形態に係る効果＞
第４の実施形態に係る半導体記憶装置によれば、上記（１）〜（３）の効果に加え、更に書き（４）の効果を得ることが出来る。
（４）ビット線ＢＬの電位の立ち上がりを素早く出来る
第４の実施形態に係る半導体記憶装置によれば、上述したようにＩＢＬＣ_ＡＣＣ７１を更に備える。仮にこのＩＢＬＣ_ＡＣＣ６１を設けず、ＢＬＤＲ６７の電流源６７−１によってノードＮ４を上昇させる場合、この電流源６７−１の出力だけではノードＮ４の立ち上がりに時間を要してしまい、結果として信号ＸＸＬ、信号ＢＬＸ、及び信号ＢＬＣを受けるＭＯＳトランジスタ２２、２３、及び２５の立ち上がりに影響を及ぼす。すなわち、ビット線ＢＬのプリチャージに時間を要してしまう。

これに対し、第２の実施形態に係る半導体記憶装置によれば、ＩＢＬＣ_ＡＣＣ６１を設けることでノードＮ４に、例えば４Ｖ程度の電圧を供給可能とされるため、これらＭＯＳトランジスタ２２、２３、及び２５も素早くオン状態とされる。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１…メモリセルアレイ、２…ロウデコーダ、３…データ入出力回路、４…電圧発生回路、５…センスアンプ、６…制御部、６−１…電圧制御回路、７…ソース線ＳＬドライバ

Claims (7)

1. ウェル上に形成された複数のメモリセルが直列接続され、各々のソースが共通接続された複数のＮＡＮＤストリングを含む、データの消去単位である第１ブロック及び第２ブロックが第１方向に配置されたメモリセルアレイと、
   前記ソースと接続された第１ノードを有し、この第１ノードを介して前記ソース及び前記ウェルの電位をそれぞれ充放電するソース線ドライバと、
   第１ノードの充放電を制御する電圧制御回路と
   を具備し、
   前記電圧制御回路は、読み出し動作の際、前記第１ノードを介して前記ウェルの電位を昇圧し、このウェルの電位が第１規定値よりを超えたことを検知すると前記ソース及び前記ウェルへの昇圧を停止する昇圧部と、
   前記ソースの電位を検知し、このソースの電位が第２規定値を超えると前記第１ノードの電位を放電するよう制御するプルダウンドライバと、
   を備えることを特徴とする半導体記憶装置。
2. 前記第１ブロックの前記ソースは第２ノードを有し、この第２ノードと前記第１ノードとを接続し、且つ第１の長さを有する第１配線と、
   前記第２ブロックの前記ソースは第３ノードを有し、この第３ノードと前記第１ノードとを接続し、且つ前記第１配線の一部であって前記第１の長さよりも短い第２の長さを有する第２配線と
   を更に具備し、
   前記プルダウンドライバによる検知は、前記第２ノードである
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記ソース線ドライバは、前記第１ノードの電位を放電する第１スイッチを備え、
   前記プルダウンドライバは、前記昇圧部の出力と共に、前記第１スイッチにより前記第１ノードの電位を放電し始める
   ことを特徴とする請求項２記載の半導体記憶装置。
4. ウェル上に形成された複数のメモリセルが直列接続され、各々のソースが共通接続された複数のＮＡＮＤストリングを含む、データの消去単位である第１ブロック及び第２ブロックが第１方向に配置されたメモリセルアレイと、
   前記ウェルを接地電位とし、第１ノードを有し、この第１ノードを介して前記第１ブロック及び第２ブロックの前記ソースの電位を充放電するソース線ドライバと、
   前記第１ノードの充放電を制御する電圧制御回路と
   を具備し、
   前記電圧制御回路は、読み出し動作の際、前記第１ノードの電位を昇圧し、前記第２ブロックの前記ソースの電位が規定値を超えたことを検知すると前記第１ノードへの昇圧を停止する昇圧部と、
   第１ブロックの前記ソースの電位を検知し、このソースの電位が前記規定値を超えると前記第１ノードの電位を放電するよう制御するプルダウンドライバと、
   を備えることを特徴とする半導体記憶装置。
5. 前記プルダウンドライバは、前記昇圧部の出力と共に、前記第１ノードの電位を放電し始める
   ことを特徴とする請求項４記載の半導体記憶装置。
6. 第１モード及び第２モードを備え、いずれかモードに応じて、検知するノードを選択可能とする選択回路を更に備え、
   前記ウェルを充電する第１モードの場合、前記選択回路は前記ウェルの電位を検知するよう選択し、この検知結果を前記昇圧部に出力し、
   前記ウェルを接地電位とし、前記第１ノードを充電する第２モードの場合、前記選択回路は、前記第３ノードの電位を検知するよう選択し、この検知結果を前記昇圧部に出力する
   ことを特徴とする請求項２記載の半導体記憶装置。
7. 各々の前記ＮＡＮＤストリングに対応し、前記メモリセルが保持する前記データを読み出すビット線と、
   前記ビット線のオン・オフを制御する駆動回路と、
   前記ビット線の電位の立ち上がりを制御する加速器と
   を更に具備し、
   前記加速器は、第１電圧にまで上昇する前記ビット線の電位に対し、この第１電圧よりも大きな第２電圧を発生させ、この第２電圧を前記駆動回路に供給する
   ことを特徴とする請求項１乃至６記載のいずれか１項の半導体記憶装置。

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