JP2017224374A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】実施形態に係る半導体記憶装置は、第1メモリセルMTと、第1メモリセルに接続された第1ビット線BLと、第1ビット線BLに接続された第1センスアンプSAUとを備える。第1センスアンプSAUは、第1メモリセルMTのデータに応じて第1ビット線BLに電荷が転送される第1ノードSENと、第1ノードSENに接続された第1容量素子27と、第1ノードSENに接続され、第1ノードのデータを保持する第1スタティックラッチ回路SCUとを含む。
【選択図】図5
Description
第1実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルトランジスタが半導体基板上に三次元に配置された三次元積層型NAND型フラッシュメモリを例に挙げて説明する。
1.1.1 半導体記憶装置の全体構成について
まず、半導体記憶装置の全体構成について、図1を用いて説明する。図示するようにNAND型フラッシュメモリ1は、制御回路2、電圧発生回路3、ロウデコーダ4、センスアンプ5、データラッチ6、メモリセルアレイ7を含む。
次に、上記ブロックBLKの構成について図2を用いて説明する。前述の通り、ブロックBLKは例えば4つのストリングユニットSUを含み、各々のストリングユニットSUは複数のNANDストリング8を含む。
次に、センスアンプ5とデータラッチ6の構成について、図4を用いて説明する。
次に、センスアンプユニットSAUの構成について、図5を用いて説明する。以下の説明において、トランジスタのソースまたはドレインの一方を「電流経路の一端」と呼び、ソースまたはドレインの他方を「電流経路の他端」と呼ぶ。
次に、容量素子27〜29の構成について、図6〜図9を用いて詳細に説明する。なお、図6において絶縁膜は省略されている。
次に、本実施形態に係るメモリセルトランジスタMTの取り得る閾値分布について、図10を用いて説明する。以下、本実施形態では、メモリセルトランジスタMTが8値(3ビット)のデータを保持可能な場合について説明するが、保持可能なデータは8値に限定されない。
次に、データの書き込み動作について簡単に説明する。書き込み動作は、大まかにはプログラムとベリファイとを含む。以下、プログラムとベリファイの組み合わせをプログラムループと呼ぶ。プログラムループを繰り返すことで、メモリセルトランジスタMTの閾値電圧はターゲットレベルまで上昇される。
まず、書き込み動作の全体の流れについて、図11を用いて説明する。なお、本実施形態では、説明を簡略化するため、1回のプログラムループにおいて、1つのベリファイレベルに対応したベリファイ動作を実行する場合について説明するが、メモリセルトランジスタMTが多値(2ビット以上)のデータを保持する場合、1回のプログラムループにおいて、複数のベリファイレベルに対応したベリファイ動作が実行されても良い。
次に、プログラムにおける各配線の電圧について、図12を用いて説明する。
次に、ベリファイにおけるセンスアンプユニットSAU内の各配線の電圧について、図13及び図14を用いて説明する。図13及び図14の例は、第1及び第2ベリファイを実施する際の連続するタイミングチャートを示している。図13の時刻t1〜t16の間に第1ベリファイが実行され、図14の時刻t16〜t30の間に、第2ベリファイが実行される。
本実施形態に係る構成であれば、半導体記憶装置の信頼性を向上できる。以下、本効果につき、説明する。
次に、第2実施形態について説明する。第2実施形態では、センストランジスタの閾値電圧のばらつきを抑制するために、ノードNVSAの電圧値を制御する方法について説明する。以下、第1実施形態と異なる点についてのみ説明する。
まず、センスアンプユニットSAUの構成について、図15を用いて説明する。以下、第1実施形態の図5と異なる点についてのみ説明する。
次に、ベリファイにおけるセンスアンプユニットSAU内の各配線の電圧について、図16及び図17を用いて説明する。以下では、第1実施形態の図13及び図14と異なる点についてのみ説明する。
本実施形態に係る構成であれば、第1実施形態と同様の効果が得られる。
次に、第3実施形態について説明する。第1及び第2実施形態と異なる点は、ラッチ回路SDLの構成と、2つのセンスアンプユニットSAUのスキャンユニットSCU及びバスLBUSがバスDBUS以外の配線で互いに接続可能とされている点である。以下、第1及び第2実施形態と異なる点について説明する。
まず、センスアンプ5とデータラッチ6の構成について、図18を用いて説明する。
次に、センスアンプユニットSAU及び接続回路LCCの回路構成について、図20を用いて説明する。図20の例では、説明を簡略化するため、センスアンプユニットSAU0において、第1及び第2実施形態と構成が同じであるセンス回路SA、DBUSスイッチ回路DSC、LBUSプリチャージ回路PCC、並びにラッチ回路ADL、BDL、CDL、及びTDLをブロックで示し、回路図を省略している。また、センスアンプユニットSAU1においては、スキャンユニットSCUのみを示し、他の回路は省略している。
次に、接続回路LCCを用いる場合の一例として、ノードSENの保持データを反転させる場合の各配線の電圧について、図21を用いて説明する。図21は、センスアンプユニットSAU0及びSAU1、並びに接続回路LCCの各配線の電圧を示すタイミングチャートである。図21の例は、接続回路LCC及びセンスアンプユニットSAU1を用いて、センスアンプユニットSAU0のノードSENの保持データを反転させる場合を示している。
次に、ベリファイにおけるセンスアンプユニットSAU内の各配線の電圧について、図22及び図23を用いて説明する。図22及び図23の例は、第1及び第2ベリファイを実施する際の連続するタイミングチャートを示している。図22の時刻t1〜t23の間に第1ベリファイが実行され、図14の時刻t23〜t41の間に、第2ベリファイが実行される。図22及び図23の例は、nチャネルMOSトランジスタ18をセンストランジスタに用いる場合を示している。なお、第1及び第2実施形態と同様に、pチャネルMOSトランジスタ25をセンストランジスタとして用いても良い。なお、図22及び図23では、各参照符号において特定のセンスアンプユニットSAUを示す末尾の番号は省略されている。例えば、「SEN0」ではなく「SEN」と表記している。以下の説明も同様である
まず、第1ベリファイについて説明する。図22に示すように、時刻t1において、図13のt1と同様に、制御回路2は、信号BLC及びBLXを“H”レベルにする。これにより、ビット線BLのプリチャージが開始される。ビット線BLのプリチャージは、時刻t1〜t10の間、行われる。
本実施形態に係る構成であれば、第1及び第2実施形態と同様の効果が得られる。
次に、第4実施形態について説明する。第4実施形態は、LBUSプリチャージ回路PCC及び接続回路LCCの構成が第3実施形態と異なる。以下、第3実施形態と異なる点についてのみ説明する。
まず、センスアンプユニットSAU及び接続回路LCCの構成について、図24を用いて説明する。図24の例では、説明を簡略化するため、第1乃至第3実施形態と回路構成が同じであるセンス回路SA、DBUSスイッチ回路DSC、並びにラッチ回路ADL、BDL、CDL、及びTDLをブロックで示している。接続回路LCCに接続されるセンスアンプユニットSAU1は省略されている。また、スキャンユニットSCUとラッチ回路SDLの回路構成は第3実施形態の図20と同じなので、説明を省略する。
本実施形態に係る構成であれば、第3実施形態と同様の効果が得られる。
上記実施形態に係る半導体記憶装置は、第1メモリセル(MT0@図2)と、第1メモリセルに接続された第1ビット線(BL0@図2)と、第1ビット線に接続された第1センスアンプ(SAU0@図4)とを備える。第1センスアンプは、第1メモリセルのデータに応じて第1ビット線に電荷が転送される第1ノード(SEN@図5)と、第1ノードに接続された第1容量素子(27@図5)と、第1ノードに接続され、第1ノードのデータを保持する第1スタティックラッチ回路(SCU@図5)とを含む。
(1)読み出し動作では、Aレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V、0.21V〜0.31V、0.31V〜0.4V、0.4V〜0.5V、及び0.5V〜0.55Vのいずれかの間にしても良い。
Claims (10)
- 第1メモリセルと、
前記第1メモリセルに接続された第1ビット線と、
前記第1ビット線に接続された第1センスアンプと
を備え、
前記第1センスアンプは、
前記第1メモリセルのデータに応じて前記第1ビット線に電荷が転送される第1ノードと、
前記第1ノードに接続された第1容量素子と、
前記第1ノードに接続され、前記第1ノードのデータを保持する第1スタティックラッチ回路と
を含むことを特徴とする半導体記憶装置。 - 前記第1スタティックラッチ回路は、第1インバータを構成し且つ直列接続された第1PMOSトランジスタ及び第1NMOSトランジスタと、第2インバータを構成し且つ直列接続された第2PMOSトランジスタ及び第2NMOSトランジスタとを含み、
前記第1ノードは、前記第1インバータの入力及び前記第2インバータの出力に接続され、前記第1インバータの出力は、前記第2インバータの入力に接続される
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記第1PMOSトランジスタのバックゲートに、ソース及びゲートの電圧よりも高い第1電圧を印加可能であるコントローラを更に備える
ことを特徴とする請求項2記載の半導体記憶装置。 - 前記第1ノードを充電する際、前記第1PMOSトランジスタの前記ソース、及び前記第2PMOSトランジスタのソースに第2電圧が印加され、
読み出しの際、前記第1及び第2PMOSトランジスタの前記ソースに前記第2電圧よりも低い第3電圧が印加される
ことを特徴とする請求項2記載の半導体記憶装置。 - 前記第1センスアンプは、前記第2PMOSトランジスタと、前記第2NMOSトランジスタとを接続する第3NMOSトランジスタを更に含む
ことを特徴とする請求項2乃至4のいずれか一項記載の半導体記憶装置。 - 前記第1センスアンプは、前記第1ノードに接続されたダイナミックラッチ回路を更に含む
ことを特徴とする請求項1乃至5のいずれか一項記載の半導体記憶装置。 - 前記ダイナミックラッチ回路は、
ドレインが前記第1ノードに接続され、ソースが接地され、ゲートが前記第2インバータの前記入力に接続された第4NMOSトランジスタと、
一方の電極が前記第4NMOSトランジスタの前記ゲートに接続され、他方の電極が接地された第2容量素子と
を含むことを特徴とする請求項6記載の半導体記憶装置。 - 第2メモリセルと、
前記第2メモリセルに接続された第2ビット線と、
前記第2ビット線に接続された第2センスアンプと、
前記第1センスアンプと前記第2センスアンプとを接続する第1回路と
を更に備え、
前記第2センスアンプは、
前記第2メモリセルのデータに応じて前記第2ビット線に電荷が転送される第2ノードと、
前記第2ノードに接続された第3容量素子と、
前記第2ノードに接続され、前記第2ノードのデータを保持する第2スタティックラッチ回路と
を含み、
前記第2スタティックラッチ回路は、
第3インバータを構成し且つ直列接続された第3PMOSトランジスタ及び第5NMOSトランジスタと、
第4インバータを構成し且つ直列接続された第4PMOSトランジスタ及び第6NMOSトランジスタと
を含み、
前記第2ノードは、前記第3インバータの入力及び前記第4インバータの出力に接続され、前記第3インバータの出力は、前記第4インバータの入力に接続され、
前記第1回路は、
前記第2インバータの前記入力と、前記第4インバータの前記入力とを接続する第1トランジスタと、
前記第2インバータの前記入力と、前記第4PMOSトランジスタと前記第6NMOSトランジスタとの接続ノードとを接続する第2トランジスタと
前記4インバータの前記入力と、前記第2PMOSトランジスタと前記第2NMOSトランジスタとの接続ノードとを接続する第3トランジスタと
を含む
ことを特徴とする請求項2記載の半導体記憶装置。 - 前記第1センスアンプは、前記第1ノードに接続された第4容量素子を更に含み、
前記第1及び第4容量素子の一方の電極は、前記第1ノードに接続され、
前記第1及び第4容量素子の他方の電極は、それぞれ第3及び第4ノードに接続され、
前記第1ノードに前記第1ビット線の前記電荷を転送する際、前記第3及び第4ノードに接地電圧よりも高い電圧が印加される
ことを特徴とする請求項1乃至8のいずれか一項記載の半導体記憶装置。 - 前記第1容量素子は、前記第1ノードと前記第3ノードとによる配線間容量あるいは、前記第1ノードに接続された第1コンタクトプラグと前記第3ノードに接続された第2コンタクトプラグとによるコンタクトプラグ間の容量である
ことを特徴とする請求項9記載の半導体記憶装置。
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