CN111081300A

CN111081300A - 半导体存储装置以及控制半导体存储装置的方法

Info

Publication number: CN111081300A
Application number: CN201911402246.0A
Authority: CN
Inventors: 日岡健
Original assignee: Toshiba Memory Corp
Current assignee: Kioxia Corp
Priority date: 2015-03-12
Filing date: 2016-01-08
Publication date: 2020-04-28
Anticipated expiration: 2036-01-08
Also published as: US20170186488A1; CN111081300B; CN105976863B; US20160267981A1; US9812207B2; US9633730B2; JP2016170837A; TWI604447B; TW201705141A; CN105976863A

Abstract

本发明关于半导体存储装置及控制半导体存储装置的方法。半导体存储装置包括第1及第2串。第1串包括与源极线串联连接的第1晶体管、与所述第1晶体管串联连接的第2晶体管及串联连接在所述第2晶体管与位线之间的第1单元晶体管。第2串包括与所述源极线串联连接的第3晶体管、与所述第3晶体管串联连接的第4晶体管及串联连接在所述第4晶体管与所述位线之间的第2单元晶体管。在读取时，所述第4晶体管的栅极被施加使所述第4晶体管断开的电压，在开始对所述第1单元晶体管的栅极施加电压之后，所述第4晶体管的栅极被施加与施加给所述源极线的电压实质上相同的电压。

Description

半导体存储装置以及控制半导体存储装置的方法

分案申请的相关信息

本案是分案申请。该分案的母案是申请日为2016年1月8日、申请号为201610012447.X、发明名称为“半导体存储装置”的发明专利申请案。

相关申请

本申请享有以日本专利申请2015-49724号(申请日：2015年3月12日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

已知一种三维构造的NAND(Not And，与非)型闪存。

发明内容

本发明的实施方式提供一种动作性能提升的半导体存储装置。

实施方式的半导体存储装置包括第1及第2串。第1串包括与源极线串联连接的第1晶体管、与所述第1晶体管串联连接的第2晶体管及串联连接在所述第2晶体管与位线之间的第1单元晶体管。第2串包括与所述源极线串联连接的第3晶体管、与所述第3晶体管串联连接的第4晶体管及串联连接在所述第4晶体管与所述位线之间的第2单元晶体管。在读取时，所述第4晶体管的栅极被施加使所述第4晶体管断开的电压，在开始对所述第1单元晶体管的栅极施加电压之后，所述第4晶体管的栅极被施加与施加给所述源极线的电压实质上相同的电压。

附图说明

图1表示第1实施方式的存储系统的框图。

图2是第1实施方式的半导体存储装置的框图。

图3表示第1实施方式的半导体存储装置的单元阵列的一部分及相关要素的连接。

图4表示第1实施方式的半导体存储装置的单元阵列的一部分的截面。

图5详细地表示图4的截面的一部分。

图6表示单元晶体管的阈值电压的分布的例子。

图7按时间顺序表示第1实施方式的半导体存储装置的节点的电压。

图8表示第1实施方式的半导体存储装置的读取期间的一状态。

图9表示用于参照的半导体存储装置的一部分的截面。

图10表示第2实施方式的半导体存储装置的单元阵列的一部分的截面。

图11是第3实施方式的半导体存储装置的单元阵列的一部分的立体图。

图12表示第3实施方式的半导体存储装置的单元阵列的一部分的截面。

图13表示第3实施方式的半导体存储装置的单元阵列的另一部分的截面。

图14表示第1实施方式的半导体存储装置的读出放大器及相关要素。

图15是用来说明第4实施方式的读出放大器30的动作原理的简化电路图。

图16是图15的时序图。

图17是第5实施方式的读出放大器30的电路图。

图18是进行锁定动作时的动作时序图。

图19是不进行锁定动作时的动作时序图。

图20(a)、20(b)是图18的时刻t13～t14的期间的详细时序图。

图21是以ABL方式对存储器单元晶体管MT进行读取时的动作时序图。

图22是利用图17的读出放大器30对存储器单元晶体管MT进行写入时的动作时序图。

图23是使用图17的读出放大器30分偶数位线BL与奇数位线BL对存储器单元晶体管MT进行读取时的动作时序图。

图24是第6实施方式的读出放大器30的电路图。

图25是具备存储器控制器200与半导体存储装置100的存储系统1的概略性框图。

图26是以前置命令进行指示时的概略性时序图。

图27是表示外部前置命令的传输顺序的一例的图。

图28是表示调整SASRC节点的电压的电压调整部51的一例的电路图。

图29是表示基准电压产生电路61的一例的电路图。

具体实施方式

以下，参照附图来记载实施方式。在以下的记载中，对具有大致相同的功能及构成的构成要素标注相同符号，并省略重复的说明。另外，关于某实施方式的记载，只要没有说明并非如此，那么即使是其他实施方式的记载也都适用。另外，附图是示意图，某层的厚度与平面尺寸的关系、层的厚度的比率等可能会与实物不同。即使在附图相互之间，也可能包含相互的尺寸的关系或比率不同的部分。

＜第1实施方式＞

如图1所示，存储系统1包含半导体存储装置100及存储器控制器200。

存储器控制器200从例如主机装置(未图示)接收命令，并根据所接收的命令来控制半导体存储装置100。存储器控制器200包含例如CPU(central processing unit，中央处理器)等处理器210、ROM(read only memory，只读存储器)220、RAM(random accessmemory，随机存取存储器)230、存储器接口240、主接口250等要素。

利用处理器210来执行保持在ROM220中的程序，由此，存储器控制器200进行多种动作。RAM230保持临时数据。存储器接口240是与半导体存储装置100连接，且管理存储器控制器200与半导体存储装置100的通信。主接口250是经由总线与主机装置连接，且管理存储器控制器200与主机装置的通信。

如图2所示，半导体存储装置100包含多个平面(plane)110、输入输出电路120、地址及命令寄存器130、序列发生器(控制器)140、电压产生电路150、核心驱动器160等要素。

图2表示两个平面110的例子。平面110包含相同要素的组。各平面110包含单元阵列111、行译码器112、数据电路及页面缓冲器113、列译码器114。

单元阵列111包含多个区块BLK。各区块BLK包含多个指形件FGR(FGR0、FGR1、…)。各指形件FGR包含多个(NAND)串STR。各串STR包含多个存储单元。在单元阵列111中，设有字线WL、位线BL、源极线SL、选择栅极线等要素。

输入输出电路120与存储器控制器200的存储器接口240连接。输入输出电路120控制将命令、地址信号、数据、控制信号等信号从存储器控制器200输入或向存储器控制器200输出。序列发生器140从输入输出电路120接收命令，并按照基于命令的序列来控制电压产生电路150及核心驱动器160。电压产生电路150根据序列发生器140的指示产生多种电压(电位)。

核心驱动器160使用来自电压产生电路150的电压，根据地址信号产生要施加给字线WL、选择栅极线、及源极线SL等的多种电压。

行译码器112从输入输出电路120接收地址信号，并根据地址信号选择平面110、区块BLK、串STR、字线WL。

数据电路及页面缓冲器113包含多个读出放大器30，暂时保持从单元阵列111读取的数据，且从半导体存储装置100的外部接收写入数据，并对所选择的存储单元写入接收到的数据。列译码器114接收地址信号，并根据地址信号控制数据电路及页面缓冲器113的数据的输入输出。

单元阵列的一部分及相关要素如图3所示地连接。各区块BLK包含多个指形件FGR0～FGRk。k是自然数，例如为3。图3中，省略一部分、例如指形件FGR2及与其相关的要素。

各位线BL(BL0～BLm)在各区块BLK中与四个串STR连接。

各串STR包含多个单元晶体管MT(MT0～MT7)、选择栅极晶体管SST(SST0～SST3)、SSTb(SSTb0～SSTb3)及SDT(SDT0～SDT3)。晶体管SSTb、SST、MT、SDT依次串联连接于源极线SL与一条位线之间。也可以不设置晶体管SSTb，将晶体管SST与源极线SL连接。

不同的多个位线BL各自的一个串STR的组构成一个指形件FGR。在各指形件FGR中，针对各x(x是0及7以下的自然数中的任一值)，单元晶体管MTx的栅极共用地连接于字线WLx。进一步说，在各区块BLK中，不同的指形件FGR中的字线WLx也相互连接。

在各指形件FGR中，针对各y(y是0及k以下的自然数中的任一值)，各指形件FGRy的多个串STR各自的晶体管SDTy的栅极共用地连接于选择栅极线SGDLy。

指形件FGRy及FGR(y+1)的各晶体管SST的栅极共用地连接于选择栅极线SGSL(y/2)。指形件FGRy及FGR(y+1)的各晶体管SSTb的栅极共用地连接于选择栅极线SGSbL(y/2)。

行译码器112只在所选择的一个区块BLK，将选择栅极线SGDLk连接于SG线SGDk，将选择栅极线SGSLk连接于SG线SGSk，将选择栅极线SGSbLk连接于SG线SGSbk，将字线WLx连接于CG线CGx。

SG线SGDy是由驱动器SGDdrvy驱动。SG线SGSz(z为0及((k－1)/2)以下的自然数)是由驱动器SGSdrvz驱动。SG线SGSbz是由驱动器SGSbdrvz驱动。CG线CGx是由驱动器CGdrvx驱动。源极线SL是由驱动器SLdrv驱动。

驱动器SGDdrv、SGSdrv、SGSbdrv、CGdrv以及SLdrv按照序列发生器140的控制而在对数据进行读取、写入或删除时，对所连接的配线施加多种电压。

单元阵列111具有图4及图5所示的构造。图4沿x轴示出四个指形件FGR。图5详细地示出图4的一部分。

在基板sub的表面设有p型的阱区域pW，在阱区域pW上设有半导体柱SP。半导体柱SP的侧面由隧道绝缘膜TI覆盖。隧道绝缘膜TI的侧面由电荷储存膜CI覆盖。电荷储存膜CI的侧面由绝缘性的阻挡绝缘膜BI覆盖。各半导体柱SP提供以下区域：作为串STR的电流路径发挥功能，且供形成用于单元晶体管MT及选择栅极晶体管SST、SDT的通道。隧道绝缘膜TI、电荷储存膜CI及阻挡绝缘膜BI只在图5中示出。

在阱区域pW的上方，导电性的配线层SSbC及SSC、导电性的多个配线层WC、及导电性的多个配线层SDC沿D12面扩展。配线层SSbC及SSC、配线层WC的组、及配线层SDC的组依次沿D3轴排列，且沿D3轴具有间隔。配线层SSbC及SSC、配线层WC、及配线层SDC与阻挡绝缘膜BI接触。配线层SSC作为选择栅极线SGSL发挥功能。配线层SSbC作为选择栅极线SGSbL发挥功能。配线层WC作为字线WL发挥功能。配线层SDC作为选择栅极线SGDL发挥功能。

半导体柱SP、隧道绝缘膜TI、电荷储存膜CI及阻挡绝缘膜BI之中与配线层SSbC相交的部分作为选择栅极晶体管SSTb发挥功能，与配线层SSC相交的部分作为选择栅极晶体管SST发挥功能，与配线层WC相交的部分作为单元晶体管MT发挥功能。

沿D3轴排列的晶体管SSTb、SST、MT、SDT相当于一个串STR中包含的晶体管。

在半导体柱SP的沿D3轴的上方，设有配线层BLC。配线层BLC作为位线BL发挥功能，沿D1轴延伸，且沿D2轴具有间隔。一个配线层BLC经由插塞VP1及VP2与多个串STR的上端连接。

多个串STR设置在D2轴上的不同坐标上。这种设置在D2轴上的不同坐标上的多个串STR相当于指形件FGR中包含的串STR。

串STRb、STRc及STRd位于与示出串STRa的图4的面不同的面上，但为方便起见描绘在图4中。

在各指形件FGR中，配线层SDC包围该指形件FGR中的全部半导体柱SP的侧面上的阻挡绝缘膜BI，且在各指形件FGR之间独立。

另一方面，配线层WC、配线层SSC及配线层SSbC横跨相邻两个指形件FGR，且包围这两个指形件FGR中的全部半导体柱SP的侧面上的阻挡绝缘膜BI。例如，配线层WC、配线层SSC、配线层SSbC横跨指形件FGR0及FGR1。进一步说，另外的配线层WC、SSC及SSbC横跨指形件FGR2及FGR3。

配线层SSC横跨两个指形件FGR，由此，指形件FGR0的晶体管SST0的栅极与指形件FGR1的晶体管SST1的栅极连接。同样，配线层SSbC横跨两个指形件FGR，由此，指形件FGR0的晶体管SSTb0的栅极与指形件FGR1的晶体管SSTb1的栅极连接。

在阱区域pW的表面的区域内，还设有n⁺型杂质的扩散层nd。扩散层nd与接触插塞CP1的下端连接。接触插塞CP1沿由D2轴与D3轴所构成的面扩展，且设置在共有配线层WC、SSC、SSbC的两个指形件FGR的各组之间。接触插塞CP1的上端与配线层SLC连接。配线层SLC作为源极线SL发挥功能。配线层SLC在图4中被省略。

关于单元阵列100的构成，例如记载于“三维积层非易失性半导体存储器”这一美国专利申请公开2009/0267128号公报。另外，记载于“三维积层非易失性半导体存储器”这一美国专利申请公开2009/0268522号公报、“非易失性半导体存储装置及其制造方法”这一美国专利申请公开2010/0207195号公报、“半导体存储器及其制造方法”这一美国专利申请公开2011/0284946号公报。这些专利申请的全部内容以参照的形式引用在本申请说明书中。

如图14所示，各读出放大器30与一条位线BL连接。各读出放大器30包含开关SW与其他部分30a。开关SW连接于读取时与位线BL电连接的节点N和SASRC节点之间，例如为N型的MOSFET(metal oxide semiconductor field effect transistor，金属氧化物半导体场效应晶体管)。开关SW根据来自序列发生器140的信号SWG在接通或断开之间进行切换。

(动作)

存储装置100在一个单元晶体管MT中能够保持1比特以上的数据。各单元晶体管MT根据所保持的数据能够取得多种阈值电压。阈值电压是根据单元晶体管MT的电荷储存膜CI的电子量而定。为了对由读取对象的单元晶体管MT所保持的数据加以辨别，使用一个或多个读取电压。对读取对象的单元晶体管MT的阈值电压进行判定所采用的是，判定该单元晶体管MT的阈值电压超过某读取电压还是低于某读取电压。

图6表示保持在第1实施方式的单元晶体管中的数据与阈值电压的关系的例子。图6及以下的记载是基于2比特/单元晶体管的存储的例子。当为2比特/单元晶体管的存储时，各单元晶体管MT可具有四个阈值电压之中的任一个。即使是保持相同的2比特数据的多个单元晶体管MT，也因单元晶体管MT相互间的特性变动而具有互不相同的阈值电压。因此，阈值电压如图6所示具有分布。阈值电压分布例如被称为Er、A、B及C电平(level)。A电平中的阈值电压高于Er电平中的阈值电压。B电平中的阈值电压高于A电平中的阈值电压。C电平中的阈值电压高于B电平中的阈值电压。

为了判定电平，使用读取电压VA、VB及VC。读取电压VA位于Er电平与A电平之间。读取电压VB位于A电平与B电平之间。读取电压VC位于B电平与C电平之间。读取电压存在被统称为Vcgrv的情况。

接下来，参照图7及图8，记载第1实施方式的半导体存储装置的动作。图7表示施加给从一个区块BLK读取数据期间的几个节点的电压的波形。图7及图8表示从指形件FGR0中的单元晶体管MT进行读取的例子。此外，数据的读取包括用于编程验证的读取。所谓编程验证，是指写入(编程)对象的单元晶体管MT根据数据来确认是否超过某阈值电压。

半导体存储装置100一从存储器控制器200接收读取命令，便开始读取(read)。在开始读取时，图7所示的全部节点被施加接地(共用)电压。

如图7及图8所示，在时刻t1，序列发生器140控制核心驱动器160，对所选择的指形件(选择指形件)FGR0的选择栅极线SGDL0施加电压VSG。电压VSG具有使晶体管SDT接通的大小，且具有也使晶体管SSTb接通的大小。通过对选择栅极线SGDL0施加电压VSG，晶体管SDT0接通。结果，选择指形件FGR0的串STR与位线BL电连接。

另一方面，也是在时刻t1，序列发生器140控制核心驱动器160，维持未被选择的指形件(非选择指形件)FGR1、FGR2及FGR3的选择栅极线SGDL1、SGDL2、SGDL3的电压VSS。因此，晶体管SDT1、SDT2及SDT3维持断开。结果，指形件FGR1、FGR2及FGR3的串从位线BL电切断。此外，选择栅极线SGDL1、SGDL2及SGDL3的电压VSS的维持是持续到图7所示的最终时刻。

序列发生器140还在时刻t1，控制核心驱动器160，对选择栅极线SGSbL0施加电压VSG。通过施加电压VSG，晶体管SSTb0及SSTb1接通。另外，通过对选择栅极线SGSbL0施加电压VSG，指形件FGR0及FGR1中的两侧的两个扩散层nd之间由n型区域连接。

另一方面，也是在时刻t1，序列发生器140将选择栅极线SGSL0维持为电压VSS。因此，晶体管SST0及SST1断开。

如此，晶体管SST0及SST1均断开，并且指形件FGR0及FGR1均从源极线SL电切断。另一方面，晶体管SGT0接通，晶体管SGT1断开。因此，指形件FGR0的通道电连接于位线BL，另一方面，指形件FGR1的通道为电浮动状态。

在非选择指形件FGR2及FGR3中，序列发生器140在读取期间将选择栅极线SGSL1及SGSbL1维持为电压VSS。由此，指形件FGR2及FGR3的全部串STR、甚至指形件FGR2及FGR3的通道在读取期间为浮动状态。通过对选择栅极线SGSL1及SGSbL1施加与选择栅极线SGSL0及SGSbL0相同的电压，也能够实现所述浮动状态。

在时刻t2，序列发生器140控制核心驱动器160，对非选择字线WL施加电压VREAD。电压VREAD具有不论单元晶体管MT的状态(阈值电压)如何均能使单元晶体管MT接通的大小。对非选择字线WL施加电压VREAD持续到图7所示的最终时刻。

在时刻t2的时间点，非选择指形件FGR1、FGR2及FGR3的通道为浮动状态，另外，相同地址的字线WL由一个区块BLK中的不同指形件FGR所共有。由此，指形件FGR1、FGR2及FGR3的半导体柱SP中的(也就是，通道的)电压因通道与非选择字线WL的电容耦合而上升到接近电压VREAD的电压。

在时刻t2，进一步说，序列发生器140控制核心驱动器160，对选择字线WL也在短时间内施加电压VREAD。其目的在于，使各串STR中的单元晶体管MT的通道的电位一致地与和该串STR连接的位线BL的电位相同。

对选择字线WL施加电压VREAD之后，在时刻t3，序列发生器140控制核心驱动器160，对选择字线WL施加读取电压Vcgrv。通过施加读取电压Vcgrv，连接于选择字线WL的全部单元晶体管(选择单元晶体管)MT之中具有高于读取电压Vcgrv的阈值电压的单元晶体管MT维持断开，具有低于读取电压Vcgrv的阈值电压的单元晶体管MT接通。

在选择字线WL的电位上升结束后的时刻t4，序列发生器140控制核心驱动器160与数据电路及页面缓冲器113，将位线BL预充电为电压VBL。

另外，在时刻t4，序列发生器140控制核心驱动器160，对源极线SL施加电压VBL+VSRC。电压VSRC大于电压VSS。由此，源极线SL的电位变得高于位线BL的电位。

进一步说，序列发生器140在时刻t4，控制核心驱动器160，对选择栅极线SGSL0施加电压VBL+VSRC。电压VBL+VSRC与施加给源极线SL的电压相同。由此，选择指形件FGR0的晶体管SST在源极及栅极接收相同的电压VBL+VSRC，成为将源极线SL侧作为阳极且将单元晶体管MT侧作为阴极的二极管连接的偏压状态。因此，电流能够在晶体管SST0中从源极线SL朝向位线BL流动。同样地，晶体管SST1也为二极管连接的状态。

施加给时刻t4之后的几个节点的电压表示在图8中。图8以图4为基础，图8在图4的记载中附加了所施加的电压。

回到图7。在时刻t4，序列发生器140还对SASRC节点施加电压Vsasrc。电压Vsasrc小于施加给源极线SL的电压VBL+VSRC。

通过在时刻t4对源极线SL施加电压，在源极线SL与位线BL之间形成电位差。在形成该电位差的时间点，选择指形件FGR0中的晶体管SDT0接通。因此，选择指形件FGR0中，单元电流Icell在具有接通的选择单元晶体管MT的串STR中从源极线SL朝向与该串STR连接的位线BL经由晶体管SST0流动。另一方面，选择指形件FGR0中的具有断开的选择单元晶体管MT的串STR中，无单元电流Icell流动。

另一方面，非选择指形件FGR1中，即使在时刻t4的时间点，通道也因电容耦合而仍然为电压VREAD。电压VREAD高于源极线SL的电压VBL+VSRC。因此，例如在指形件FGR1中，未经由二极管连接的偏压状态的晶体管SST流有泄漏电流，另外，通道维持为浮动状态。此外，即使在时刻t4的时间点，指形件FGR1的通道的电压低于电压VBL+VSRC，但通过从源极线SL流入电流，也会使指形件FGR1的通道的电压变得高于电压VBL+VSRC，这时，指形件FGR1中，晶体管SST断开。结果，指形件FGR1的通道成为浮动状态。

也可以在时刻t4对源极线SL及选择栅极线SGSL0施加电压VSRC来代替电压VBL+VSRC。在这种情况下，电压VSRC大于电压VBL，且大于电压Vsasrc。

随着从时刻t4经过某段时间，读出放大器30中的节点的电位稳定。在稳定后的时刻t5，序列发生器140将信号SWG设为高电平。结果，在位线BL与SASRC节点之间形成电流路径。这时，与具有接通的选择单元晶体管MT的串STR连接的读出放大器30中，单元电流Icell流入到位线BL。因此，即使在位线BL与SASRC节点之间形成有电流路径，位线BL的节点的电位只从电位VBL稍微降低。另一方面，与具有断开的选择单元晶体管MT的串STR连接的读出放大器30中，单元电流Icell不流入到位线BL。因此，位线BL的电位像虚线所示那样降低。由读出放大器30检测该电位降低的有无(电位降低的程度大小的差异)，辨别由与选择指形件FGR0中的选择字线WL连接的单元晶体管MT所保持的数据。

(效果)

像以上记载的那样，根据第1实施方式的半导体存储装置，用于字线WL的配线层WC横跨两个指形件FGR。这与横跨一个指形件FGR的图9的比较例不同。如果第1实施方式与比较例中一个指形件FGR中的串STR的数量相同，那么第1实施方式的配线层WC的面积大于比较例中用于字线的配线层304的面积。因此，第1实施方式的字线WL具有与比较例中的字线更小的电阻。这能够削减字线WL的充电所需要的电力，从而能够减少第1实施方式的半导体存储装置的消耗电力。

另外，根据第1实施方式，与字线WL同样地，配线层SSC及配线层SSbC也横跨两个指形件FGR。由此，能够避免用来一边使配线层WC由两个指形件FGR所共有、一边使配线SSC及SSbC在指形件FGR独立的工序，从而抑制半导体存储装置100的制造成本。另外，能够通过减少插塞CP1的数量来抑制芯片面积。进一步说，能够使选择栅极线SGL以及SGSbL的电阻降低，从而能够使半导体存储装置100的性能得以提升。

然而，如果两个指形件FGR只共有配线层SSC及SSbC的话，那么无法将这样的两个指形件FGR独立地电连接于源极线SL。以下，对这个情况进行说明。

首先，作为与第1实施方式的比较，如图9所示，如果各指形件301能够独立地控制源极侧的选择栅极线302，那么便能够将非选择指形件301b的串303设为电浮动状态。浮动状态的串303的通道的电位随着字线304的电位的上升而上升。因此，容易对字线304进行充电。另外，非选择指形件301b的串303的通道与字线304之间的电位差实质上为零。由此，能够避免在存在这种电位差的情况下可能会产生的读取干扰。

另一方面，如果两个指形件FGR共有配线层SSC及SSbC，那么通过读取时晶体管SST0的接通，使指形件FGR1也电连接于源极线SL。因此，如果是单元电流Icell从经预充电的位线BL流动到源极线SL的构成，那么指形件FGR1的串STR的通道不会成为浮动状态。由此，对字线WL附加电容，用于对字线WL进行充电的电流增大。进一步说，根据指形件FGR1的串STR的通道与字线WL之间的电位差，可能会产生误写入、读取干扰、对单元晶体管MT的损害。

因此，第1实施方式的半导体存储装置100的读取构成为单元电流Icell从源极线SL流动到位线BL。具体来说，如下所述。

也就是说，首先，在时刻t1，晶体管SDT0接通，所以指形件FGR0的通道连接于位线BL。另一方面，晶体管SDT1及晶体管SST1断开，所以指形件FGR1的通道为浮动状态。也就是说，未对字线WL附加指形件FGR1的通道量的电容，而使附加给字线WL的电容减少。

另外，在时刻t4，晶体管SDT0接通，晶体管SST0为二极管连接的偏压状态。也就是说，通过使源极线SL的电位高于位线BL的电位，单元电流Icell能够在指形件FGR0中流动。另一方面，晶体管SDT1断开，晶体管SST1也为二极管连接状态。也就是说，单元电流Icell未在指形件FGR1中流动。

因此，即使由多个指形件FGR共有配线层WC，也能够兼顾数据的读取与使非选择指形件为浮动状态。也就是说，可在能够利用选择指形件FGR0进行读取的状态下，使非选择指形件FGR1为浮动状态。因此，能够通过选择用于读取的指形件FGR以及将配线层WC共有化，以此来减少用于驱动字线WL的电流的消耗量，以及抑制对非选择指形件FGR1的串STR的通道与字线WL之间施加电压。

另外，在时刻t2，对选择字线WL也施加电压VREAD。例如选择单元晶体管MT之中的几个单元晶体管根据其阈值电压，即使在时刻t3接收读取电压Vcgrv也不会接通。在包含这种单元晶体管MT的串STR中，比接收电压Vcgrv的单元晶体管MT更靠晶体管SST侧的单元晶体管MT的通道在栅极接收电压VREAD，由此升压至电压VREAD。结果，串STR中的通道的电位不会一致地成为与相对应位线BL的电位相同的电位。这种状况能通过在短时间内对选择字线WL施加电压VREAD来避免，从而使串STR中的通道的电位一致。另外，通过对选择字线WL施加电压VREAD，能够在施加读取电压Vcgrv之前，将选择指形件FGR0的串STR的通道中的多余的电子从通道逐出。例如有以下情况：在写入后经过长时间后进行读取的时间点，电子扩散，结果使通道中以非有意的形式分布着电子。因此，通过对选择字线WL施加电压VREAD而使选择指形件FGR0中的全部单元晶体管MT接通，选择指形件FGR0的通道中的比读取对象的单元晶体管MT更靠基板sub侧的部分的电子被逐出到位线BL。

(其他)

此外，已知选择栅极晶体管SST及SSTb的阈值电压能够利用例如其电荷储存膜CI中的电子的量来进行调整。该调整的机制与为了在单元晶体管MT写入数据而对电荷储存膜CI注入电子是相同的。已知为此所要传达给晶体管SST及/或SSTb的写入命令(以下，称为SST写入命令)。半导体存储装置100能够识别及执行SST写入命令。

SST写入命令指示向晶体管SST及/或SSTb的电荷储存膜CI中注入的电子。SST写入命令伴有表示写入对象的晶体管SST及/或SSTb的地址的信号。半导体存储装置100一接收SST写入命令及表示对象的地址的信号，序列发生器140便控制核心驱动器160、行译码器112，对所指示的晶体管SST及/或SSTb的电荷储存膜CI注入电子。

＜第2实施方式＞

第2实施方式是以第1实施方式为基础。

字线WL及选择栅极线SGSL以及SGSbL也可以并非像第1实施方式那样横跨两个指形件FGR，而是横跨三个以上的指形件FGR。第2实施方式涉及这样的例子。如图10所示，字线WL(配线层WC)、选择栅极线SGSL(配线层SSC)以及选择栅极线SGSbL(配线层SSbC)横跨三个指形件FGR0、FGR1及FGR2。同样，另外的字线WL及选择栅极线SGSL以及SGSbL横跨另外三个指形件FGR3、FGR4及FGR5。

另一方面，选择栅极线SGDL(配线层SD)在各指形件FGR之间独立。这点与第1实施方式相同。

在共有字线WL及选择栅极线SGSL以及SGSbL的三个指形件FGR的各组之间，存在有接触插塞CP1及扩散层nd。

关于第2实施方式中读取时的电压施加，与第1实施方式中相同。

进一步说，字线WL(配线层WC)、选择栅极线SGSL(配线层SSC)以及选择栅极线SGSbL(配线层SSbC)也可以横跨四个以上的指形件FGR。

根据第2实施方式，也与第1实施方式同样，用于字线WL的配线层WC、用于选择栅极线SGSL的配线SSC、用于选择栅极线SGSbL的配线SSbC横跨多个指形件FGR，在字线WL的电位上升期间，选择指形件FGR的晶体管SST维持为断开，单元电流Icell从源极线SL朝向位线BL流动，在单元电流Icell流动期间，选择指形件FGR的晶体管SST为二极管连接状态。因此，能够获得与第1实施方式相同的优点。进一步说，通过像第2实施方式那样使配线层WC所跨的指形件的数量多于第1实施方式，能够更加减少配线层WC的电阻。

＜第3实施方式＞

第3实施方式是以第1实施方式为基础，在单元阵列的构造方面与第1实施方式不同。

如图11～图13所示，在基板sub上设有绝缘膜21。在绝缘膜21上，设有例如四个鳍式构造24(24-1～24-4)。鳍式构造24沿D2轴延伸，且沿D1轴具有间隔。D1轴及D2轴例如与基板sub平行，且与垂直于基板sub的D3轴正交。D1轴及D2轴相互正交。

各鳍式构造24包含交替地积层的绝缘膜22(22-1～22-4)及半导体膜23(23-1～23-3)。各半导体膜23与半导体柱SP同样，提供用于一个串STR的通道区域。而且，一个鳍式构造24中的半导体膜23的组相当于图4的构造的一个指形件FGR中的半导体柱SP的组。因此，图11～图13的构造表示四个指形件FGR(FGR0～FGR3)。

在各鳍式构造24的上表面上及侧面上，设有隧道绝缘膜TI2、绝缘性的电荷储存膜CI2、阻挡绝缘膜BI2及导电性的配线层WC2的组。隧道绝缘膜TI2、电荷储存膜CI2、阻挡绝缘膜BI2及配线层WC2的组具有沿D1轴延伸的带状的形状，沿D2轴相互间具有间隔，且覆盖各鳍式构造24的侧面及上表面。也就是说，隧道绝缘膜TI2、电荷储存膜CI2、阻挡绝缘膜BI2及配线层WC2的一个组横跨四个指形件FGR0～FGR3。

各隧道绝缘膜TI2沿D1轴延伸，并且覆盖各鳍式构造24的上表面及侧面。在各隧道绝缘膜TI2上，沿该隧道绝缘膜TI2设有一层电荷储存膜CI2。在各电荷储存膜CI2上，沿该电荷储存膜CI2设有一层阻挡绝缘膜BI2。在各阻挡绝缘膜BI2上，沿该阻挡绝缘膜BI2设有一层配线层WC2。

沿D2轴最靠近前的配线层WC2作为选择栅极线SGSL发挥功能。各半导体膜23之中被用于选择栅极线SGSL的各配线层WC2所包围的区域作为选择栅极晶体管SST发挥功能。与作为选择栅极线SGSL发挥功能的配线层WC2相比沿D2轴更靠里侧的多层(图12中为四层)配线层WC2作为字线WL(WL0～WL3)发挥功能。半导体膜23之中被用于字线WL的各配线层WC2所包围的区域作为单元晶体管MT发挥功能。

在沿D2轴最靠里侧的配线层WC2(用于字线WL4的配线层WC2)的更里侧，也设有隧道绝缘膜TI2、电荷储存膜CI2、阻挡绝缘膜BI2的组，在阻挡绝缘膜BI2上，设有多层导电膜WC3。各导电膜WC3隔着隧道绝缘膜TI2、电荷储存膜CI2、阻挡绝缘膜BI2覆盖一个指形件FGR的上表面及侧面。因此，导电膜WC3在各指形件FGR之间独立。各导电膜WC3作为选择栅极线SGDL发挥功能。各半导体膜23之中被各导电膜WC3所包围的区域作为选择栅极晶体管SDT发挥功能。

在用于选择栅极线SGSL的配线层WC2的与用于字线WL1的配线层WC2相反一侧，设有接触插塞CP2。一个接触插塞CP2设置在一个鳍式构造24的上表面。各接触插塞CP2通过相对应的鳍式构造24之中而与该鳍式构造24中的全部半导体膜23接触。各接触插塞CP2的上端均与源极线SL连接。

鳍式构造24-1～24-4在一端相互连接。半导体膜23-1的上表面经由接触插塞CP10与位线BL0连接。半导体膜23-2的上表面经由接触插塞CP11与位线BL1连接。半导体膜23-3的上表面经由接触插塞CP12与位线BL2连接。

根据图11～图13所示的构造，也能够实现与图3所示的单元阵列111相同的构造。但是，在以下几个方面与图3的电路图不同。首先，第3实施方式中，未设置选择栅极晶体管SSTb，选择栅极晶体管SST直接连接于源极线SL。另外，图11～图13表示一个串包含四个单元晶体管MT的例子。另外，图11～图13表示四个指形件FGR共有选择栅极线SGSL的例子。

关于读取期间对各节点施加电压，与第1实施方式相同。由此，根据第3实施方式，也能够获得与第1实施方式相同的优点。

＜第4实施方式＞

第4实施方式涉及数据电路及页面缓冲器113中的读出放大器30的详情。

图15是用来说明第4实施方式的读出放大器30的动作原理的简化电路图。图15的读出放大器30在位线BL与SEN节点(读出节点)之间的电流路径上具备串叠(cascode)连接的第1及第2晶体管Q1、Q2以及连接于这些第1及第2晶体管Q1、Q2之间的第2节点n2与N2节点之间的第3晶体管Q3。第1晶体管Q1作为图14的开关SW发挥功能。

在位线BL与CELSRC节点之间，连接着与图3同样构成的NAND串STR。第3晶体管Q3的栅极与第1晶体管Q1的漏极一起连接于第1节点n1。在该第1节点n1与位线BL之间的电流路径上连接着第4晶体管Q4。该第4晶体管Q4是为了在例如单元晶体管MT的数据删除时将位线BL与第1节点n1电截止而设的高耐压的晶体管。另外，在VDDSA节点与第1节点n1之间，配置着PMOS(P-channel metal oxide semiconductor，P通道金属氧化物半导体)晶体管Q7。

第2晶体管Q2的漏极为SEN节点，在该SEN节点连接着电容器C的一端。该SEN节点是根据从单元晶体管MT读取的数据的逻辑对电容器C进行充放电的读出节点。

第1～第4晶体管Q1～Q4与晶体管Q7的接通或断开的切换控制是由图2的序列发生器140进行。第1～第4晶体管Q1～Q4均为NMOS(N-channel metal oxide semiconductor，N通道金属氧化物半导体)晶体管。

图16是图15的时序图。在对单元晶体管MT进行读取的情况下，首先，将第1晶体管Q1的栅极电压φ1设为高电平，将第2晶体管Q2的栅极电压φ2设定低电平(时刻t11)。这时，为了抑制第1晶体管Q1的漏极偏压依存性，理想的是抑制第2节点n2的电压变动。为此，只要将第1晶体管Q1的栅极电压φ1设定为SASRC节点的电压+第1晶体管Q1的阈值电压+过驱动电压(约0.2V左右)的电压即可。在该时刻t11，选择栅极线SGDL为高电平。像在第1实施方式中所记载的那样，选择栅极线SGSL在时刻t11的时间点，已经被施加了用来对晶体管SGSL赋予二极管连接的偏压的电压(VBL+VSRC等)。

然后，使NAND串STR的一端侧的CELSRC节点(源极线SL)上升到VDDSA(时刻t12)。在这个时间点，NAND串STR中的选择字线WL被施加读取电压Vcgrv。通过施加电压Vcgrv，选择单元晶体管MT只要具有高于电压Vcgrv的阈值电压便维持断开，只要具有低于电压Vcgrv的阈值电压便会接通。以下，将具有高于电压Vcgrv的阈值电压的单元晶体管MT处理成保持着数据“0”，将具有低于电压Vcgrv的阈值电压的单元晶体管MT处理成保持着数据“1”。

利用时刻t12的电压上升，使位线BL/BLI的电压当NAND串STR内的读取对象的单元晶体管MT的数据为“1”时基本不下降(图16的实线部分)，当该数据为“0”时大幅度下降(图16的虚线部分)。

在时刻t12，第1晶体管Q1的栅极电压φ1也被设定为SASRC节点的电压+第1晶体管Q1的阈值电压+过驱动电压。由此，第1晶体管Q1为接通状态，第2节点n2被钳位为SASRC节点的电压+过驱动电压的电压，而成为与第1晶体管Q1的漏极电压(节点n1的电压)的电压相同或比它略低的电压。另外，第1节点n1成为与在位线BL中流动的单元电流相应的电压。第2节点n2高于SASRC节点的电压，且第1节点n1的电压被施加给第3晶体管Q3的栅极，因此第3晶体管Q3作为二极管动作。由此，从CELSRC节点通过NAND串STR与位线BL流动的电流依次通过第4晶体管Q4、第1晶体管Q1及第3晶体管Q3流入到N2节点。

当从时刻t12起经过一段时间，位线BL的电位与第1及第3晶体管Q1、Q3之间的第2节点n2的电位稳定。在这种状态下，将第1晶体管Q1与第4晶体管Q4断开，且对第2晶体管Q2的栅极施加与时刻t11的栅极电压φ1相同的栅极电压φ2(时刻t13)。更具体来说，栅极电压φ2为SASRC节点的电压+第2晶体管Q2的阈值电压+过驱动电压。由此，第2节点n2被维持为与时刻t11时相同的电压电平。第1晶体管Q1与第4晶体管Q4均断开，由此第1节点n1成为高阻抗状态，第1节点n1被保持为时刻t13以前的电位。

通过将时刻t13的第2晶体管Q2的栅极电压φ2设为与时刻t11的第1晶体管Q1的栅极电压φ1相同，节点n2的电压电平也得以维持，第3晶体管Q3在时刻t13以后也作为二极管动作，来自SEN节点的电流通过第2晶体管Q2与第3晶体管Q3流动到SASRC节点。在时刻t13的时间点，根据NAND串STR内的读取对象单元的数据逻辑，位线BL的电位不同，因此，根据该电位，在时刻t13以后从SEN节点流动到SASRC节点的电流也不同，SEN节点的电位根据流动的电流而定。通过读出(sense)该SEN节点的电位，辨别出数据“0”与“1”。

如此，在时刻t13切换第1晶体管Q1与第2晶体管Q2的接通/断开的前后，以第1节点n1与第2节点n2的电位不会分别变化的方式控制第1及第2晶体管Q1、Q2的栅极电压φ1、φ2。由此，即使切换第1及第2晶体管Q1、Q2的接通/断开，在第3晶体管Q3的漏极-源极间流动的电流也大致相同。

所述说明中，当将第1晶体管Q1断开且将第2晶体管Q2接通时，将第4晶体管Q4断开，将第1节点n1设定为高阻抗状态，但也可以不将第4晶体管Q4断开，取而代之将NAND串STR内的选择栅极晶体管SDT、SST中的至少一个断开。

如此，第4实施方式中，在对单元晶体管MT进行读取时，使第1晶体管Q1接通以使来自位线BL的电流流入二极管连接的第3晶体管Q3，使位线BL及第2节点n2的电位稳定化之后，使第2晶体管Q2接通以使来自SEN节点的电流流入二极管连接的第3晶体管Q3，使SEN节点放电。也就是说，本实施方式中，不管第1及第2晶体管Q1、Q2中的哪一个接通，均会使第3晶体管Q3作为二极管动作，因此来自SEN节点的放电电流不会流动到单元侧。由此，能够不依存于NAND串STR的一端侧的CELSRC节点的电压而对单元晶体管MT进行读取，能够不使作为单元晶体管MT的可靠性降低的主要原因的CELSRC节点的电压降低，而降低SEN节点的电压来进行读取，从而能够不降低单元晶体管MT的可靠性地进行低电压驱动。

另外，能够不对CELSRC节点的电位造成影响地调整N2节点的电位，如下所述，通过调整SASRC节点的电位，能够调整单元晶体管MT的温度特性或单元电流路径的电阻的变动、或二极管连接的第3晶体管Q3的阈值变动等。

＜第5实施方式＞

以下所说明的第5实施方式中使第4实施方式的读出放大器30更具体化。

图17是第5实施方式的读出放大器30的电路图。图17中，对与图15在功能上相同的晶体管标附相同符号。图17的读出放大器30除了具有图15所示的第1～第4晶体管Q1～Q4以外，还具有第5～第15晶体管Q5～Q15与闩锁部31。

第5晶体管Q5连接于第3晶体管Q3的栅极-源极间。设置第5晶体管Q5是为了在对单元晶体管MT写入数据时，使从位线BL流动的电流不经由第1及第2晶体管Q1、Q2便流入第3节点n3。第5晶体管Q5根据GRS信号在接通与断开之间进行切换。

第6晶体管Q6配置在第3晶体管Q3的源极与SASRC节点之间，且根据INV信号而在接通与断开之间切换。第6晶体管Q6作为图14的开关SW发挥功能。

第7晶体管Q7与第8晶体管Q8串叠连接于电源电压节点VDD与第2节点n2之间。第7晶体管Q7是根据INV信号而在接通与断开之间切换，第8晶体管Q8是根据BLX信号而在接通与断开之间切换。

第9晶体管Q9配置在LBUS节点与SEN节点之间，且根据BLQ信号而在接通与断开之间切换。第10晶体管Q10与第11晶体管Q11串叠连接于LBUS节点与CLK节点之间。第10晶体管Q10是根据STB信号而在接通与断开之间切换。

第12晶体管Q12配置在LBUS节点与闩锁部31的输入节点之间，且根据STI信号而在接通与断开之间切换。第13晶体管Q13配置在LBUS节点与闩锁部31的输出节点之间，且根据STL信号而在接通与断开之间切换。

第14晶体管Q14与第15晶体管Q15串叠连接于电源电压节点VDD与接地节点之间。如下所述，第14晶体管Q14与第15晶体管Q15作为在锁定时强制地使闩锁部31的闩锁数据的逻辑反转的锁定控制部动作。第14晶体管Q14是根据LPCn信号而在接通与断开之间切换，且第15晶体管Q15是根据LDC信号而在接通与断开之间切换。

第7晶体管Q7与第14晶体管Q14为PMOS晶体管，其他晶体管为NMOS晶体管。

输入到第6及第7晶体管Q6、Q7的栅极的INV信号是与闩锁部31的闩锁数据INV逻辑相同的信号。

图17中，示出以下的例子：对第1晶体管Q1的栅极供给BLC信号，对第2晶体管Q2的栅极供给XXL信号，对第3晶体管Q3的栅极供给BLI信号，对第4晶体管Q4的栅极供给BLS信号，对第5晶体管Q5的栅极供给GRS信号。BLC信号对应于图15的φ1信号，XXL信号对应于φ2信号。

图18及图19是表示图17的读出放大器30的动作时序的时序图。图18表示从单元晶体管MT读取有效数据后进行不使读取电流流动的锁定动作时的动作时序，图19表示不进行锁定动作时的动作时序。如此，图17的读出放大器30针对是否进行锁定动作，能够任意地变更设定。

图18及图19的时序图表示对经多值写入的单元晶体管MT进行读取的动作时序。例如在对被写入四进制数据的单元晶体管MT进行读取的情况下，分UpperRead(上位读取)与LowerRead(下位读取)进行，但图18及图19表示UpperRead的动作时序。

在图18及图19的时序图中，示出IDSA(C电平)、IDSA(A/B电平)、IDSA(Er电平)分别读取单元晶体管MT的C电平、A/B电平、Er电平时，在二极管连接的第3晶体管Q3的漏极-源极间流动的电流波形。图18及图19的除此以外的信号波形为电压波形。

在图18的时刻t21，INV信号从低电平变化为高电平。这时，CELSRC节点、BLS信号、BLS信号及BLX信号分别成为高电压。由此，电流从CELSRC节点依次通过NAND串STR、第4晶体管Q4、第1晶体管Q1、第3晶体管Q3、第6晶体管Q6流入SASRC节点，位线BL及第2节点n2的电位不久便稳定化。位线BL及第2节点n2的电位分别如上所述成为与NAND串STR内的读取对象单元的数据逻辑相应的电位。

在时刻t22，如果BLS信号、BLC信号及BLX信号为低电平且XXL信号成为高电平，那么电流从SEN节点通过第2晶体管Q2、第3晶体管Q3及第6晶体管Q6流入N2节点。

由此，SEN节点如图18的虚线或一点链线所示，成为与紧邻时刻t22之前的第2节点n2的电位相应的电位。闩锁部31在时刻t23～t24时，将与SEN节点的电位相应的逻辑的数据进行闩锁。

图20(a)、20(b)是图18的时刻t23～t24期间的详细时序图。图20(a)的时序图表示SEN节点为低电平电位时、也就是从单元晶体管MT读取的数据为“0”时的动作时序，且图20(b)的时序图表示SEN节点为高电平电位时的动作时序。

在图20(a)的时刻t31，当LDC信号成为高电平时，第15晶体管Q15接通，LBUS节点成为低电平。然后，在时刻t32，当STI信号为高电平时，第12晶体管Q12接通，闩锁部31的输入节点INV成为与SEN节点相同的低电平电位。闩锁部31的输入节点INV与图17所示的INV信号电导通。

本来，当SEN节点为低电平电位时，第11晶体管Q11断开，LBUS节点保持为高电平电位。本实施方式中，在读取有效数据后，进行使INV信号为低电平以免来自SEN节点的电流流动到N2节点的锁定动作。因此，在时刻t32，使INV信号为低电平。

此外，闩锁部31包含反向并联连接的时控反相器，且将已闩锁的数据反相输出，因此必须在第13晶体管Q13接通的时刻t35之前，使LBUS节点的逻辑与闩锁部31的输出节点的逻辑相同，以免逻辑不同的信号发生冲突。因此，在时刻t33，将LPCn信号设为低电平，将LBUS节点从低电平变为高电平。

当SEN节点为高电平电位时，仍未从单元晶体管MT进行有效读取，因此如图20(b)所示，在时刻t32将INV信号暂时设为低电平之后，在时刻t35恢复为高电平。

如果将图18与图19的动作时序进行比较的话，图18与图19中不同的是：在SEN节点设定与从单元晶体管MT读取的数据的逻辑相应的电位之后，将SEN节点的电位写入到闩锁部31的期间t23～t24与该期间以后的动作时序。在不进行锁定动作的情况下，如图19所示，在时刻t24将INV信号设为高电平，因此第6晶体管Q6接通，来自位线BL或SEN节点的电流经由第6晶体管Q6持续流动到N2节点。

图17的读出放大器30不仅能够以像图18～图20(a)、20(b)那样的读出方式(以下，为新读出方式)对单元晶体管MT进行读取，而且以既有的ABL方式也能够对单元晶体管MT进行读取。

图21是以ABL方式对单元晶体管MT进行读取时的动作时序图。ABL方式中，首先对全部位线BL进行预充电(时刻t41～t42)。在该期间内，INV信号为低电平。由此，电流依次通过第7晶体管Q7、第8晶体管Q8、第1晶体管Q1、第4晶体管Q4流动到位线BL。

在时刻t42，提高XXL信号的电位电平，将第2晶体管Q2接通。由此，来自SEN节点的电流经由第2晶体管Q2、第1晶体管Q1及第4晶体管Q4流动到位线BL。流动的电流量根据紧邻时刻t42之前的位线BL的电位而变化，由此，SEN节点的电位成为与读取对象的单元晶体管MT的数据相应的电位电平。

然后，在时刻t43，INV信号成为高电平，但XXL信号的电平被放电至0V，因此电流未从SEN节点流动到N2节点。

图22是利用图17的读出放大器30对单元晶体管MT进行写入(编程)时的动作时序图。图17的读出放大器30还可以视需要进行QPW(QuickPassWrite，快速通过写入)。图22中示出进行QPW的位线BL(VLpassed)、不进行QPW的位线BL(VLnotpassed)以及非写入对象的位线BL(inhibit)这三条位线BL的电压波形。SGD是NAND串STR内的选择栅极晶体管的栅极电压波形。

QPW中，为了使施加给写入对象单元晶体管MT的写入电压阶段性地增加，如图22的虚线所示，BLC信号、BLX信号及GRS信号暂时大幅度下降后(时刻t51)，稍微提升(时刻t52)，位线BL(VLpassed)的电压也随之稍微提升。

图17的读出放大器30也可以采用分偶数位线BL与奇数位线BL对单元晶体管MT进行读取的读出方式。

图23是使用图17的读出放大器30分偶数位线BL与奇数位线BL对单元晶体管MT进行读取时的动作时序图。图23中，将对应于第偶数条及第奇数条的位线的第1晶体管Q1的栅极信号分别记作BLCE、BLC0。同样，将对应于第偶数条及第奇数条的位线的第5晶体管Q5的栅极信号分别记作GRSE、GRS0。图23的时序图表示选择偶数位线BL而不选择奇数位线BL时的动作时序。在时刻t61将全部位线BL暂时钳位为指定电压后，将进行读取的偶数位线BL设定为与NAND串STR内的读取对象单元相应的电位，奇数位线BL则按原样维持钳位后的电压(时刻t62)。如图23，在进行偶数位线BL的读取期间将奇数位线BL钳位，在进行奇数位线BL的读取期间将偶数位线BL钳位，由此，能够不受相邻位线BL的电位变动的影响地读出位线BL的电位，因而能够提高数据的读取精度。

采用图18～图20(a)、20(b)所示的新读出方式、锁定动作、图21所示的ABL读出方式、图22所示的QPW、图23所示的读出方式中的哪一种可由图1所示的存储器控制器200任意地设定。

如此，第5实施方式的读出放大器30具有与第4实施方式相同的第1～第4晶体管Q1～Q4，因此能够获得与第4实施方式相同的效果。另外，本实施方式的读出放大器30既可以采用使电流从SEN节点经由被二极管连接的第3晶体管Q3流入SASRC节点的新读出方式，又可以采用既有的ABL方式。另外，针对从单元晶体管MT读取有效数据后是否进行锁定动作，能够任意地设定。进一步说，针对是否进行QPW，也能够任意地设定。另外，还可以采用分偶数位线BL与奇数位线BL进行数据读取的读出方式。

＜第6实施方式＞

图17的读出放大器30为了进行锁定动作，在第2节点n2与SASRC节点之间配置第6晶体管Q6，但在无须进行锁定动作的情况下，能够设为与图17不同的电路构成。

图24是第6实施方式的读出放大器30的电路图。图24中，对与图17共用的构成部分标附相同符号，以下，以不同点为中心进行说明。图24的读出放大器30的第3晶体管Q3、第5晶体管Q5及第6晶体管Q6的连接与图17不同。

在图24中，第5晶体管Q5与第3晶体管Q3串叠连接于第2节点n2与SASRC节点之间。另外，第6晶体管Q6配置在第2节点n2与SASRC节点之间。第5晶体管Q5作为图14的开关SW发挥功能。

图17中，被输入到第5晶体管Q5的栅极的GRS信号在读取时为低电平，在写入时成为高电平，但图24中，GRS信号在读取时为高电平，在写入时成为低电平。因此，第3晶体管Q3在读取时作为二极管动作，在写入时与第1节点n1截止。

在图24的情况下，当INV信号成为低电平时，第6晶体管Q6便断开，来自SEN节点的电流通过第5晶体管Q5与二极管连接的第3晶体管Q3流动到SASRC节点。因此，无法进行锁定动作。

如此，第6实施方式的读出放大器30无法进行锁定动作，但除此以外能够获得与第5实施方式相同的效果。

＜第7实施方式＞

如上所述，图17或图24所示的读出放大器30能够在读取时使电流从SEN节点流入SASRC节点的新读出方式与使电流从SEN节点流入位线BL侧的既有的ABL方式之间任意地切换并予以实施，该切换控制可以由图2的半导体存储装置100内的序列发生器140进行，或者也可以由与存储装置100单独地设置的存储器控制器200进行。

图25是具备存储器控制器200与半导体存储装置100的存储系统1的概略性框图。存储器控制器200接收来自处理器(主机装置)43的指示，对半导体存储装置100进行存取，以进行数据的写入或读取。另外，如上所述，存储器控制器200能够切换读出放大器30的读出方式。

作为指示切换读出方式的方法，能考虑到例如以前置命令作出的指示、以SetFeature命令序列作出的指示及以参数集作出的指示中的任一种。或者，也可以采用其他指示方法。

图26是以前置命令指示时的概略性时序图。图26表示在读取经多值写入的单元晶体管MT的数据的情况下在A电平的读取与C电平的读取中改变读出方式的例子。

在有以前置命令作出的指示的情况下，例如在A电平采用新读出方式，在C电平采用ABL读出方式。在没有以前置命令作出的指示的情况下，在A电平与C电平两者均采用新读出方式。

如图27所示，存储器控制器200依次将外部前置命令、读取命令00h、读取地址、读取命令30h经由例如I/O(input-output，输入输出)总线等发送给半导体存储装置100。半导体存储装置100内的序列发生器140解读外部前置命令，选择新读出方式与ABL读出方式中的任一种。

如此，第7实施方式中，能够从半导体存储装置100的外部对读出放大器30的读出方式变更设定，因此变得容易进行读出放大器30的动作确认。

＜第8实施方式＞

图17等的读出放大器30在二极管连接的第3晶体管Q3的源极侧设有N2节点。通过调整该SASRC节点的电压，能够改变位线BL的电压。改变位线BL的电压的目的在于例如：1)为了调整单元电流；2)为了抵消单元电流路径的电阻的变动；以及3)为了消除二极管连接的第3晶体管Q3的阈值的变动等。

图28是表示调整SASRC节点的电压的电压调整部51的一例的电路图。图28的电压调整部51具有配置在SASRC节点与接地节点之间的晶体管52以及调整该晶体管52的栅极电压的比较器53。比较器53将SASRC节点的电压与基准电压Vref进行比较，如果SASRC节点的电压高，那么便降低晶体管52的栅极电压，如果SASRC节点的电压低，那么便提高晶体管52的栅极电压。

1)当周围温度上升时，通常单元晶体管MT的阈值会变低。当单元晶体管MT的阈值变低时，电流便容易从CELSRC节点通过NAND串STR流动到位线BL，从而使位线BL的电压上升。在这种情况下，如果提高SASRC节点的电压，那么电流便不易流动到二极管连接的第3晶体管Q3的漏极-源极间，因此能够抑制在位线BL中流动的电流量。由此，在周围温度上升的情况下，例如使用图28的电路将SASRC节点设定地较高即可。

2)从NAND串STR到读出放大器30的距离越长，受位线BL的电阻的影响越深。也就是说，通过位线BL的单元电流路径的电阻变高，位线BL的电压变低。因此，在读取位于远离读出放大器30的位置的单元区块内的单元晶体管MT的数据时，例如使用图28的电路降低SASRC节点的电压，增加在位线BL中流动的电流。

3)二极管连接的第3晶体管Q3具有阈值变动。在阈值低的情况下，电流容易从位线BL流动到第3晶体管Q3，因此在这种情况下，例如使用图28的电路将SASRC节点设定得较高即可。相反，在阈值高的情况下，电流不易从位线BL流动到第3晶体管Q3，因此将SASRC节点设定得较低即可。

图28中，示出了在SASRC节点连接用于调整电压的电路的例子，但也可以在图17等的第3晶体管Q3与第6晶体管Q6之间的第3节点n3连接该电路。

如此，第8实施方式中，设置调整SASRC节点的电压的电路，因此能够抵消因温度导致的单元电流的变化、单元电流路径的电阻变动以及二极管连接的第3晶体管Q3的阈值变动，能够使稳定的电流流入位线BL，从而使数据读取的可靠性提高。

＜第9实施方式＞

像所述第8实施方式中所说明的那样，SASRC节点的电压有可能因1)周围温度、2)从NAND串STR到读出放大器30的距离、3)二极管连接的第3晶体管Q3的阈值变动而变动。由此，由图28的比较器53用来与SASRC节点的电压进行比较的基准电压Vref也必须将所述1)～3)考虑在内进行调整。也就是说，在SASRC节点的电压因所述1)～3)变动的情况下，理想的是基准电压Vref也变动所述变动量。因此，以下所说明的第9实施方式的特征在于，在图28的电压调整部51中追加有用来产生基准电压Vref的基准电压产生电路。该基准电压产生电路中，将所述1)～3)考虑在内来调整基准电压Vref。

该基准电压产生电路无须针对各读出放大器30分别设置，能够由多个读出放大器30共用一个基准电压产生电路。例如，也可以在每个存储器组设置基准电压产生电路。在这种情况下，在与一个存储器组内的全部SASRC节点的电压的比较中使用由相对应的基准电压产生电路所产生的基准电压Vref。

图29是表示基准电压产生电路61的一例的电路图。图29的基准电压产生电路61具有电流源62、电阻复制部63、二极管复制部64以及反馈控制部65。此外，图29中，将图15等的二极管连接的晶体管Q3记作电流源Q3。

电流源62产生与流动在读取对象的NAND串STR的电流相应的电流。电流源62未必需要设置在基准电压产生电路61内，只要设置在半导体存储装置100内即可。电流源62产生的电流是预先设定的。更具体来说，理想的是电流源62产生的电流被设定为读出放大器30将NAND串STR内的任意的单元晶体管MT判定为ON(接通)单元的边界的电流。如上所述，当周围温度上升时，通常单元晶体管MT的阈值会变低，流动在NAND串STR中的单元电流增大。由此，也可以根据周围温度，对从电流源62输出的电流进行可变控制。或者，在设计图29的基准电压产生电路61时，也可以预先设想周围温度，根据所设想的温度，将从电流源62输出的电流值设定为固定值。

电阻复制部63连接于电流源62的电流路径，且具有与位线的电阻值相应的电阻值。也就是说，电阻复制部63具有与读取电流从读取对象的NAND串STR流动到位线BL时的位线BL的电阻值相当的电阻值。根据NAND串STR与读出放大器30的距离，位线的电阻值会有所变化，因此理想的是电阻复制部63的电阻值根据进行哪个NAND串STR的读取来进行可变调整。电阻复制部63的电阻部的调整是例如由图2所示的序列发生器140进行，根据半导体存储装置100内的各NAND串STR与读出放大器30的距离来精细地调整电阻复制部63的电阻值会使序列发生器140的处理负担较大。由此，也可以事先准备电阻复制部63的几个电阻值，并从其中选择一个。

二极管复制部64是连接于电阻复制部63的一端与基准电压Vref的输出节点n0之间，且模拟第3晶体管Q3的电特性的晶体管。第3晶体管Q3是针对各SEN节点分别设置，且在半导体存储装置100内设有多个第3晶体管Q3。各个第3晶体管Q3各自的电特性有些许变动，因此二极管复制部64也可以是将以与第3晶体管Q3相同的设计基准形成的多个晶体管并联连接而成的部件。通过将多个晶体管并联连接，能够使各个晶体管的电特性的变动平均化，因此能够减少与第3晶体管Q3的电特性的差异。此外，在使二极管复制部64包含多个晶体管的情况下，必须对照多个晶体管的数量，也对从电流源62流入的电流进行调整。

第3晶体管Q3具有阈值变动与温度特性的变动，但如上所述，通过将以与第3晶体管Q3相同设计基准形成的多个晶体管并联连接来构成二极管复制部64，能够抵消阈值变动与温度特性的变动。

反馈控制部65具有比较器66、PMOS晶体管67及NMOS晶体管68。比较器66将电流源62与电阻复制部63的连接节点的电压和指定的阈值电压VREF_SRC进行比较，输出表示两电压的大小关系的二进制信号。该二进制信号被输入到PMOS晶体管67的栅极。PMOS晶体管67与NMOS晶体管68级联连接于电源节点与接地节点之间，且两晶体管的漏极成为基准电压产生电路61的输出节点n0，从该输出节点n0输出基准电压Vref。基准电压产生电路61的输出节点n0还连接于二极管复制部64的源极，由此，以电流源62与电阻复制部63的连接节点的电压与指定的阈值电压VREF_SRC一致的方式进行反馈控制。

比较器66对电流源62与电阻复制部63的连接节点的电压进行反馈控制的理由在于，该连接节点的电压是相当于读取对象的NAND串STR的位线电压的电压，图29的基准电压产生电路61监视读取对象的NAND串STR的位线电压，并进行与产生基准电压Vref等效的处理。

读取对象的NAND串STR的位线电压根据NAND串STR的温度特性而变动。由此，理想的是将NAND串STR的温度特性考虑在内来设定阈值电压VREF_SRC。此外，阈值电压VREF_SRC一旦设定后，也可以不进行变更，例如也可以根据由温度传感器等检测出的温度，对阈值电压VREF_SRC进行可变控制。

如此，第9实施方式中，在具有与从NAND串STR通过位线BL与第3晶体管Q3到达至SASRC节点为止的电流路径相同的电流路径的基准电压产生电路61，产生成为用来调整SASRC节点的电压的基准的基准电压Vref，因此能够高精度地调整SASRC节点的电压。更具体来说，将1)周围温度、2)从NAND串STR到读出放大器30的距离以及3)二极管连接的第3晶体管Q3的阈值变动考虑在内而产生基准电压Vref，因此有可能因1)～3)变动的SASRC节点的电压与基准电压Vref的差电压不会受到所述1)～3)的影响。由此，能够不受所述1)～3)的影响，而对照基准电压Vref高精度地调整SASRC节点的电压。

此外，在各实施方式中，能够适用以下事项。

在多值电平的读取动作(读取)中，被施加给在A电平的读取动作中所选择的字线的电压例如为0V～0.55V之间。不限定于此，也可以设为0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V及0.5V～0.55V中任一范围之间。

被施加给在B电平的读取动作中所选择的字线的电压例如为1.5V～2.3V之间。不限定于此，也可以设为1.75V～1.8V、1.8V～1.95V、1.95V～2.1V及2.1V～2.3V中任一范围之间。

被施加给在C电平的读取动作中所选择的字线的电压例如为3.0V～4.0V之间。不限定于此，也可以设为3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.7V及3.7V～4.0V中任一范围之间。

作为读取动作的时间(tR)，例如可以设为25μs～38μs、38μs～70μs及70μs～80μs中任一范围之间。

写入动作包括编程动作及验证动作。写入动作中，最初施加给编程动作时所选择的字线的电压例如为13.7V～14.3V之间。不限定于此，例如也可以设为13.7V～14.0V及14.0V～14.7V中任一范围之间。

也可以将对第奇数条的字线进行写入时最初施加给所选择字线的电压与对第偶数条字线进行写入时最初施加给所选择字线的电压进行变更。

在将编程动作设为ISPP(Incremental Step Pulse Program，增量阶跃脉冲编程)方式时，作为升压的电压，例如可举出0.5V左右。

作为被施加给非选择字线的电压，例如可以设为7.0V～7.3V之间。并不限定于这种情况，例如也可以设为7.3V～8.4V之间，还可以设为7.0V以下。

也可以根据非选择字线是第奇数条字线或者是第偶数条字线来改变所要施加的通过电压(pass voltage)。

作为写入动作的时间(tProg)，例如可以设为1700μs～1800μs、1800μs～1900μs及1900μs～2000μs中任一范围之间。

删除动作中，最初施加给形成在半导体基板上部且存储单元配置在上方的阱的电压例如为12V～13.7V之间。不限定于这种情况，例如也可以为13.7V～14.8V、14.8V～19.0V、19.0～19.8V及19.8V～21V中任一范围之间。

作为删除动作的时间(tErase)，例如可以设为3000μs～4000μs、4000μs～5000μs及4000μs～9000μs中任一范围之间。

存储单元具有在半导体基板(硅基板)上隔着膜厚为4～10nm的隧道绝缘膜配置的电荷储存层。该电荷储存层可以是膜厚为2～3nm的SiN、或SiON等绝缘膜与膜厚为3～8nm的多晶硅的积层构造。另外，可以在多晶硅中添加Ru等金属。在电荷储存层上形成绝缘膜。该绝缘膜具有例如由膜厚为3～10nm的下层High-k膜与膜厚为3～10nm的上层High-k膜所夹着的膜厚为4～10nm的氧化硅膜。作为High-k膜，可举出HfO等。另外，氧化硅膜的膜厚可以比High-k膜的膜厚更厚。在绝缘膜上，隔着膜厚为3～10nm的功函数调整用材料形成膜厚为30nm～70nm的控制电极。这里，功函数调整用材料为TaO等金属氧化膜或TaN等金属氮化膜。作为控制电极，可以使用W等。

另外，可以在存储单元间形成气隙。

已对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提出的，并未意图限定发明的范围。这些新颖的实施方式能够以其他多种方式实施，且能够在不脱离发明主旨的范围内，进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等范围内。

Claims

1.一种半导体存储装置，包括：

第1串，包括与源极线串联连接的第1晶体管及串联连接在所述第1晶体管与位线之间的多个第1单元晶体管；以及

第2串，包括与所述源极线串联连接的第2晶体管及串联连接在所述第2晶体管与所述位线之间的多个第2单元晶体管；

其中在读取时，所述第2晶体管的栅极被施加使所述第2晶体管断开的电压，且当对所述第1单元晶体管施加电压时，所述第2晶体管的所述栅极被施加与施加给所述源极线的电压实质上相同的电压。

2.根据权利要求1所述的半导体存储装置，其中

所述第1串还包括第3晶体管，

所述第2串还包括第4晶体管，且在所述读取时，所述第3晶体管的栅极被施加比施加给所述第4晶体管的栅极的电压高的电压。

3.根据权利要求2所述的半导体存储装置，其中

所述多个第1单元晶体管连接在所述第1晶体管与所述第3晶体管之间，且

所述多个第2单元晶体管连接在所述第2晶体管与所述第4晶体管之间。

4.根据权利要求1所述的半导体存储装置，其中

在读取时，所述第1晶体管的栅极被施加使所述第2晶体管断开的电压。

5.根据权利要求1所述的半导体存储装置，其中

在所述读取时，在第1阶段中所述第2晶体管的栅极被施加使所述第2晶体管断开的电压，在所述第1阶段中通过电压被施加到所述多个第1单元晶体管，在所述第1阶段后的第2阶段中所述第2晶体管的所述栅极被施加与施加给所述源极线的电压实质上相同的电压，在所述第2阶段中读取电压被施加到所述多个第1单元晶体管中的一个。

6.根据权利要求1所述的半导体存储装置，其中所述电压包含第1电压和比所述第1电压高的第2电压，且所述第1电压是正电压。

7.根据权利要求1所述的半导体存储装置，其中所述电压包含读取电压。

8.一种半导体存储装置，包括：

其中在开始对所述多个第1单元晶体管的栅极施加电压后，所述第2晶体管的栅极被施加与施加给所述源极线的电压实质上相同的电压。

9.根据权利要求8所述的半导体存储装置，其中

所述第1串还包括第3晶体管，

10.根据权利要求9所述的半导体存储装置，其中

11.根据权利要求10所述的半导体存储装置，其中在读取时，所述第1晶体管的栅极被施加使所述第2晶体管断开的电压。

12.根据权利要求11所述的半导体存储装置，其中

在所述读取时，在第1阶段中所述第2晶体管的栅极被施加使所述第2晶体管断开的电压，在所述第1阶段中通过电压被施加到所述多个第1存储单元晶体管，在所述第1阶段后的第2阶段中所述第2晶体管的所述栅极被施加与施加给所述源极线的电压实质上相同的电压，在所述第2阶段中读取电压被施加到所述多个第1存储单元晶体管中的一个。

13.根据权利要求8所述的半导体存储装置，其中所述电压包含在读取周期时施加的读取电压。

14.一种半导体存储装置，包括：

第2串，包括与所述源极线串联连接的第2晶体管及串联连接在所述第2晶体管与所述位线之间的多个第2单元晶体管，所述第1晶体管的栅极与所述第2晶体管的栅极连接；

第4晶体管，电连接在所述位线与第1节点之间；

第5晶体管，电连接在所述第1节点与第2节点之间；以及

第6晶体管，具有与所述位线电连接的栅极且连接在所述第1节点与第3节点之间。

15.根据权利要求14所述的半导体存储装置，其中所述第2节点与闩锁电路电连接。

16.根据权利要求14所述的半导体存储装置，其中所述第3节点的电压可以调整。

17.根据权利要求16所述的半导体存储装置，其中所述第3节点与电压产生器连接。

18.根据权利要求14所述的半导体存储装置，其中

所述第4晶体管的源极及漏极中的一个与所述位线电连接，所述第4晶体管的所述源极及所述漏极中的另一个与所述第1节点电连接，

所述第5晶体管的源极及漏极中的一个与所述第1节点电连接，所述第5晶体管的所述源极及所述漏极中的另一个与所述第2节点电连接，且

所述第6晶体管的源极及漏极中的一个与所述1节点电连接，所述第6晶体管的所述源极及所述漏极中的另一个与所述第3节点电连接。

19.一种半导体存储装置，包括：

第1串，包括与位线连接的第1晶体管、与源极线连接的第2晶体管、及串联连接在所述第1晶体管与所述第2晶体管之间的多个第1单元晶体管；

第2串，包括与所述位线连接的第3晶体管、与所述源极线连接的第4晶体管、及串联连接在所述第3晶体管与所述第4晶体管之间的多个第2单元晶体管；所述第1晶体管的栅极与所述第3晶体管的栅极分离，所述第2晶体管的栅极与所述第4晶体管的栅极连接；以及

控制电路，构成为在读取时，对所述源极线施加第1电压，对所述位线施加第2电压，对所述第2晶体管的所述栅极施加第3电压，对所述多个第1单元晶体管中的第1个的栅极施加第4电压，且对所述多个第1单元晶体管中的第2个的栅极施加第5电压，所述第1电压高于所述第2电压，所述第1电压与所述第3电压实质上相同，且所述第5电压高于所述第4电压。

20.根据权利要求19所述的半导体存储装置，还包括：

第5晶体管，连接在所述第2晶体管与所述源极线之间；以及

第6晶体管，连接在所述第4晶体管与所述源极线之间，其中所述第5晶体管的栅极与所述第6晶体管的栅极连接。

21.根据权利要求20所述的半导体存储装置，其中

所述控制电路进一步构成为在所述读取时，对所述第5晶体管的所述栅极施加使所述第5晶体管接通的电压。

22.根据权利要求19所述的半导体存储装置，其中

所述控制电路进一步构成为在所述读取时，对所述第2晶体管的所述栅极施加使所述第2晶体管断开的电压。

23.根据权利要求19所述的半导体存储装置，其中

所述控制电路进一步构成为在所述读取时，对所述第2晶体管的所述栅极施加使所述第2晶体管断开的电压，且当所述第4和第5电压分别被施加到所述多个第1单元晶体管中的所述第1个和所述第2个时，对所述第2晶体管的所述栅极施加所述第3电压。

24.根据权利要求19所述的半导体存储装置，其中：

所述控制电路进一步构成为在所述读取时，对所述第1晶体管的所述栅极施加使所述第1晶体管接通的电压，且对所述第3晶体管的所述栅极施加使所述第3晶体管断开的电压。

25.根据权利要求19所述的半导体存储装置，还包括：

第3串，包括与所述位线连接的第5晶体管、与所述源极线连接的第6晶体管及串联连接在所述第5晶体管与所述第6晶体管之间的多个第3单元晶体管；以及

第4串，包括与所述位线连接的第7晶体管、与所述源极线连接的第8晶体管及串联连接在所述第7晶体管与所述第8晶体管之间的多个第4单元晶体管；其中

所述第5晶体管的栅极与所述第1晶体管的所述栅极、所述第3晶体管的所述栅极及所述第7晶体管的栅极分离；

所述第6晶体管的栅极与所述第8晶体管的栅极连接，并且与所述第2晶体管的所述栅极分离；且

26.根据权利要求25所述的半导体存储装置，其中：

27.根据权利要求25所述的半导体存储装置，还包括：

第9晶体管，连接在所述第2晶体管与所述源极线之间；

第10晶体管，连接在所述第4晶体管与所述源极线之间；

第11晶体管，连接在所述第6晶体管与所述源极线之间；以及

第12晶体管，连接在所述第8晶体管与所述源极线之间；其中

所述第9晶体管的栅极与所述第10晶体管的栅极连接；且

所述第11晶体管的栅极与所述第12晶体管的栅极连接，并且与所述第9晶体管的所述栅极分离。

28.一种控制半导体存储装置的方法，所述半导体存储装置包括第1串和第2串，所述第1串包括：与位线连接的第1晶体管，与源极线连接的第2晶体管及串联连接在所述第1晶体管与所述第2晶体管之间的多个第1单元晶体管；所述第2串包括：与所述位线连接的第3晶体管，与所述源极线连接的第4晶体管及串联连接在所述第3晶体管与所述第4晶体管之间的多个第2单元晶体管；所述第1晶体管的栅极与所述第3晶体管的栅极分离，所述第2晶体管的栅极与所述第4晶体管的栅极连接；所述方法包括：

在读取时，对所述源极线施加第1电压，对所述位线施加第2电压，对所述第2晶体管的所述栅极施加第3电压，对所述多个第1单元晶体管中的第1个的栅极施加第4电压，且对所述多个第1单元晶体管中的第2个的栅极施加第5电压；所述第1电压高于所述第2电压，所述第1电压与所述第3电压实质上相同，且所述第5电压高于所述第4电压。

29.根据权利要求28所述的方法，其中所述半导体存储装置还包括：

第5晶体管，连接在所述第2晶体管与所述源极线之间；以及

第6晶体管，连接在所述第4晶体管与所述源极线之间；其中

所述第5晶体管的栅极与所述第6晶体管的栅极连接。

30.根据权利要求29所述的方法，还包括：

在所述读取时，对所述第5晶体管的所述栅极施加使所述第5晶体管接通的电压。

31.根据权利要求28所述的方法，还包括：

在所述读取时，对所述第2晶体管的所述栅极施加使所述第2晶体管断开的电压。

32.根据权利要求28所述的方法，还包括：

在所述读取时，对所述第2晶体管的所述栅极施加使所述第2晶体管断开的电压，且当所述第4和第5电压分别被施加到所述多个第1单元晶体管中的所述第1个和第2个时，对所述第2晶体管的所述栅极施加所述第3电压。

33.根据权利要求28所述的方法，还包括：

在所述读取时，对所述第1晶体管的所述栅极施加使所述第1晶体管接通的电压，且对所述第3晶体管的所述栅极施加使所述第3晶体管断开的电压。

34.根据权利要求28所述的方法，其中

所述半导体存储装置还包括：

第3串，包括与所述位线连接的第5晶体管、与所述源极线连接的第6晶体管、及串联连接在所述第5晶体管与所述第6晶体管之间的多个第3单元晶体管；以及

第4串，包括与所述位线连接的第7晶体管、与所述源极线连接的第8晶体管、及串联连接在所述第7晶体管与所述第8晶体管之间的第4单元晶体管；，

所述方法还包括：在所述读取时，对所述第2晶体管的所述栅极施加使所述第2晶体管断开的电压。

35.根据权利要求34所述的方法，还包括：

36.根据权利要求34所述的方法，其中：

所述装置还包括：

第9晶体管，连接在所述第2晶体管与所述源极线之间；

第10晶体管，连接在所述第4晶体管与所述源极线之间；

第11晶体管，连接在所述第6晶体管与所述源极线之间；以及

第12晶体管，连接在所述第8晶体管与所述源极线之间；

所述第9晶体管的栅极与所述第10晶体管的栅极连接；且