CN103578557A - 非易失性半导体存储装置及其读出方法 - Google Patents
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Abstract
本发明提供一种可防止通道升压、防止电流从位线流至源极线且缩短数据读取所需的感测时间的非易失性半导体装置及其读出方法。此非易失性半导体装置包括：多个存储器串，由分别连接至各字线的多个存储单元串连而成，每个存储器串通过第一及第二选择门晶体管连接于位线与源极线之间；控制电路，控制第一及第二选择门晶体管，使得当字线的电压上升至既定的电平用以读出存储单元中的数据时，第一选择门晶体管导通且第二选择门晶体管关闭的第一状态以及第一选择门晶体管关闭且第二选择门晶体管导通的第二状态交互产生。
Description
技术领域
本发明是有关于例如闪存等电性可改写的非易失性半导体存储装置(EEPROM)与其读出方法。
背景技术
位线与源极线之间多个的存储单元晶体管(以下称为存储单元)串行构成NAND串，而多个的NAND串高度积体化后形成NAND型非易失性半导体存储装置为常见的技术。
对一个标准的NAND型非易失性半导体存储装置来说，抹除动作是通过施加高电压(例如20V)至半导体基板以及施加0V至字线来实行。藉此，将电子从浮动栅极(也就是例如多晶硅等所组成的电荷蓄积层)抽出，使得门坎值低于抹除门坎值(例如-3V)。另一方面，写入动作是通过施加0V至半导体基板以及施加高电压(例如20V)至控制栅极来实行。因此，电子从半导体基板注入浮动栅极，使得门坎值高于写入门坎值(例如1V)。而具有上述门坎值之一的存储单元状态可以藉由施加位于写入门坎值与抹除门坎值之间的读取电压(例如0V)至控制栅极后检查是否有电流流动至存储单元来判断。
专利文献1：特开2010-287283号公报
专利文献2：特开2010-250926号公报
图8A、8B是用来说明有关传统NAND型快闪EEPROM的通道中的增强电子的问题的基板剖面图。图8C是用来说明有关图8A的NAND型快闪EEPROM的通道中的增强电子的问题的动作例时序图。在本说明书表示各动作例的时序图中，每条线会标示其电压。
在读出程序的预设阶段，字线在读出的设定前会被设定在既定的电压VpassR(例如6V)或Vsel(例如0.5V)(图8A、8C)。首先，连接至选择栅极线SGD与/或SGS的选择门晶体管被关闭，位线被预充至一既定的值(大约0.5V～1V)。接着，为了将存储单元的状态反映于位线电压上，连接至选择栅极线SGD与/或SGS的选择门晶体管被导通(图8B、8C)此时，在基板30内增强的电子往全域位线GBL与源极线SL流动，热电子31在基板30内产生并注入至浮动栅极(FG)(图8B)。
图9A、9B是用来说明防止传统NAND型快闪EEPROM通道升压时的问题的基板剖面图。图9C是用来说明防止图9A、9B的NAND型快闪EEPROM通道升压时的问题的动作例时序图。
为了避免通道升压，在上述将字线设定在电压VpassR的动作中，必须将选择栅极线SGD与SGS都设定在高电平(图9A与图9C的41)，或是将全部字线WL与选择栅极线SGS设定至高电平(图9B与图9C的42)。然而，在这个情况下，会有感测时间拉长的问题。再者，为了防止电流从全域位线GBL通过存储器串流动至源极线SL，全域位线GBL、选择栅极线SGD或SGS在字线WL的设定动作中必须设定至0V(图9C的42)。
本发明的目的是为了解决上述问题点，而提出一种非易失性半导体存储装置与其读取方法，相比于已知技术，能够防止电流从位线流动至源极线，并且缩短数据读取所需要的感测时间。
发明内容
本发明第一个观点提供一种非易失性半导体装置，包括：多个存储器串，由分别连接至各字线的多个存储单元串连而成，每个该存储器串通过第一及第二选择门晶体管连接于位线与源极线之间；控制电路，控制该第一及第二选择门晶体管，使得当该字线的电压上升至既定的电平用以读出该存储单元中的数据时，该第一选择门晶体管导通且该第二选择门晶体管关闭的第一状态以及该第一选择门晶体管关闭且该第二选择门晶体管导通的第二状态交互产生。
在上述非易失性半导体装置中，该控制电路控制该第一及第二选择门晶体管，使得在高电平电压施加至该第一及第二选择门晶体管的栅极使两者皆导通后，该第一状态与该第二状态交互产生。
在上述非易失性半导体装置中，该控制电路控制该第一及第二选择门晶体管，使得高电平电压施加至该第一及第二选择门晶体管的栅极使两者皆导通，接着该第一选择门晶体管导通且第二选择门晶体管关闭，接着该第一状态与该第二状态交互产生。
在上述非易失性半导体装置中，该第一选择门晶体管是连接至漏极侧的选择栅极线SGD的选择门晶体管，该第二选择门晶体管是连接至源极侧的选择栅极线SGS的选择门晶体管。
在上述非易失性半导体装置中，该第一选择门晶体管是连接至源极侧的选择栅极线SGS的选择门晶体管，该第二选择门晶体管是连接至漏极侧的选择栅极线SGD的选择门晶体管。
在上述非易失性半导体装置中，该控制电路控制该第一及第二选择门晶体管，使得当该第一状态与该第二状态交互产生时，至少存在一个该第一及第二选择门晶体管都关闭的期间。
在上述非易失性半导体装置中，该控制电路控制该第一及第二选择门晶体管，使得该第一状态与该第二状态反复地交互产生。
本发明第二个观点提供一种非易失性半导体装置的读出方法，该非易失性半导体装置包括多个存储器串，由分别连接至各字线的多个存储单元串连而成，每个该存储器串通过第一及第二选择门晶体管连接于位线与源极线之间，该读出方法包括：控制该第一及第二选择门晶体管，使得当该字线的电压上升至既定的电平用以读出该存储单元中的数据时，该第一选择门晶体管导通且该第二选择门晶体管关闭的第一状态以及该第一选择门晶体管关闭且该第二选择门晶体管导通的第二状态交互产生。
在上述非易失性半导体装置的读出方法中，该第一及第二选择门晶体管被控制，使得在高电平电压施加至该第一及第二选择门晶体管的栅极使两者皆导通后，该第一状态与该第二状态交互产生。
在上述非易失性半导体装置的读出方法中，该第一及第二选择门晶体管被控制，使得高电平电压施加至该第一及第二选择门晶体管的栅极使两者皆导通，接着该第一选择门晶体管导通且第二选择门晶体管关闭，接着该第一状态与该第二状态交互产生。
在上述非易失性半导体装置的读出方法中，该第一选择门晶体管是连接至漏极侧的选择栅极线SGD的选择门晶体管，该第二选择门晶体管是连接至源极侧的选择栅极线SGS的选择门晶体管。
在上述非易失性半导体装置的读出方法中，该第一选择门晶体管是连接至源极侧的选择栅极线SGS的选择门晶体管，该第二选择门晶体管是连接至漏极侧的选择栅极线SGD的选择门晶体管。
在上述非易失性半导体装置的读出方法中，该第一及第二选择门晶体管被控制，使得当该第一状态与该第二状态交互产生时，至少存在一个该第一及第二选择门晶体管都关闭的期间。
在上述非易失性半导体装置的读出方法中，该第一及第二选择门晶体管被控制，使得该第一状态与该第二状态反复地交互产生。
如以上所述，本发明提供一种非易失性半导体存储装置及其读出方法，比起已知技术，能够避免通道升压、避免电流从位线流至源极线并且缩短数据读出的感测时间。
附图说明
图1是根据本发明实施例的NAND型快闪EEPROM的全体架构方块图。
图2是图1的存储单元阵列10与其外围电路的电路图。
图3是用来说明根据本发明实施例的NAND型快闪EEPROM的读出方法的背景技术的电路图，也是显示图1的存储单元阵列10与其外围电路的组成例的电路图。
图4是用来说明根据本发明实施例的NAND型快闪EEPROM的读出方法的背景技术的动作时序图。
图5是用来说明本发明实施例的NAND型快闪EEPROM的读出方法的基本概念的动作时序图。
图6A是根据本发明实施例1的NAND型快闪EEPROM的读出方法的动作时序图。
图6B是根据本发明实施例2的NAND型快闪EEPROM的读出方法的动作时序图。
图6C是根据本发明实施例3的NAND型快闪EEPROM的读出方法的动作时序图。
图7A是根据本发明实施例1的修正例的NAND型快闪EEPROM的读出方法的动作时序图。
图7B是根据本发明实施例2的修正例的NAND型快闪EEPROM的读出方法的动作时序图。
图7C是根据本发明实施例3的修正例的NAND型快闪EEPROM的读出方法的动作时序图。
图8A是用来说明有关传统NAND型快闪EEPROM的通道中的增强电子的问题的基板剖面图。
图8B是用来说明有关传统NAND型快闪EEPROM的通道中的增强电子的问题的基板剖面图。
图8C是用来说明有关图8A的NAND型快闪EEPROM的通道中的增强电子的问题的动作例时序图。
图9A是用来说明防止传统NAND型快闪EEPROM通道升压时的问题的基板剖面图。
图9B是用来说明防止传统NAND型快闪EEPROM通道升压时的问题的基板剖面图。
图9C是用来说明防止图9A、9B的NAND型快闪EEPROM通道升压时的问题的动作例时序图。
图10是根据专利文献1的第1传统例的NAND型快闪EEPROM动作时序图。
图11是根据专利文献2的第2传统例的NAND型快闪EEPROM动作时序图。
[主要元件标号说明]
10～存储单元阵列； 11～控制电路；
12～列解码器； 13～高电压产生电路；
14～数据改写及读出电路； 14a、14b～拴锁；
15～行解码器； 17～指令暂存器；
18～地址暂存器； 19～动作逻辑控制器；
20～金属线； 30～基板；
31～热电子； 50～数据输入输出缓冲器；
51～数据输入输出端子； 52～数据线；
BL、BLe、BLo～位线； CELSRC～共享源极线；
MC0～MC15～存储单元； NU0～NU2～NAND单元；
SG1、SG2～选择门晶体管；
SGD、SGS、DSL、SSL、SGSL、SGDL～选择栅极线；
SL～源极线； GBL～全域位线；
GSGD、GSGS～全域选择栅极线； GWL～全域字线；
WL、WL0～WL15、WL、WLi-1～WLi+2～字线。
具体实施方式
以下，参照图式来说明本发明的实施例。以下的实施例中，相同的构成要素会标示相同的标号。
图1是根据本发明实施例的NAND型快闪EEPROM的全体架构方块图。而图2是图1的存储单元阵列10与其外围电路的电路图。首先，本实施例的NAND型快闪EEPROM的架构将说明如下。
图1中本实施例的NAND型快闪EEPROM具备存储单元阵列10、控制该动作的控制电路11、列解码器12、高电压产生电路13、数据改写及读出电路14、行解码器15、指令暂存器17、地址暂存器18、动作逻辑控制器19、数据输入输出缓冲器50、数据输入输出端子51。
存储单元阵列10如图2所示，例如16个堆栈栅极(Stacked Gate)构造的可电性改写非易失性存储单元MC0～MC15串联在一起，组成NAND单元NU(NU0,NU1,…)。各NAND单元NU的漏极端通过选择门晶体管SG1连接至位线BL，源极端通过选择门晶体管SG2连接至共享源极线CELSRC。排列在列方向的存储单元MC的控制栅极连接共享的字线WL，选择门晶体管SG1、SG2的栅极电极则连接与字线WL平行配置的选择栅极线SGD、SGS。通过1条字线WL所选择的存储单元的范围是1个分页(page)，做为写入或读出的单位。1个分页或其整数倍范围的多个NAND单元NU的范围是1个区块(block)，做为数据抹除的单位。改写及读出电路14为了进行分页单位的数据写入及读出，包含在每个位线都设有的感应放大电路(SA)及拴锁电路(DL)，以下称为分页缓冲器。
图2的存储单元阵列10可以具有简化的组成，多个的位线可共享分页缓冲器。此时在数据写入或读出动作时选择性连接分页缓冲器的位线数目就是1个分页的单位。而图2显示1个输入输出端子51间进行数据输入输出的单元阵列的范围。为了选择存储单元阵列10的字线WL及位线BL，分别设有列解码器12及行解码器15。控制电路11进行数据写入、抹除及读出的序列控制。被控制电路11控制的高电压产生电路13产生数据改写、抹除、读出用的升压后的高电压或中间电压。
输入输出缓冲器50用于数据的输入输出及地址信号的输入。也就是通过输入输出缓冲器50及数据线52，进行输入输出端子51与分页缓冲器14之间的数据传送。由输入输出端子51所输入的地址信号保存于地址暂存器18并送往列解码器12及行解码器15解碼。由输入输出端子51也输入动作控制的指令。输入的指令解码后保存于指令暂存器17，藉此控制控制电路11。芯片启动(chip enable)信号CEB、指令拴锁启动(command latch enable)信号CLE、地址拴锁启动(address latch enable)信号ALE、写入启动信号WEB、读出启动信号REB等的外部控制信号被动作逻辑控制电路19取出，产生对应动作模式的内部控制信号。内部控制信号用于在输入输出缓冲器50的数据拴锁、传送等的控制，再被传送至控制电路11，进行动作控制。
分页缓冲器14具备2个拴锁电路14a、14b，其架构能够实行多值动作机能与快取机能的切换。也就是在1个存储单元存储1位的2个启始电压值数据的情况下具备快取机能，在1个存储单元存储2位的4个启始电压值数据的情况下，能具备快取机能，而且虽然被地址所限制，但仍能使快取机能有效。
图3是用来说明根据本发明实施例的NAND型快闪EEPROM的读出方法的背景技术的电路图，也是显示图1的存储单元阵列10与其外围电路的组成例的电路图。图4是用来说明根据本发明实施例的NAND型快闪EEPROM的读出方法的背景技术的动作时序图。图3中，GBL为全域位线，GWL为全域字线，GSGD与GSGS为全域选择栅极线。
上述的NAND型快闪EEPROM中，如图4所示，字线WL及选择栅极线SGD与SGS的升压速度会受到列解码器12供给的列选择电压(例如数微秒的电压PASV)所限制。也就是说，字线WL的电压在图4的21n至21f之间，选择栅极线SGD与SGS的电压在图4的22n至22f之间。如图3所示，选择栅极线SGD与SGS被金属线20所分流。因此，选择栅极线SGD与SGS的延迟时间比起上述电压PASV的升压延迟时间来说非常地短。例如，上述电压PASV的升压延迟时间为5微秒，选择栅极线SGD与SGS的CR延迟时间为0.5微秒。其中，选择栅极线SGD是位线侧(漏极侧)的选择栅极线，选择栅极线SGS是源极线侧(源极侧)的选择栅极线。
图5是用来说明本发明实施例的NAND型快闪EEPROM的读出方法的基本概念的动作时序图。图5的上半部显示已知技术的时序来提供比较。本发明实施例的数据读出方法中，控制电路11的特征会如以下所述地产生控制电压。
使字线WL上升至既定的读出电压VpassR并预充全域位线GBL的字线WL设定期间中，如图5的23所示，选择栅极线SGD、SGS电压的产生会使得A状态与B状态重复发生。
(A状态)施加高电平的电压(例如5V)至连接选择栅极线SGD的选择门用MOS晶体管(以下称选择门晶体管)的栅极用以导通此选择门晶体管。施加低电平的电压(例如0V)至连接选择栅极线SGS的选择门晶体管的栅极用以关闭此选择门晶体管。
(B状态)施加低电平的电压(例如0V)至连接选择栅极线SGD的选择门晶体管的栅极用以关闭此选择门晶体管。施加高电平的电压(例如5V)至连接选择栅极线SGS的选择门晶体管的栅极用以导通此选择门晶体管。
因为连接至选择栅极线SGD的选择门晶体管与连接至选择栅极线SGS的选择门晶体管中的至少一个关闭，全域位线GBL的电流不会通过存储器串流至源极线。另一方面，连接至选择栅极线SGD的选择门晶体管或连接至选择栅极线SGS的选择门晶体管导通，增强电子会如图9A所示一般流出。在此，因为连接至选择栅极线SGD的选择门晶体管或连接至选择栅极线SGS的选择门晶体管反复导通，通道升压被抑制且无法到达足够产生热电子的电压电平。
在使字线WL上升至既定的读出电压VpassR并预充全域位线GBL的字线WL设定期间之后，如果全域位线GBL的电压保持在高电平则可判断数据储存于存储单元，相反地，如果全域位线GBL的电压低于低电平则可判断数据从存储单元中抹除。藉此，能够读出存储单元中的数据。
根据本实施例，如图5所示，与已知技术相比，能够避免通道升压并且阻止位线往源极线的电流贯通，同时能够缩短数据读出的感测时间。
接着，参照图6A～6C说明产生选择栅极线SGD、SGS的电压的多个实施例。如图6A～6C所示，选择栅极线SGD、SGS的初始脉冲电压开始于一个上升至高电平的电压。此后，施加栅极电压使连接至选择栅极线SGD、SGS的各选择门晶体管交互地导通。
【实施例1】
图6A是根据本发明实施例1的NAND型快闪EEPROM的读出方法的动作时序图。在图6A的23a中，选择栅极线SGD与SGS的初始脉冲电压开始于一个上升至高电平的电压。此后，连接至选择栅极线SGD的选择门晶体管被关闭。接着，连接至选择栅极线SGD的选择门晶体管被导通且连接至选择栅极线SGS的选择门晶体管被关闭。接着，连接至选择栅极线SGD的选择门晶体管被关闭且连接至选择栅极线SGS的选择门晶体管被导通。
在此，当字线的电压开始升起后电压上升速度快。例如，如果字线的电压花费5微秒到达图4的PASV的95％，这表示电压在1.7微秒的时间点已升至63％。因此，选择栅极线SGD与SGS的初始脉冲电压开始于一个上升至高电平的电压是为了立即导通两个选择门晶体管，使得增强电子在字线WL的电压上升后立刻流出。在字线WL的电压开始上升后，在选择栅极线SGD与SGS其中之一被给予关闭电压期间，图8B的状况可能会发生。然而，因为电压上升速度被PASV所限制，所以这些电压需要一些时间来达到足够的电压电平。
【实施例2】
图6B是根据本发明实施例2的NAND型快闪EEPROM的读出方法的动作时序图。在图6B的23b中，选择栅极线SGD与SGS的初始脉冲电压开始于一个上升至高电平的电压。此后，连接至选择栅极线SGS的选择门晶体管被关闭。接着，连接至选择栅极线SGD的选择门晶体管被关闭且连接至选择栅极线SGS的选择门晶体管被导通。接着，连接至选择栅极线SGD的选择门晶体管被导通且连接至选择栅极线SGS的选择门晶体管被关闭。
【实施例3】
图6C是根据本发明实施例3的NAND型快闪EEPROM的读出方法的动作时序图。在图6C的23c中，选择栅极线SGD与SGS的初始脉冲电压开始于一个上升至高电平的电压。此后，连接至选择栅极线SGD的选择门晶体管被关闭。接着，连接至选择栅极线SGD的选择门晶体管被导通且连接至选择栅极线SGS的选择门晶体管被关闭。接着，连接至选择栅极线SGD的选择门晶体管被关闭且连接至选择栅极线SGS的选择门晶体管被导通。更进一步地，上述的动作重复地执行。在实施例3中，用以导通/关闭选择门晶体管的控制脉冲的宽度小于实施例1与2。同时，在实施例3中，用以导通/关闭选择门晶体管的控制脉冲的数目多于实施例1与2。
【实施例1的修正例】
图7A是根据本发明实施例1的修正例的NAND型快闪EEPROM的读出方法的动作时序图。与图6A的实施例1相比，低电平的脉冲通过选择栅极线SGS施加至选择门晶体管的栅极的期间比高电平的脉冲通过选择栅极线SGD施加至对应的选择门晶体管的栅极的期间长。可设置有连接至选择栅极线SGD的选择门晶体管与连接至选择栅极线SGS的选择门晶体管同时被关闭的期间(图7A的24a)。
【实施例2的修正例】
图7B是根据本发明实施例2的修正例的NAND型快闪EEPROM的读出方法的动作时序图。与图6B的实施例2相比，高电平的脉冲通过选择栅极线SGS施加至选择门晶体管的栅极的期间比低电平的脉冲通过选择栅极线SGD施加至对应的选择门晶体管的栅极的期间短。可设置有连接至选择栅极线SGD的选择门晶体管与连接至选择栅极线SGS的选择门晶体管同时被关闭的期间(图7B的24b)。
【实施例3的修正例】
图7C是根据本发明实施例3的修正例的NAND型快闪EEPROM的读出方法的动作时序图。与图6C的实施例3相比，低电平的脉冲通过选择栅极线SGS施加至选择门晶体管的栅极的期间比高电平的脉冲通过选择栅极线SGD施加至对应的选择门晶体管的栅极的期间长，且高电平的脉冲通过选择栅极线SGS施加至选择门晶体管的栅极的期间比低电平的脉冲通过选择栅极线SGD施加至对应的选择门晶体管的栅极的期间短。可设置有连接至选择栅极线SGD的选择门晶体管与连接至选择栅极线SGS的选择门晶体管同时被关闭的期间(图7C的24c)。
根据上述的实施例，因为连接至选择栅极线SGD的选择门晶体管与连接至选择栅极线SGS的选择门晶体管交互地导通，通道升压被抑制且可到达足以防止热电子产生的电压电平。因此，如图5所示，比起已知技术，能够防止通道升压以及电流从位线流动至源极线，同时能够缩短数据读出的感测时间。
【修正例】
上述的实施例中虽叙述的NAND型快闪EEPROM，但本发明并不限定于此。本发明可以广泛地运用于能够写入数据至浮动门的非易失性半导体存储装置，例如NOR型快闪EEPROM。
【第1传统例与本发明的差异】
图10是根据专利文献1的第1传统例的NAND型快闪EEPROM动作时序图。图10中，全部字线被设定在一既定电压Vpass，选择栅极线SGD、SGS被设定在高电平。此时，在位线BL被预充至预充电平后，电流流至位线BL执行数据读出。然而，专利文献1并没有揭露连接至选择栅极线SGD的选择门晶体管或连接至选择栅极线SGS的选择门晶体管会像本发明一样交互地导通。更甚者，在T3期间，位线BLe正在预充，全部的字线上升至高电平Vpass且选择栅极线DSL与SSL都处于高电平。因此，电流会从位线流至源极线使得本发明的目的之一「截断位线的电流」无法达成。
【第2传统例与本发明的差异】
图11是根据专利文献2的第2传统例的NAND型快闪EEPROM动作时序图。图11中，在字线的电压上升至既定值的升压设定中，字线与选择栅极线SGS、SGD都处于高电平后进行数据的读出。然而，专利文献2并没有揭露连接至选择栅极线SGD的选择门晶体管或连接至选择栅极线SGS的选择门晶体管会像本发明一样交互地导通。更甚者，在te～tf期间，位线BL正在预充，全部的字线上升至高电平(高于VB)且选择栅极线SGDL与SGSL都处于高电平。因此，电流会从位线流至源极线使得本发明的目的之一「截断位线的电流」无法达成。
如以上所述，本发明提供一种非易失性半导体存储装置及其读出方法，比起已知技术，能够避免通道升压、防止电流从位线流至源极线并且缩短数据读出的感测时间。
Claims (14)
1.一种非易失性半导体装置，包括：
多个存储器串，由分别连接至各字线的多个存储单元串连而成，每个该存储器串通过第一及第二选择门晶体管连接于位线与源极线之间；
控制电路，控制该第一及第二选择门晶体管，使得当该字线的电压上升至既定的电平用以读出该存储单元中的数据时，该第一选择门晶体管导通且该第二选择门晶体管关闭的第一状态以及该第一选择门晶体管关闭且该第二选择门晶体管导通的第二状态交互产生。
2.根据权利要求1所述的非易失性半导体装置，其中该控制电路控制该第一及第二选择门晶体管，使得在高电平电压施加至该第一及第二选择门晶体管的栅极使两者皆导通后，该第一状态与该第二状态交互产生。
3.根据权利要求1所述的非易失性半导体装置，其中该控制电路控制该第一及第二选择门晶体管，使得高电平电压施加至该第一及第二选择门晶体管的栅极使两者皆导通，接着该第一选择门晶体管导通且第二选择门晶体管关闭，接着该第一状态与该第二状态交互产生。
4.根据权利要求1所述的非易失性半导体装置，其中该第一选择门晶体管是连接至漏极侧的选择栅极线SGD的选择门晶体管，该第二选择门晶体管是连接至源极侧的选择栅极线SGS的选择门晶体管。
5.根据权利要求1所述的非易失性半导体装置，其中该第一选择门晶体管是连接至源极侧的选择栅极线SGS的选择门晶体管，该第二选择门晶体管是连接至漏极侧的选择栅极线SGD的选择门晶体管。
6.根据权利要求1所述的非易失性半导体装置，其中该控制电路控制该第一及第二选择门晶体管，使得当该第一状态与该第二状态交互产生时，至少存在一个该第一及第二选择门晶体管都关闭的期间。
7.根据权利要求1所述的非易失性半导体装置，其中该控制电路控制该第一及第二选择门晶体管，使得该第一状态与该第二状态反复地交互产生。
8.一种非易失性半导体装置的读出方法，该非易失性半导体装置包括多个存储器串，由分别连接至各字线的多个存储单元串连而成，每个该存储器串通过第一及第二选择门晶体管连接于位线与源极线之间，该读出方法包括：
控制该第一及第二选择门晶体管，使得当该字线的电压上升至既定的电平用以读出该存储单元中的数据时，该第一选择门晶体管导通且该第二选择门晶体管关闭的第一状态以及该第一选择门晶体管关闭且该第二选择门晶体管导通的第二状态交互产生。
9.根据权利要求8所述的非易失性半导体装置的读出方法，其中该第一及第二选择门晶体管被控制，使得在高电平电压施加至该第一及第二选择门晶体管的栅极使两者皆导通后，该第一状态与该第二状态交互产生。
10.根据权利要求8所述的非易失性半导体装置的读出方法，其中该第一及第二选择门晶体管被控制，使得高电平电压施加至该第一及第二选择门晶体管的栅极使两者皆导通，接着该第一选择门晶体管导通且第二选择门晶体管关闭，接着该第一状态与该第二状态交互产生。
11.根据权利要求8所述的非易失性半导体装置的读出方法，其中该第一选择门晶体管是连接至漏极侧的选择栅极线SGD的选择门晶体管，该第二选择门晶体管是连接至源极侧的选择栅极线SGS的选择门晶体管。
12.根据权利要求8所述的非易失性半导体装置的读出方法，其中该第一选择门晶体管是连接至源极侧的选择栅极线SGS的选择门晶体管，该第二选择门晶体管是连接至漏极侧的选择栅极线SGD的选择门晶体管。
13.根据权利要求8所述的非易失性半导体装置的读出方法，其中该第一及第二选择门晶体管被控制，使得当该第一状态与该第二状态交互产生时，至少存在一个该第一及第二选择门晶体管都关闭的期间。
14.根据权利要求8所述的非易失性半导体装置的读出方法，其中该第一及第二选择门晶体管被控制，使得该第一状态与该第二状态反复地交互产生。
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