JPH07287989A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

Info

Publication number
JPH07287989A
JPH07287989A JP8161794A JP8161794A JPH07287989A JP H07287989 A JPH07287989 A JP H07287989A JP 8161794 A JP8161794 A JP 8161794A JP 8161794 A JP8161794 A JP 8161794A JP H07287989 A JPH07287989 A JP H07287989A
Authority
JP
Japan
Prior art keywords
memory cell
voltage
data
threshold voltage
memory cells
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8161794A
Other languages
English (en)
Inventor
Hisahiro Matsukawa
尚弘 松川
Kenichi Imamiya
賢一 今宮
Toshiharu Watanabe
寿治 渡辺
Noriharu Matsui
法晴 松井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP8161794A priority Critical patent/JPH07287989A/ja
Priority to US08/424,646 priority patent/US5559736A/en
Publication of JPH07287989A publication Critical patent/JPH07287989A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G11C16/3413—Circuits or methods to recover overprogrammed nonvolatile memory cells detected during program verification, usually by means of a "soft" erasing step
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

(57)【要約】 【目的】この発明の目的は、書き込み後の閾値電圧の分
布を狭くし、過書き込みを防止することが可能な不揮発
性半導体記憶装置を提供する。 【構成】制御回路２１はメモリセルアレイ１４の所望の
メモリセルにデータを書き込んだ後、データを書き込ん
だメモリセルの閾値電圧をベリファイする。この結果、
閾値電圧が電源電圧より高いメモリセルが検出された場
合、消去電圧発生回路２０はデータを書き込んだメモリ
セルに負の消去電圧−Ｖppを短時間供給し、閾値電圧を
若干下げる。したがって、過書き込みを解消して閾値電
圧の分布を狭めることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、例えばフラッシュメ
モリに適用される不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】図８は、ＮＡＮＤ型ＥＥＰＲＯＭを示す
ものである。１ＮＡＮＤは複数のメモリセルＭＣの電流
通路を互いに直列接続し、これら直列接続されたメモリ
セルの両端に第１、第２の選択ゲートＳＧ１、ＳＧ２を
配置した構成とされている。各ＮＡＮＤを構成する第１
の選択ゲートＳＧ１はビット線ＢＬ０、ＢＬ１、ＢＬ２
にそれぞれ接続され、第２の選択ゲートＳＧ２はそれぞ
れ接地されている。各ＮＡＮＤを構成するメモリセルの
コントロールゲート（制御ゲート）はそれぞれワード線
ＷＬ０、ＷＬ１、ＷＬ２〜ＷＬｎに接続されている。第
１の選択ゲートＳＧ１の各ゲートは第１の選択線ＳＬ１
に接続され、第２の選択ゲートＳＧ２の各ゲートは第２
の選択線ＳＬ２に接続されている。
【０００３】上記構成において、メモリセルに記憶され
ているデータを読み出す場合について説明する。先ず、
ワード線ＷＬ２に接続されたメモリセルからデータを読
み出す場合、ワード線ＷＬ２に０Ｖを印加し、その他の
全ワード線、全ビット線、全第１、第２の選択線に電源
Ｖcc、例えば５Ｖを印加する。非選択ワード線に接続さ
れたメモリセルはトランスファーゲートとして動作し、
これらトランスファーゲートによって、選択されたワー
ド線ＷＬ２に接続されたセルトランジスタからデータが
読出される。すなわち、セルトランジスタがオンかオフ
かによってデータ“１”または“０”を判別する。した
がって、データ“１”を記憶したメモリセルの閾値電圧
は負であり、データ“０”を記憶したメモリセルの閾値
電圧は正でなければならない。また、トランスファーゲ
ートとしてメモリセルの閾値電圧は０ＶとＶccの中間電
位でなければならない。
【０００４】一方、メモリセルにデータを書き込む場
合、１ワード線毎に書き込みが行われる。例えばワード
線ＷＬ２に接続されたメモリセルからデータを読み出す
場合、ワード線ＷＬ２に２０Ｖを印加し、その他の全ワ
ード線を１０Ｖ、第１の選択線ＳＬ１に１２Ｖ、第２の
選択線ＳＬ２に０Ｖを印加する。ビット線ＢＬ０、ＢＬ
１、ＢＬ２の電位がそれぞれ例えば０Ｖ、１０Ｖ、０Ｖ
である場合、メモリセルＭＣ２０、ＭＣ２２のチャネル
とコントロールゲート間の電位差が２０Ｖとなり、これ
らメモリセルＭＣ２０、ＭＣ２２のフローティングゲー
ト（浮遊ゲート）にＦ−Ｎ (Fowler-Nerdheim)トンネリ
ングによって電子が注入される。メモリセルＭＣ２１は
チャネルとコントロールゲート間の電位差が小さいため
トンネル現象が生じず、フローティングゲートに電子が
注入されない。
【０００５】ところで、各メモリセルは同一電圧を印加
した場合においても電子の注入量が相違し、閾値電圧が
一定しない。閾値電圧がばらつく原因としては、コント
ロールゲートとフローティングゲート間の容量と、基板
とフローティングゲート間の容量との比が一定しないこ
とが考えられる。したがって、ワード線に高電位が印加
された場合、フローティングゲートの電位がメモリセル
毎に相違し、電子の注入量が異なるものと考えられる。
【０００６】そこで、書き込み動作が終了すると、上述
した閾値電圧の条件を満足しているか否かメモリセルか
らデータが読み出されベリファイされる。ベリファイの
結果、データが正しく書き込まれていない場合、データ
“０”を書き込むメモリセルの閾値電圧の下限が例えば
０．５Ｖを越えるまで、上記書き込み動作が繰り返され
る。
【０００７】
【発明が解決しようとする課題】しかしながら、上記方
法によってデータを書き込む場合、メモリセルの閾値電
圧のばらつきが大きいと、データ“０”を書き込むメモ
リセルの閾値電圧の下限が０．５Ｖを越えた際、データ
“０”を書き込むメモリセルの閾値電圧の上限が電源電
圧Ｖccを越えてしまうことがある。このように過書き込
みされたメモリセルは、データの読み出し時、トランス
ファーゲートとして動作しないため、そのメモリセルを
含む１ＮＡＮＤのデータを読み出すことができなくなっ
てしまう問題を有している。
【０００８】この発明は、上記従来の課題を解決するも
のであり、その目的とするところは、書き込み後の閾値
電圧の分布を狭くし、過書き込みを防止することが可能
な不揮発性半導体記憶装置を提供しようとするものであ
る。
【０００９】
【課題を解決するための手段】この発明の不揮発性半導
体記憶装置は、制御ゲート及び浮遊ゲートを有する複数
のメモリセルがマトリクス状に配置され、１つのワード
線に複数のメモリセルの制御ゲートが接続されたメモリ
セルアレイと、前記複数のメモリセルのうち、同時に選
択された複数のメモリセルの浮遊ゲートにデータを書き
込む書き込み手段と、前記データを書き込んだメモリセ
ルに対して消去電圧を短時間供給し、メモリセルの閾値
電圧を若干低下させる消去手段とを具備している。
【００１０】また、書き込み手段は、前記制御ゲートに
高電位を供給する正の電位発生手段を有し、前記消去手
段は前記制御ゲートに負の高電位を供給する負の電位発
生手段を有している。
【００１１】さらに、消去手段は、１つのワード線に接
続された複数のメモリセルに同時に負の高電位を供給す
る。また、消去手段は、複数のワード線に接続された複
数のメモリセルに同時に負の高電位を供給する。
【００１２】さらに、書き込み手段は、データの書き込
み後、メモリセルの閾値電圧を検出する検出手段を有
し、前記消去手段はこの検出手段によって閾値電圧が所
定の電圧より高いメモリセルが検出された場合、負の高
電位を選択されたメモリセルの制御ゲートに供給する。
【００１３】また、消去手段は、閾値電圧が最も低いメ
モリセルの閾値電圧を０．１Ｖ〜０．２Ｖ低下させるに
要する時間だけ複数のメモリセルに消去電圧を供給す
る。さらに、消去手段は、メモリセルの制御ゲートに０
Ｖを供給し、基板に高電圧を供給してデータを消去す
る。
【００１４】
【作用】この発明は、閾値電圧が高いメモリセルほど消
去時に多く消去されるという現象を利用したものであ
り、データの書き込みが終了したメモリセルに対して、
短時間消去電圧を供給することにより、閾値電圧が高い
メモリセルの閾値電圧を下げて過書き込みを防止してい
る。
【００１５】消去手段は、メモリセルの制御ゲートに負
の高電圧を供給することにより、１本のワード線に接続
された複数のメモリセル、あるいは複数本のワード線に
接続された複数のメモリセル単位で閾値電圧を低下させ
ることができる。
【００１６】また、検出手段はデータ書き込み後のメモ
リセルの閾値電圧を検出し、消去手段はこの検出手段に
よって閾値電圧が所定の電圧よりも高いメモリセルが検
出された場合、消去動作を行うことにより、確実に過書
き込みを防止できる。
【００１７】さらに、消去手段は閾値電圧が最も低いメ
モリセルの閾値電圧を０．１Ｖ〜０．２Ｖ低下させるに
要する時間だけ、消去動作を行うことにより、短時間に
メモリセルの閾値電圧の分布を狭めることができる。
【００１８】
【実施例】以下、この発明の実施例について図面を参照
して説明する。図１は、この発明の不揮発性半導体記憶
装置を示すものである。アドレス信号ＡＤＤはローアド
レスバッファ（ＲＡＢ）１１及びカラムアドレスバッフ
ァ（ＣＡＢ）１２に供給される。ローデコーダ（ＲＤ
Ｃ）１３はローアドレスバッファ１１から出力されるア
ドレス信号をデコードし、メモリセルアレイ（ＭＣＡ）
１４のワード線を選択する。カラムデコーダ（ＣＤＣ）
１５は前記カラムアドレスバッファ１２から出力される
アドレス信号をデコードし、図示せぬセンスアンプを含
むデータレジスタ１６を介してメモリセルアレイ１４の
ビット線を選択する。前記アドレス信号ＡＤＤは、さら
にブロックデコーダ（ＢＤ）１７に供給される。このブ
ロックデコーダ１７は複数のＮＡＮＤを選択する。選択
されたメモリセルから読み出されたデータは、前記デー
タレジスタ１６にラッチされ、このデータレジスタ１６
にラッチされたデータは入出力バッファ（ＩＯＢ）１８
を介して出力される。また、データの書き込み時、入出
力バッファ１８に供給されたデータはデータレジスタ１
６に転送され、このデータレジスタ１６から選択された
ビット線に供給される。
【００１９】前記データレジスタ１６には制御回路２１
が接続されている。この制御回路２１はメモリセルに対
するデータの書き込み、書き込みデータを確認するベリ
ファイ、後述する過書き込みに対応して閾値電圧を若干
低下させる動作、メモリセルに記憶されているデータの
読み出し、及びメモリセルに記憶されているデータの一
括消去等を制御する。この制御回路２１には昇圧回路
（ＢＳＴ）１９が接続されるとともに、消去タイミング
発生回路（ＥＴＳＯ）２２を介して消去電圧発生回路
（ＥＶＯ）２０が接続されている。これら消去電圧発生
回路２０及び昇圧回路１９は前記ローデコーダ１３に接
続されている。
【００２０】前記昇圧回路１９はデータの書き込み時
に、制御回路２１から出力されるクロック信号φ１、φ
２に応じて書き込み電圧Ｖpp（２０Ｖ）を生成する。消
去電圧発生回路２０は制御回路２１の制御に応じて消去
動作に使用する消去電圧−Ｖpp（−２０Ｖ）を生成す
る。消去タイミング発生回路２２はデータの書き込み終
了後、制御回路２１から出力される信号Ｔ１、Ｔ２に応
じて生成した信号Ｔ３にって前記消去電圧発生回路２０
を短時間制御し、“０”データを書き込んだメモリセル
に消去電圧−Ｖppを供給してメモリセルの閾値電圧を若
干低下させる。
【００２１】図２は、前記メモリセルアレイ１４、ブロ
ックデコーダ１７等を具体的に示すものである。図２に
おいて、ブロックデコーダ１７ａはメモリセルアレイの
１つのブロックを選択するものである。このブロックデ
コーダ１７ａはアドレスバスＡＤ０〜ＡＤ３に接続され
ている。ブロックデコーダ１７ａの出力信号Ｓ１はトラ
ンスファーゲートＴ１１の入力端に供給されるととも
に、インバータ回路Ｉ１を介してトランスファーゲート
Ｔ１２の入力端に供給される。トランスファーゲートＴ
１１を構成するＮチャネルトランジスタのゲート、及び
トランスファーゲートＴ１２を構成するＰチャネルトラ
ンジスタのゲートには信号Ｄ１が供給され、トランスフ
ァーゲートＴ１１を構成するＰチャネルトランジスタの
ゲート、及びトランスファーゲートＴ１２を構成するＮ
チャネルトランジスタのゲートには信号Ｄ２が供給され
ている。トランスファーゲートＴ１１、Ｔ１２の出力端
は、レベル変換回路ＬＣの入力端に接続されている。
【００２２】このレベル変換回路ＬＣはＶccレベルの信
号をＶppレベルの信号に変換するものであり、このレベ
ル変換回路ＬＣからはＶppレベルの相補出力信号Ｓ２、
Ｓ３が出力される。このレベル変換回路ＬＣの出力信号
Ｓ２はトランスファーゲートＴ２０、Ｔ２１〜Ｔ２ｎを
構成するＮチャネルトランジスタのゲートに供給され、
レベル変換回路ＬＣの出力信号Ｓ３はトランスファーゲ
ートＴ２０、Ｔ２１〜Ｔ２ｎを構成するＰチャネルトラ
ンジスタのゲートに供給されている。これらトランスフ
ァーゲートＴ２０、Ｔ２１〜Ｔ２ｎの入力端には前記ロ
ーデコーダ１３の出力信号ＣＧ０、ＣＧ１〜ＣＧｎが供
給され、これらトランスファーゲートＴ２０、Ｔ２１〜
Ｔ２ｎの出力端はワード線ＷＬ０、ＷＬ１〜ＷＬｎにそ
れぞれ接続されている。各ワード線ＷＬ０、ＷＬ１〜Ｗ
ＬｎにはＮチャネルトランジスタＮ１０、Ｎ１１〜Ｎ１
ｎのドレインが接続されている。これらＮチャネルトラ
ンジスタＮ１０、Ｎ１１〜Ｎ１ｎのソースは接地され、
各ゲートには前記レベル変換回路ＬＣの出力信号Ｓ２が
供給されている。
【００２３】前記ワード線ＷＬ０、ＷＬ１〜ＷＬｎには
ＥＥＰＲＯＭによって構成されたメモリセルＣ００、Ｃ
０１〜Ｃ０ｎのコントロールゲートが接続され、各メモ
リセルＣ００、Ｃ０１〜Ｃ０ｎは電流通路が直列接続さ
れている。メモリセルＣ００のドレインは第１の選択ゲ
ートＳＧ１のソースに接続され、メモリセルＣ０ｎのソ
ースは第２の選択ゲートＳＧ２のドレインに接続されて
いる。第１の選択ゲートＳＧ１のドレインはビット線Ｂ
Ｌ０に接続され、ゲートはクロックドインバータ回路Ｃ
Ｉの出力端に接続されている。このクロックドインバー
タ回路ＣＩは電位ＶM の入力端と接地間に電流通路が直
列接続されたＰチャネルトランジスタＰ２０、Ｐ２１
と、ＮチャネルトランジスタＮ２０、Ｎ２１によって構
成されている。ＰチャネルトランジスタＰ２０のゲート
には信号Ｄ３が供給され、ＮチャネルトランジスタＮ２
１のゲートには信号Ｄ１が供給されている。Ｐチャネル
トランジスタＰ２１及びＮチャネルトランジスタＮ２０
の各ゲートには前記レベル変換回路ＬＣの出力信号Ｓ２
が供給され、各ドレインは第１の選択ゲートＳＧ１のゲ
ートに接続されている。さらに、第１の選択ゲートＳＧ
１のゲートにはＮチャネルトランジスタＮ３１のソース
が接続されている。このＮチャネルトランジスタＮ３０
のゲートには信号Ｄ３が供給され、ドレインには電位Ｖ
ppが供給されている。
【００２４】第２の選択ゲートＳＧ２のソースはウェル
電位Ｖwellに接続されている。この第２の選択ゲートＳ
Ｇ２のゲートと前記ブロックデコーダ１７ａの出力端の
間にはデプレション型のＰチャネルトランジスタＰ４０
及びＮチャネルトランジスタＮ４０の電流通路が直列接
続されている。これらＰチャネルトランジスタＰ４０及
びＮチャネルトランジスタＮ４０のゲートには読み出し
制御信号ＲＤが供給されている。また、前記第２の選択
ゲートＳＧ２のゲートにはＮチャネルトランジスタＮ５
０のソース、及びＮチャネルトランジスタＮ５１のドレ
インが接続されている。ＮチャネルトランジスタＮ５０
のゲートには信号Ｄ３が供給され、ドレインには電位Ｖ
ppが供給されている。ＮチャネルトランジスタＮ５１の
ゲートには書き込み制御信号ＷＲが供給され、ソースは
接地されている。
【００２５】図２は、１ＮＡＮＤのみ示しているが、ワ
ード線ＷＬ０、ＷＬ１〜ＷＬｎには複数のＮＡＮＤが接
続されることはいうまでもない。また、図２において、
ゲートとチャネルとの間に丸印を記載したトランジスタ
は閾値電圧が“０”に設定されたトランジスタである。
【００２６】図３は、前記昇圧回路１９の一例を示すも
のである。この昇圧回路１９は第１のチャージポンプ回
路３１と第２のチャージポンプ回路３２が交互に配置さ
れ、これらが直列接続されている。前記第１のチャージ
ポンプ回路３１はキャパシタ３１ａとＮチャネルトラン
ジスタ３１ｂ、３１ｃによって構成され、第２のチャー
ジポンプ回路３２はキャパシタ３２ａとＮチャネルトラ
ンジスタ３２ｂ、３２ｃによって構成されている。前記
第１のチャージポンプ回路３１において、キャパシタ３
１ａの一端には前記制御回路２１から出力されるパルス
信号φ１が供給されている。Ｎチャネルトランジスタ３
１ｂのソースはキャパシタ３１ａの他端に接続され、ゲ
ート及びドレインは電源Ｖccに接続されている。Ｎチャ
ネルトランジスタ３１ｃのゲート及びソースはキャパシ
タ３１ａの他端に接続され、ドレインは次段の第２のチ
ャージポンプ回路３２に接続されている。第２のチャー
ジポンプ回路３２において、キャパシタ３２ａの一端に
は前記制御回路２１から出力されるパルス信号φ２が供
給されている。Ｎチャネルトランジスタ３２ｂのソース
はキャパシタ３２ａの他端に接続され、ゲート及びドレ
インは電源Ｖccに接続されている。Ｎチャネルトランジ
スタ３２ｃのゲート及びソースはキャパシタ３２ａの他
端に接続され、ドレインは次段の第１のチャージポンプ
回路３１に接続されている。最終段の第２のチャージポ
ンプ回路３２の出力端と接地間にはツェナーダイオード
３３ａ、３３ｂが直列接続され、このツェナーダイオー
ド３３ａ、３３ｂは昇圧電圧を所定の電位にリミットし
ている。
【００２７】上記構成の昇圧回路１９は、前記制御回路
２１から出力される図４に示すようなパルス信号φ１、
φ２に応じて、第１、第２のチャージポンプ回路３１、
３２が順次動作され、ツェナーダイオード３３ａ、３３
ｂの両端から書き込み用の高電圧Ｖppが出力される。
【００２８】一方、負の高電圧を発生する消去電圧発生
回路２０の回路構成は種々知られているが、例えば図３
に示す昇圧回路１９とほぼ同様の構成とし、この昇圧回
路１９のＮチャネルトランジスタをＰチャネルトランジ
スタとし、電流の流れる方向を逆向きとすればよい。こ
の消去電圧発生回路２０は前記制御回路２１の制御に応
じて、電圧−Ｖppを発生する。
【００２９】図５は、前記消去タイミング発生回路２２
を示すものである。ナンド回路２２ａのセット信号入力
端には制御回路２１から出力された信号Ｔ１、Ｔ２が供
給される。このナンド回路２２ａの出力信号はインバー
タ回路２２ｂを介してフリップフロップ回路２２ｃのセ
ット端子Ｓに供給される。このフリップフロップ回路２
２ｃの出力端Ｑから出力される消去指令信号Ｔ３は前記
消去電圧発生回路２０に供給されるとともに、前記消去
遅延回路２２ｄを介してフリップフロップ回路２２ｃの
リセット信号入力端Ｒに供給される。
【００３０】上記構成において、図１、図２、図５に示
す回路の動作について説明する。図２において、アドレ
スバスＡＤ０〜ＡＤ３にデータ“０１０１”が供給され
ると、ブロックデコーダ１７ａが選択され、このブロッ
クデコーダ１７ａの出力信号Ｓ１がハイレベル（Ｖccレ
ベル）となる。
【００３１】データの書き込み時、信号Ｄ１、Ｄ２はそ
れぞれハイレベル（Ｖccレベル）、ローレベル（０レベ
ル）に設定される。このため、前記ブロックデコーダ１
７ａの出力信号Ｓ１は、トランスファーゲートＴ１１を
介してレベル変換回路ＬＣに供給される。このレベル変
換回路ＬＣの出力信号Ｓ２、Ｓ３は前記出力信号Ｓ１に
応じてそれぞれ０Ｖ、Ｖpp（２０Ｖ）となる。このた
め、これら出力信号Ｓ２、Ｓ３が供給されるトランスフ
ァーゲートＴ２０、Ｔ２１〜Ｔ２ｎは全てオン状態とさ
れ、これらトランスファーゲートＴ２０、Ｔ２１〜Ｔ２
ｎを介して前記ローデコーダ１３の出力信号ＣＧ０、Ｃ
Ｇ１〜ＣＧｎがワード線ＷＬ０、ＷＬ１〜ＷＬｎに供給
される。前記ローデコーダ１３の出力信号ＣＧ０、ＣＧ
１〜ＣＧｎのうち選択されたワード線に供給される信号
の電位はＶppに設定され、非選択のワード線に供給され
る信号の電位は中間電位ＶM （１０Ｖ）に設定されてい
る。
【００３２】さらに、信号Ｄ３は０Ｖに設定されている
ため、クロックドインバータ回路ＣＩのＰチャネルトラ
ンジスタＰ２０は導通状態となっており、クロックドイ
ンバータ回路ＣＩの出力端からは前記レベル変換回路Ｌ
Ｃの出力信号Ｓ２に応じて、ハイレベル（ＶM ）とな
る。このため、第１の選択ゲートＳＧ１は導通状態とな
り、ビット線ＢＬ０に印加されている電圧がメモリセル
Ｃ００、Ｃ０１〜Ｃ０ｎに供給される。ここで、選択さ
れているビット線の電位は０Ｖに設定され、非選択ビッ
ト線の電位はＶM に設定されている。したがって、選択
されたワード線とビット線の交点に位置するメモリセル
のみ、そのコントロールゲートとチャネル領域（ウェ
ル）間の電位差が２０Ｖとなり、Ｆ−Ｎトンネリングに
よってチャネル領域からフローティングゲートに電子が
注入される。このとき、読み出し制御信号ＲＤ及び書き
込み制御信号ＷＲはそれぞれ０Ｖ、Ｖccに設定されてい
るため、ＰチャネルトランジスタＰ４０及びＮチャネル
トランジスタＮ５１はオン状態とされている。したがっ
て、第２の選択ゲートＳＧ２のゲートは接地電位とされ
ているため、第２の選択ゲートＳＧ２はオフ状態とされ
ている。
【００３３】また、データの消去時、前記信号Ｄ１、Ｄ
２はそれぞれ０Ｖ、Ｖccに設定され、トランスファーゲ
ートＴ１１はオフ状態に設定され、トランスファーゲー
トＴ１２はオン状態に設定される。したがって、レベル
変換回路ＬＣにはブロックデコーダ１７ａの出力信号Ｓ
１が反転され、ローレベルの信号として供給される。こ
のため、レベル変換回路ＬＣの出力信号Ｓ２、Ｓ３はそ
れぞれＶpp、０Ｖとなり、各トランスファーゲートＴ２
０、Ｔ２１〜Ｔ２ｎは全てオフ状態となる。したがっ
て、全ワード線ＷＬ１、ＷＬ２〜ＷＬｎはローレベルと
なる。この時、メモリセルが形成されている図示せぬウ
ェルの電位をＶppに設定することにより、全メモリセル
のフローティングゲートからチャネル領域に電子が引き
抜かれ、データが一括消去される。
【００３４】この際、信号Ｄ３は電圧Ｖppに設定され、
読み出し制御信号ＲＤ、書き込み制御信号ＷＲは０Ｖに
設定される。したがって、第１、第２の選択ゲートＳＧ
１、ＳＧ２のゲートには電圧Ｖppが印加され、第１、第
２の選択ゲートＳＧ１、ＳＧ２のゲート酸化膜に電圧Ｖ
ppが掛からないようにしている。
【００３５】さらに、データの読み出し時、前記ローデ
コーダ１３の出力信号ＣＧ０、ＣＧ１〜ＣＧｎは選択さ
れたワード線に対応する電位が０Ｖ、非選択のワード線
に対応する電位が電源電位Ｖccに設定され、信号Ｄ３は
ハイレベル、読み出し制御信号ＲＤ及び書き込み制御信
号ＷＲはそれぞれＶcc、０Ｖに設定される。このため、
第１、第２の選択ゲートＳＧ１、ＳＧ２がオン状態とさ
れる。したがって、ビット線にセル電流が流れるか流れ
ないかによって、メモリセルに記憶されたデータが読み
出される。
【００３６】ところで、上記書き込み動作が終了する
と、データ“０”を書き込んだメモリセルの閾値電圧が
ベリファイされる。この結果、このメモリセルの閾値電
圧が例えば０．５Ｖを越えていない場合、さらに、上記
と同様の書き込み動作が所定時間実行される。このシー
ケンスはデータ“０”を書き込むメモリセルの閾値電圧
が０．５Ｖを越えるまで繰り返される。
【００３７】このとき、メモリセル毎のデータ書き込み
特性が大きくばらついていると、データ“０”を書き込
んだメモリセルのうち、あるメモリセルは閾値電圧が
０．７Ｖとなり、別のメモリセルの閾値電圧は電源電圧
Ｖccより高い、例えば５．２Ｖとなっている場合があ
る。このように過書き込みされたメモリセルはデータの
読み出し時にトランスファーゲートとして動作しなくな
り、このメモリセルを含むＮＡＮＤからはデータを読み
出すことができなくなる。
【００３８】そこで、ベリファイ動作を開始すると、制
御回路２１は信号Ｔ１を図５に示す消去タイミング信号
発生回路２２に出力する。ベリファイ動作に伴って閾値
電圧が電源電圧Ｖccより高いメモリセルを検出すると、
制御回路２１は信号Ｔ２を消去タイミング信号発生回路
２２に出力する。消去タイミング信号発生回路２２のフ
リップフロップ回路２２ｃは信号Ｔ１、Ｔ２がハイレベ
ルとなった時点でセットされ、遅延回路２２ｄに設定さ
れた短時間の間、出力端から消去指令信号としての信号
Ｔ３を出力する。この信号Ｔ３は消去電圧発生回路２０
に供給され、この消去電圧発生回路２０はこの信号Ｔ３
に応じて消去電圧−Ｖppを図１に示すローデコーダ１３
に供給する。このローデコーダ１３は選択されているワ
ード線に消去電圧−Ｖppを供給する。したがって、この
消去電圧が供給されたメモリセルは、そのフローティン
グゲートから電子が放出され閾値電圧が若干低下する。
【００３９】メモリセルの閾値電圧のばらつきは、前述
した容量比が原因である場合、１本のワード線に接続さ
れたメモリセルのうち、容量比の大きいメモリセルはデ
ータの書き込み時フローティンクゲートの電位が高くな
り、容量比の小さいメモリセルに比べて電子の注入速度
が速く、しかも注入量も多い。したがって、容量比の大
きいメモリセルは、書き込み後の閾値電圧が容量比の小
さいメモリセルに比べて高くなる。また、容量比の大き
いメモリセルはデータの消去時にコントロールゲート
に、高い負の電圧を印加した場合、容量比の小さいメモ
リセルに比べてフローティンクゲートの電位が高くな
る。このため、容量比の大きいメモリセルは容量比の小
さいメモリセルに比べて消去速度が速く、消去量も多
い。
【００４０】図６は、閾値電圧の異なるメモリセルのコ
ントロールゲートに消去電圧−Ｖppを供給した場合にお
ける閾値電圧の変化を示すものである。例えば図６に示
すように、データ書き込み後の閾値電圧が５．２Ｖのメ
モリセルＭＣ１と、閾値電圧が０．７ＶのメモリセルＭ
Ｃ２のコントロールゲートに消去電圧−Ｖpp（−２０
Ｖ）を例えば１０μｓ印加した場合、メモリセルＭＣ１
の閾値電圧は４．２Ｖとなって過書き込みの状態を解消
でき、メモリセルＭＣ２の閾値電圧は０．６Ｖとなり、
データ“０”の書き込み状態を保持できる。
【００４１】特に、図７に示すように、閾値電圧のばら
つきが少ない複数のメモリセルに同時に負の消去電圧を
印加した場合、時間ｔｌｅの範囲において、各メモリセ
ルの閾値電圧が一致することが本発明の発明者によって
確認された。したがって、消去時間を適宜設定すること
により、メモリセルの閾値電圧を一致させることが可能
となる。
【００４２】負の消去電圧による消去時間は、メモリセ
ルの前記容量比、及び消去電圧−Ｖppにもよるが、閾値
電圧が最も低いメモリセルの閾値電圧を０．１Ｖ〜０．
２Ｖ低下させるのに要する時間とすればよい。但し、消
去後のメモリセルの閾値電圧は０．５Ｖ以上であること
は言うまでもない。
【００４３】上記実施例によれば、メモリセルにデータ
を書き込んだ後、短時間消去電圧を印加することによ
り、データを書き込んだメモリセルの閾値電圧を下げて
いる。したがって、メモリセルに対する過書き込みを防
止できるとともに、閾値電圧の分布を狭くすることがで
きる。
【００４４】尚、上記実施例は、メモリセルにデータを
書き込んだ後、閾値電圧をベリファイし、過書き込みが
発生している場合、負の消去電圧を制御ゲートに短時間
印加したが、これに限らず、メモリセルにデータを書き
込む度に消去電圧を短時間印加するようにしてもよい。
このような構成とすれば、過書き込みが発生していない
場合においても、閾値分布を狭めるのに有効である。
【００４５】また、上記実施例は、ＮＡＮＤ型ＥＥＰＲ
ＯＭにこの発明を適用した場合について説明したが、こ
れに限らず、Ｆ−Ｎトンネリングを用いてデータを書き
込み、Ｆ−Ｎトンネリングを用いてデータを読み出すＡ
ＮＤ型ＥＥＰＲＯＭ、あるいはＤＩＮＯＲ（Divided Ｎ
ＯＲ）型ＥＥＰＲＯＭにこの発明を適用することも可能
である。
【００４６】さらに、前記書き込み後の消去は１つのワ
ード線に接続された複数のメモリセルに同時に負の高電
位を供給したが、これに限らず、複数のワード線に接続
された複数のメモリセルに同時に負の高電位を供給して
もよい。
【００４７】また、上記実施例は制御ゲートに負の高電
圧を印加してデータを消去したが、これに限らず、制御
ゲートを０Ｖととし、基板を正の高電圧としてとしても
よい。その他、この発明の要旨を変えない範囲におい
て、種々変形実施可能なことは勿論である。
【００４８】
【発明の効果】以上、詳述したようにこの発明によれ
ば、データの書き込み後、短時間消去することにより、
書き込み後の閾値電圧の分布を狭くし、過書き込みを防
止することが可能な不揮発性半導体記憶装置を提供でき
る。
【図面の簡単な説明】
【図１】この発明の一実施例を概略的に示す回路構成
図。
【図２】図１の要部を取出して示す回路図。
【図３】図１の要部を取出して示す回路図。
【図４】図３の動作を説明するために示すタイミングチ
ャート。
【図５】図１の要部を取出して示す回路図。
【図６】書き込み後の消去動作を説明するために示す。
【図７】書き込み後の消去動作を説明するために示す。
【図８】従来のメモリセルの動作を説明するために示す
回路図。
【符号の説明】
１４…メモリセルアレイ、１６…データレジスタ、１９
…昇圧回路、２０…消去電圧発生回路、２１…制御回
路、２２…消去タイミング信号発生回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１ (72)発明者 松井 法晴 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 制御ゲート及び浮遊ゲートを有する複数
    のメモリセルがマトリクス状に配置され、１つのワード
    線に複数のメモリセルの制御ゲートが接続されたメモリ
    セルアレイと、 前記複数のメモリセルのうち、同時に選択された複数の
    メモリセルの浮遊ゲートにデータを書き込む書き込み手
    段と、 前記データを書き込んだメモリセルに対して消去電圧を
    短時間供給し、メモリセルの閾値電圧を若干低下させる
    消去手段とを具備することを特徴とする不揮発性半導体
    記憶装置。
  2. 【請求項２】 前記書き込み手段は、選択されたメモリ
    セルの制御ゲートに高電位を供給する正の電位発生手段
    を有し、前記消去手段は選択されたメモリセルの制御ゲ
    ートに負の高電位を供給する負の電位発生手段を有する
    ことを特徴とする請求項１記載の不揮発性半導体記憶装
    置。
  3. 【請求項３】 前記消去手段は、１つの行線に接続され
    た複数のメモリセルに同時に負の高電位を供給すること
    を特徴とする請求項１記載の不揮発性半導体記憶装置。
  4. 【請求項４】 前記消去手段は、複数の行線に接続され
    た複数のメモリセルに同時に負の高電位を供給すること
    を特徴とする請求項１記載の不揮発性半導体記憶装置。
  5. 【請求項５】 前記書き込み手段は、データの書き込み
    後、メモリセルの閾値電圧を検出する検出手段を有し、
    前記消去手段はこの検出手段によって閾値電圧が所定の
    電圧より高いメモリセルが検出された場合、負の高電位
    を選択されたメモリセルの制御ゲートに供給することを
    特徴とする請求項１記載の不揮発性半導体記憶装置。
  6. 【請求項６】 前記消去手段は、閾値電圧が最も低いメ
    モリセルの閾値電圧を０．１Ｖ〜０．２Ｖ低下させるに
    要する時間だけ複数のメモリセルに消去電圧を供給する
    ことを特徴とする請求項１記載の不揮発性半導体記憶装
    置。
  7. 【請求項７】 前記消去手段は、メモリセルの制御ゲー
    トに０Ｖを供給し、基板に高電圧を供給してデータを消
    去することを特徴とする請求項１記載の不揮発性半導体
    記憶装置。
JP8161794A 1994-04-20 1994-04-20 不揮発性半導体記憶装置 Pending JPH07287989A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP8161794A JPH07287989A (ja) 1994-04-20 1994-04-20 不揮発性半導体記憶装置
US08/424,646 US5559736A (en) 1994-04-20 1995-04-19 Non-volatile semiconductor memory device capable of preventing excessive-writing

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8161794A JPH07287989A (ja) 1994-04-20 1994-04-20 不揮発性半導体記憶装置

Publications (1)

Publication Number Publication Date
JPH07287989A true JPH07287989A (ja) 1995-10-31

Family

ID=13751292

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8161794A Pending JPH07287989A (ja) 1994-04-20 1994-04-20 不揮発性半導体記憶装置

Country Status (2)

Country Link
US (1) US5559736A (ja)
JP (1) JPH07287989A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001102553A (ja) * 1999-09-29 2001-04-13 Sony Corp 半導体装置、その駆動方法および製造方法
US6903981B2 (en) 2003-07-04 2005-06-07 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device, method for sub-block erase and electric device with the same
JP2008198314A (ja) * 2007-02-15 2008-08-28 Toshiba Corp 不揮発性半導体記憶装置
JP2011100533A (ja) * 2009-11-05 2011-05-19 Fs Semiconductor Corp Ltd フラッシュｅｐｒｏｍの閾値電圧降下方法及びその構造

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5973960A (en) * 1995-03-31 1999-10-26 Tadahiro Ohmi And Tadashi Shibata Nonvolatile semiconductor memory device capable of storing analog or many-valued data at high speed and with a high degree of accuracy
JPH09306187A (ja) * 1996-05-10 1997-11-28 Nec Corp 不揮発性半導体記憶装置
KR100280430B1 (ko) * 1998-01-20 2001-02-01 김영환 데이터버퍼를이용하여데이터를읽는방법
KR20000004719A (ko) * 1998-06-30 2000-01-25 김영환 플래쉬 메모리 셀의 재기록 제어장치
JP3954208B2 (ja) * 1998-08-19 2007-08-08 富士通株式会社 半導体記憶装置
US6661682B2 (en) * 2001-02-16 2003-12-09 Imec (Interuniversitair Microelectronica Centrum) High voltage generating charge pump circuit
EP1271552A3 (en) * 2001-06-21 2005-08-17 STMicroelectronics S.r.l. A method of refreshing an electrically erasable and programmable non-volatile memory
US6907497B2 (en) * 2001-12-20 2005-06-14 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001102553A (ja) * 1999-09-29 2001-04-13 Sony Corp 半導体装置、その駆動方法および製造方法
US6903981B2 (en) 2003-07-04 2005-06-07 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device, method for sub-block erase and electric device with the same
US7173862B2 (en) 2003-07-04 2007-02-06 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device, method for sub-block erase and electric device with the same
JP2008198314A (ja) * 2007-02-15 2008-08-28 Toshiba Corp 不揮発性半導体記憶装置
JP2011100533A (ja) * 2009-11-05 2011-05-19 Fs Semiconductor Corp Ltd フラッシュｅｐｒｏｍの閾値電圧降下方法及びその構造

Also Published As

Publication number Publication date
US5559736A (en) 1996-09-24

Similar Documents

Publication Publication Date Title
US5363330A (en) Non-volatile semiconductor memory device incorporating data latch and address counter for page mode programming
JP3886673B2 (ja) 不揮発性半導体記憶装置
US7251161B2 (en) Semiconductor device and method of controlling said semiconductor device
JPH10223866A (ja) 半導体記憶装置
JP2001332093A (ja) 不揮発性半導体メモリ
JPH11260076A (ja) 半導体記憶装置
JPH09120688A (ja) 半導体メモリ装置
JP2013200932A (ja) 不揮発性半導体記憶装置
US9514826B2 (en) Programming method for NAND-type flash memory
US7379351B2 (en) Non-volatile semiconductor memory and programming method
US9779830B2 (en) Non-volatile semiconductor memory device and erase method thereof
US6781882B2 (en) Nonvolatile semiconductor storage device having a shortened time required for a data erasing operation and data erasing method thereof
JP3845051B2 (ja) 不揮発性半導体メモリ
JPH10302482A (ja) 半導体メモリ
US5559736A (en) Non-volatile semiconductor memory device capable of preventing excessive-writing
JPH10188578A (ja) 不揮発性半導体記憶装置とその制御方法、メモリカード、及び記憶システム
JP2002367390A (ja) 不揮発性半導体記憶装置
JP3143161B2 (ja) 不揮発性半導体メモリ
JP3359404B2 (ja) 不揮発性半導体記憶装置の記憶データの消去方法
KR19990013057A (ko) 단일 비트 데이터와 다중 비트 데이터를 동일한 칩에 선택적으로 저장하는 플래시 메모리 장치의 독출 및 기입 방법
JP2000030473A (ja) 不揮発性半導体記憶装置
JP2000048582A (ja) 半導体記憶装置
JP2000243094A (ja) 不揮発性半導体記憶装置およびそのプログラミング方法
JPH07320487A (ja) 半導体不揮発性記憶装置
JP5081755B2 (ja) 不揮発性半導体記憶装置とその読み出し方法