JP3954208B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP3954208B2 JP3954208B2 JP23284498A JP23284498A JP3954208B2 JP 3954208 B2 JP3954208 B2 JP 3954208B2 JP 23284498 A JP23284498 A JP 23284498A JP 23284498 A JP23284498 A JP 23284498A JP 3954208 B2 JP3954208 B2 JP 3954208B2
- Authority
- JP
- Japan
- Prior art keywords
- mode
- signal
- register
- operation mode
- setting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1045—Read-write mode select circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置における動作モードの設定に関する。
近年の半導体記憶装置においては、ユーザサイドの使用形態により任意の動作モードへの設定が可能である。ところが、動作モードの設定方法に制限があり、設定変更を頻繁に行うと、データ転送レートが悪化する。そこで、設定変更を頻繁に行ってもデータ転送レートが悪化しない技術が必要とされている。
【０００２】
【従来の技術】
従来、画像データ等の大容量のデータ処理を効率よく行うための半導体記憶装置として、シンクロナスグラフィックＲＡＭ（ＳＧＲＡＭ）等が用いられている。このＳＧＲＡＭは高速なデータ処理を行うために種々の動作モードを備えている。この動作モードにはバースト動作モード及びブロックライト動作モード等がある。バースト動作は、複数のコラムアドレス情報を順次生成してメモリコアに対してリード又はライトを行う動作である。ブロックライト動作は、複数のコラム選択信号を一括して生成して複数のメモリセルに対して一括してデータのライトを行うものである。
【０００３】
図４に従来のＳＧＲＡＭのブロック図を示す。ＳＧＲＡＭ１０は公知の半導体集積回路製造技術によって、単結晶シリコン基板などの１つの半導体基板に形成されている。ＳＧＲＡＭ１０にはシステム３２が接続され、システム３２はＳＧＲＡＭ１０に対してクロック信号ＣＬＫ，分配許可信号ＣＫＥ，動作コマンド信号を構成する命令コード信号及びアドレス信号Ａ１０〜Ａ０（ビットＡ１０が最上位ビットであり、ビットＡ０が最下位ビットである），データ信号Ｄ７〜Ｄ０（Ｄ７が最上位ビットであり、ビットＤ０が最下位ビットである）等の各種の信号を供給する。ＳＧＲＡＭ１０はシンクロナスＤＲＡＭと同様に、クロック信号ＣＬＫの各パルスに同期してシステム３２から供給される各種信号の状態に応じて動作制御が行われる。
【０００４】
ＳＧＲＡＭ１０は、メモリコア１２，クロックバッファ１４，命令デコーダ１６，アドレスバッファレジスタ１８，入出力バッファ２０，制御信号ラッチ２２，コラムアドレスカウンタ２４等を備える。また、ＳＧＲＡＭ１０は、モードレジスタ２６，スペシャルモードレジスタとしてのカラーレジスタ２８及びマスクレジスタ３０等の動作モードレジスタを備える。モードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０には同ＳＧＲＡＭ１０の各動作モードとしてのアクセス情報が設定される。
【０００５】
メモリコア１２は多数のダイナミック型メモリセルをマトリックス状に配置することにより構成されている。メモリコア１２において公知のロウデコーダ及びコラムデコーダを備えており、ダイナミック型メモリセルの選択端子はワード線に結合され、データ入力端子はデータ線に結合されている。
【０００６】
クロックバッファ１４はシステム３２から供給されるクロック信号ＣＬＫ（図５に示す）及び分配許可信号ＣＫＥを入力する。クロックバッファ１４はハイレベル（論理１レベル）の分配許可信号ＣＫＥに基づいてクロック信号ＣＬＫを入力し、命令デコーダ１６，アドレスバッファレジスタ１８，入出力バッファ２０等にクロック信号ＣＬＫを分配する。
【０００７】
ＳＧＲＡＭ１０には、最初にバースト動作、ブロックライト動作等の動作モードを指定するためのアクセス情報が、アドレス信号Ａ０〜Ａ１０によって供給される。また、リード・ライト動作において、ＳＧＲＡＭ１０には、アドレス信号Ａ１０〜Ａ０として、まず、メモリコア１２のワード線を選択するためのロウアドレス信号が供給され、次にメモリコア１２のデータ線を選択するためのコラムアドレス信号が供給される。ロウアドレス信号にはアドレス信号Ａ１０〜Ａ０のすべてのビットが使用されている。コラムアドレス信号にはアドレス信号Ａ１０〜Ａ０のうち、例えばＡ７〜Ａ０の８ビットが使用されている。コラムアドレス信号において、上位３ビットＡ１０〜Ａ８はデータ線選択に寄与しない無効ビットとなっている。
【０００８】
アドレスバッファレジスタ１８はクロックバッファ１４から供給されるクロック信号ＣＬＫに同期してシステム３２から供給されたアドレス信号Ａ１０〜Ａ０を入力する。動作モードの設定時においては、アドレス信号のビットＡ７〜Ａ０は、アドレスバッファレジスタ１８を介して内部バスを経由し、モードレジスタ２６にアクセス情報として設定される。モードレジスタ２６に設定されたアクセス情報は、制御信号ラッチ２２に供給される。また、アドレス信号Ａ１０〜Ａ０は命令デコーダ１６に供給され、例えば、アドレス信号のビットＡ１０はモードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０のいずれかを選択するための制御信号として用いられる。リード・ライト動作においては、ロウアドレス信号Ａ１０〜Ａ０はアドレスバッファレジスタ１８を介して内部バスを経由してメモリコア１２のロウデコーダに供給され、コラムアドレス信号Ａ７〜Ａ０はコラムアドレスカウンタ２４に供給される。
【０００９】
コラムアドレスカウンタ２４は上記バースト動作を実現するために設けられている。コラムアドレスカウンタ２４は、コラムアドレス信号を生成するバーストカウンタと、生成されるコラムアドレス信号の数を制限するバーストエンドカウンタとを備える。アドレスバッファレジスタ１８から供給されるコラムアドレス信号Ａ７〜Ａ０は初期値としてバーストカウンタに設定される。バーストエンドカウンタには、モードレジスタ２６に設定されたバースト長が、バースト長情報として供給される。バーストエンドカウンタは、バースト長情報によってプリセットされ、ダウンカウント若しくはディクリメント動作によってアンダーフロー信号を出力する。バーストカウンタは、バーストエンドカウンタがアンダーフローするまで初期値をインクリメントすることによりコラムアドレス信号を順次生成する。生成されたコラムアドレス信号はメモリコア１２内に設けられたコラムデコーダにてデータ線の選択信号にデコードされ、そのデコード信号に基づいて所定のデータ線が選択される。そして、選択されたメモリセルへのデータ書き込み、メモリセルからのデータの読み出しが可能とされる。また、コラムアドレスカウンタ２４はバースト長情報分のコラムアドレス信号を生成し終わると、その旨を指示する内部トリガ信号ＴＲを出力する。
【００１０】
入出力バッファ２０はクロックバッファ１４から供給されるクロック信号ＣＬＫに同期してシステム３２から供給されたデータ信号Ｄ７〜Ｄ０の入力や、メモリコア１２から読み出したデータ信号Ｄ７〜Ｄ０の出力を行う。動作モードの設定時において、カラーレジスタ２８又はマスクレジスタ３０が選択されると、データ信号のビットＤ７〜Ｄ０は、入力バッファ２０を介して内部バスを経由し、カラーレジスタ２８又はマスクレジスタ３０にアクセス情報として設定される。ライト動作においては、データ信号のビットＤ７〜Ｄ０は入出力バッファ２０を介して図示しないライトアンプで増幅された後に、メモリコア１２のデータ線に伝達され、選択されたメモリセルに書き込まれる。リード動作においては、データ信号Ｄ７〜Ｄ０はデータ線から共通データに伝達され、図示しないメインアンプで増幅された後に入出力バッファ２０を介してシステム３２側に出力される。
【００１１】
バースト動作によれば、１つのコラムアドレスをシステム３２から供給することによって、供給されたコラムアドレス信号とそれに連続する所定のコラムアドレス信号を順次生成してリード動作及びライト動作を行うことができる。
【００１２】
モードレジスタ２６は、アドレスバッファレジスタ１８を介して取り込まれるアドレス信号Ａ０〜Ａ１０に対応する複数のレジスタによって構成される。この複数のレジスタはすべて同一構成とされる。モードレジスタ２６へのアクセス情報の設定の指示は、所定の状態の制御信号を受けている制御信号ラッチ２２から出力される制御信号によって行われる。モードレジスタに設定されるアクセス情報には、例えば、バースト長ＢＬとＣＡＳレイテンシィＣＬとがある。バースト長ＢＬはクロック信号に同期してメモリコア１２にアクセスする回数である。ＣＡＳレイテンシィＣＬは、コラムアドレスストローブ信号ＣＡＳバーがアクティブレベルになってからクロック信号ＣＬＫの何サイクル目にデータ出力が行われるかを示す情報である。例えば、ＣＡＳレイテンシィＣＬ＝２，バースト長ＢＬ＝４とは、コラムアドレスストローブ信号ＣＡＳバーがアクティブレベルになってからクロック信号ＣＬＫの２サイクル目にデータ出力が開始され、その時点からクロック信号ＣＬＫの５サイクル目までデータ出力が行われることを意味する。
【００１３】
命令デコーダ１６にはシステム３２から供給される動作コマンド信号のうち、命令コード信号が入力される。命令コードには、リード命令，ライト命令等の命令コードが含まれるとともに、ＳＧＲＡＭ１０の動作モードを設定するためのモード設定命令コード等が入力されるようになっている。これらの命令コード信号は、チップセレクト信号ＣＳバー，ロウアドレスストローブ信号ＲＡＳバー，コラムアドレスストローブ信号ＣＡＳバー，ライトイネーブル信号ＷＥバー，ブロックライト信号ＤＳＦの各レベルの組み合わせに基づいて設定されている。
【００１４】
命令デコーダ１６はクロックバッファ１４から供給されるクロック信号ＣＬＫに同期して、システム３２から供給された命令コード信号を入力するとともに、そのときアドレスバッファレジスタ１８から供給されるアドレス信号Ａ１０〜Ａ０を入力する。命令デコーダ１６はアドレス信号のビットＡ１０を含む命令コード信号を内部命令コードにデコードし、その内部命令コードを制御信号ラッチ２２に出力する。
【００１５】
動作コマンドには、レジスタセットコマンド，リードコマンド，ライトコマンド，ブロックライトコマンド等がある。レジスタセットコマンドには、モードレジスタセットコマンド，スペシャルモードレジスタセットコマンドがある。
【００１６】
モードレジスタセットコマンドは、チップ選択信号ＣＳバーがローレベル（論理１レベル）であり、ロウアドレスストローブ信号ＲＡＳバー，コラムアドレスストローブ信号ＣＡＳバー及びライトイネーブル信号ＷＥバーの３つの制御信号がハイレベル（論理０レベル）であり、ブロックライト許可信号ＤＳＦがローレベル（論理０レベル）であることによって設定されている。このとき、システム３２から供給されるアドレス信号Ａ１０〜Ａ０がＳＧＲＡＭ１０のアクセス情報（動作モード）としてモードレジスタ２６に設定される。
【００１７】
スペシャルモードレジスタセットコマンドは、チップ選択信号ＣＳバーがローレベル（論理１レベル）であり、ロウアドレスストローブ信号ＲＡＳバー，コラムアドレスストローブ信号ＣＡＳバー及びライトイネーブル信号ＷＥバーの３つの制御信号がハイレベル（論理０レベル）であり、ブロックライト許可信号ＤＳＦがハイレベル（論理１レベル）であることによって設定されている。このとき、一例としてアドレス信号Ａ１０〜Ａ０の最上位ビットＡ１０がハイレベルであると、システム３２から供給されるデータ信号Ｄ７〜Ｄ０がＳＧＲＡＭ１０のアクセス情報（動作モード）としてカラーレジスタ２８に設定される。また、アドレス信号の最上位ビットＡ１０がローレベルであると、システム３２から供給されるデータ信号Ｄ７〜Ｄ０がＳＧＲＡＭ１０のアクセス情報（動作モード）としてマスクレジスタ３０に設定されるといった動作が行われる。
【００１８】
リードコマンドは、メモリコア１２のデータ線の選択、入出力バッファ２０の活性化を行い、モードレジスタ２６に設定されたアクセス情報に応じたリード動作を指示する動作コマンドである。このリードコマンドが供給されるとき、モードレジスタ２６にはバースト動作が指示されている。このリードコマンドは、チップ選択信号ＣＳバー及びコラムアドレスストローブ信号ＣＡＳバーがローレベル（論理１レベル）であり、ロウアドレスストローブ信号ＲＡＳバー，ライトイネーブル信号ＷＥバーがハイレベル（論理０レベル）であり、ブロックライト許可信号ＤＳＦがローレベル（論理０レベル）のとき、命令デコーダ１６によって認識されて内部命令コードにデコードされる。
【００１９】
リードコマンドを受けた制御信号ラッチ２２は、モードレジスタ２６に設定されたバーストリードを指示する。制御信号ラッチ２２はそのとき供給されるコラムアドレス信号Ａ７〜Ａ０をアドレスバッファレジスタ１８を介してコラムアドレスカウンタ２４に供給する。コラムアドレスカウンタ２４では、供給されたコラムアドレス信号Ａ７〜Ａ０を初期値として、初期値に連続するバースト長分のコラムアドレス信号が順次生成されメモリコア１２のデータ線の選択が行われる。選択されたデータ線に接続されたメモリセルのデータが入出力バッファ２０を介してシステム３２側に出力される。このデータ出力はモードレジスタ２６に設定されたＣＡＳレイテンシィに応じて行われる。
【００２０】
ライトコマンドは、メモリコア１２のデータ線の選択、入出力バッファ２０の活性化を行い、モードレジスタ２６に設定されたアクセス情報に応じてライト動作を指示する動作コマンドである。このライトコマンドが供給されるとき、モードレジスタ２６にはバースト動作が設定されている。このライトコマンドは、チップ選択信号ＣＳバー，コラムアドレスストローブ信号ＣＡＳバー及びライトイネーブル信号ＷＥバーがローレベル（論理１レベル）であり、ロウアドレスストローブ信号ＲＡＳバーがハイレベル（論理０レベル）であり、ブロックライト許可信号ＤＳＦがローレベル（論理０レベル）のとき、命令デコーダ１６によって認識されて内部命令コードにデコードされる。
【００２１】
ライトコマンドを受けた制御信号ラッチ２２は、モードレジスタ２６に設定されたバーストライトを指示する。制御信号ラッチ２２はそのとき供給されるアドレス信号Ａ７〜Ａ０をコラムアドレス信号とし、アドレスバッファレジスタ１８を介してコラムアドレスカウンタ２４に供給する。コラムアドレスカウンタ２４では、供給されたコラムアドレス信号Ａ７〜Ａ０を初期値として、初期値に連続するバースト長分のコラムアドレス信号が順次生成されメモリコア１２のデータ線の選択が行われる。システム３２から供給されたデータ信号Ｄ７〜Ｄ０が入出力バッファ２０を介してメモリコア１２の選択されたメモリセルにライトされる。
【００２２】
ブロックライトコマンドは、入出力バッファ２０の活性化を行い、モードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０に設定されたアクセス情報に応じてライト動作を指示する動作コマンドである。このブロックライトコマンドは、チップ選択信号ＣＳバー，コラムアドレスストローブ信号ＣＡＳバー及びライトイネーブル信号ＷＥバーがローレベル（論理１レベル）であり、ロウアドレスストローブ信号ＲＡＳバーがハイレベル（論理０レベル）であり、ブロックライト信号ＤＳＦがハイレベル（論理１レベル）のとき、命令デコーダ１６によって認識されて内部命令コードにデコードされる。
【００２３】
ブロックライトコマンドを受けた制御信号ラッチ２２は、モードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０に設定されたブロックライトを指示する。制御信号ラッチ２２はそのとき供給されるアドレス信号Ａ１０〜Ａ０をコラムアドレス信号とし、アドレスバッファレジスタ１８を介してコラムアドレスカウンタ２４に供給する。コラムアドレスカウンタ２４では、供給されたコラムアドレス信号を初期値として、初期値に連続するコラムアドレス信号が一括して生成される。生成された複数のコラムアドレス信号に対応する複数のデータ線の選択が行われ、同一データが一括して選択されたデータ線に供給され、データ入力が行われる。
【００２４】
上記のように構成されたＳＧＲＡＭ１０において、モードレジスタ２６やカラーレジスタ２８及びマスクレジスタ３０等のスペシャルモードレジスタのアクセス情報の設定を行うためには、リードコマンド又はライトコマンドと同様にシステム３２からレジスタセットコマンドを入力する必要がある。例えば、図５に示すように、リード動作に続いてモードレジスタ２６のアクセス情報を変更するものとする。なお、モードレジスタ２６に設定されたアクセス情報はＣＡＳレイテンシィＣＬ＝３，バースト長ＢＬ＝４とする。すると、クロック信号ＣＬＫのリードコマンドが供給されたサイクルＣ０を含んで４つ目のサイクルＣ３でバースト動作の終了を示す内部トリガ信号ＴＲがコラムアドレスカウンタ２４から出力される。リードコマンドが供給された後、出力制御信号ＩＯＥはクロック信号ＣＬＫの２サイクル目のサイクルＣ２から６サイクル目のサイクルＣ６の途中までハイレベル（論理１レベル）になる。出力制御信号のハイレベルの期間において内部バスのリードデータＲＤ１〜ＲＤ４が入出力バッファ２０を介してシステム３２側に出力される。
【００２５】
リード動作に続いてレジスタセットコマンドを供給する場合、所定の時間若しくはクロック信号ＣＬＫの所定数のサイクルだけ間隔をあける必要がある。この間隔を無くしてクロック信号ＣＬＫのサイクルＣ６の直後のサイクルＣ７でセットコマンドを供給するとともに、モードレジスタ２６に設定するアクセス情報を供給したとする。このようにしても、レジスタセットコマンドを供給してから所定の時間若しくはクロック信号ＣＬＫの所定数のサイクルだけ間隔をあけなければならず、次のアクセス情報はサイクルＣ９以降となり、クロック信号ＣＬＫの２サイクル以上のデータ転送効率が低下する。
【００２６】
【発明が解決しようとする課題】
従って、上記ＳＧＲＡＭ１０において、モードレジスタ２６，カラーレジスタ２８，マスクレジスタ３０のアクセス情報（動作モード）を頻繁に設定変更する仕様に対しては、高速なデータ転送レートを引き出すことができなかった。
【００２７】
本発明は上記問題点を解決するためになされたものであって、その目的は、動作モードの設定に要する時間を短縮し、高速なデータ転送レートを確保することができるとともに、動作モードの設定変更のための命令数を少なくすることができる半導体記憶装置を提供することにある。
【００２８】
【課題を解決するための手段】
上記の目的を達成するため、請求項１に記載の発明は、外部から入力された動作コマンド信号に基づき開始される動作モードを、モードレジスタに予め設定された動作モード情報に従って実行する半導体記憶装置において、前記動作モードは、少なくともバースト動作モードを含み、前記動作コマンド信号は、前記半導体記憶装置の動作モードを指定する命令コード信号と、前記動作モード情報を設定するためのモード設定命令信号とを含み、前記命令コード信号をデコードして前記動作モードを実行するための内部命令コードを作成し、かつ、前記命令コード信号及び前記モード設定命令信号をデコードして設定制御信号を作成する命令デコーダと、前記設定制御信号及び前記動作モードがバースト動作モードである場合において該動作モードの終了を通知する内部トリガ信号が入力されるモード設定制御回路とを備え、前記モード設定制御回路は、前記内部トリガ信号を受信したとき、前記設定制御信号に応じた動作モード情報を前記モードレジスタに設定することを要旨とする。
【００２９】
請求項２に記載の発明は、請求項１に記載の半導体記憶装置において、前記動作モード情報が記憶されているモード設定値記憶部を備え、前記モード設定制御回路は、前記内部トリガ信号を受信したときに、前記設定制御信号が内部情報による設定を指定する内部セットコマンドである場合は、前記モード設定値記憶部に記憶された動作モード情報を前記モードレジスタに設定し、前記設定制御信号が外部情報による設定を指定する外部セットコマンドである場合は、外部から送信される動作モード情報を前記モードレジスタに設定することを要旨とする。
【００３０】
請求項３に記載の発明は、請求項１に記載の半導体記憶装置において、前記命令デコーダは、前記モード設定命令信号に基づいて、前記モードレジスタの再設定の可否を判定する判定部を備え、前記モード設定制御回路は、前記内部トリガ信号に基づいて前記判定部の判定結果に応じて前記モードレジスタの動作モード情報を再設定する設定制御部を備えることを要旨とする。
【００３１】
請求項４に記載の発明は、請求項３に記載の半導体記憶装置において、前記モードレジスタは、複数の動作モード情報を記憶し、前記判定部は、前記モード設定命令信号に基づいて複数の動作モード情報に対応した複数の判定結果を出力することを要旨とする。
【００３２】
請求項５に記載の発明は、請求項１、３又は４に記載の半導体記憶装置において、前記モードレジスタに設定される動作モード情報は、半導体記憶装置の外部から供給される動作モード情報であることを要旨とする。
【００３３】
請求項６に記載の発明は、請求項１、３、４又は５に記載の半導体記憶装置において、前記モードレジスタに設定するための動作モード情報を予め記憶したモード設定値記憶部を備え、前記モード設定制御回路は、前記モード設定値記憶部に記憶された動作モード情報を用いて前記モードレジスタの動作モード情報を再設定することを要旨とする。
【００３４】
請求項７に記載の発明は、請求項２又は６に記載の半導体記憶装置において、前記モード設定値記憶部は、複数の動作モード情報を記憶し、前記モード設定制御回路は、前記モード設定値記憶部に記憶された前記複数の動作モード情報の中から前記モード設定命令信号に基づいて選択された動作モード情報を前記モードレジスタに設定することを要旨とする。
【００３５】
【発明の実施の形態】
以下、本発明をシンクロナスグラフィックＲＡＭ（ＳＧＲＡＭ）に具体化した一実施形態を図１〜図３に従って説明する。なお、重複説明を避けるため、図４において説明した従来のＳＧＲＡＭ１０と同様の構成については、同一の符号を付してその説明を一部省略する。
【００３６】
図１に示すように、本実施形態のＳＧＲＡＭ５０は公知の半導体集積回路製造技術によって、単結晶シリコン基板などの１つの半導体基板に形成されている。ＳＧＲＡＭ５０にはシステム７０が接続され、システム７０はＳＧＲＡＭ５０に対してクロック信号ＣＬＫ，分配許可信号ＣＫＥ，動作コマンド信号を構成する命令コード信号及びアドレス信号Ａ１０〜Ａ０（ビットＡ１０が最上位ビットであり、ビットＡ０が最下位ビットである），データ信号Ｄ７〜Ｄ０（Ｄ７が最上位ビットであり、ビットＤ０が最下位ビットである），データマスク信号ＤＱＭ等の各種の信号を供給する。本実施形態のＳＧＲＡＭ５０もシンクロナスＤＲＡＭと同様に、クロック信号ＣＬＫの各パルスに同期してシステム７０から供給される各種信号の状態に応じて動作制御が行われる。特に、ＳＧＲＡＭ５０はバースト動作モードとブロックライト動作モード等を備える。
【００３７】
ＳＧＲＡＭ５０は、メモリコア１２，クロックバッファ１４，命令デコーダ５２，アドレスバッファレジスタ１８，入出力バッファ５４，制御信号ラッチ２２，コラムアドレスカウンタ２４を備えるとともに、モードレジスタ２６，スペシャルモードレジスタとしてのカラーレジスタ２８及びマスクレジスタ３０等の動作モード設定部としての動作モードレジスタを備える。また、ＳＧＲＡＭ５０は、モードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０のアクセス情報（動作モード）を設定するためのモード設定制御回路５６を備える。さらに、ＳＧＲＡＭ５０は、前記モードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０に設定するためのアクセス情報を予め記憶したモード設定値記憶手段としてのモード設定値記憶部５８を備えている。
【００３８】
クロックバッファ１４はシステム７０から供給されるクロック信号ＣＬＫ（図２に示す）及び分配許可信号ＣＫＥを入力する。クロックバッファ１４はハイレベル（論理１レベル）の分配許可信号ＣＫＥに基づいてクロック信号ＣＬＫを入力し、命令デコーダ５２，アドレスバッファレジスタ１８，入出力バッファ５４等にクロック信号ＣＬＫを分配する。
【００３９】
アドレスバッファレジスタ１８はクロックバッファ１４から供給されるクロック信号ＣＬＫに同期してシステム７０から供給されたアドレス信号Ａ１０〜Ａ０を入力する。本実施形態では、システム７０からのリード・ライト動作の動作コマンドの供給時において、アドレス信号Ａ１０〜Ａ０として、まず、メモリコア１２のワード線を選択するためのロウアドレス信号が供給され、次にメモリコア１２のデータ線を選択するためのコラムアドレス信号が供給される。ロウアドレス信号Ａ１０〜Ａ０はアドレスバッファレジスタ１８を介して内部バスを経由してメモリコア１２のロウデコーダに供給され、アドレス信号Ａ１０〜Ａ０のすべてのビットがワード線選択のために使用されている。コラムアドレス信号Ａ１０〜Ａ０のうち、例えばビット信号Ａ７〜Ａ０の８ビットはコラムアドレスカウンタ２４に供給され、メモリコア１２のデータ選択のために使用されている。そして、本実施形態において、コラムアドレス信号Ａ１０〜Ａ０は命令デコーダ５２に供給され、例えば、コラムアドレス信号Ａ１０〜Ａ０のうち、ビットＡ１０〜Ａ８の上位３ビットは、前記モードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０のアクセス情報をセットするための付加情報としてのモード設定命令として用いられている。
【００４０】
モード設定値記憶部５８は、ＲＡＭ，ＲＯＭ，又はレジスタなどから構成されており、同モード設定値記憶部５８は、複数の記憶領域５９〜６１を備える。本実施形態において、記憶領域５９にはモードレジスタ２６に設定するためのアクセス情報（バースト長ＢＬ及びＣＡＳレイテンシィＣＬ）が予め記憶されている。記憶領域６０にはカラーレジスタ２８に設定するためのアクセス情報が記憶され、記憶領域６１にはマスクレジスタ３０に設定するためのアクセス情報が記憶されている。
【００４１】
入出力バッファ５４はクロックバッファ１４から供給されるクロック信号ＣＬＫに同期して、システム７０から供給されたデータ信号Ｄ７〜Ｄ０の入力や、メモリコア１２から読み出したデータ信号Ｄ７〜Ｄ０の出力を行う。ライト動作においては、データ信号のビットＤ７〜Ｄ０は入出力バッファ５４を介して図示しないライトアンプで増幅された後に、メモリコア１２のデータ線に伝達され、選択されたメモリセルに書き込まれる。リード動作においては、データ信号Ｄ７〜Ｄ０はデータ線から共通データに伝達され、図示しないメインアンプで増幅された後に入出力バッファ５４を介してシステム７０側に出力される。また、入出力バッファ５４は前記モードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０をモード設定値記憶部５８と外部（システム７０）とに接離するためのスイッチ回路を備える。
【００４２】
命令デコーダ５２にはシステム７０から供給される動作コマンド信号のうち、命令コード信号が入力される。命令コードには、リード命令，ライト命令等の命令コードが含まれている。これらの命令コード信号は、チップセレクト信号ＣＳバー，ロウアドレスストローブ信号ＲＡＳバー，コラムアドレスストローブ信号ＣＡＳバー，ライトイネーブル信号ＷＥバー，ブロックライト信号ＤＳＦの各レベルの組み合わせに基づいて設定されている。本実施形態においても、動作コマンドには、前記リードコマンド，ライトコマンド，及びブロックライトコマンド等がある。各コマンドを規定する命令コード信号も図４のＳＧＲＡＭ１０におけるそれと同一である。
【００４３】
命令デコーダ５２はクロックバッファ１４から供給されるクロック信号ＣＬＫに同期して、システム７０から供給された命令コード信号を入力するとともに、そのときアドレスバッファレジスタ１８から供給されるコラムアドレス信号Ａ１０〜Ａ０を入力する。命令デコーダ５２はチップセレクト信号ＣＳバー，ロウアドレスストローブ信号ＲＡＳバー，コラムアドレスストローブ信号ＣＡＳバー，ライトイネーブル信号ＷＥバー，ブロックライト信号ＤＳＦ等の命令コード信号を内部命令コードにデコードし、その内部命令コードを制御信号ラッチ２２に出力する。
【００４４】
また、命令デコーダ５２はモード設定制御手段を構成する判定部として動作し、上記各動作モードレジスタへの動作モードの再設定の可否を判定する。すなわち、命令デコーダ５２は命令コード信号をデコードする際に、コラムアドレス信号のビットＡ１０〜Ａ８からなるモード設定命令を設定制御信号ＳＥにデコードし、その設定制御信号ＳＥをモード設定制御回路５６に出力する。モード設定命令には、モード設定値記憶部５８に記憶されたアクセス情報を用いて各レジスタ２６，２８，３０のアクセス情報をそれぞれ設定する複数のレジスタセットコマンド（内部セットコマンドという）と、システム７０からデータ信号Ｄ７〜Ｄ０にて供給されるアクセス情報を用いて各レジスタ２６，２８，３０のアクセス情報をそれぞれ設定する複数のレジスタセットコマンド（外部セットコマンドという）とがある。例えば、ビットＡ１０〜Ａ８が「０１０」は、記憶領域５９に記憶されたアクセス情報を用いてモードレジスタ２６のアクセス情報を設定させる内部セットコマンドとなっている。また、ビットＡ１０〜Ａ８が「０１１」は、システム７０から供給されるアクセス情報（データ信号Ｄ７〜Ｄ０）を用いてモードレジスタ２６のアクセス情報を設定させる外部セットコマンドとなっている。
【００４５】
モード設定制御回路５６はモード設定制御手段を構成する設定制御部として動作する。すなわち、モード設定制御回路５６は命令デコーダ５２から供給される設定制御信号ＳＥを入力するとともに、コラムアドレスカウンタ２４から出力される内部トリガ信号ＴＲを入力する。この設定制御信号ＳＥが内部セットコマンドに対応する場合には、モード設定制御回路５６は内部トリガ信号ＴＲに基づいて入出力バッファ５４に切換制御信号ＫＣを出力してスイッチ回路を切り換え制御する。これにより、前記モードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０のいずれかにモード設定値記憶部５８が接続される。このとき、モード設定制御回路５６はモード設定値記憶部５８に出力制御信号ＧＣを出力して記憶領域５９〜６１のいずれかから対応するレジスタに設定するアクセス情報を出力させる。これにより、モード設定命令にて指定されたレジスタに所定のアクセス情報が設定される。また、設定制御信号ＳＥが外部セットコマンドに対応する場合には、モード設定制御回路５６は内部トリガ信号ＴＲに基づいて入出力バッファ５４に切換制御信号ＫＣを出力してスイッチ回路を切り換え制御する。これにより、前記モードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０のいずれかとシステム７０とが接続される。このとき、システム７０からデータ信号Ｄ７〜Ｄ０にて供給されるアクセス情報を用いて、モード設定命令にて指定されたレジスタにアクセス情報が設定される。
【００４６】
次に上記のように構成されたＳＧＲＡＭ５０の作用を図２，図３に従って説明する。
上記のように構成されたＳＧＲＡＭ５０において、リード動作又はライト動作の終了後において、モードレジスタ２６やカラーレジスタ２８及びマスクレジスタ３０等のスペシャルモードレジスタのアクセス情報の設定を行うためには、システム７０からリードコマンド又はライトコマンドを発行する際に、コラムアドレス信号Ａ１０〜Ａ０における余剰の信号Ａ１０〜Ａ８にモード設定コードを付加する。
【００４７】
図２は、リード動作に続いてモードレジスタ２６のアクセス情報をモード設定値記憶部５８に記憶されているアクセス情報を用いて変更する場合の作用を示す。なお、モードレジスタ２６に設定されているアクセス情報はＣＡＳレイテンシィＣＬ＝３，バースト長ＢＬ＝４とする。
【００４８】
クロック信号ＣＬＫの１つ目のサイクルＣ０においてリードコマンドが供給されると、サイクルＣ０を含んで４つ目のサイクルＣ３でバースト動作の終了を示す内部トリガ信号ＴＲがコラムアドレスカウンタ２４から出力される。リードコマンドが供給された後、出力制御信号ＩＯＥはクロック信号ＣＬＫの２つ目のサイクルＣ２から６つ目のサイクルＣ６の途中までハイレベル（論理１レベル）になる。出力制御信号ＩＯＥのハイレベルの期間において内部バスのリードデータＲＤ１〜ＲＤ４が入出力バッファ５４を介してシステム７０側に出力される。
【００４９】
出力制御信号ＩＯＥがローレベルになると、クロック信号ＣＬＫの７つ目のサイクルＣ７において、内部トリガ信号ＴＲに基づいて出力される切換制御信号ＫＣによって入出力バッファ５４はモードレジスタ２６と記憶領域５９とを接続する。そして、出力制御信号ＧＣに基づいて記憶領域５９のアクセス情報が設定データＳＤとして転送され、モードレジスタ２６に所定のアクセス情報が設定される。従って、内部バスは、リードデータＲＤ１〜ＲＤ４の転送に続いてモードレジスタ２６のアクセス情報の転送に利用され、内部バスのデータ転送効率が向上し、高速なデータ転送レートが確保される。
【００５０】
図３は、ライト動作に続いてモードレジスタ２６のアクセス情報をシステム７０から供給される入力データにて供給されるアクセス情報を用いて変更する場合の作用を示す。なお、モードレジスタ２６に設定されているアクセス情報はＣＡＳレイテンシィＣＬ＝３，バースト長ＢＬ＝４とする。
【００５１】
クロック信号ＣＬＫの１つ目のサイクルＣ０においてライトコマンドが供給されると、サイクルＣ０を含んで４つ目のサイクルＣ３でバースト動作の終了を示す内部トリガ信号ＴＲがコラムアドレスカウンタ２４から出力される。入力制御信号ＩＯＥはクロック信号ＣＬＫの１つ目のサイクルＣ０から５つ目のサイクルＣ４の途中までハイレベル（論理１レベル）にする。入力制御信号ＩＯＥのハイレベルの期間において入力データＤＩ１〜ＤＩ４が入出力バッファ５４を介して入力され、内部バスにライトデータＷＤ１〜ＷＤ４として転送される。
【００５２】
クロック信号ＣＬＫの５つ目のサイクルＣ４において、内部トリガ信号ＴＲに基づいて出力される切換制御信号ＫＣによって入出力バッファ５４はモードレジスタ２６と外部（システム７０側）とを接続する。そして、システム７０から供給されるアクセス情報が設定データＳＤとして転送され、モードレジスタ２６に所定のアクセス情報が設定される。従って、内部バスは、ライトデータＷＤ１〜ＷＤ４の転送に続いてモードレジスタ２６のアクセス情報の転送に利用され、内部バスのデータ転送効率が向上し、高速なデータ転送レートが確保される。
【００５３】
さて、本実施形態は、以下の効果がある。
・ 本実施形態では、システム７０からリードコマンド、ライトコマンド等の動作コマンドを発行する際に、その動作コマンドの命令データ信号に対してモードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０の動作モードを設定するためのモード設定コードを付加している。そして、リードコマンド、ライトコマンド等に基づく動作の終了を示す内部トリガ信号ＴＲに基づいてモードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０に対してアクセス情報を設定するようにしている。そのため、モードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０等に動作モードを設定ために要する時間を短縮することができ、内部バスのデータ転送効率を向上して高速なデータ転送レートを確保することができる。
【００５４】
・ また、システム７０から発行するリードコマンド、ライトコマンド等の動作コマンドの命令データ信号に対してモードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０の動作モードを設定するためのモード設定コードを付加している。そのため、各レジスタ２６，２８，３０の動作モードを設定変更するための命令数を少なくすることができる。
【００５５】
尚、上記実施形態は次のように変更してもよい。
・ 上記実施形態では、モードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０にそれぞれ対応する記憶領域５９〜６１によってモード設定値記憶部５８を構成したが、モード設定値記憶部５８を１つの記憶領域のみを備えたものとし、このモード設定値記憶部５８に対してモードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０のいずれか一つのモード設定値を記憶するようにしてもよい。この場合、命令デコーダ５２はモード設定命令に基づいて１種類の設定制御信号ＳＥのみを出力するように構成する。また、モード設定制御回路５６はその１種類の設定制御信号ＳＥに基づいて、モードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０のうち予め定められたレジスタのモード設定値をモード設定値記憶部５８のモード設定値に基づいて再設定するように構成すればよい。
【００５６】
・ 上記実施形態では、モードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０に対応してそれぞれ一つの記憶領域５９〜６１を備えるモード設定値記憶部５８を設けたが、各レジスタ２６，２８，３０に対応してそれぞれ複数の記憶領域を備えるモード設定値記憶部５８としてもよい。
・ 上記実施形態では、リード動作の終了後にモード設定値記憶部５８に記憶されたアクセス情報を用いてレジスタ２６，２８，３０のいずれかのアクセス情報を設定するようにしたが、リード動作の終了後にシステム７０からデータ信号にて供給されるアクセス情報を用いてレジスタ２６，２８，３０のいずれかのアクセス情報を設定するようにしてもよい。また、ライト動作の終了後にシステム７０からデータ信号にて供給されるアクセス情報を用いてレジスタ２６，２８，３０のいずれかのアクセス情報を設定するようにしたが、ライト動作の終了後にモード設定値記憶部５８に記憶されたアクセス情報を用いてレジスタ２６，２８，３０のいずれかのアクセス情報を設定するようにしてもよい。
【００５７】
・ 上記実施形態では、リードコマンド、ライトコマンド等の動作コマンドに基づく動作に寄与しないコラムアドレス信号のビットＡ１０〜Ａ８を、レジスタ２６，２８，３０のアクセス情報を設定させるモード設定コードとして用いたが、専用の信号を設けてモード設定コードを動作コマンドに付加するようにしてもよい。
【００５８】
・ 上記実施形態において、メモリコア１２を複数のバンク１２Ａ，１２Ｂ，１２Ｃ，１２Ｄに分割し、これらのバンク１２Ａ，１２Ｂ，１２Ｃ，１２Ｄに対してそれぞれ前記モード設定制御回路５６と同様のモード設定制御回路を設けてもよい。この場合、さらに、バンク１２Ａ，１２Ｂ，１２Ｃ，１２Ｄに対してそれぞれ前記モード設定値記憶部５８と同様のモード設定値記憶部を設けてもよい。
【００５９】
・ 上記実施形態におけるモード設定値記憶部５８を省略し、リード動作の終了後及びライト動作の終了後にシステム７０からデータ信号にて供給されるアクセス情報を用いてレジスタ２６，２８，３０のいずれかのアクセス情報を設定するようにしてもよい。
【００６０】
次に、上記実施形態から把握できる他の技術的思想について記載する。
・ 請求項１〜７のいずれか一項に記載の半導体記憶装置において、
入力アドレスに基づいて、複数ブロックに分割された個々に設定値を設けることが可能である。
【００６１】
・ 請求項６又は７に記載の半導体記憶装置において、
前記モード設定値記憶手段は、メモリ又はレジスタ、ＲＯＭのいずれか１つである半導体記憶装置。
【００６２】
【発明の効果】
以上詳述したように、本発明によれば、動作モードの設定に要する時間を短縮し、高速なデータ転送レートを確保することができるとともに、動作モードの設定変更のための命令数を少なくすることができる。
【図面の簡単な説明】
【図１】一実施形態のＳＧＲＡＭを示すブロック図
【図２】ＳＧＲＡＭのリード動作時におけるモード設定変更を示すタイムチャート
【図３】ＳＧＲＡＭのライト動作時におけるモード設定変更を示すタイムチャート
【図４】従来のＳＧＲＡＭを示すブロック図
【図５】従来のＳＧＲＡＭのモード設定変更を示すタイムチャート
【符号の説明】
２６…動作モード設定部としてのモードレジスタ
２８…動作モード設定部としてのカラーレジスタ
３０…動作モード設定部としてのマスクレジスタ
５２…モード設定制御手段を構成する判定部としての命令デコーダ
５４…入出力バッファ
５６…モード設定制御手段を構成する設定制御部としてのモード設定制御回路
５８…モード設定値記憶手段としてのモード設定値記憶部
５９〜６１…記憶領域
ＳＥ…設定制御信号
ＴＲ…内部トリガ信号
【発明の属する技術分野】
本発明は、半導体記憶装置における動作モードの設定に関する。
近年の半導体記憶装置においては、ユーザサイドの使用形態により任意の動作モードへの設定が可能である。ところが、動作モードの設定方法に制限があり、設定変更を頻繁に行うと、データ転送レートが悪化する。そこで、設定変更を頻繁に行ってもデータ転送レートが悪化しない技術が必要とされている。
【０００２】
【従来の技術】
従来、画像データ等の大容量のデータ処理を効率よく行うための半導体記憶装置として、シンクロナスグラフィックＲＡＭ（ＳＧＲＡＭ）等が用いられている。このＳＧＲＡＭは高速なデータ処理を行うために種々の動作モードを備えている。この動作モードにはバースト動作モード及びブロックライト動作モード等がある。バースト動作は、複数のコラムアドレス情報を順次生成してメモリコアに対してリード又はライトを行う動作である。ブロックライト動作は、複数のコラム選択信号を一括して生成して複数のメモリセルに対して一括してデータのライトを行うものである。
【０００３】
図４に従来のＳＧＲＡＭのブロック図を示す。ＳＧＲＡＭ１０は公知の半導体集積回路製造技術によって、単結晶シリコン基板などの１つの半導体基板に形成されている。ＳＧＲＡＭ１０にはシステム３２が接続され、システム３２はＳＧＲＡＭ１０に対してクロック信号ＣＬＫ，分配許可信号ＣＫＥ，動作コマンド信号を構成する命令コード信号及びアドレス信号Ａ１０〜Ａ０（ビットＡ１０が最上位ビットであり、ビットＡ０が最下位ビットである），データ信号Ｄ７〜Ｄ０（Ｄ７が最上位ビットであり、ビットＤ０が最下位ビットである）等の各種の信号を供給する。ＳＧＲＡＭ１０はシンクロナスＤＲＡＭと同様に、クロック信号ＣＬＫの各パルスに同期してシステム３２から供給される各種信号の状態に応じて動作制御が行われる。
【０００４】
ＳＧＲＡＭ１０は、メモリコア１２，クロックバッファ１４，命令デコーダ１６，アドレスバッファレジスタ１８，入出力バッファ２０，制御信号ラッチ２２，コラムアドレスカウンタ２４等を備える。また、ＳＧＲＡＭ１０は、モードレジスタ２６，スペシャルモードレジスタとしてのカラーレジスタ２８及びマスクレジスタ３０等の動作モードレジスタを備える。モードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０には同ＳＧＲＡＭ１０の各動作モードとしてのアクセス情報が設定される。
【０００５】
メモリコア１２は多数のダイナミック型メモリセルをマトリックス状に配置することにより構成されている。メモリコア１２において公知のロウデコーダ及びコラムデコーダを備えており、ダイナミック型メモリセルの選択端子はワード線に結合され、データ入力端子はデータ線に結合されている。
【０００６】
クロックバッファ１４はシステム３２から供給されるクロック信号ＣＬＫ（図５に示す）及び分配許可信号ＣＫＥを入力する。クロックバッファ１４はハイレベル（論理１レベル）の分配許可信号ＣＫＥに基づいてクロック信号ＣＬＫを入力し、命令デコーダ１６，アドレスバッファレジスタ１８，入出力バッファ２０等にクロック信号ＣＬＫを分配する。
【０００７】
ＳＧＲＡＭ１０には、最初にバースト動作、ブロックライト動作等の動作モードを指定するためのアクセス情報が、アドレス信号Ａ０〜Ａ１０によって供給される。また、リード・ライト動作において、ＳＧＲＡＭ１０には、アドレス信号Ａ１０〜Ａ０として、まず、メモリコア１２のワード線を選択するためのロウアドレス信号が供給され、次にメモリコア１２のデータ線を選択するためのコラムアドレス信号が供給される。ロウアドレス信号にはアドレス信号Ａ１０〜Ａ０のすべてのビットが使用されている。コラムアドレス信号にはアドレス信号Ａ１０〜Ａ０のうち、例えばＡ７〜Ａ０の８ビットが使用されている。コラムアドレス信号において、上位３ビットＡ１０〜Ａ８はデータ線選択に寄与しない無効ビットとなっている。
【０００８】
アドレスバッファレジスタ１８はクロックバッファ１４から供給されるクロック信号ＣＬＫに同期してシステム３２から供給されたアドレス信号Ａ１０〜Ａ０を入力する。動作モードの設定時においては、アドレス信号のビットＡ７〜Ａ０は、アドレスバッファレジスタ１８を介して内部バスを経由し、モードレジスタ２６にアクセス情報として設定される。モードレジスタ２６に設定されたアクセス情報は、制御信号ラッチ２２に供給される。また、アドレス信号Ａ１０〜Ａ０は命令デコーダ１６に供給され、例えば、アドレス信号のビットＡ１０はモードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０のいずれかを選択するための制御信号として用いられる。リード・ライト動作においては、ロウアドレス信号Ａ１０〜Ａ０はアドレスバッファレジスタ１８を介して内部バスを経由してメモリコア１２のロウデコーダに供給され、コラムアドレス信号Ａ７〜Ａ０はコラムアドレスカウンタ２４に供給される。
【０００９】
コラムアドレスカウンタ２４は上記バースト動作を実現するために設けられている。コラムアドレスカウンタ２４は、コラムアドレス信号を生成するバーストカウンタと、生成されるコラムアドレス信号の数を制限するバーストエンドカウンタとを備える。アドレスバッファレジスタ１８から供給されるコラムアドレス信号Ａ７〜Ａ０は初期値としてバーストカウンタに設定される。バーストエンドカウンタには、モードレジスタ２６に設定されたバースト長が、バースト長情報として供給される。バーストエンドカウンタは、バースト長情報によってプリセットされ、ダウンカウント若しくはディクリメント動作によってアンダーフロー信号を出力する。バーストカウンタは、バーストエンドカウンタがアンダーフローするまで初期値をインクリメントすることによりコラムアドレス信号を順次生成する。生成されたコラムアドレス信号はメモリコア１２内に設けられたコラムデコーダにてデータ線の選択信号にデコードされ、そのデコード信号に基づいて所定のデータ線が選択される。そして、選択されたメモリセルへのデータ書き込み、メモリセルからのデータの読み出しが可能とされる。また、コラムアドレスカウンタ２４はバースト長情報分のコラムアドレス信号を生成し終わると、その旨を指示する内部トリガ信号ＴＲを出力する。
【００１０】
入出力バッファ２０はクロックバッファ１４から供給されるクロック信号ＣＬＫに同期してシステム３２から供給されたデータ信号Ｄ７〜Ｄ０の入力や、メモリコア１２から読み出したデータ信号Ｄ７〜Ｄ０の出力を行う。動作モードの設定時において、カラーレジスタ２８又はマスクレジスタ３０が選択されると、データ信号のビットＤ７〜Ｄ０は、入力バッファ２０を介して内部バスを経由し、カラーレジスタ２８又はマスクレジスタ３０にアクセス情報として設定される。ライト動作においては、データ信号のビットＤ７〜Ｄ０は入出力バッファ２０を介して図示しないライトアンプで増幅された後に、メモリコア１２のデータ線に伝達され、選択されたメモリセルに書き込まれる。リード動作においては、データ信号Ｄ７〜Ｄ０はデータ線から共通データに伝達され、図示しないメインアンプで増幅された後に入出力バッファ２０を介してシステム３２側に出力される。
【００１１】
バースト動作によれば、１つのコラムアドレスをシステム３２から供給することによって、供給されたコラムアドレス信号とそれに連続する所定のコラムアドレス信号を順次生成してリード動作及びライト動作を行うことができる。
【００１２】
モードレジスタ２６は、アドレスバッファレジスタ１８を介して取り込まれるアドレス信号Ａ０〜Ａ１０に対応する複数のレジスタによって構成される。この複数のレジスタはすべて同一構成とされる。モードレジスタ２６へのアクセス情報の設定の指示は、所定の状態の制御信号を受けている制御信号ラッチ２２から出力される制御信号によって行われる。モードレジスタに設定されるアクセス情報には、例えば、バースト長ＢＬとＣＡＳレイテンシィＣＬとがある。バースト長ＢＬはクロック信号に同期してメモリコア１２にアクセスする回数である。ＣＡＳレイテンシィＣＬは、コラムアドレスストローブ信号ＣＡＳバーがアクティブレベルになってからクロック信号ＣＬＫの何サイクル目にデータ出力が行われるかを示す情報である。例えば、ＣＡＳレイテンシィＣＬ＝２，バースト長ＢＬ＝４とは、コラムアドレスストローブ信号ＣＡＳバーがアクティブレベルになってからクロック信号ＣＬＫの２サイクル目にデータ出力が開始され、その時点からクロック信号ＣＬＫの５サイクル目までデータ出力が行われることを意味する。
【００１３】
命令デコーダ１６にはシステム３２から供給される動作コマンド信号のうち、命令コード信号が入力される。命令コードには、リード命令，ライト命令等の命令コードが含まれるとともに、ＳＧＲＡＭ１０の動作モードを設定するためのモード設定命令コード等が入力されるようになっている。これらの命令コード信号は、チップセレクト信号ＣＳバー，ロウアドレスストローブ信号ＲＡＳバー，コラムアドレスストローブ信号ＣＡＳバー，ライトイネーブル信号ＷＥバー，ブロックライト信号ＤＳＦの各レベルの組み合わせに基づいて設定されている。
【００１４】
命令デコーダ１６はクロックバッファ１４から供給されるクロック信号ＣＬＫに同期して、システム３２から供給された命令コード信号を入力するとともに、そのときアドレスバッファレジスタ１８から供給されるアドレス信号Ａ１０〜Ａ０を入力する。命令デコーダ１６はアドレス信号のビットＡ１０を含む命令コード信号を内部命令コードにデコードし、その内部命令コードを制御信号ラッチ２２に出力する。
【００１５】
動作コマンドには、レジスタセットコマンド，リードコマンド，ライトコマンド，ブロックライトコマンド等がある。レジスタセットコマンドには、モードレジスタセットコマンド，スペシャルモードレジスタセットコマンドがある。
【００１６】
モードレジスタセットコマンドは、チップ選択信号ＣＳバーがローレベル（論理１レベル）であり、ロウアドレスストローブ信号ＲＡＳバー，コラムアドレスストローブ信号ＣＡＳバー及びライトイネーブル信号ＷＥバーの３つの制御信号がハイレベル（論理０レベル）であり、ブロックライト許可信号ＤＳＦがローレベル（論理０レベル）であることによって設定されている。このとき、システム３２から供給されるアドレス信号Ａ１０〜Ａ０がＳＧＲＡＭ１０のアクセス情報（動作モード）としてモードレジスタ２６に設定される。
【００１７】
スペシャルモードレジスタセットコマンドは、チップ選択信号ＣＳバーがローレベル（論理１レベル）であり、ロウアドレスストローブ信号ＲＡＳバー，コラムアドレスストローブ信号ＣＡＳバー及びライトイネーブル信号ＷＥバーの３つの制御信号がハイレベル（論理０レベル）であり、ブロックライト許可信号ＤＳＦがハイレベル（論理１レベル）であることによって設定されている。このとき、一例としてアドレス信号Ａ１０〜Ａ０の最上位ビットＡ１０がハイレベルであると、システム３２から供給されるデータ信号Ｄ７〜Ｄ０がＳＧＲＡＭ１０のアクセス情報（動作モード）としてカラーレジスタ２８に設定される。また、アドレス信号の最上位ビットＡ１０がローレベルであると、システム３２から供給されるデータ信号Ｄ７〜Ｄ０がＳＧＲＡＭ１０のアクセス情報（動作モード）としてマスクレジスタ３０に設定されるといった動作が行われる。
【００１８】
リードコマンドは、メモリコア１２のデータ線の選択、入出力バッファ２０の活性化を行い、モードレジスタ２６に設定されたアクセス情報に応じたリード動作を指示する動作コマンドである。このリードコマンドが供給されるとき、モードレジスタ２６にはバースト動作が指示されている。このリードコマンドは、チップ選択信号ＣＳバー及びコラムアドレスストローブ信号ＣＡＳバーがローレベル（論理１レベル）であり、ロウアドレスストローブ信号ＲＡＳバー，ライトイネーブル信号ＷＥバーがハイレベル（論理０レベル）であり、ブロックライト許可信号ＤＳＦがローレベル（論理０レベル）のとき、命令デコーダ１６によって認識されて内部命令コードにデコードされる。
【００１９】
リードコマンドを受けた制御信号ラッチ２２は、モードレジスタ２６に設定されたバーストリードを指示する。制御信号ラッチ２２はそのとき供給されるコラムアドレス信号Ａ７〜Ａ０をアドレスバッファレジスタ１８を介してコラムアドレスカウンタ２４に供給する。コラムアドレスカウンタ２４では、供給されたコラムアドレス信号Ａ７〜Ａ０を初期値として、初期値に連続するバースト長分のコラムアドレス信号が順次生成されメモリコア１２のデータ線の選択が行われる。選択されたデータ線に接続されたメモリセルのデータが入出力バッファ２０を介してシステム３２側に出力される。このデータ出力はモードレジスタ２６に設定されたＣＡＳレイテンシィに応じて行われる。
【００２０】
ライトコマンドは、メモリコア１２のデータ線の選択、入出力バッファ２０の活性化を行い、モードレジスタ２６に設定されたアクセス情報に応じてライト動作を指示する動作コマンドである。このライトコマンドが供給されるとき、モードレジスタ２６にはバースト動作が設定されている。このライトコマンドは、チップ選択信号ＣＳバー，コラムアドレスストローブ信号ＣＡＳバー及びライトイネーブル信号ＷＥバーがローレベル（論理１レベル）であり、ロウアドレスストローブ信号ＲＡＳバーがハイレベル（論理０レベル）であり、ブロックライト許可信号ＤＳＦがローレベル（論理０レベル）のとき、命令デコーダ１６によって認識されて内部命令コードにデコードされる。
【００２１】
ライトコマンドを受けた制御信号ラッチ２２は、モードレジスタ２６に設定されたバーストライトを指示する。制御信号ラッチ２２はそのとき供給されるアドレス信号Ａ７〜Ａ０をコラムアドレス信号とし、アドレスバッファレジスタ１８を介してコラムアドレスカウンタ２４に供給する。コラムアドレスカウンタ２４では、供給されたコラムアドレス信号Ａ７〜Ａ０を初期値として、初期値に連続するバースト長分のコラムアドレス信号が順次生成されメモリコア１２のデータ線の選択が行われる。システム３２から供給されたデータ信号Ｄ７〜Ｄ０が入出力バッファ２０を介してメモリコア１２の選択されたメモリセルにライトされる。
【００２２】
ブロックライトコマンドは、入出力バッファ２０の活性化を行い、モードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０に設定されたアクセス情報に応じてライト動作を指示する動作コマンドである。このブロックライトコマンドは、チップ選択信号ＣＳバー，コラムアドレスストローブ信号ＣＡＳバー及びライトイネーブル信号ＷＥバーがローレベル（論理１レベル）であり、ロウアドレスストローブ信号ＲＡＳバーがハイレベル（論理０レベル）であり、ブロックライト信号ＤＳＦがハイレベル（論理１レベル）のとき、命令デコーダ１６によって認識されて内部命令コードにデコードされる。
【００２３】
ブロックライトコマンドを受けた制御信号ラッチ２２は、モードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０に設定されたブロックライトを指示する。制御信号ラッチ２２はそのとき供給されるアドレス信号Ａ１０〜Ａ０をコラムアドレス信号とし、アドレスバッファレジスタ１８を介してコラムアドレスカウンタ２４に供給する。コラムアドレスカウンタ２４では、供給されたコラムアドレス信号を初期値として、初期値に連続するコラムアドレス信号が一括して生成される。生成された複数のコラムアドレス信号に対応する複数のデータ線の選択が行われ、同一データが一括して選択されたデータ線に供給され、データ入力が行われる。
【００２４】
上記のように構成されたＳＧＲＡＭ１０において、モードレジスタ２６やカラーレジスタ２８及びマスクレジスタ３０等のスペシャルモードレジスタのアクセス情報の設定を行うためには、リードコマンド又はライトコマンドと同様にシステム３２からレジスタセットコマンドを入力する必要がある。例えば、図５に示すように、リード動作に続いてモードレジスタ２６のアクセス情報を変更するものとする。なお、モードレジスタ２６に設定されたアクセス情報はＣＡＳレイテンシィＣＬ＝３，バースト長ＢＬ＝４とする。すると、クロック信号ＣＬＫのリードコマンドが供給されたサイクルＣ０を含んで４つ目のサイクルＣ３でバースト動作の終了を示す内部トリガ信号ＴＲがコラムアドレスカウンタ２４から出力される。リードコマンドが供給された後、出力制御信号ＩＯＥはクロック信号ＣＬＫの２サイクル目のサイクルＣ２から６サイクル目のサイクルＣ６の途中までハイレベル（論理１レベル）になる。出力制御信号のハイレベルの期間において内部バスのリードデータＲＤ１〜ＲＤ４が入出力バッファ２０を介してシステム３２側に出力される。
【００２５】
リード動作に続いてレジスタセットコマンドを供給する場合、所定の時間若しくはクロック信号ＣＬＫの所定数のサイクルだけ間隔をあける必要がある。この間隔を無くしてクロック信号ＣＬＫのサイクルＣ６の直後のサイクルＣ７でセットコマンドを供給するとともに、モードレジスタ２６に設定するアクセス情報を供給したとする。このようにしても、レジスタセットコマンドを供給してから所定の時間若しくはクロック信号ＣＬＫの所定数のサイクルだけ間隔をあけなければならず、次のアクセス情報はサイクルＣ９以降となり、クロック信号ＣＬＫの２サイクル以上のデータ転送効率が低下する。
【００２６】
【発明が解決しようとする課題】
従って、上記ＳＧＲＡＭ１０において、モードレジスタ２６，カラーレジスタ２８，マスクレジスタ３０のアクセス情報（動作モード）を頻繁に設定変更する仕様に対しては、高速なデータ転送レートを引き出すことができなかった。
【００２７】
本発明は上記問題点を解決するためになされたものであって、その目的は、動作モードの設定に要する時間を短縮し、高速なデータ転送レートを確保することができるとともに、動作モードの設定変更のための命令数を少なくすることができる半導体記憶装置を提供することにある。
【００２８】
【課題を解決するための手段】
上記の目的を達成するため、請求項１に記載の発明は、外部から入力された動作コマンド信号に基づき開始される動作モードを、モードレジスタに予め設定された動作モード情報に従って実行する半導体記憶装置において、前記動作モードは、少なくともバースト動作モードを含み、前記動作コマンド信号は、前記半導体記憶装置の動作モードを指定する命令コード信号と、前記動作モード情報を設定するためのモード設定命令信号とを含み、前記命令コード信号をデコードして前記動作モードを実行するための内部命令コードを作成し、かつ、前記命令コード信号及び前記モード設定命令信号をデコードして設定制御信号を作成する命令デコーダと、前記設定制御信号及び前記動作モードがバースト動作モードである場合において該動作モードの終了を通知する内部トリガ信号が入力されるモード設定制御回路とを備え、前記モード設定制御回路は、前記内部トリガ信号を受信したとき、前記設定制御信号に応じた動作モード情報を前記モードレジスタに設定することを要旨とする。
【００２９】
請求項２に記載の発明は、請求項１に記載の半導体記憶装置において、前記動作モード情報が記憶されているモード設定値記憶部を備え、前記モード設定制御回路は、前記内部トリガ信号を受信したときに、前記設定制御信号が内部情報による設定を指定する内部セットコマンドである場合は、前記モード設定値記憶部に記憶された動作モード情報を前記モードレジスタに設定し、前記設定制御信号が外部情報による設定を指定する外部セットコマンドである場合は、外部から送信される動作モード情報を前記モードレジスタに設定することを要旨とする。
【００３０】
請求項３に記載の発明は、請求項１に記載の半導体記憶装置において、前記命令デコーダは、前記モード設定命令信号に基づいて、前記モードレジスタの再設定の可否を判定する判定部を備え、前記モード設定制御回路は、前記内部トリガ信号に基づいて前記判定部の判定結果に応じて前記モードレジスタの動作モード情報を再設定する設定制御部を備えることを要旨とする。
【００３１】
請求項４に記載の発明は、請求項３に記載の半導体記憶装置において、前記モードレジスタは、複数の動作モード情報を記憶し、前記判定部は、前記モード設定命令信号に基づいて複数の動作モード情報に対応した複数の判定結果を出力することを要旨とする。
【００３２】
請求項５に記載の発明は、請求項１、３又は４に記載の半導体記憶装置において、前記モードレジスタに設定される動作モード情報は、半導体記憶装置の外部から供給される動作モード情報であることを要旨とする。
【００３３】
請求項６に記載の発明は、請求項１、３、４又は５に記載の半導体記憶装置において、前記モードレジスタに設定するための動作モード情報を予め記憶したモード設定値記憶部を備え、前記モード設定制御回路は、前記モード設定値記憶部に記憶された動作モード情報を用いて前記モードレジスタの動作モード情報を再設定することを要旨とする。
【００３４】
請求項７に記載の発明は、請求項２又は６に記載の半導体記憶装置において、前記モード設定値記憶部は、複数の動作モード情報を記憶し、前記モード設定制御回路は、前記モード設定値記憶部に記憶された前記複数の動作モード情報の中から前記モード設定命令信号に基づいて選択された動作モード情報を前記モードレジスタに設定することを要旨とする。
【００３５】
【発明の実施の形態】
以下、本発明をシンクロナスグラフィックＲＡＭ（ＳＧＲＡＭ）に具体化した一実施形態を図１〜図３に従って説明する。なお、重複説明を避けるため、図４において説明した従来のＳＧＲＡＭ１０と同様の構成については、同一の符号を付してその説明を一部省略する。
【００３６】
図１に示すように、本実施形態のＳＧＲＡＭ５０は公知の半導体集積回路製造技術によって、単結晶シリコン基板などの１つの半導体基板に形成されている。ＳＧＲＡＭ５０にはシステム７０が接続され、システム７０はＳＧＲＡＭ５０に対してクロック信号ＣＬＫ，分配許可信号ＣＫＥ，動作コマンド信号を構成する命令コード信号及びアドレス信号Ａ１０〜Ａ０（ビットＡ１０が最上位ビットであり、ビットＡ０が最下位ビットである），データ信号Ｄ７〜Ｄ０（Ｄ７が最上位ビットであり、ビットＤ０が最下位ビットである），データマスク信号ＤＱＭ等の各種の信号を供給する。本実施形態のＳＧＲＡＭ５０もシンクロナスＤＲＡＭと同様に、クロック信号ＣＬＫの各パルスに同期してシステム７０から供給される各種信号の状態に応じて動作制御が行われる。特に、ＳＧＲＡＭ５０はバースト動作モードとブロックライト動作モード等を備える。
【００３７】
ＳＧＲＡＭ５０は、メモリコア１２，クロックバッファ１４，命令デコーダ５２，アドレスバッファレジスタ１８，入出力バッファ５４，制御信号ラッチ２２，コラムアドレスカウンタ２４を備えるとともに、モードレジスタ２６，スペシャルモードレジスタとしてのカラーレジスタ２８及びマスクレジスタ３０等の動作モード設定部としての動作モードレジスタを備える。また、ＳＧＲＡＭ５０は、モードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０のアクセス情報（動作モード）を設定するためのモード設定制御回路５６を備える。さらに、ＳＧＲＡＭ５０は、前記モードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０に設定するためのアクセス情報を予め記憶したモード設定値記憶手段としてのモード設定値記憶部５８を備えている。
【００３８】
クロックバッファ１４はシステム７０から供給されるクロック信号ＣＬＫ（図２に示す）及び分配許可信号ＣＫＥを入力する。クロックバッファ１４はハイレベル（論理１レベル）の分配許可信号ＣＫＥに基づいてクロック信号ＣＬＫを入力し、命令デコーダ５２，アドレスバッファレジスタ１８，入出力バッファ５４等にクロック信号ＣＬＫを分配する。
【００３９】
アドレスバッファレジスタ１８はクロックバッファ１４から供給されるクロック信号ＣＬＫに同期してシステム７０から供給されたアドレス信号Ａ１０〜Ａ０を入力する。本実施形態では、システム７０からのリード・ライト動作の動作コマンドの供給時において、アドレス信号Ａ１０〜Ａ０として、まず、メモリコア１２のワード線を選択するためのロウアドレス信号が供給され、次にメモリコア１２のデータ線を選択するためのコラムアドレス信号が供給される。ロウアドレス信号Ａ１０〜Ａ０はアドレスバッファレジスタ１８を介して内部バスを経由してメモリコア１２のロウデコーダに供給され、アドレス信号Ａ１０〜Ａ０のすべてのビットがワード線選択のために使用されている。コラムアドレス信号Ａ１０〜Ａ０のうち、例えばビット信号Ａ７〜Ａ０の８ビットはコラムアドレスカウンタ２４に供給され、メモリコア１２のデータ選択のために使用されている。そして、本実施形態において、コラムアドレス信号Ａ１０〜Ａ０は命令デコーダ５２に供給され、例えば、コラムアドレス信号Ａ１０〜Ａ０のうち、ビットＡ１０〜Ａ８の上位３ビットは、前記モードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０のアクセス情報をセットするための付加情報としてのモード設定命令として用いられている。
【００４０】
モード設定値記憶部５８は、ＲＡＭ，ＲＯＭ，又はレジスタなどから構成されており、同モード設定値記憶部５８は、複数の記憶領域５９〜６１を備える。本実施形態において、記憶領域５９にはモードレジスタ２６に設定するためのアクセス情報（バースト長ＢＬ及びＣＡＳレイテンシィＣＬ）が予め記憶されている。記憶領域６０にはカラーレジスタ２８に設定するためのアクセス情報が記憶され、記憶領域６１にはマスクレジスタ３０に設定するためのアクセス情報が記憶されている。
【００４１】
入出力バッファ５４はクロックバッファ１４から供給されるクロック信号ＣＬＫに同期して、システム７０から供給されたデータ信号Ｄ７〜Ｄ０の入力や、メモリコア１２から読み出したデータ信号Ｄ７〜Ｄ０の出力を行う。ライト動作においては、データ信号のビットＤ７〜Ｄ０は入出力バッファ５４を介して図示しないライトアンプで増幅された後に、メモリコア１２のデータ線に伝達され、選択されたメモリセルに書き込まれる。リード動作においては、データ信号Ｄ７〜Ｄ０はデータ線から共通データに伝達され、図示しないメインアンプで増幅された後に入出力バッファ５４を介してシステム７０側に出力される。また、入出力バッファ５４は前記モードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０をモード設定値記憶部５８と外部（システム７０）とに接離するためのスイッチ回路を備える。
【００４２】
命令デコーダ５２にはシステム７０から供給される動作コマンド信号のうち、命令コード信号が入力される。命令コードには、リード命令，ライト命令等の命令コードが含まれている。これらの命令コード信号は、チップセレクト信号ＣＳバー，ロウアドレスストローブ信号ＲＡＳバー，コラムアドレスストローブ信号ＣＡＳバー，ライトイネーブル信号ＷＥバー，ブロックライト信号ＤＳＦの各レベルの組み合わせに基づいて設定されている。本実施形態においても、動作コマンドには、前記リードコマンド，ライトコマンド，及びブロックライトコマンド等がある。各コマンドを規定する命令コード信号も図４のＳＧＲＡＭ１０におけるそれと同一である。
【００４３】
命令デコーダ５２はクロックバッファ１４から供給されるクロック信号ＣＬＫに同期して、システム７０から供給された命令コード信号を入力するとともに、そのときアドレスバッファレジスタ１８から供給されるコラムアドレス信号Ａ１０〜Ａ０を入力する。命令デコーダ５２はチップセレクト信号ＣＳバー，ロウアドレスストローブ信号ＲＡＳバー，コラムアドレスストローブ信号ＣＡＳバー，ライトイネーブル信号ＷＥバー，ブロックライト信号ＤＳＦ等の命令コード信号を内部命令コードにデコードし、その内部命令コードを制御信号ラッチ２２に出力する。
【００４４】
また、命令デコーダ５２はモード設定制御手段を構成する判定部として動作し、上記各動作モードレジスタへの動作モードの再設定の可否を判定する。すなわち、命令デコーダ５２は命令コード信号をデコードする際に、コラムアドレス信号のビットＡ１０〜Ａ８からなるモード設定命令を設定制御信号ＳＥにデコードし、その設定制御信号ＳＥをモード設定制御回路５６に出力する。モード設定命令には、モード設定値記憶部５８に記憶されたアクセス情報を用いて各レジスタ２６，２８，３０のアクセス情報をそれぞれ設定する複数のレジスタセットコマンド（内部セットコマンドという）と、システム７０からデータ信号Ｄ７〜Ｄ０にて供給されるアクセス情報を用いて各レジスタ２６，２８，３０のアクセス情報をそれぞれ設定する複数のレジスタセットコマンド（外部セットコマンドという）とがある。例えば、ビットＡ１０〜Ａ８が「０１０」は、記憶領域５９に記憶されたアクセス情報を用いてモードレジスタ２６のアクセス情報を設定させる内部セットコマンドとなっている。また、ビットＡ１０〜Ａ８が「０１１」は、システム７０から供給されるアクセス情報（データ信号Ｄ７〜Ｄ０）を用いてモードレジスタ２６のアクセス情報を設定させる外部セットコマンドとなっている。
【００４５】
モード設定制御回路５６はモード設定制御手段を構成する設定制御部として動作する。すなわち、モード設定制御回路５６は命令デコーダ５２から供給される設定制御信号ＳＥを入力するとともに、コラムアドレスカウンタ２４から出力される内部トリガ信号ＴＲを入力する。この設定制御信号ＳＥが内部セットコマンドに対応する場合には、モード設定制御回路５６は内部トリガ信号ＴＲに基づいて入出力バッファ５４に切換制御信号ＫＣを出力してスイッチ回路を切り換え制御する。これにより、前記モードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０のいずれかにモード設定値記憶部５８が接続される。このとき、モード設定制御回路５６はモード設定値記憶部５８に出力制御信号ＧＣを出力して記憶領域５９〜６１のいずれかから対応するレジスタに設定するアクセス情報を出力させる。これにより、モード設定命令にて指定されたレジスタに所定のアクセス情報が設定される。また、設定制御信号ＳＥが外部セットコマンドに対応する場合には、モード設定制御回路５６は内部トリガ信号ＴＲに基づいて入出力バッファ５４に切換制御信号ＫＣを出力してスイッチ回路を切り換え制御する。これにより、前記モードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０のいずれかとシステム７０とが接続される。このとき、システム７０からデータ信号Ｄ７〜Ｄ０にて供給されるアクセス情報を用いて、モード設定命令にて指定されたレジスタにアクセス情報が設定される。
【００４６】
次に上記のように構成されたＳＧＲＡＭ５０の作用を図２，図３に従って説明する。
上記のように構成されたＳＧＲＡＭ５０において、リード動作又はライト動作の終了後において、モードレジスタ２６やカラーレジスタ２８及びマスクレジスタ３０等のスペシャルモードレジスタのアクセス情報の設定を行うためには、システム７０からリードコマンド又はライトコマンドを発行する際に、コラムアドレス信号Ａ１０〜Ａ０における余剰の信号Ａ１０〜Ａ８にモード設定コードを付加する。
【００４７】
図２は、リード動作に続いてモードレジスタ２６のアクセス情報をモード設定値記憶部５８に記憶されているアクセス情報を用いて変更する場合の作用を示す。なお、モードレジスタ２６に設定されているアクセス情報はＣＡＳレイテンシィＣＬ＝３，バースト長ＢＬ＝４とする。
【００４８】
クロック信号ＣＬＫの１つ目のサイクルＣ０においてリードコマンドが供給されると、サイクルＣ０を含んで４つ目のサイクルＣ３でバースト動作の終了を示す内部トリガ信号ＴＲがコラムアドレスカウンタ２４から出力される。リードコマンドが供給された後、出力制御信号ＩＯＥはクロック信号ＣＬＫの２つ目のサイクルＣ２から６つ目のサイクルＣ６の途中までハイレベル（論理１レベル）になる。出力制御信号ＩＯＥのハイレベルの期間において内部バスのリードデータＲＤ１〜ＲＤ４が入出力バッファ５４を介してシステム７０側に出力される。
【００４９】
出力制御信号ＩＯＥがローレベルになると、クロック信号ＣＬＫの７つ目のサイクルＣ７において、内部トリガ信号ＴＲに基づいて出力される切換制御信号ＫＣによって入出力バッファ５４はモードレジスタ２６と記憶領域５９とを接続する。そして、出力制御信号ＧＣに基づいて記憶領域５９のアクセス情報が設定データＳＤとして転送され、モードレジスタ２６に所定のアクセス情報が設定される。従って、内部バスは、リードデータＲＤ１〜ＲＤ４の転送に続いてモードレジスタ２６のアクセス情報の転送に利用され、内部バスのデータ転送効率が向上し、高速なデータ転送レートが確保される。
【００５０】
図３は、ライト動作に続いてモードレジスタ２６のアクセス情報をシステム７０から供給される入力データにて供給されるアクセス情報を用いて変更する場合の作用を示す。なお、モードレジスタ２６に設定されているアクセス情報はＣＡＳレイテンシィＣＬ＝３，バースト長ＢＬ＝４とする。
【００５１】
クロック信号ＣＬＫの１つ目のサイクルＣ０においてライトコマンドが供給されると、サイクルＣ０を含んで４つ目のサイクルＣ３でバースト動作の終了を示す内部トリガ信号ＴＲがコラムアドレスカウンタ２４から出力される。入力制御信号ＩＯＥはクロック信号ＣＬＫの１つ目のサイクルＣ０から５つ目のサイクルＣ４の途中までハイレベル（論理１レベル）にする。入力制御信号ＩＯＥのハイレベルの期間において入力データＤＩ１〜ＤＩ４が入出力バッファ５４を介して入力され、内部バスにライトデータＷＤ１〜ＷＤ４として転送される。
【００５２】
クロック信号ＣＬＫの５つ目のサイクルＣ４において、内部トリガ信号ＴＲに基づいて出力される切換制御信号ＫＣによって入出力バッファ５４はモードレジスタ２６と外部（システム７０側）とを接続する。そして、システム７０から供給されるアクセス情報が設定データＳＤとして転送され、モードレジスタ２６に所定のアクセス情報が設定される。従って、内部バスは、ライトデータＷＤ１〜ＷＤ４の転送に続いてモードレジスタ２６のアクセス情報の転送に利用され、内部バスのデータ転送効率が向上し、高速なデータ転送レートが確保される。
【００５３】
さて、本実施形態は、以下の効果がある。
・ 本実施形態では、システム７０からリードコマンド、ライトコマンド等の動作コマンドを発行する際に、その動作コマンドの命令データ信号に対してモードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０の動作モードを設定するためのモード設定コードを付加している。そして、リードコマンド、ライトコマンド等に基づく動作の終了を示す内部トリガ信号ＴＲに基づいてモードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０に対してアクセス情報を設定するようにしている。そのため、モードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０等に動作モードを設定ために要する時間を短縮することができ、内部バスのデータ転送効率を向上して高速なデータ転送レートを確保することができる。
【００５４】
・ また、システム７０から発行するリードコマンド、ライトコマンド等の動作コマンドの命令データ信号に対してモードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０の動作モードを設定するためのモード設定コードを付加している。そのため、各レジスタ２６，２８，３０の動作モードを設定変更するための命令数を少なくすることができる。
【００５５】
尚、上記実施形態は次のように変更してもよい。
・ 上記実施形態では、モードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０にそれぞれ対応する記憶領域５９〜６１によってモード設定値記憶部５８を構成したが、モード設定値記憶部５８を１つの記憶領域のみを備えたものとし、このモード設定値記憶部５８に対してモードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０のいずれか一つのモード設定値を記憶するようにしてもよい。この場合、命令デコーダ５２はモード設定命令に基づいて１種類の設定制御信号ＳＥのみを出力するように構成する。また、モード設定制御回路５６はその１種類の設定制御信号ＳＥに基づいて、モードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０のうち予め定められたレジスタのモード設定値をモード設定値記憶部５８のモード設定値に基づいて再設定するように構成すればよい。
【００５６】
・ 上記実施形態では、モードレジスタ２６，カラーレジスタ２８及びマスクレジスタ３０に対応してそれぞれ一つの記憶領域５９〜６１を備えるモード設定値記憶部５８を設けたが、各レジスタ２６，２８，３０に対応してそれぞれ複数の記憶領域を備えるモード設定値記憶部５８としてもよい。
・ 上記実施形態では、リード動作の終了後にモード設定値記憶部５８に記憶されたアクセス情報を用いてレジスタ２６，２８，３０のいずれかのアクセス情報を設定するようにしたが、リード動作の終了後にシステム７０からデータ信号にて供給されるアクセス情報を用いてレジスタ２６，２８，３０のいずれかのアクセス情報を設定するようにしてもよい。また、ライト動作の終了後にシステム７０からデータ信号にて供給されるアクセス情報を用いてレジスタ２６，２８，３０のいずれかのアクセス情報を設定するようにしたが、ライト動作の終了後にモード設定値記憶部５８に記憶されたアクセス情報を用いてレジスタ２６，２８，３０のいずれかのアクセス情報を設定するようにしてもよい。
【００５７】
・ 上記実施形態では、リードコマンド、ライトコマンド等の動作コマンドに基づく動作に寄与しないコラムアドレス信号のビットＡ１０〜Ａ８を、レジスタ２６，２８，３０のアクセス情報を設定させるモード設定コードとして用いたが、専用の信号を設けてモード設定コードを動作コマンドに付加するようにしてもよい。
【００５８】
・ 上記実施形態において、メモリコア１２を複数のバンク１２Ａ，１２Ｂ，１２Ｃ，１２Ｄに分割し、これらのバンク１２Ａ，１２Ｂ，１２Ｃ，１２Ｄに対してそれぞれ前記モード設定制御回路５６と同様のモード設定制御回路を設けてもよい。この場合、さらに、バンク１２Ａ，１２Ｂ，１２Ｃ，１２Ｄに対してそれぞれ前記モード設定値記憶部５８と同様のモード設定値記憶部を設けてもよい。
【００５９】
・ 上記実施形態におけるモード設定値記憶部５８を省略し、リード動作の終了後及びライト動作の終了後にシステム７０からデータ信号にて供給されるアクセス情報を用いてレジスタ２６，２８，３０のいずれかのアクセス情報を設定するようにしてもよい。
【００６０】
次に、上記実施形態から把握できる他の技術的思想について記載する。
・ 請求項１〜７のいずれか一項に記載の半導体記憶装置において、
入力アドレスに基づいて、複数ブロックに分割された個々に設定値を設けることが可能である。
【００６１】
・ 請求項６又は７に記載の半導体記憶装置において、
前記モード設定値記憶手段は、メモリ又はレジスタ、ＲＯＭのいずれか１つである半導体記憶装置。
【００６２】
【発明の効果】
以上詳述したように、本発明によれば、動作モードの設定に要する時間を短縮し、高速なデータ転送レートを確保することができるとともに、動作モードの設定変更のための命令数を少なくすることができる。
【図面の簡単な説明】
【図１】一実施形態のＳＧＲＡＭを示すブロック図
【図２】ＳＧＲＡＭのリード動作時におけるモード設定変更を示すタイムチャート
【図３】ＳＧＲＡＭのライト動作時におけるモード設定変更を示すタイムチャート
【図４】従来のＳＧＲＡＭを示すブロック図
【図５】従来のＳＧＲＡＭのモード設定変更を示すタイムチャート
【符号の説明】
２６…動作モード設定部としてのモードレジスタ
２８…動作モード設定部としてのカラーレジスタ
３０…動作モード設定部としてのマスクレジスタ
５２…モード設定制御手段を構成する判定部としての命令デコーダ
５４…入出力バッファ
５６…モード設定制御手段を構成する設定制御部としてのモード設定制御回路
５８…モード設定値記憶手段としてのモード設定値記憶部
５９〜６１…記憶領域
ＳＥ…設定制御信号
ＴＲ…内部トリガ信号
Claims (7)
- 外部から入力された動作コマンド信号に基づき開始される動作モードを、モードレジスタに予め設定された動作モード情報に従って実行する半導体記憶装置において、
前記動作モードは、少なくともバースト動作モードを含み、
前記動作コマンド信号は、前記半導体記憶装置の動作モードを指定する命令コード信号と、前記動作モード情報を設定するためのモード設定命令信号とを含み、
前記命令コード信号をデコードして前記動作モードを実行するための内部命令コードを作成し、かつ、前記命令コード信号及び前記モード設定命令信号をデコードして設定制御信号を作成する命令デコーダと、
前記設定制御信号及び前記動作モードがバースト動作モードである場合において該動作モードの終了を通知する内部トリガ信号が入力されるモード設定制御回路とを備え、
前記モード設定制御回路は、前記内部トリガ信号を受信したとき、前記設定制御信号に応じた動作モード情報を前記モードレジスタに設定する
ことを特徴とする半導体記憶装置。 - 請求項１に記載の半導体記憶装置において、
前記動作モード情報が記憶されているモード設定値記憶部を備え、
前記モード設定制御回路は、前記内部トリガ信号を受信したときに、前記設定制御信号が内部情報による設定を指定する内部セットコマンドである場合は、前記モード設定値記憶部に記憶された動作モード情報を前記モードレジスタに設定し、前記設定制御信号が外部情報による設定を指定する外部セットコマンドである場合は、外部から送信される動作モード情報を前記モードレジスタに設定する
ことを特徴とする半導体記憶装置。 - 請求項１に記載の半導体記憶装置において、
前記命令デコーダは、前記モード設定命令信号に基づいて、前記モードレジスタの再設定の可否を判定する判定部を備え、
前記モード設定制御回路は、前記内部トリガ信号に基づいて前記判定部の判定結果に応じて前記モードレジスタの動作モード情報を再設定する設定制御部を備える
ことを特徴とする半導体記憶装置。 - 請求項３に記載の半導体記憶装置において、
前記モードレジスタは、複数の動作モード情報を記憶し、
前記判定部は、前記モード設定命令信号に基づいて複数の動作モード情報に対応した複数の判定結果を出力することを特徴とする半導体記憶装置。 - 請求項１、３又は４に記載の半導体記憶装置において、
前記モードレジスタに設定される動作モード情報は、半導体記憶装置の外部から供給される動作モード情報であることを特徴とする半導体記憶装置。 - 請求項１、３、４又は５に記載の半導体記憶装置において、
前記モードレジスタに設定するための動作モード情報を予め記憶したモード設定値記憶部を備え、
前記モード設定制御回路は、前記モード設定値記憶部に記憶された動作モード情報を用いて前記モードレジスタの動作モード情報を再設定することを特徴とする半導体記憶装置。 - 請求項２又は６に記載の半導体記憶装置において、
前記モード設定値記憶部は、複数の動作モード情報を記憶し、
前記モード設定制御回路は、前記モード設定値記憶部に記憶された前記複数の動作モード情報の中から前記モード設定命令信号に基づいて選択された動作モード情報を前記モードレジスタに設定することを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23284498A JP3954208B2 (ja) | 1998-08-19 | 1998-08-19 | 半導体記憶装置 |
| US09/263,780 US6487629B1 (en) | 1998-08-19 | 1999-03-05 | Semiconductor memory for operation in a plurality of operational modes |
| KR1019990011943A KR20000016848A (ko) | 1998-08-19 | 1999-04-07 | 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23284498A JP3954208B2 (ja) | 1998-08-19 | 1998-08-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000067576A JP2000067576A (ja) | 2000-03-03 |
| JP3954208B2 true JP3954208B2 (ja) | 2007-08-08 |
Family
ID=16945697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23284498A Expired - Fee Related JP3954208B2 (ja) | 1998-08-19 | 1998-08-19 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6487629B1 (ja) |
| JP (1) | JP3954208B2 (ja) |
| KR (1) | KR20000016848A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050135180A1 (en) * | 2000-06-30 | 2005-06-23 | Micron Technology, Inc. | Interface command architecture for synchronous flash memory |
| KR100532471B1 (ko) * | 2003-09-26 | 2005-12-01 | 삼성전자주식회사 | 입출력 데이터 위스 조절이 가능한 메모리 장치 및 그위스 조절 방법 |
| JP2005346908A (ja) * | 2004-06-03 | 2005-12-15 | Samsung Electronics Co Ltd | データピンを通じて受信された制御ビットを利用して、メモリ装置の動作特性を変更する方法と関連した装置及びシステム |
| US8122187B2 (en) | 2004-07-02 | 2012-02-21 | Qualcomm Incorporated | Refreshing dynamic volatile memory |
| US7230876B2 (en) * | 2005-02-14 | 2007-06-12 | Qualcomm Incorporated | Register read for volatile memory |
| JP5011818B2 (ja) * | 2006-05-19 | 2012-08-29 | 富士通セミコンダクター株式会社 | 半導体記憶装置及びその試験方法 |
| US9262326B2 (en) | 2006-08-14 | 2016-02-16 | Qualcomm Incorporated | Method and apparatus to enable the cooperative signaling of a shared bus interrupt in a multi-rank memory subsystem |
| KR20120074897A (ko) * | 2010-12-28 | 2012-07-06 | 에스케이하이닉스 주식회사 | 모드레지스터세트를 구비하는 반도체 메모리 장치 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5042013A (en) * | 1987-05-27 | 1991-08-20 | Hitachi, Ltd. | Semiconductor memory |
| JPH01116690A (ja) * | 1987-10-30 | 1989-05-09 | Fujitsu Ltd | 論理演算回路 |
| US5297029A (en) * | 1991-12-19 | 1994-03-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JPH07287989A (ja) * | 1994-04-20 | 1995-10-31 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPH09251773A (ja) | 1996-03-13 | 1997-09-22 | Hitachi Ltd | 半導体記憶装置 |
| KR100204798B1 (ko) | 1996-04-30 | 1999-06-15 | 구본준 | 모드 레지스터 |
| KR100276652B1 (ko) * | 1998-05-18 | 2001-01-15 | 윤종용 | 반도체 메모리 장치 및 그 장치의 데이터 처리 방법 |
-
1998
- 1998-08-19 JP JP23284498A patent/JP3954208B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-05 US US09/263,780 patent/US6487629B1/en not_active Expired - Lifetime
- 1999-04-07 KR KR1019990011943A patent/KR20000016848A/ko active Search and Examination
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000016848A (ko) | 2000-03-25 |
| JP2000067576A (ja) | 2000-03-03 |
| US6487629B1 (en) | 2002-11-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7149824B2 (en) | Dynamically setting burst length of memory device by applying signal to at least one external pin during a read or write transaction | |
| US6252807B1 (en) | Memory device with reduced power consumption when byte-unit accessed | |
| JP4734580B2 (ja) | エンハンスド・バス・ターンアラウンド集積回路ダイナミック・ランダム・アクセス・メモリ装置 | |
| JP2007012270A (ja) | ダイナミック・ランダム・アクセス・メモリ・システム | |
| JP2005517242A (ja) | アドレス空間、バスシステム、メモリコントローラ及びデバイスシステム | |
| JP4618758B2 (ja) | クワッドデータレートシンクロナス半導体メモリ装置の駆動方法 | |
| KR20080036049A (ko) | 메모리의 제어 방법 및 메모리 시스템 | |
| JP2004536417A (ja) | 読出及び書込動作でバースト順序が異なるアドレッシングを行うメモリデバイス | |
| JPH10233091A (ja) | 半導体記憶装置およびデータ処理装置 | |
| US7719922B2 (en) | Address counter, semiconductor memory device having the same, and data processing system | |
| JP3954208B2 (ja) | 半導体記憶装置 | |
| US7668039B2 (en) | Address counter, semiconductor memory device having the same, and data processing system | |
| JP2005116167A (ja) | アドレス信号によって動作モードを設定するメモリシステム及び方法 | |
| US7664908B2 (en) | Semiconductor memory device and operating method of the same | |
| US20020136079A1 (en) | Semiconductor memory device and information processing system | |
| JP2001035158A (ja) | メモリアクセス方法及びメモリアクセス方式 | |
| JPH10208468A (ja) | 半導体記憶装置並びに同期型半導体記憶装置 | |
| JP2987809B2 (ja) | シンクロナスｄｒａｍのｃａｓ信号発生器 | |
| JP2003187574A (ja) | 同期式半導体メモリ装置 | |
| US7103707B2 (en) | Access control unit and method for use with synchronous dynamic random access memory device | |
| JP4817477B2 (ja) | 半導体記憶装置 | |
| JP3489497B2 (ja) | メモリコントローラ | |
| JP2004206850A (ja) | 半導体記憶装置 | |
| JPS61162886A (ja) | メモリアクセス方式 | |
| JPH07307090A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040304 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050830 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060530 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060601 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060724 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070130 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070328 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070424 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070426 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100511 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100511 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110511 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110511 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110511 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120511 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120511 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130511 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140511 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |