KR20120074897A - 모드레지스터세트를 구비하는 반도체 메모리 장치 - Google Patents

모드레지스터세트를 구비하는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 사이즈를 줄이고, 어드레스 핀을 추가하지 않고 다수의 MRS 커맨드를 생성하는 모드레지스터세트를 구비하는 반도체 메모리 장치를 제공하기 위한 것으로, 데이터 버퍼 제어신호(DQBUF_ENDB)를 생성하는 제어부: 상기 데이터 버퍼 제어신호에 응답하여, 데이터 패드를 통해 입력되는 다수의 MRS 코드를 버퍼링하는 데이터 버퍼부; 및 상기 데이터 버퍼부로부터 출력되는 상기 다수의 MRS 코드를 글로벌 입출력 라인(GIO) 및 로컬라인을 통해 수신하고 상기 수신된 다수의 MRS 코드를 이용하여 다수의 MRS 커맨드를 생성하며, 다수의 MRS 커맨드 생성부들을 포함한다.

Description

모드레지스터세트를 구비하는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE INCLUDING MODE REGIGTSER SET}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 모드레지스터세트를 구비하는 반도체 메모리 장치에 관한 것이다.
일반적으로 레지스터 셋(REGISTER SET; 이하 'RS'라 함)은 DRAM의 동작 중, 특정 모드를 설정하기 위해 사용되며, 상기 RS는 MRS(Mode Register Sets; 이하 "MRS"라 함)와 EMRS(Extend Mode Register Sets; 이하 "EMRS"라 함)를 포함한다.
상기 MRS와 EMRS는 모드레지스터 설정명령과 함께 어드레스핀을 통해 인가된 MRS 코드를 이용하여 DRAM 동작의 특정 모드를 설정하며, 설정된 특정모드는 상기 반도체 메모리 장치에의 전원이 인가되지 않을 때까지 유지된다.
도 1은 종래기술에 따른 MRS 커맨드 생성회로의 블럭도이다.
도 1을 참조하면, 반도체 메모리 장치는 MRS 모드신호 생성부(110), 어드레스 버퍼부(120), MRS 선택신호 생성부(130) 및 다수의 MRS 커맨드 생성부들(150A 내지 150E)를 포함한다.
상기 MRS 모드신호 생성부(110)는 외부 명령어 신호(/CS, /RAS, /CAS 및 /WE)를 디코딩하여, MRS 모드신호(MRSP)를 생성한다. 특히, 상기 MRS 모드신호 생성부(110)는 상기 클럭신호(CLK)의 펄스폭과 동일한 펄스폭을 갖는 MRS 모드신호(MRSP)를 생성한다. 상기 MRS 모드신호(MRSP)는 상기 외부 명령어 신호(/CS, /RAS, /CAS, /WE)가 모두 로직 로우레벨을 갖는 MRS 모드에서 활성화되는 신호이다.
상기 어드레스 버퍼부(120)는 상기 활성화된 MRS 모드신호(MRSP)에 응답하여, 구비된 어드레스핀(A0 내지 A12)을 통해 인가되는 제1 MRS 코드(A<0:12>)를 이용하여, 다수의 MRS 커맨드(NMRS_CMD<0:12>, EMRS_CMD<0:12>, EMRS2_CMD<0:12>, EMRS3_CMD<0:12> 및 TMRS_CMD<0:12>)를 생성하기 위한 MRS 소스신호(MREGI<0:12>)를 출력한다.
상기 MRS 선택신호 생성부(130)는 상기 활성화된 MRS 모드신호(MRSP)에 응답하여 뱅크 어드레스핀(B0 내지 B2)을 통해 인가되는 제2 MRS 코드(BA<0:2>)를 이용하여, 설정하고자 하는 MRS 모드를 선택하기 위한 다수의 MRS 선택신호(NMRSP, EMRSP, EMRS2P, EMRS3P 및 TMRSP)를 생성한다.
상기 MRS 선택신호 생성부(130)는 하기 [표 1]에 도시되는 바와 같이, 상기 뱅크 어드레스핀(B0 내지 B2)으로 인가되는 제2 MRS 코드(BA<0:2>)의 로직값을 논리조합 및 디코딩하여 노멀 모드레지스터 세팅을 위한 NMRS 선택신호(NMRSP) 및 확장 모드레지스터 세팅을 위한 EMRS 선택신호들(EMRSP, EMRS2P, EMRS3P)을 생성하고, 일곱번째 어드레스핀(A7)으로 인가되는 MRS 코드(A<7>)의 로직값에 따라, 테스트모드 세팅 명령을 위한 TMRS 선택신호(TMRS)을 생성한다.
NMRS EMRS EMRS2 EMRS3 TMRS
A<7> 0 Don't care Don't care Don't care 1
BA<0> 0 1 0 1 0
BA<1> 0 0 1 1 0
BA<2> 0 0 0 0 0
상기 다수의 MRS 커맨드 생성부들(150A 내지 150E)은 상기 MRS 소스신호(MREGI<0:12>) 및 상기 다수의 MRS 선택신호(NMRSP, EMRSP, EMRS2P, EMRS3P 및 TMRSP)를 논리조합 및 디코딩하여, 반도체 메모리 장치의 MRS 모드를 설정하기 위한 다수의 MRS 커맨드(NMRS_CMD<0:12>, EMRS_CMD<0:12>, EMRS2_CMD<0:12>, EMRS3_CMD<0:12> 및 TMRS_CMD<0:12>)를 생성한다.
이를 위해 상기 다수의 MRS 커맨드 생성부들(150A 내지 150E)는 NMRS 커맨드 생성부(150A), EMRS 커맨드 생성부(150B), EMRS2 커맨드 생성부(150C), EMRS3 커맨드 생성부(150D) 및 TMRS 커맨드 생성부(150E)를 포함한다.
상기 NMRS 커맨드(NMRS_CMD<0:12>)는 하기 [표 2]에 나타난 512M DDR2 SDRAM의 JEDEC 스펙에 따른, NMRS를 설정하기 위한 여러 가지 커맨드를 포함한다.
상기 NMRS를 세팅하기 위한 여러 가지 NMRS 커맨드(NMRS_CMD)는 버스트랭스(Burst Length), 버스트 타입(Burst Type), 동작 모드(Operation Mode), 카스레이턴시(Cas Latency) 등의 설정을 위한 코드들로 구성되며, 각각 코드를 설정하기 위한 어드레스 핀이 할당되어 있다.
예를 들면, 어드레스핀 'A0 - A2'는 버스트랭스의 설정을 위해, 어드레스핀 'A3'는 버스트 타입의 설정을 위해, 어드레스핀 'A4 - A6'는 카스레이턴시의 설정을 위해, 어드레스핀 'A7-A12'는 동작 모드를 설정하기 위한 MRS 코드를 입력 받기 위해 할당된다.
한편, MRS는 어드레스핀을 통해서 설정되므로, 어드레스핀 'A0 내지 A12'에 포함되지 않는 모드는 EMRS를 통해 설정된다.
Figure pat00001
그 밖의 상기 EMRS 커맨드(EMRS_CMD)는 EMRS를 세팅하기 위한 여러 가지 커맨드를 포함하고, 상기 EMRS2 커맨드(EMRS2_CMD) 및 EMRS3 커맨드(EMRS3_CMD)는 EMRS2 및 EMRS3를 세팅하기 위한 여러 가지 커맨드를 포함한다.
상기 종래기술에 따른 다수의 NMRS 커맨드 생성부(150A), EMRS 커맨드 생성부(150B), EMRS2 커맨드 생성부(150C), EMRS3 커맨드 생성부(150D) 및 TMRS 커맨드 생성부(150E)는 주변영역(Peripheral Circuit Region)에 밀집되어 형성되기 때문에, 주변영역의 사이즈가 커져 설계 효율이 떨어지는 문제점이 있었다.
그리고 상기 주변영역에 있는 다수의 MRS 커맨드 생성부들(150A 내지 150E)에서 생성되는 상기 다수의 MRS 커맨드(NMRS_CMD<0:12>, EMRS_CMD<0:12>, EMRS2_CMD<0:12>, EMRS3_CMD<0:12> 및 TMRS_CMD<0:12>)는 주변영역으로부터 반도체 메모리 블록 내부의 해당 MRS 커맨드가 사용되는 곳까지 전송되어야 한다. 그래서, 상기 다수의 MRS 커맨드(NMRS_CMD<0:12>, EMRS_CMD<0:12>, EMRS2_CMD<0:12>, EMRS3_CMD<0:12> 및 TMRS_CMD<0:12>)를 전송하기 위한 데이터 라인이 주변영역부터 상기 반도체 메모리 블록 내부의 해당 MRS 커맨드가 사용되는 곳까지 별도로 구비되어야 하는 문제점이 있었다.
한편, 최근에, 반도체 메모리 장치에서 설정되는 모드가 많아지고 다양해짐에 따라, 상기 MRS의 동작모드의 수도 증가하게 되었다. 하지만 종래에는 더 많은 MRS 코드를 수신하기 위해, 더 많은 어드레스 핀이 할당되어야 하기 때문에 반도체 메모리 장치의 사이즈가 커져 셀 효율(Cell Efficiency)이 떨어지는 문제점이 있다.
또한 종래에는 제1 MRS 코드(A<0:12>) 및 제2 MRS 코드(BA<0:2>)가 상기 어드레스 핀을 통해 순차적으로 입력될 때마다, 디코딩해야 하는 번거로움이 있었으며, 이는 반도체 메모리 장치의 구동 속도를 저해할 뿐 아니라, 디코딩의 횟수가 늘어나는 만큼 소모전력이 증가하는 문제점으로 작용한다.
본 발명의 일 실시 예는 주변영역의 사이즈를 줄이는 모드레지스터세트를 구비하는 반도체 메모리 장치를 제공한다.
본 발명의 일 실시 예는 별도로 데이터 라인을 추가 배선하지 않고, MRS 커맨드를 반도체 메모리 블록 내부의 해당 MRS 커맨드가 사용되는 곳으로 전송하는 반도체 메모리 장치를 제공한다.
본 발명의 일 실시 예는 어드레스 핀을 추가하지 않고 다수의 MRS 코드를 수신하는 모드레지스터세트를 구비하는 반도체 메모리 장치를 제공한다.
본 발명의 일 실시 예는 MRS 커맨드의 생성시간을 줄일 수 있는 모드레지스터세트를 구비하는 반도체 메모리 장치를 제공한다.
본 발명의 일 실시 예는 반도체 메모리 장치의 구동 속도를 높이고 소모전류를 줄일 수 있는 모드레지스터세트를 구비하는 반도체 메모리 장치를 제공한다.
본 발명은 반도체 메모리 장치에 관한 것으로데이터 버퍼 제어신호를 생성하는 제어부:상기 데이터 버퍼 제어신호에 응답하여, 데이터 패드를 통해 입력되는 다수의 MRS 코드를 버퍼링하여 출력하는 데이터 버퍼부; 및 상기 데이터 버퍼부로부터 출력되는 상기 다수의 MRS 코드를 글로벌 라인을 통해 수신하고 상기 수신된 다수의 MRS 코드를 이용하여 다수의 MRS 커맨드를 생성하는 다수의 MRS 커맨드 생성부들을 포함한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 실시 예는, 다수의 MRS 커맨드를 생성하는 MRS 커맨드 생성부를 반도체 메모리 블록 내부의 해당 MRS 커맨드가 사용되는 곳에 각각 배치하여, 주변영역의 사이즈를 줄일 수 있다.
본 발명의 일 실시 예는 데이터 패드를 통해 한번에 많은 량의 MRS 코드를 수신하여, 다양한 MRS 커맨드를 생성할 수 있다.
본 발명의 일 실시 예는 데이터 패드를 통해 한번에 많은 량의 MRS 코드를 수신하고 한번에 디코딩하여, MRS 커맨드의 생성시간을 줄일 수 있다.
본 발명의 일 실시 예는 기존에 구비되는 글로벌 라인(예를 들면, 글로벌입출력라인(GIO) 및 로컬라인(LIO))을 통해 MRS 커맨드를 반도체 메모리 내부의 MRS 커맨드가 사용되는 곳까지 전송하기 때문에, 데이터 라인의 추가 배선 없이 MRS 커맨드를 전송할 수 있다.
본 발명의 일 실시 예는 MRS 커맨드를 생성하기 위한 MRS 코드가 입력될 때에만 데이터 버퍼부를 구동하여, 불필요한 소모전류를 줄일 수 있다.
도 1은 종래기술에 따른 모드레지스터 신호 생성회로의 블럭도.
도 2는 본 발명에 따른 모드레지스터 신호 생성회로의 블록도.
도 3은 도 2에 도시되는 제어부의 상세 블록도
도 4는 상기 도 2에 도시된 모드레지스터 신호 생성회로의 제1 실시 예에 따른 입출력신호 타이밍도.
도 5는 상기 도 2에 도시된 모드레지스터 신호 생성회로의 제2 실시 예에 따른 입출력신호 타이밍도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 모드레지스터 커맨드 생성회로의 블록도이며, 도 3은 도 2에 도시되는 제어부(230)의 상세 블록도이다.
도 2를 참조하면, 상기 본 발명의 모드레지스터 커맨드 생성회로는 MRS 모드신호 생성부(210), 지연부(220), 제어부(230), 데이터 버퍼부(250), MRS 선택신호 생성부(270), MRS 소스신호 생성부(280) 및 다수의 MRS 커맨드 생성부들(290A 내지 290E)를 포함한다.
상기 MRS 모드신호 생성부(210)는 클럭신호(CLK)에 응답하여, 외부 명령어 신호(/CS, /RAS, /CAS 및 /WE)를 디코딩하여, MRS 모드신호(MRSP)로 생성한다. 특히, 상기 MRS 모드신호 생성부(110)는 상기 클럭신호(CLK)의 펄스폭과 동일한 펄스폭을 갖는 MRS 모드신호(MRSP)를 생성한다. 상기 MRS 모드신호(MRSP)는 상기 외부 명령어 신호(/CS, /RAS, /CAS, /WE)가 모두 로직 로우레벨로 비활성 되는 MRS 모드에서 활성화되는 신호이다.
상기 지연부(220)는 상기 MRS 모드신호 생성부(210)에서 생성된 상기 MRS 모드신호(MRSP)를 일정량만큼 지연시킨 지연 MRS 모드신호(MRSP_D)를 출력한다. 상기 지연 MRS 모드신호(MRSP_D)은 상기 다수의 MRS 커맨드 생성부들(290A 내지 290E)으로 입력된다. 그리고 상기 일정량은 상기 MRS 모드신호 생성부(210)에서 생성된 상기 MRS 모드신호(MRSP)가 상기 다수의 MRS 커맨드 생성부들(290A 내지 290E)로 전송될 때까지 글로벌 입출력 라인(GIO) 및 로컬 입출력 라인(LIO)의 전송지연을 보상하는 만큼의 지연량을 의미한다.
상기 제어부(230)는 구비된 어드레스핀을 통해 외부로부터 수신되는 어드레스(ADDR) 및 상기 MRS 모드신호 생성부(210)로부터 수신되는 MRS 모드신호(MRSP)를 입력 받아, 데이터 버퍼 제어신호(DQBUF_ENDB)를 생성한다. 상기 데이터 버퍼 제어신호(DQBUF_ENDB)는 상기 데이터 버퍼부(250)가 데이터(DQ) 패드를 통해 제1 MRS 코드(A<0:12>) 및 제2 MRS 코드(BA<0:2>)를 수신하는 동작을 실행 또는 중단 하는 것을 제어하기 위한 신호이다. 이를 위해 상기 제어부(230)는 도 3에 도시된 바와 같이, 어드레스 비교부(311) 및 제어신호 생성부(315)를 포함하며, 이와 관련한 설명은 도 3의 설명부분에서 하기로 한다.
상기 데이터 버퍼부(250)는 로직 로우레벨로 활성화된 데이터버퍼 제어신호(DQBUF_ENDB)에 응답하여, 상기 데이터(DQ) 패드를 통해 수신되는 제1 MRS 코드(A<0:12>) 및 제2 MRS 코드(BA<0:2>)를 버퍼링하여 병렬화한다.
이와 같이, 상기 본 발명의 제1 MRS 코드(A<0:12>)되기 때문에, 상기 MRS 코드의 수가 증가하더라도, 어드레스 핀을 증가시킬 필요가 없어, 반도체 메모리 장치의 면적효율을 증가시킨다. 또한, 데이터(DQ) 패드를 통해 다수의 MRS 코드를 한꺼번에 수신할 수 있어, 다양한 종류의 MRS 커맨드를 생성할 수 있으며, MRS 코드의 수신시간 및 디코딩 시간을 줄여 MRS 커맨드의 생성시간을 줄일 수 있다.
상기 데이터 버퍼부(250)는 상기 데이터버퍼제어신호(DQBUF_ENDB)가 활성화되면, 상기 데이터(DQ) 패드를 통해 제1 MRS 코드(A<0:12>) 및 제2 MRS 코드(BA<0:2>)를 수신하고, 상기 데이터버퍼제어신호(DQBUF_ENDB)가 비활성화되면, 상기 제1 MRS 코드(A<0:12>) 및 제2 MRS 코드(BA<0:2>)의 수신을 중단한다.
이와 같이, 본 발명의 모드레지스터 신호 생성회로에 포함되는 데이터 버퍼부(250)는 다수의 MRS 커맨드(NMRS_CMD<0:12>, EMRS_CMD<0:12>, EMRS2_CMD<0:12>, EMRS3_CMD<0:12> 및 TMRS_CMD<0:12>)를 생성하기 위한 제1 MRS 코드(A<0:12>) 및 제2 MRS 코드(BA<0:2>)가 데이터(DQ) 패드를 통해 입력될 때에만 활성화되기 때문에, 제1 MRS 코드(A<0:12>) 및 제2 MRS 코드(BA<0:2>)가 수신되지 않는 동안에 불필요하게 소모되는 전류를 줄일 수 있다.
상기 데이터 버퍼부(250)는 직렬의 병렬화(Serial to parallel, S2P) 동작을 수행하여 상기 직렬로 수신된 제1 MRS 코드(A<0:12>) 및 제2 MRS 코드(BA<0:2>)를 병렬화하여, 글로벌 입출력 라인(GIO)에 싣는다.
상기 MRS 선택신호 생성부(270)는 상기 활성화된 MRS 모드신호(MRSP)에 응답하여, 상기 데이터 버퍼부(250)에서 출력되는 제2 MRS 코드(BA<0:2>)를 글로벌 라인을 통해 수신하고, 설정하고자 하는 MRS 모드를 선택하기 위한 다수의 MRS 선택신호(NMRSP, EMRSP, EMRS2P, EMRS3P 및 TMRSP)를 생성하여 글로벌 라인으로 출력한다.
상기 MRS 소스신호 생성부(280)는 상기 활성화된 MRS 모드신호(MRSP)에 응답하여, 글로벌 라인을 통해 상기 제1 MRS 코드(A<0:12>)를 수신하여, MRS 소스신호(MREGI<0:12>)을 생성하여 글로벌 라인으로 출력한다.
상기 다수의 MRS 커맨드 생성부들(290A 내지 290E)은 상기 지연부(220)에서 출력되는 상기 지연 MRS 모드신호(MRSP_D)에 응답하여, 상기 글로벌라인(GIO) 및 로컬라인(LIO)을 통해 수신된 MRS 소스신호(MREGI<0:12>) 및 상기 다수의 MRS 선택신호(NMRSP, EMRSP, EMRS2P, EMRS3P 및 TMRSP)를 드라이빙, 논리조합 및 디코딩하여, 반도체 메모리 장치의 특정을 모드를 설정하기 위한 다수의 MRS 커맨드(NMRS_CMD<0:12>, EMRS_CMD<0:12>, EMRS2_CMD<0:12>, EMRS3_CMD<0:12> 및 TMRS_CMD<0:12>)를 생성하고 로컬 입출력 라인(LIO)을 통해 상기 다수의 MRS 커맨드가 사용되는 반도체 메모리 블럭 내부의 해당 MRS 커맨드가 사용되는 곳으로 전송한다.
이를 위해 상기 다수의 MRS 커맨드 생성부들(290A 내지 290E)는 NMRS 커맨드 생성부(290A), EMRS 커맨드 생성부(290B), EMRS2 커맨드 생성부(290C), EMRS3 커맨드 생성부(290D) 및 TMRS 커맨드 생성부(290E)를 포함한다.
상기 다수의 MRS 커맨드 생성부들(290A 내지 290E)은 주변영역의 특정영역에만 위치하는 것이 아니라, 반도체 메모리 내부의 해당하는 MRS 커맨드가 사용되는 메모리 블럭에 각각 배치되기 때문에 주변영역의 사이즈를 줄일 수 있다. 또한, 상기 다수의 MRS 커맨드 생성부들(290A 내지 290E)은 상기 데이터(DQ) 패드를 통해 다수의 MRS 코드를 한꺼번에 많이 수신하기 때문에, 이를 이용하여 많은 종류의 MRS 커맨드를 생성할 수 있다.
이때, 상기 다수의 MRS 커맨드 생성부들(290A 내지 290E)은 반도체 메모리 장치에 이미 구비되는 글로벌라인(GIO) 및 로컬라인(LIO)을 통해, 상기 다수의 MRS 선택신호(NMRSP, EMRSP, EMRS2P, EMRS3P 및 TMRSP) 및 상기 MRS 소스신호(MREGI<0:12>)를 수신하고, 반도체 메모리 장치에 이미 구비되는 로컬라인(LIO)을 통해, 생성한 MRS 커맨드들(NMRS_CMD<0:12>, EMRS_CMD<0:12>, EMRS2_CMD<0:12>, EMRS3_CMD<0:12> 및 TMRS_CMD<0:12>)을 각 메모리 블럭으로 전송하기 때문에, 별도의 추가배선 없이 MRS 커맨드를 생성하고 이를 각 메모리 블록에 전송 할 수 있다.
도 3은 도 2에 도시된 제어부(230)의 상세 블록을 도시한 도면이다.
상기 제어부(230)는 도 3에 도시된 바와 같이, 어드레스 비교부(311) 및 제어신호 생성부(315)를 포함한다.
상기 어드레스 비교부(311)는 상기 활성화된 MRS 모드신호(MRSP)에 응답하여, 이미 반도체 메모리 장치에 구비된 어드레스핀을 통해 외부로부터 수신되는 어드레스(ADDR)와 미리 설정된 제1 어드레스(ADDR<0000>)를 비교한다. 그리고 비교 결과, 상기 어드레스(ADDR)와 제1 어드레스(ADDR<0000>)가 동일하면, 제1 신호(MRS_START)를 출력한다.
또한 상기 어드레스 비교부(311)는 상기 활성화된 MRS 모드신호(MRSP)에 응답하여, 상기 구비된 어드레스핀을 통해 외부로부터 수신되는 어드레스(ADDR)와 미리 설정된 제2 어드레스(ADDR<0001>)를 비교한다. 그리고 비교 결과, 상기 어드레스(ADDR)와 제2 어드레스(ADDR<0001>)가 동일하면, 제2 신호(MRS_END)를 생성한다.
그리고 상기 제어신호 생성부 (315)는 글로벌 라인 구동신호에 응답하여, 상기 어드레스 비교부(311)로부터 출력되는 제1 신호(MRS_START) 및 제2 신호(MRS_END)를 논리 조합하여, 데이터버퍼 제어신호(DQBUF_ENDB)를 생성한다.
상기 데이터버퍼 제어신호(DQBUF_ENDB)는 상기 데이터 버퍼부(250)가 상기 데이터(DQ) 패드를 통해 제1 MRS 코드(A<0:12>) 및 제2 MRS 코드(BA<0:2>)를 수신하기 위한, 데이터 버퍼부(250)의 구동을 제어하기 위한 신호이다.
상기 글로벌 입출력 라인 구동신호는 상기 다수의 MRS 선택신호(NMRSP, EMRSP, EMRS2P, EMRS3P 및 TMRSP) 및 상기 MRS 소스신호(MREGI<0:12>)를 글로벌 라인을 통해 전송하기 위해, 글로벌 라인을 활성화하기 위한 이다. 본 발명의 실시 예에서는 글로벌 라인 구동신호의 일례로 쓰기 활성화신호(WE)를 들었지만, 이에 한정되는 것이 아니며, 또 다른 실시 예로 EWL(Early Write Latency)신호를 이용하여 글로벌 입출력 라인(GIO)을 구동할 수도 있다.
도 4 및 도 5는 본 발명에 따른 모드레지스터 신호 생성회로에서 MRS 커맨드의 생성 타이밍을 나타낸 도면이다.
도 4는 하나의 데이터 패드(DQ<0>)를 통해, 상기 제1 MRS 코드(A<0:12>) 및 제2 MRS 코드(BA<0:2>)가 입력되는 예를 나타낸다.
먼저 데이터버퍼제어신호(DQBUF_ENDB)는 로직 로우레벨로 활성화되면, MRS 모드에서 상기 데이터(DQ) 패드를 통해 상기 제1 MRS 코드(A<0:12>) 및 제2 MRS 코드(BA<0:2>)가 입력되기 시작한다.
상기 데이터 버퍼부(250)는 상기 활성화된 데이터버퍼제어신호(DQBUF_ENDB)에 응답하여, 상기 제1 MRS 코드(A<0:12>) 및 제2 MRS 코드(BA<0:2>)를 순차적으로 입력 받아 이를 병렬로 변환하여 버퍼링한 후, 이를 글로벌 입출력 라인(GIO)에 싣는다.
상기 MRS 선택신호 생성부(270)는 상기 데이터 버퍼부(250)에 의해 병렬로 변환된 제2 MRS 코드(BA<0:2>)에 응답하여, 상기 MRS 선택신호(NMRSP, EMRSP, EMRS2P 및 EMRS3P)를 생성하여 글로벌라인에 싣는다.
일반적으로, 반도체 메모리 장치는 데이터를 클럭의 상승 에지(rising edge) 및 하강 에지(falling edge)에 동기 시켜 메모리 컨트롤러로 출력한다
이때, 반도체 메모리 장치로부터 출력된 데이터의 유효 윈도우 내에 내부클럭의 상승 및 하강 에지가 존재하여야 정확한 데이터를 전달받을 수 있다.
하지만 최근 고속 동작 시스템에서 유효 데이터 윈도우는 점점 작아지고 반도체 메모리 장치와 메모리 컨트롤러 사이에 교환되는 데이터가 증가하고, 시스템 클럭(CLK)의 동작 주파수가 높아질수록 데이터수신이 어려워진다. 이러한 반도체 메모리 장치와 데이터 처리 장치의 고속 동작을 보장하기 위해 데이터 트레이닝이 필요하다.
본 발명에서는 내부 클럭 신호(CLK)의 라이징 에지와 폴링 에지에 동기되어 데이터 스트로브 신호가 생성되고 데이터 패드(DQ<0>)를 통해, 상기 제1 MRS 코드(A<0:12>) 및 제2 MRS 코드(BA<0:2>)는 셋업 및 홀드 윈도우 마진이 확보될 수 있도록 지연되어 글로벌 입출력 라인(GIO)에 실린다. 그렇기 때문에 본 발명에 따른 반도체 메모리 장치는 별도의 데이터 트레이닝 없이 데이터의 셋업 및 홀드 윈도우 마진을 확보하는 효과를 제공한다.
상기 MRS 소스신호 생성부(280)는 상기 데이터 버퍼부(250)에 의해 병렬로 변환된 상기 제1 MRS 코드(A<0:12>)를 이용하여 MRS 소스신호들(MREGI<0:12>)을 생성하여 로컬 입출력 라인(LIO)에 싣는다.
상기 다수의 MRS 커맨드 생성부들(290A 내지 290E)은 상기 MRS 소스신호들(MREGI<0:12>)을 디코딩하여, 다수개의 MRS 커맨드들(NMRS_CMD<0:12>, EMRS_CMD<0:12>, EMRS2_CMD<0:12>, EMRS3_CMD<0:12> 및 TMRS_CMD<0:12>)을 생성하여 글로벌 입출력 라인(GIO)(GIO)에 싣는다.
이때, 하나의 데이터 패드(DQ<0>)를 가 구비된 DDR3 반도체 장치는 8-비트 프리패치(Prefetch)동작에 의해, 한번에 총 8개의 MRS 코드가 동시에 글로벌입출력라인(GIO Lines)에 실리게 되며, 상기 다수의 MRS 커맨드 생성부(290A 내지 290E)는 상기 8개 MRS 코드를 조합하여 28개의 MRS 커맨드를 생성할 수 있다.
그리고 하나의 데이터 패드(DQ<0>)를 구동하는 경우, 하나의 글로벌 입출력 라인(GIO)만 구동하기 때문에, 다수개의 데이터 패드(DQ<0>)를 구동할 때보다 소모전류를 줄일 수 있는 장점이 있다.
도 5는 복수 개의 데이터 패드(DQ<0:n>)를 통해, 상기 제1 MRS 코드(A<0:12>) 및 제2 MRS 코드(BA<0:2>)가 입력되는 예를 나타낸다..
도 5에 도시된 바와 같이, MRS 모드에서 데이터버퍼제어신호(DQBUF_ENDB)가 로직 로우레벨로 활성화되면, 상기 데이터(DQ) 패드를 통해, 상기 제1 MRS 코드(A<0:12>) 및 제2 MRS 코드(BA<0:2>)가 데이터 패드(DQ<0:3>)를 통해 입력되기 시작한다. 상기 데이터 버퍼부(250)는 상기 활성화된 데이터버퍼제어신호(DQBUF_ENDB)에 응답하여, 상기 제1 MRS 코드(A<0:12>) 및 제2 MRS 코드(BA<0:2>)를 순차적으로 버퍼링한다.
상기 데이터 버퍼부(250)는 로직 로우레벨로 활성화된 데이터버퍼제어신호(DQBUF_ENDB)에 의해, 상기 데이터(DQ) 패드를 통해 입력되는 MRS 코드를 버퍼링하고 이를 병렬로 변환한다.
상기 MRS 선택신호 생성부(270)는 상기 데이터 버퍼부(250)에 의해 병렬로 변환된 제2 MRS 코드(BA<0:2>)에 응답하여, 상기 MRS 선택신호(NMRSP, EMRSP, EMRS2P 및 EMRS3P)를 생성하여 글로벌 입출력라인에 싣는다.
이때, 데이터 버퍼부(250)는 상기 제1 MRS 코드(A<0:12>) 및 제2 MRS 코드(BA<0:2>)를 버퍼링하여 데이터 셋업 및 홀드 윈도우 마진이 확보될 수 있도록 지연되어 글로벌 입출력 라인(GIO)에 싣기 때문에 DDR에서는 필수적인 데이터 트레이닝(Data training)이 별도로 필요하지 않는다.
상기 다수의 MRS 커맨드 생성부들(290A 내지 290E)은 상기 MRS 소스신호들(MREGI<0:12>)을 디코딩하여, 다수개의 MRS 커맨드들(NMRS_CMD<0:12>, EMRS_CMD<0:12>, EMRS2_CMD<0:12>, EMRS3_CMD<0:12> 및 TMRS_CMD<0:12>)을 생성하여 글로벌 입출력라인에 싣는다.
이때, n개의 데이터 패드(DQ<0:n>)가 구비된 DDR3 반도체 장치는 8-비트 프리패치(Prefetch)동작에 의해, 한번에 총 8개의 MRS 코드가 동시에 글로벌입출력라인(GIO Lines)에 실리게 되며, 상기 다수의 MRS 커맨드 생성부(290A 내지 290E)는 상기 32개 MRS 코드를 조합하여 다수개의 MRS 커맨드를 생성할 수 있다.
도 5는 MRS 선택신호(NMRS,EMRS1,EMRS2 및 TMRS )등이 한번에 다수의 데이터 패드(DQ<0:n>)로 입력되어 도 4에 비해 MRS 커맨드의 생성 시간을 줄일 수 있는 장점이 있다
그리고 다수의 MRS 커맨드를 생성하는 다수의 MRS 커맨드 생성부(290A 내지 290E)를 반도체 메모리 내부의 해당 MRS 커맨드가 사용되는 곳에 각각 배치하여, 주변영역의 사이즈를 줄일 수 있다.
상기 도 2 내지 도 5에 도시되는 본 발명의 일 실시 예는 어드레스 핀이 아닌 데이터 패드을 통해 한번에 많은 량의 MRS 코드를 수신하여, 한꺼번에 다양한 MRS 커맨드를 생성할 수 있다. 또한 상기 본 발명의 일 실시 예는 데이터 패드를 통해 한번에 많은 량의 MRS 코드를 수신하고 한번에 디코딩하여, MRS 커맨드의 생성시간을 줄일 수 있다. 또한 본 발명의 일 실시 예는 기존에 구비되는 글로벌 입출력 라인(GIO)(예를 들면, 글로벌입출력라인 및 로컬라인)을 통해 MRS 커맨드를 반도체 메모리 내부의 MRS 커맨드가 사용되는 곳까지 전송하기 때문에, 배선의 추가 없이 MRS 커맨드를 전송할 수 있다. 또한 본 발명의 일 실시 예는 MRS 커맨드를 생성하기 위한 MRS 코드가 입력될 때에만 데이터 버퍼부를 구동하여, 불필요한 대기전류를 줄일 수 있다.
본 발명의 기술 사상은 바람직할 실시 예에서 구체적으로 기술되었으나, 상기 실시는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의해야 한다. 또한 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예들이 가능함을 이해할 수 있을 것이다.
10:MRS 모드신호 생성부 220:지연부 230:제어부 250:데이터 버퍼부 270 : MRS 선택신호 생성부 280 : MRS 소스신호 생성부
290A 내지 290E 다수의 MRS 커맨드 생성부
311 : 어드레스 비교부 315 : 제어신호 생성부

Claims (13)

  1. 데이터 버퍼 제어신호를 생성하는 제어부:
    상기 데이터 버퍼 제어신호에 응답하여, 데이터 패드를 통해 입력되는 다수의 MRS 코드를 버퍼링하여 출력하는 데이터 버퍼부; 및
    상기 데이터 버퍼부로부터 출력되는 상기 다수의 MRS 코드를 글로벌 입출력 라인(GIO)을 통해 수신하고 상기 수신된 다수의 MRS 코드를 이용하여 다수의 MRS 커맨드를 생성하는 다수의 MRS 커맨드 생성부들
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 제어부는
    MRS 모드에서 글로벌 입출력 라인(GIO) 구동 신호가 인가되면, 어드레스핀을 통해 외부로부터 수신되는 특정 어드레스에 응답하여, 데이터 버퍼 제어신호를 생성
    하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2 항에 있어서,
    상기 제어부는
    상기 어드레스핀을 통해 수신되는 어드레스가 기설정된 제1 어드레스와 동일하면 상기 데이터 버퍼부를 구동하기 위한 제1 신호를 생성하고, 설정된 제2 어드레스와 동일하면 상기 데이터 버퍼부의 구동을 중단하기 위한 제2 신호를 생성하는 어드레스 비교부; 및
    상기 글로벌 입출력 라인(GIO) 신호, 상기 제1 신호 및 제2 신호를 논리 조합하여, 데이터버퍼 제어신호(DQBUF_ENDB)를 생성하는 제어신호 생성부
    를 포함하는 반도체 메모리 장치.
  4. 제2 항에 있어서,
    상기 글로벌 입출력 라인(GIO) 구동 신호는
    쓰기 활성화신호(WE) 및 EWL(Early Write Latency)신호
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제2 항에 있어서,
    상기 다수의 MRS 커맨드 생성부들은
    상기 다수의 MRS 커맨드가 각각 사용되는 해당 메모리 블록 내부에 각각 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1 항에 있어서,
    상기 글로벌 입출력 라인(GIO)은 글로벌 입출력 라인 및 로컬 입출력 라인을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6 항에 있어서,
    상기 다수의 MRS 커맨드 생성부들은
    상기 다수의 MRS 커맨드들을 상기 로컬 입출력 라인을 통해 상기 해당 메모리 블록에 전송하는 것을
    특징으로 하는 반도체 메모리 장치.
  8. 제1 항에 있어서,
    상기 데이터 버퍼부는
    상기 데이터 패드를 통해 직렬로 수신되는 상기 다수의 MRS 코드를 병렬화하여 글로벌 입출력 라인(GIO)으로 전송하는
    것을 특징으로 하는 반도체 메모리 장치.
  9. 제1 항에 있어서,
    상기 데이터 버퍼부로부터 출력되어 글로벌 입출력 라인(GIO)을 통해 수신되는 제1 MRS 코드를 수신하여, 다수의 MRS 소스 신호를 생성하여 이를 글로벌 입출력 라인(GIO)으로 출력하는 MRS 소스신호 생성부; 및
    상기 데이터 버퍼부로부터 출력되어 글로벌 입출력 라인(GIO)을 통해 수신되는 제2 MRS 코드를 수신하여, 다수의 MRS 선택신호 신호를 생성하여 이를 글로벌 입출력 라인(GIO)으로 출력하는 MRS 선택신호 생성부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9 항에 있어서,
    상기 다수의 MRS 소스신호는 반도체 메모리 장치의 모드를 설정하기 위한 코드신호 인 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10 항에 있어서,
    상기 MRS 선택신호는 상기 다수의 MRS 커맨드 중에서, 반도체 메모리 장치의 모드를 설정할 MRS의 종류를 선택하기 위한 코드신호인 것을 특징으로 하는 반도체 메모리 장치.
  12. 제1 항에 있어서,
    상기 데이터 버퍼부는 상기 데이터 패드를 통해 다수의 데이터 비트를 프리패치 하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12 항에 있어서,
    상기 데이터 버퍼부는 상기 프리패치되는 데이터의 셋업 타임과 홀드 타임의 윈도우 마진을 확보할 수 있는 만큼 상기 데이터를 지연하는 것을 특징으로 하는 반도체 메모리 장치.
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