JP2012142072A - モードレジスタセットを備える半導体メモリ装置 - Google Patents

モードレジスタセットを備える半導体メモリ装置 Download PDF

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Abstract

【課題】アドレスピンを追加せずに複数のＭＲＳコマンドを生成することができるモードレジスタセットを備えた半導体メモリ装置を提供する。
【解決手段】データバッファ制御信号ＤＱＢＵＦ＿ＥＮＤＢを生成する制御部２３０と、データバッファ制御信号ＤＱＢＵＦ＿ＥＮＤＢに応じて、データパッドＤＱを介して入力される複数のＭＲＳコードＡ＜０：１２＞，ＢＡ＜０：２＞をバッファリングして出力するデータバッファ部２５０と、データバッファ部２５０から出力される複数のＭＲＳコードＡ，ＢＡをデータラインＧＩＯ，ＬＩＯを介して受信し、受信した複数のＭＲＳコードＡ，ＢＡを用いて複数のＭＲＳコマンドＮＭＲＳ＿ＣＭＤ＜０：１２＞、ＥＭＲＳ＿ＣＭＤ＜０：１２＞、ＥＭＲＳ２＿ＣＭＤ＜０：１２＞、ＥＭＲＳ３＿ＣＭＤ＜０：１２＞、ＴＭＲＳ＿ＣＭＤ＜０：１２＞を生成する複数のＭＲＳコマンド生成部２９０Ａ〜２９０Ｅとを備える。
【選択図】図３

Description

本発明は、半導体メモリ装置に関し、特に、モードレジスタセットを備える半導体メモリ装置に関する。
一般に、レジスタセット（ＲＥＧＩＳＴＥＲ ＳＥＴ；以下、「ＲＳ」とする）は、ＤＲＡＭの動作中、特定のモードを設定するために使用される。ＲＳは、ＭＲＳ（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔｓ；以下、「ＭＲＳ」とする）とＥＭＲＳ（Ｅｘｔｅｎｄ Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔｓ；以下、「ＥＭＲＳ」とする）とを含む。
ＭＲＳおよびＥＭＲＳは、モードレジスタ設定命令とともに、アドレスピンを介して印加されたＭＲＳコードを用いてＤＲＡＭ動作の特定のモードを設定し、設定された特定のモードは、半導体メモリ装置へ電源が印加されなくなるまで維持される。
図１は、従来技術に係るＭＲＳコマンド生成回路のブロック図である。
図１に示すように、半導体メモリ装置は、ＭＲＳモード信号生成部１１０、アドレスバッファ部１２０、ＭＲＳ選択信号生成部１３０、及び複数のＭＲＳコマンド生成部１５０Ａ〜１５０Ｅを備える。
ＭＲＳモード信号生成部１１０は、外部命令語信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、及び／ＷＥを復号化して、ＭＲＳモード信号ＭＲＳＰを生成する。特に、ＭＲＳモード信号生成部１１０は、クロック信号ＣＬＫのパルス幅と同じパルス幅を有するＭＲＳモード信号ＭＲＳＰを生成する。ＭＲＳモード信号ＭＲＳＰは、外部命令語信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥが全てロジックローレベルを有するＭＲＳモードで活性化される信号である。
アドレスバッファ部１２０は、活性化されたＭＲＳモード信号ＭＲＳＰに応じて、備え付けのアドレスピンＡ０〜Ａ１２を介して印加される第１のＭＲＳコードＡ＜０：１２＞を用いて、複数のＭＲＳコマンドＮＭＲＳ＿ＣＭＤ＜０：１２＞、ＥＭＲＳ＿ＣＭＤ＜０：１２＞、ＥＭＲＳ２＿ＣＭＤ＜０：１２＞、ＥＭＲＳ３＿ＣＭＤ＜０：１２＞、及びＴＭＲＳ＿ＣＭＤ＜０：１２＞を生成するＭＲＳソース信号ＭＲＥＧＩ＜０：１２＞を出力する。
ＭＲＳ選択信号生成部１３０は、活性化されたＭＲＳモード信号ＭＲＳＰに応じて、バンクアドレスピンＢ０〜Ｂ２を介して印加される第２のＭＲＳコードＢＡ＜０：２＞を用いて、設定しようとするＭＲＳモードを選択する複数のＭＲＳ選択信号ＮＭＲＳＰ、ＥＭＲＳＰ、ＥＭＲＳＰ２、ＥＭＲＳＰ３、及びＴＭＲＳＰを生成する。
ＭＲＳ選択信号生成部１３０は、下記の表１に示すように、バンクアドレスピンＢ０〜Ｂ２に印加される第２のＭＲＳコードＢＡ＜０：２＞のロジック値を論理組み合わせ及び復号化して、ノーマルモードレジスタセットのための複数のＮＭＲＳ選択信号ＮＭＲＳＰと、拡張モードレジスタセットのためのＥＭＲＳ選択信号ＥＭＲＳＰ、ＥＭＲＳＰ２、ＥＭＲＳＰ３とを生成し、７つ目のアドレスピンＡ７に印加されるＭＲＳコードＡ＜７＞のロジック値に応じて、テストモードセット命令のためのＴＭＲＳ選択信号ＴＭＲＳを生成する。
Figure 2012142072
 複数のＭＲＳコマンド生成部１５０Ａ〜１５０Ｅは、ＭＲＳソース信号ＭＲＥＧＩ＜０：１２＞及び複数のＭＲＳ選択信号ＮＭＲＳＰ、ＥＭＲＳＰ、ＥＭＲＳＰ２、ＥＭＲＳＰ３、及びＴＭＲＳＰを論理組み合わせ及び復号化して、半導体メモリ装置のＭＲＳモードを設定する複数のＭＲＳコマンドＮＭＲＳ＿ＣＭＤ＜０：１２＞、ＥＭＲＳ＿ＣＭＤ＜０：１２＞、ＥＭＲＳ２＿ＣＭＤ＜０：１２＞、ＥＭＲＳ３＿ＣＭＤ＜０：１２＞、及びＴＭＲＳ＿ＣＭＤ＜０：１２＞を生成する。
このために、複数のＭＲＳコマンド生成部１５０Ａ〜１５０Ｅは、ＮＭＲＳコマンド生成部１５０Ａ、ＥＭＲＳコマンド生成部１５０Ｂ、ＥＭＲＳ２コマンド生成部１５０Ｃ、ＥＭＲＳ３コマンド生成部１５０Ｄ、及びＴＭＲＳコマンド生成部１５０Ｅを備える。
ＮＭＲＳコマンドＮＭＲＳ＿ＣＭＤ＜０：１２＞は、図２に示された５１２Ｍ ＤＤＲ２ ＳＤＲＡＭのＪＥＤＥＣスペックによる、ＮＭＲＳを設定するための種々のコマンドを備える。
ＮＭＲＳをセットするための複数のＮＭＲＳコマンドＮＭＲＳ＿ＣＭＤは、バースト長（Ｂｕｒｓｔ Ｌｅｎｇｔｈ）、バーストタイプ（Ｂｕｒｓｔ Ｔｙｐｅ）、動作モード（Ｏｐｅｒａｔｉｏｎ Ｍｏｄｅ）、ＣＡＳレイテンシ（Ｃａｓ Ｌａｔｅｎｃｙ）などの設定のためのコードで構成され、コードを設定するためのアドレスピンがそれぞれに割り当てられている。
例えば、アドレスピン「Ａ０〜Ａ２」は、バースト長の設定のために、アドレスピン「Ａ３」は、バーストタイプの設定のために、アドレスピン「Ａ４〜Ａ６」は、ＣＡＳレイテンシの設定のために、アドレスピン「Ａ７〜Ａ１２」は、動作モードを設定するためのテストモードコードＴＭ、ＤＬＬリセットコードＤＬＬ、書き込みリカバリーコードＷＲ、及びパワーダウンコードＰＤを含むＭＲＳコードを受信するために割り当てられる。
一方、ＭＲＳは、アドレスピンによって設定されるので、アドレスピン「Ａ０〜Ａ１２」に含まれないモードはＥＭＲＳによって設定される。その他のＥＭＲＳコマンドＥＭＲＳ＿ＣＭＤは、ＥＭＲＳをセットするための種々のコマンドを含み、ＥＭＲＳ２コマンドＥＭＲＳ２＿ＣＭＤ及びＥＭＲＳ３コマンドＥＭＲＳ３＿ＣＭＤは、ＥＭＲＳ２及びＥＭＲＳ３をセットするための種々のコマンドを含む。
しかし、上記した従来技術に係る複数のＮＭＲＳコマンド生成部１５０Ａ、ＥＭＲＳコマンド生成部１５０Ｂ、ＥＭＲＳ２コマンド生成部１５０Ｃ、ＥＭＲＳ３コマンド生成部１５０Ｄ、及びＴＭＲＳコマンド生成部１５０Ｅは、既に備えられているアドレスピンＡ０〜Ａ１２を介してＭＲＳコードを受信しなければならないため、アドレスピンＡ０〜Ａ１２に隣接している周辺領域（Ｐｅｒｉｐｈｅｒａｌ Ｃｉｒｃｕｉｔ Ｒｅｇｉｏｎ）に密集して形成されるしかなかった。このため、周辺領域の密集度が増大し、周辺領域のサイズが増大して設計効率が低下するという問題があった。
また、周辺領域にある複数のＭＲＳコマンド生成部１５０Ａ〜１５０Ｅから生成される複数のＭＲＳコマンドＮＭＲＳ＿ＣＭＤ＜０：１２＞、ＥＭＲＳ＿ＣＭＤ＜０：１２＞、ＥＭＲＳ２＿ＣＭＤ＜０：１２＞、ＥＭＲＳ３＿ＣＭＤ＜０：１２＞、及びＴＭＲＳ＿ＣＭＤ＜０：１２＞は、周辺領域から半導体メモリブロック内部の該当ＭＲＳコマンドが用いられる箇所まで伝送されなければならない。そこで、複数のＭＲＳコマンドＮＭＲＳ＿ＣＭＤ＜０：１２＞、ＥＭＲＳ＿ＣＭＤ＜０：１２＞、ＥＭＲＳ２＿ＣＭＤ＜０：１２＞、ＥＭＲＳ３＿ＣＭＤ＜０：１２＞、及びＴＭＲＳ＿ＣＭＤ＜０：１２＞を、周辺領域から半導体メモリブロック内部の該当ＭＲＳコマンドが用いられる箇所まで伝送するためのデータラインを、別に備えなければならないという問題があった。
一方、近年の半導体メモリ装置では、設定されるモードが多くなり、多様化するにつれて、ＭＲＳの動作モードの数も増加するようになった。しかし、従来では、より多くのＭＲＳコードを受信するために、より多くのアドレスピンが割り当てられなければならないため、半導体メモリ装置のサイズが大きくなり、セル効率（Ｃｅｌｌ Ｅｆｆｉｃｉｅｎｃｙ）が低下するという問題がある。
また、従来では、第１のＭＲＳコードＡ＜０：１２＞及び第２のＭＲＳコードＢＡ＜０：２＞がアドレスピンを介して順次入力される度に復号化されなければならないという面倒さがあり、これは、半導体メモリ装置の駆動速度を阻害するだけでなく、復号化の回数が増えるほど消費電力が増加するという問題点として作用する。
本発明の一実施形態は、周辺領域のサイズを減らすモードレジスタセットを備える半導体メモリ装置を提供する。
本発明の一実施形態は、別にデータラインを追加配線せずに、ＭＲＳコマンドを半導体メモリブロック内部の該当ＭＲＳコマンドが用いられる箇所へ伝送する半導体メモリ装置を提供する。
本発明の一実施形態は、アドレスピンを追加せずに、複数のＭＲＳコードを受信するモードレジスタセットを備える半導体メモリ装置を提供する。
本発明の一実施形態は、ＭＲＳコマンドの生成時間を減らすことのできるモードレジスタセットを備える半導体メモリ装置を提供する。
本発明の一実施形態は、半導体メモリ装置の駆動速度を高め、消費電流を減らすことのできるモードレジスタセットを備える半導体メモリ装置を提供する。
そこで、上記の目的を達成するための本発明に係る半導体メモリ装置は、データバッファ制御信号を生成する制御部と、データバッファ制御信号に応じて、データパッドを介して入力される複数のＭＲＳコードをバッファリングして出力するデータバッファ部と、データバッファ部から出力される複数のＭＲＳコードをデータラインを介して受信し、受信された複数のＭＲＳコードを用いて複数のＭＲＳコマンドを生成する複数のＭＲＳコマンド生成部とを備える。
上記の技術的課題を解決するための本発明の一実施形態は、複数のＭＲＳコマンドを生成するＭＲＳコマンド生成部を、半導体メモリブロック内部の該当ＭＲＳコマンドが用いられる箇所に各々配置して、周辺領域のサイズを減らすことができる。
本発明の一実施形態は、データパッドを介して一度に多量のＭＲＳコードを受信して、様々なＭＲＳコマンドを生成することができる。
本発明の一実施形態は、データパッドを介して一度に多量のＭＲＳコードを受信し、一度に復号化してＭＲＳコマンドの生成時間を減らすことができる。
本発明の一実施形態は、既存のデータライン（例えば、グローバル入出力ラインＧＩＯ及びローカル入出力ラインＬＩＯ）を介して、ＭＲＳコマンドを、半導体メモリ内部のＭＲＳコマンドが用いられる箇所まで伝送するので、データラインの追加配線無しにＭＲＳコマンドを伝送することができる。
本発明の一実施形態は、ＭＲＳコマンドを生成するＭＲＳコードが入力されるときにのみデータバッファ部を駆動して、不要な消費電流を減らすことができる。
従来技術に係るモードレジスタ信号生成回路のブロック図である。 ５１２Ｍ ＤＤＲ２ ＳＤＲＡＭのＪＥＤＥＣスペックによる、ＮＭＲＳを設定するための種々のコマンドを示した図である。 本発明に係るモードレジスタ信号生成回路のブロック図である。 図３に示す制御部の詳細ブロック図である。 図３に示すモードレジスタ信号生成回路の第１の実施形態に係る入出力信号タイミング図である。 図３に示すモードレジスタ信号生成回路の第２の実施形態に係る入出力信号タイミング図である。 本発明に係る半導体メモリ装置のブロック図である。
以下、本発明の属する技術分野における通常の知識を有する者が本発明を実施できる程度に、本発明の好ましい実施形態を、添付した図面を参照して詳細に説明する。
図３は、本発明に係るモードレジスタコマンド生成回路のブロック図であり、図４は、図３に示す制御部２３０の詳細ブロック図である。
図３に示すように、本発明のモードレジスタコマンド生成回路は、ＭＲＳモード信号生成部２１０、遅延部２２０、制御部２３０、データバッファ部２５０、ＭＲＳ選択信号生成部２７０、ＭＲＳソース信号生成部２８０、及び複数のＭＲＳコマンド生成部２９０Ａ〜２９０Ｅを備える。
ＭＲＳモード信号生成部２１０は、クロック信号ＣＬＫに応じて外部命令語信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、及び／ＷＥを復号化し、ＭＲＳモード信号ＭＲＳＰを生成する。特に、ＭＲＳモード信号生成部２１０は、クロック信号ＣＬＫのパルス幅と同じパルス幅を有するＭＲＳモード信号ＭＲＳＰを生成する。ＭＲＳモード信号ＭＲＳＰは、外部命令語信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥが全てロジックローレベルに非活性されるＭＲＳモードで活性化される信号である。
遅延部２２０は、ＭＲＳモード信号生成部２１０から生成されたＭＲＳモード信号ＭＲＳＰを所定量だけ遅延させた遅延ＭＲＳモード信号ＭＲＳＰ＿Ｄを出力する。遅延ＭＲＳモード信号ＭＲＳＰ＿Ｄは、複数のＭＲＳコマンド生成部２９０Ａ〜２９０Ｅに入力される。ここで、所定量とは、ＭＲＳモード信号生成部２１０から生成されたＭＲＳモード信号ＭＲＳＰが複数のＭＲＳコマンド生成部２９０Ａ〜２９０Ｅに伝送されるまでの、グローバル入出力ラインＧＩＯ及びローカル入出力ラインＬＩＯの伝送遅延を補償するだけの遅延量を意味する。すなわち、遅延量は、グローバル入出力ラインＧＩＯ及びローカル入出力ラインＬＩＯを介してＭＲＳモード信号ＭＲＳＰを伝送するときに必要な時間の遅延を補償するためのものである。
制御部２３０は、備え付けのアドレスピンを介した外部からのアドレスＡＤＤＲと、ＭＲＳモード信号生成部２１０からのＭＲＳモード信号ＭＲＳＰとを受信して、データバッファ制御信号ＤＱＢＵＦ＿ＥＮＤＢを生成する。データバッファ制御信号ＤＱＢＵＦ＿ＥＮＤＢは、データバッファ部２５０がデータパッドＤＱを介して第１のＭＲＳコードＡ＜０：１２＞及び第２のＭＲＳコードＢＡ＜０：２＞を受信する動作を実行または中断することを制御するための信号である。データバッファ部２５０は、ロジックローレベルに活性化されたデータバッファ制御信号ＤＱＢＵＦ＿ＥＮＤＢに応じて、データパッドＤＱを介して直列に受信する第１のＭＲＳコードＡ＜０：１２＞及び第２のＭＲＳコードＢＡ＜０：２＞をバッファリングして並列化する。このように、本発明の第１のＭＲＳコードＡ＜０：１２＞は、データパッドＤＱを介して受信するので、生成すべきＭＲＳコードの数が増加しても、アドレスピンを増加させる必要がなく、半導体メモリ装置の面積効率を向上させる。また、データパッドＤＱを介して複数のＭＲＳコードを一度に受信することができ、様々な種類のＭＲＳコマンドを生成でき、ＭＲＳコードの受信時間及び復号化時間を減らしてＭＲＳコマンドの生成時間を減らすことができる。
データバッファ部２５０は、データバッファ制御信号ＤＱＢＵＦ＿ＥＮＤＢが活性化されると、データパッドＤＱを介して第１のＭＲＳコードＡ＜０：１２＞及び第２のＭＲＳコードＢＡ＜０：２＞を受信し、データバッファ制御信号ＤＱＢＵＦ＿ＥＮＤＢが非活性化されると、第１のＭＲＳコードＡ＜０：１２＞及び第２のＭＲＳコードＢＡ＜０：２＞の受信を中断する。
このように、本発明のモードレジスタ信号生成回路に含まれるデータバッファ部２５０は、複数のＭＲＳコマンドＮＭＲＳ＿ＣＭＤ＜０：１２＞、ＥＭＲＳ＿ＣＭＤ＜０：１２＞、ＥＭＲＳ２＿ＣＭＤ＜０：１２＞、ＥＭＲＳ３＿ＣＭＤ＜０：１２＞、及びＴＭＲＳ＿ＣＭＤ＜０：１２＞を生成する第１のＭＲＳコードＡ＜０：１２＞と、第２のＭＲＳコードＢＡ＜０：２＞とがデータパッドＤＱを介して入力されるときにのみ活性化されるので、第１のＭＲＳコードＡ＜０：１２＞及び第２のＭＲＳコードＢＡ＜０：２＞が受信されない間に、不要に消費される電流を減らすことができる。
データバッファ部２５０は、直列信号の並列信号化（Ｓｅｒｉａｌ ｔｏ ｐａｒａｌｌｅｌ、ＳＰ２）動作を行い、直列に受信した第１のＭＲＳコードＡ＜０：１２＞及び第２のＭＲＳコードＢＡ＜０：２＞を並列化して、グローバル入出力ラインＧＩＯに出力する。
ＭＲＳ選択信号生成部２７０は、活性化されたＭＲＳモード信号ＭＲＳＰに応じて、データバッファ部２５０から出力される第２のＭＲＳコードＢＡ＜０：２＞をグローバル入出力ラインＧＩＯを介して受信し、設定しようとするＭＲＳモードを選択する複数のＭＲＳ選択信号ＮＭＲＳＰ、ＥＭＲＳＰ、ＥＭＲＳＰ２、ＥＭＲＳＰ３、及びＴＭＲＳＰを生成して、グローバル入出力ラインＧＩＯに出力する。
ＭＲＳソース信号生成部２８０は、活性化されたＭＲＳモード信号ＭＲＳＰに応じて、グローバル入出力ラインＧＩＯを介して第１のＭＲＳコードＡ＜０：１２＞を受信し、ＭＲＳソース信号ＭＲＥＧＩ＜０：１２＞を生成してグローバル入出力ラインＧＩＯに出力する。
複数のＭＲＳコマンド生成部２９０Ａ〜２９０Ｅは、遅延部２２０から出力される遅延ＭＲＳモード信号ＭＲＳＰ＿Ｄに応じて、グローバル入出力ラインＧＩＯ及びローカル入出力ラインＬＩＯを介して受信したＭＲＳソース信号ＭＲＥＧＩ＜０：１２＞及び複数のＭＲＳ選択信号ＮＭＲＳＰ、ＥＭＲＳＰ、ＥＭＲＳＰ２、ＥＭＲＳＰ３、及びＴＭＲＳＰを駆動、論理組み合わせ、及び復号化して、半導体メモリ装置の特定のモードを設定する複数のＭＲＳコマンドＮＭＲＳ＿ＣＭＤ＜０：１２＞、ＥＭＲＳ＿ＣＭＤ＜０：１２＞、ＥＭＲＳ２＿ＣＭＤ＜０：１２＞、ＥＭＲＳ３＿ＣＭＤ＜０：１２＞、及びＴＭＲＳ＿ＣＭＤ＜０：１２＞を生成し、ローカル入出力ラインＬＩＯを介して、複数のＭＲＳコマンドが用いられる半導体メモリブロック内部の該当ＭＲＳコマンドが用いられる箇所へ伝送する。
このために、複数のＭＲＳコマンド生成部２９０Ａ〜２９０Ｅは、ＮＭＲＳコマンド生成部２９０Ａ、ＥＭＲＳコマンド生成部２９０Ｂ、ＥＭＲＳ２コマンド生成部２９０Ｃ、ＥＭＲＳ３コマンド生成部２９０Ｄ、及びＴＭＲＳコマンド生成部２９０Ｅで構成される。
複数のＭＲＳコマンド生成部２９０Ａ〜２９０Ｅは、周辺領域の特定領域にのみ位置するものではなく、半導体メモリ内部の該当するＭＲＳコマンドが用いられるメモリブロックに各々配置されるので、周辺領域のサイズを減らすことができる。また、複数のＭＲＳコマンド生成部２９０Ａ〜２９０Ｅは、データパッドＤＱを介して複数のＭＲＳコードを一度に多く受信するので、これを用いて多くの種類のＭＲＳコマンドを生成することができる。
このとき、複数のＭＲＳコマンド生成部２９０Ａ〜２９０Ｅは、半導体メモリ装置に既に備えられているグローバル入出力ラインＧＩＯ及びローカル入出力ラインＬＩＯを介して、複数のＭＲＳ選択信号ＮＭＲＳＰ、ＥＭＲＳＰ、ＥＭＲＳＰ２、ＥＭＲＳＰ３、及びＴＭＲＳＰ及びＭＲＳソース信号ＭＲＥＧＩ＜０：１２＞を受信し、半導体メモリ装置に既に備えられているローカル入出力ラインＬＩＯを介して、生成したＭＲＳコマンドＮＭＲＳ＿ＣＭＤ＜０：１２＞、ＥＭＲＳ＿ＣＭＤ＜０：１２＞、ＥＭＲＳ２＿ＣＭＤ＜０：１２＞、ＥＭＲＳ３＿ＣＭＤ＜０：１２＞、及びＴＭＲＳ＿ＣＭＤ＜０：１２＞を各メモリブロックに伝送するので、別の追加配線無しでＭＲＳコマンドを生成し、これを各メモリブロックに伝送することができる。
図４は、図３に示す制御部の詳細ブロック図である。
図４に示すように、制御部２３０は、アドレス比較部３１１及び制御信号生成部３１５を備える。
アドレス比較部３１１は、活性化されたＭＲＳモード信号ＭＲＳＰに応じて、既に半導体メモリ装置に備えられているアドレスピンを介した外部からのアドレスＡＤＤＲと、アドレス比較部３１１に予め格納された第１のアドレスＡＤＤＲ１とを比較する。そして、比較の結果、アドレスＡＤＤＲと第１のアドレスＡＤＤＲ１とが同じであれば、第１の信号ＭＲＳ＿ＳＴＡＲＴを出力する。
また、アドレス比較部３１１は、活性化されたＭＲＳモード信号ＭＲＳＰに応じて、備え付けのアドレスピンを介した外部からのアドレスＡＤＤＲと、アドレス比較部３１１に予め格納された第２のアドレスＡＤＤＲ２とを比較する。そして、比較の結果、アドレスＡＤＤＲと第２のアドレスＡＤＤＲ２とが同じであれば、第２の信号ＭＲＳ＿ＥＮＤを生成する。
そして、制御信号生成部３１５は、データライン駆動信号ＧＩＯ＿ＥＮに応じて、アドレス比較部３１１から出力される第１の信号ＭＲＳ＿ＳＴＡＲＴ及び第２の信号ＭＲＳ＿ＥＮＤを論理組み合わせして、データバッファ制御信号ＤＱＢＵＦ＿ＥＮＤＢを生成する。データバッファ制御信号ＤＱＢＵＦ＿ＥＮＤＢは、データバッファ部２５０がデータパッドＤＱを介して第１のＭＲＳコードＡ＜０：１２＞及び第２のＭＲＳコードＢＡ＜０：２＞を受信するための、データバッファ部２５０の駆動を制御するための信号である。
グローバルライン駆動信号ＧＩＯ＿ＥＮは、複数のＭＲＳ選択信号ＮＭＲＳＰ、ＥＭＲＳＰ、ＥＭＲＳＰ２、ＥＭＲＳＰ３、及びＴＭＲＳＰ及びＭＲＳソース信号ＭＲＥＧＩ＜０：１２＞をデータラインを介して伝送するための、データラインを活性化する信号である。本発明の実施形態では、データライン駆動信号の一例として書き込み活性化信号ＷＥを挙げたが、これに限定されるものではなく、さらに他の実施形態としてＥＷＬ（Ｅａｒｌｙ Ｗｒｉｔｅ Ｌａｔｅｎｃｙ）信号を用いてグローバル入出力ラインＧＩＯを駆動することもできる。
図５及び図６は、本発明に係るモードレジスタ信号生成回路におけるＭＲＳコマンドの生成タイミングを示した図である。
図５は、１つのデータパッドＤＱ＜０＞を介して第１のＭＲＳコードＡ＜０：１２＞及び第２のＭＲＳコードＢＡ＜０：２＞を受信し、複数のＭＲＳコマンドＮＭＲＳ＿ＣＭＤ＜０：１２＞、ＥＭＲＳ＿ＣＭＤ＜０：１２＞、ＥＭＲＳ２＿ＣＭＤ＜０：１２＞、ＥＭＲＳ３＿ＣＭＤ＜０：１２＞、及びＴＭＲＳ＿ＣＭＤ＜０：１２＞を生成するＭＲＳソース信号ＭＲＥＧＩ＜０：１２＞が生成される、第１の実施形態に係るタイミングを示した図である。
遅延部２２０は、ＭＲＳモードで活性化されたＭＲＳモード信号ＭＲＳＰを受信し、これをデータラインの長さによる遅延程度だけ遅延させて遅延ＭＲＳモード信号ＭＲＳＰ＿Ｄに出力する。
制御部２３０は、ＭＲＳモードで活性化されたＭＲＳモード信号ＭＲＳＰとアドレスピンを介して受信するアドレスＡＤＤＲとを組み合わせてデータバッファ制御信号ＤＱＢＵＦ＿ＥＮＤＢを生成する。
まず、データバッファ制御信号ＤＱＢＵＦ＿ＥＮＤＢがロジックローレベルに活性化されると、データバッファ部２５０はイネーブルされ、１つのデータパッドＤＱ＜０＞を介して第１のＭＲＳコードＡ＜０：１２＞及び第２のＭＲＳコードＢＡ＜０：２＞を順次受信する。そして、データバッファ部２５０は、受信した第１のＭＲＳコードＡ＜０：１２＞及び第２のＭＲＳコードＢＡ＜０：２＞を並列に変換してバッファリングした後、これをグローバル入出力ラインＧＩＯに出力する。
ＭＲＳ選択信号生成部２７０は、トグルするＭＲＳモード信号ＭＲＳＰに応じて、データバッファ部２５０により並列に変換された第２のＭＲＳコードＢＡ＜０：２＞を用いて、ＭＲＳ選択信号ＮＭＲＳＰ、ＥＭＲＳＰ、ＥＭＲＳＰ２、及びＥＭＲＳＰ３を生成してグローバル入出力ラインＧＩＯに出力する。
ＭＲＳソース信号生成部２８０は、データバッファ部２５０により並列に変換された第１のＭＲＳコードＡ＜０：１２＞を用いて、ＭＲＳソース信号ＭＲＥＧＩ＜０：１２＞を生成してローカル入出力ラインＧＩＯに出力する。
複数のＭＲＳコマンド生成部２９０Ａ〜２９０Ｅは、遅延ＭＲＳモード信号ＭＲＳＰ＿Ｄに応じて、ＭＲＳソース信号ＭＲＥＧＩ＜０：１２＞を復号化し、複数個のＭＲＳコマンドＮＭＲＳ＿ＣＭＤ＜０：１２＞、ＥＭＲＳ＿ＣＭＤ＜０：１２＞、ＥＭＲＳ２＿ＣＭＤ＜０：１２＞、ＥＭＲＳ３＿ＣＭＤ＜０：１２＞、及びＴＭＲＳ＿ＣＭＤ＜０：１２＞を生成してローカル入出力ラインＬＩＯに出力する。
図５に示すように、１つのデータパッドＤＱ＜０＞のみを駆動する場合、複数個のデータパッドＤＱ＜０：ｎ＞を駆動するときよりも消費電流を減らすことができるという長所がある。
図６は、複数個のデータパッドＤＱ＜０：ｎ＞を介して第１のＭＲＳコードＡ＜０：１２＞及び第２のＭＲＳコードＢＡ＜０：２＞を受信し、複数のＭＲＳコマンドＮＭＲＳ＿ＣＭＤ＜０：１２＞、ＥＭＲＳ＿ＣＭＤ＜０：１２＞、ＥＭＲＳ２＿ＣＭＤ＜０：１２＞、ＥＭＲＳ３＿ＣＭＤ＜０：１２＞、及びＴＭＲＳ＿ＣＭＤ＜０：１２＞を生成するＭＲＳソース信号ＭＲＥＧＩ＜０：１２＞が生成される、第２の実施形態に係るタイミングを示した図である。
図６に示すように、ＭＲＳモードでデータバッファ制御信号ＤＱＢＵＦ＿ＥＮＤＢがロジックローレベルに活性化されると、データパッドＤＱ＜０：ｎ＞を介して、第１のＭＲＳコードＡ＜０：１２＞及び第２のＭＲＳコードＢＡ＜０：２＞が複数のデータパッドＤＱ＜０：ｎ＞を介して入力され始める。
データバッファ部２５０は、活性化されたデータバッファ制御信号ＤＱＢＵＦ＿ＥＮＤＢに応じて、第１のＭＲＳコードＡ＜０：１２＞及び第２のＭＲＳコードＢＡ＜０：２＞を順次バッファリングする。
データバッファ部２５０は、ロジックローレベルに活性化されたデータバッファ制御信号ＤＱＢＵＦ＿ＥＮＤＢにより、複数のデータパッドＤＱ＜０：ｎ＞を介して入力される第１のＭＲＳコードＡ＜０：１２＞及び第２のＭＲＳコードＢＡ＜０：２＞をバッファリングし、これを並列に変換する。
ＭＲＳ選択信号生成部２７０は、データバッファ部２５０により並列に変換された第２のＭＲＳコードＢＡ＜０：２＞に応じて、ＭＲＳ選択信号ＮＭＲＳＰ、ＥＭＲＳＰ、ＥＭＲＳＰ２、及びＥＭＲＳＰ３を生成してグローバル入出力ラインＧＩＯに出力する。
複数のＭＲＳコマンド生成部２９０Ａ〜２９０Ｅは、ＭＲＳソース信号ＭＲＥＧＩ＜０：１２＞を復号化し、複数個のＭＲＳコマンドＮＭＲＳ＿ＣＭＤ＜０：１２＞、ＥＭＲＳ＿ＣＭＤ＜０：１２＞、ＥＭＲＳ２＿ＣＭＤ＜０：１２＞、ＥＭＲＳ３＿ＣＭＤ＜０：１２＞、及びＴＭＲＳ＿ＣＭＤ＜０：１２＞を生成してローカル入出力ラインＬＩＯに出力する。
一般に、半導体メモリ装置は、データをクロックの立上がりエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）及び立下りエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）に同期させてメモリコントローラに出力する。このとき、半導体メモリ装置から出力されたデータの有効ウィンドウ内に内部クロックの立上がりエッジ及び立下りエッジが存在して初めて正確なデータが伝達され得る。
しかし、近年の高速動作メモリシステムでは、有効データウィンドウは次第に狭くなり、半導体メモリ装置とメモリコントローラとの間で交換されるデータが増加し、システムクロックＣＬＫの動作周波数が高まるほどデータ受信が難しくなる。このような半導体メモリ装置とデータ処理装置との高速動作を保障するために、データトレーニングが必要である。
本発明では、複数のデータパッドＤＱ＜０：ｎ＞を介して入力される、第１のＭＲＳコードＡ＜０：１２＞及び第２のＭＲＳコードＢＡ＜０：２＞のデータセットアップ／ホールドウィンドウマージンが確保され得るように広く受信するので、本発明に係る半導体メモリ装置は、別のデータトレーニング無しでデータのセットアップ／ホールドウィンドウマージンを確保する効果を提供する。
図６に示す例は、ＭＲＳ選択信号ＮＭＲＳ、ＥＭＲＳ１、ＥＭＲＳ２、及びＴＭＲＳなどが一度に複数のデータパッドＤＱ＜０：ｎ＞に入力されるので、図５に示す例に比べて、さらにＭＲＳコマンドの生成時間を減らすことができるという長所がある。
そして、複数のＭＲＳコマンドを生成する複数のＭＲＳコマンド生成部２９０Ａ〜２９０Ｅを半導体メモリ内部の該当ＭＲＳコマンドが用いられる箇所に各々配置して、周辺領域のサイズを減らすことができる。
図７は、本発明の半導体メモリ装置のブロック図である。
図７に示すように、半導体メモリ装置７００は、周辺回路領域及びメモリセル領域を含む。ＭＲＳコード入力回路７０１は、周辺回路領域に形成され、図３に示すＭＲＳモード信号生成部２１０、遅延部２２０、制御部２３０、データバッファ部２５０、ＭＲＳ選択信号生成部２７０、ＭＲＳソース信号生成部２８０を備える。
ＭＲＳコード入力回路７０１は、ＭＲＳソース信号ＭＲＥＧＩ＜０：１２＞及びＭＲＳ選択信号ＮＭＲＳ、ＥＭＲＳ１、ＥＭＲＳ２、及びＴＭＲＳを、半導体メモリ装置７００のメモリセル領域にある半導体メモリブロックに対応するグローバル入出力ラインＧＩＯを介して出力する。
そして、半導体メモリブロックは、複数のＭＲＳコマンド生成部２９０Ａ〜２９０Ｅを備える。複数のＭＲＳコマンド生成部２９０Ａ〜２９０Ｅは、ＭＲＳソース信号ＭＲＥＧＩ＜０：１２＞及び該当するＭＲＳ選択信号ＮＭＲＳ、ＥＭＲＳ１、ＥＭＲＳ２、及びＴＭＲＳを、グローバル入出力ラインＧＩＯに接続されたローカル入出力ラインＬＩＯを介して受信する。
本発明の一実施形態では、アドレスピンではないデータパッドを介して、一度に多量のＭＲＳコードを受信して、一度に様々なＭＲＳコマンドを生成することができる。また、上記本発明の一実施形態では、データパッドを介して一度に多量のＭＲＳコードを受信し、一度に復号化してＭＲＳコマンドの生成時間を減らすことができる。また、本発明の一実施形態は、存に備えられているグローバル入出力ラインＧＩＯ（例えば、グローバル入出力ライン及びローカル入出力ライン）を介して、ＭＲＳコマンドを、半導体メモリ内部のＭＲＳコマンドが用いられる箇所まで伝送するので、配線の追加無しでＭＲＳコマンドを伝送することができる。また、本発明の一実施形態では、ＭＲＳコマンドを生成するＭＲＳコードが入力されるときにのみデータバッファ部を駆動して、不要な電流の消費を減らすことができる。
本発明の技術思想は上記した実施形態によって具体的に記述されたが、上記実施の形態は、その説明のためのものであり、その制限のためのものでないことに注意すべきである。また、本発明の技術分野における通常の専門家であれば、本発明の技術思想の範囲内で様々な実施形態が可能であることが理解できるであろう。
１０：ＭＲＳモード信号生成部
２２０：遅延部
２３０：制御部
２５０：データバッファ部
２７０：ＭＲＳ選択信号生成部
２８０：ＭＲＳソース信号生成部
２９０Ａ〜２９０Ｅ：複数のＭＲＳコマンド生成部
３１１：アドレス比較部
３１５：制御信号生成部

Claims (24)

  1. ＭＲＳモードでデータバッファ制御信号を生成する制御部と、
    前記データバッファ制御信号に応じて、１つのデータパッドを介して入力される複数のＭＲＳコードをバッファリングして出力するデータバッファ部と、
    前記データバッファ部から出力される前記複数のＭＲＳコードをデータラインを介して受信し、受信した前記複数のＭＲＳコードを用いて複数のＭＲＳコマンドを生成する複数のＭＲＳコマンド生成部と、
    を備えることを特徴とする半導体メモリ装置。
  2. 前記制御部は、
    ＭＲＳモードでデータライン駆動信号が印加されると、外部から受信する特定アドレスに応じてデータバッファ制御信号を生成することを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記制御部は、
    前記受信する特定アドレスが、既に設定された第１のアドレスと同じ場合に、前記データバッファ部を駆動するための第１の信号を生成し、既に設定された第２のアドレスと同じ場合に、前記データバッファ部の駆動を中断するための第２の信号を生成するアドレス比較部と、
    前記データライン駆動信号、前記第１の信号、及び第２の信号を論理組み合わせしてデータバッファ制御信号を生成する制御信号生成部と、
    を備えることを特徴とする請求項２に記載の半導体メモリ装置。
  4. 前記データライン駆動信号は、
    書き込み活性化信号ＷＥまたはＥＷＬ（Ｅａｒｌｙ Ｗｒｉｔｅ Ｌａｔｅｎｃｙ）信号を含むことを特徴とする請求項２に記載の半導体メモリ装置。
  5. 前記複数のＭＲＳコマンド生成部は、
    前記複数のＭＲＳコマンドが各々用いられる該当メモリブロックの内部に各々形成されることを特徴とする請求項２に記載の半導体メモリ装置。
  6. 前記データラインは、グローバル入出力ライン及びローカル入出力ラインを備えることを特徴とする請求項１に記載の半導体メモリ装置。
  7. 前記ＭＲＳモードで活性化されるＭＲＳモード信号を、前記データラインのライン遅延量だけ遅延させて、遅延ＭＲＳモード信号として出力する遅延部をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
  8. 前記複数のＭＲＳコマンド生成部は、
    前記遅延ＭＲＳモード信号に応じて、前記複数のＭＲＳコマンドを前記ローカル入出力ラインを介して前記該当メモリブロックに伝送することを特徴とする請求項７に記載の半導体メモリ装置。
  9. １つ以上の外部コマンド信号を受信し、前記ＭＲＳモードでイネーブルされる前記ＭＲＳモード信号を生成するＭＲＳモード信号生成部をさらに備えることを特徴とする請求項７に記載の半導体メモリ装置。
  10. 前記データバッファ部は、
    前記データパッドを介して直列に受信する前記複数のＭＲＳコードを並列化してグローバルラインに伝送することを特徴とする請求項１に記載の半導体メモリ装置。
  11. 前記ＭＲＳモード信号に応じて、前記データバッファ部から受信する第１のＭＲＳコードを受信し、複数のＭＲＳソース信号を生成してこれをグローバルラインに出力するＭＲＳソース信号生成部と、
    前記ＭＲＳモード信号に応じて、前記データバッファ部から受信する第２のＭＲＳコードを受信し、複数のＭＲＳ選択信号を生成してこれをグローバルラインに出力するＭＲＳ選択信号生成部と、
    をさらに備えることを特徴とする請求項２に記載の半導体メモリ装置。
  12. 前記複数のＭＲＳソース信号は、半導体メモリ装置のモードを設定するための信号であり、前記ＭＲＳ選択信号は、前記複数のＭＲＳコマンドのうち、半導体メモリ装置のモードを設定するＭＲＳの種類を選択するための信号であることを特徴とする請求項１１に記載の半導体メモリ装置。
  13. 前記複数のＭＲＳコマンドは、順次生成されることを特徴とする請求項１２に記載の半導体メモリ装置。
  14. 前記複数のＭＲＳコードを受信するために、少なくとも１つ以上のデータパッドが追加されることを特徴とする請求項１に記載の半導体メモリ装置。
  15. 前記複数のＭＲＳコマンドは、同時に生成されることを特徴とする請求項１４に記載の半導体メモリ装置。
  16. ＭＲＳモードでデータバッファ制御信号を生成するステップと、
    前記データバッファ制御信号に応じて、データパッドを介して入力される複数のＭＲＳコードをバッファリングして出力するステップと、
    前記データバッファ部から出力される前記複数のＭＲＳコードをデータラインを介して受信し、受信した前記複数のＭＲＳコードを用いて複数のＭＲＳコマンドを生成するステップと、
    を含むことを特徴とする半導体メモリ装置の駆動方法。
  17. 前記データバッファ制御信号は、
    ＭＲＳモードでデータライン駆動信号が印加されると、外部から受信する特定アドレスに応じて生成されることを特徴とする請求項１６に記載の半導体メモリ装置の駆動方法。
  18. 前記ＭＲＳモードでデータバッファ制御信号を生成するステップは、
    前記受信する特定アドレスが、既に設定された第１のアドレスと同じ場合に、前記データバッファ部を駆動するための第１の信号を生成し、既に設定された第２のアドレスと同じ場合に、前記データバッファ部の駆動を中断するための第２の信号を生成するアドレスステップと、
    前記データライン駆動信号、前記第１の信号、及び第２の信号を論理組み合わせしてデータバッファ制御信号を生成するステップと、
    を含むことを特徴とする請求項１７に記載の半導体メモリ装置の駆動方法。
  19. 前記複数のＭＲＳコマンドは、
    前記複数のＭＲＳコマンドが各々用いられる該当メモリブロックの内部に各々形成されることを特徴とする請求項１６に記載の半導体メモリ装置の駆動方法。
  20. 前記ＭＲＳモード信号に応じて、前記データバッファ部から受信する第１のＭＲＳコードを受信し、複数のＭＲＳソース信号を生成してこれをグローバルラインに出力するステップと、
    前記ＭＲＳモード信号に応じて、前記データバッファ部から受信する第２のＭＲＳコードを受信し、複数のＭＲＳ選択信号を生成してこれをグローバルラインに出力するステップと、
    をさらに含むことを特徴とする請求項１６に記載の半導体メモリ装置の駆動方法。
  21. 前記ＭＲＳモードでＭＲＳモード信号を生成するステップと、
    前記データラインのライン遅延量だけＭＲＳモード信号を遅延させるステップと、
    遅延されたＭＲＳモード信号を出力するステップと、
    をさらに含むことを特徴とする請求項２０に記載の半導体メモリ装置の駆動方法。
  22. 前記複数のＭＲＳコマンド信号を生成するステップは、
    前記ＭＲＳソース信号を受信するステップと、
    前記ＭＲＳ選択信号を受信するステップと、
    前記遅延されたＭＲＳモード信号に応じて、受信した前記ＭＲＳソース信号及び前記ＭＲＳ選択信号に基づく前記複数のＭＲＳコマンドを生成するステップと、
    を含むことを特徴とする請求項２１に記載の半導体メモリ装置の駆動方法。
  23. 前記データパッドを介して直列に受信したＭＲＳコードを並列化するステップと、
    並列化した前記ＭＲＳコードを前記グローバル入出力ラインに伝送するステップと、
    をさらに含むことを特徴とする請求項１６に記載の半導体メモリ装置の駆動方法。
  24. 前記データバッファ制御信号に応じて、前記少なくとも１つ以上の追加されたデータパッドを介して追加されたＭＲＳコードを入力するステップをさらに含むことを特徴とする請求項１６に記載の半導体メモリ装置の駆動方法。
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