KR100958800B1 - 반도체 메모리 소자 - Google Patents

반도체 메모리 소자 Download PDF

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Abstract

본 발명은 반도체 메모리 소자의 터미네이션 회로를 테스트 하는 기술에 관한 것으로서, 터미네이션 테스트 동작시에 과전류로 인한 손상을 방지할 수 있으며, 터미네이션 테스트 효율성을 개선한 반도체 메모리 소자를 제공하는 것을 그 목적으로 한다. 본 발명에서는 터미네이션 테스트 신호가 활성화 되었을 때, 터미네이션 테스트를 생략하기 위해 전원전압단 또는 접지전압단에 접속된 패드에 터미네이션을 제공하는 터미네이션 수단이 비활성화 되도록 하였다. 따라서 터미네이션 테스트를 진행할 때, 터미네이션 테스트를 생략하는 터미네이션 수단과 전원전압단 또는 접지전압단 사이에 과전류 경로가 생기는 것을 방지할 수 있다.
프로브 테스트, 반도체 메모리 소자, 터미네이션 테스트, TDQS, ODT

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계기술에 관한 것으로서, 반도체 메모리 소자의 터미네이션 회로를 테스트 하는 기술에 관한 것이다.
웨이퍼상의 반도체 메모리 소자의 터미네이션 테스트를 진행할 때, 테스트의 효율성을 향상시키기 위해 터미네이션 테스트를 생략하는 데이터 마스크(DATA MASK, DM) 패드(PAD) 등은 전원전압단(VDD) 또는 접지전압단(VSS)에 접속시키게 된다. 이와 같이 구성된 반도체 메모리 소자를 살펴보면 다음과 같다.
도 1은 종래기술의 반도체 메모리 소자의 회로도이다.
도 1을 참조하면, 반도체 메모리 소자는 터미네이션 인에이블 신호(ODTB)에 응답하여 활성화 되는 터미네이션부(110)와, 테스트 동작시에 접지전압단(VSS)에 접속되며 터미네이션부(110)의 터미네이션을 제공받는 패드(120)를 구비한다.
상기와 같이 구성되는 반도체 메모리 소자의 세부구성과 동작을 살펴보면 다음과 같다.
터미네이션부(110)는 터미네이션 인에이블 신호(ODTB) 및 데이터 스트로브 프리앰블 신호(QSPREB)에 응답하여 풀업 터미네이션 신호(PUP) 및 풀다운 터미네이션 신호(PDN)를 출력하기 위한 구동 제어부(111), 풀업 터미네이션 신호(PUP)에 응답하여 활성화 되는 풀업 터미네이션 구동부(112), 풀다운 터미네이션 신호(PDN)에 응답하여 활성화 되는 풀다운 터미네이션 구동부(113)로 구성된다. 여기에서 데이터 스트로브 프리앰블 신호(QSPREB)는 데이터 스트로브 신호(DQS)의 프리앰블(PREAMBLE) 구간에 대응하는 신호이다.
반도체 메모리 소자의 터미네이션 테스트 동작을 진행할 때, 터미네이션 인에이블 신호(ODTB)는 로우레벨로 활성화 된다. 이 때, 구동 제어부(111)는 풀업 터미네이션 신호(PUP)를 로우레벨로 활성화 하여 출력하고, 풀다운 터미네이션 신호(PDN)를 하이레벨로 활성화 하여 출력한다. 따라서 풀업 터미네이션 구동부(112)의 PMOS 트랜지스터(MP1)와 풀다운 터미네이션 구동부(113)의 NMOS 트랜지스터(MN1)는 턴온(TURN ON) 되면서 풀업 및 풀다운 터미네이션 저항(R1,R2)과 함께 패드(120)에 터미네이션을 제공하게 된다. 하지만 패드(120)는 터미네이션 테스트를 생략하기 위해 접지전압단(VSS)에 접속되어 있다. 따라서 풀업 터미네이션 구동부(112)와 접지전압단(VSS)에 접속된 패드(120) 사이에는 전류경로(DC PATH)가 형성되면서 과전류가 흐르게 되어 반도체 메모리 소자를 손상시키게 된다. 상기와 같이 터미네이션 테스트를 생략하는 패드(PAD)를 전원전압단(VDD) 또는 접지전압단(VSS)에 접속시키고 터미네이션 테스트를 진행할 때, 터미네이션 인에이블 신호에 의해서 터미네이션부가 활성화 되면서 패드에 접속된 전원전압단 또는 접지전압 단과 터미네이션부 사이에 과전류가 흐르게 되므로 이를 개선하기 위한 기술이 요구되고 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 제안된 것으로, 터미네이션 테스트 동작시에 과전류로 인한 손상을 방지할 수 있으며, 터미네이션 테스트 효율성을 개선한 반도체 메모리 소자를 제공하는 것을 그 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 터미네이션 테스트 신호 및 터미네이션 인에이블 신호에 응답하여 활성화 되는 제1 터미네이션 수단과, 테스트 동작시에 접지전압단 또는 전원전압단에 접속되며, 상기 제1 터미네이션 수단의 터미네이션을 제공받는 제1 패드를 구비하는 반도체 메모리 소자가 제공된다.
본 발명에서는 터미네이션 테스트 신호가 활성화 되었을 때, 터미네이션 테스트를 생략하기 위해 전원전압단 또는 접지전압단에 접속된 패드에 터미네이션을 제공하는 터미네이션 수단이 비활성화 되도록 하였다. 따라서 터미네이션 테스트를 진행할 때, 테스트를 생략하는 터미네이션 수단과 전원전압단 또는 접지전압단 사이에 과전류 경로가 생기는 것을 방지할 수 있다.
본 발명에 따르면 터미네이션 테스트를 할 때 터미네이션 테스트를 생략하기 위해서 접지전압단 또는 전원전압단에 접속시킨 패드로 인해 과전류 경로가 발생하여 반도체 메모리 소자가 손상되는 것을 방지할 수 있다. 또한 내부 터미네이션 회로의 터미네이션을 제공받는 패드를 선택적으로 테스트 할 수 있어서 테스트 효율성을 개선할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
일반적으로 회로의 논리신호는 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 또한, 필요에 따라 추가적으로 하이임피던스(High Impedence, HI-Z) 상태 등을 가질 수 있다고 정의하고 기술한다. 또한, 본 실시예에서 사용하는 용어인 PMOS(P-channel Metal Oxide Semiconductor)와 NMOS(N-channel Metal Oxide Semiconductor)는 MOSFET(Metal Oxide Semiconductor Field-Effect Transistor)의 한 종류임을 미리 밝혀둔다. 또한, 반도체 메모리 소자는 데이터 마스크(DATA MASK, DM) 패드를 구비하고 있는데, 이는 데이터 마스크(DATA MASK, DM)를 제어하기 위한 신호를 인가받는 용도로 사용될 뿐만 아니라 터미네이션 데이터 스트로브(Termination Data Strobe, TDQS) 또는 리던던트 데이터 스트로브(Redundant Data Strobe, RDQS)를 위한 용도로 사용되기도 한다. 이러한 용도는 모드 레지스터 셋(Mode Register Set, MRS)의 설정에 의해서 결정된다. 따라서 데이터 마스크(DATA MASK, DM) 패드는 TDQS 패드 또는 RDQS 패드라고 지칭할 수도 있을 것이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 회로도이다.
도 2를 참조하면, 반도체 메모리 소자는 터미네이션 테스트 신호(TMODT_DM) 및 터미네이션 인에이블 신호(ODTB)에 응답하여 활성화 되는 제1 터미네이션부(210), 테스트 동작시에 접지전압단(VSS)에 접속되며 제1 터미네이션부(210)의 터미네이션을 제공받는 제1 패드(220)를 구비한다. 또한, 터미네이션 인에이블 신호(ODTB)에 응답하여 활성화 되는 제2 터미네이션부(310), 테스트 동작시에 테스트용 프로브(TEST PROBE)에 접속되며 제2 터미네이션부(310)의 터미네이션을 제공받는 제2 패드(320)를 더 포함하여 구성될 수도 있을 것이다. 여기에서 제1 터미네이션부(210)와 제1 패드(220)는 터미네이션 테스트를 생략하기 위한 구성이고, 제2 터미네이션부(310)와 제2 패드(320)는 터미네이션 테스트를 실시하기 위한 구성이다.
실시예에서 제1 패드(220)는 데이터 마스크(DATA MASK, DM) 패드이고, 제2 패드(320)는 입출력(DQ) 패드이다. 상술한 바와 같이 데이터 마스크(DATA MASK, DM) 패드는 터미네이션 데이터 스트로브(Termination Data Strobe, TDQS) 또는 리던던트 데이터 스트로브(Redundant Data Strobe, RDQS) 용도로도 사용될 수 있으므로 이를 위한 터미네이션 회로가 구비된다. 참고적으로 TDQS, RDQS 기능은 데이터 입출력핀 수가 서로 다른 반도체 메모리 소자를 이용하여 메모리 시스템을 구성할 때 데이터 스트로브(DQS) 신호의 부하(LOAD)가 다르게 되어 발생하는 타이밍 문제 등을 방지하기 위해서 추가적으로 데이터 스트로브(DQS) 신호의 역할을 하거나, 부하를 동일하게 하기 위해서 터미네이션를 제공한다. 이와 같은 기능은 모드 레지스터셋(Mode Register Set, MRS) 설정에 의해서 선택된다.
상기와 같이 구성되는 반도체 메모리 소자의 세부구성과 동작을 살펴보면 다음과 같다.
제1 터미네이션부(210)는 터미네이션 테스트 신호(TMODT_DM), 터미네이션 인에이블 신호(ODTB), 데이터 스트로브 프리앰블 신호(QSPREB)에 응답하여 풀업 터미네이션 신호(PUP) 및 풀다운 터미네이션 신호(PDN)를 출력하기 위한 구동 제어부(211), 풀업 터미네이션 신호(PUP)에 응답하여 활성화 되는 풀업 터미네이션 구동부(212), 풀다운 터미네이션 신호(PDN)에 응답하여 활성화 되는 풀다운 터미네이션 구동부(213)로 구성된다.
여기에서 구동 제어부(211)는 터미네이션 테스트 신호(TMODT_DM)를 반전시키기 위한 제1 인버터(INV1), 터미네이션 인에이블 신호(ODTB)를 반전시키기 위한 제2 인버터(INV2), 제1 인버터(INV1)와 제2 인버터(INV2)에서 출력되는 신호를 입력으로 하여 풀업 터미네이션 신호(PUP)를 출력하는 제1 부정논리곱 수단(NAND1), 터미네이션 인에이블 신호(ODTB)와 데이터 스트로브 프리앰블 신호(QSPREB)를 입력으로 하는 제2 부정논리곱 수단(NAND2), 제2 부정논리곱 수단(NAND2)에서 출력되는 신호를 반전시키기 위한 제3 인버터(INV3), 터미네이션 테스트 신호(TMODT_DM)를 반전시키기 위한 제4 인버터(INV4), 제4 인버터(INV4)에서 출력되는 신호를 반전시 키기 위한 제5 인버터(INV5), 제3 인버터(INV3)와 제5 인버터(INV5)에서 출력되는 신호를 입력으로 하여 풀다운 터미네이션 신호(PDN)를 출력하는 제1 부정논리합 수단(NOR1)으로 구성된다. 본 실시예에서 부정논리곱 수단은 난드 게이트(NAND GATE)를 이용하였으며, 부정논리합 수단은 노어 게이트(NOR GATE)를 이용하여 구현하였다. 여기에서 데이터 스트로브 프리앰블 신호(QSPREB)는 데이터 스트로브 신호(DQS)의 프리앰블(PREAMBLE) 구간에 대응하는 신호이다.
또한, 풀업 터미네이션 구동부(212)는 전원전압단(VDD)과 제1 노드(NO) 사이에 접속되어 풀업 터미네이션 신호(PUP)의 제어를 받는 제1 트랜지스터(MP1), 전원전압단(VDD)과 제1 노드(NO) 사이에 삽입된 제1 터미네이션 저항(R1)으로 구성된다. 여기에서 제1 트랜지스터(MP1)는 PMOS 트랜지스터이고, 제1 터미네이션 저항(R1)은 풀업 터미네이션 저항이다.
또한, 풀다운 터미네이션 구동부(213)는 제1 노드(NO)와 접지전압단(VSS) 사이에 접속되어 풀다운 터미네이션 신호(PDN)의 제어를 받는 제2 트랜지스터(MN1), 제1 노드(NO)와 접지전압단(VSS) 사이에 삽입된 제2 터미네이션 저항(R2)으로 구성된다. 여기에서 제2 트랜지스터(MN1)는 NMOS 트랜지스터이고, 제2 터미네이션 저항(R2)은 풀다운 터미네이션 저항이다.
본 실시예에서 제1 패드(220)는 제1 노드(NO)에 접속되는데, 일반적으로 테스트를 생략하는 패드(PAD)는 전원전압단(VDD) 또는 접지전압단(VSS)에 접속시키므로 제1 패드(220)는 접지전압단(VSS)에 접속시켰다.
반도체 메모리 소자의 터미네이션 테스트 동작을 진행할 때, 터미네이션 인 에이블 신호(ODTB)는 로우레벨로 활성화 되고, 터미네이션 테스트 신호(TMODT_DM)는 하이레벨로 활성화 된다. 이 때, 구동 제어부(211)는 터미네이션 테스트 신호(TMODT_DM)가 하이레벨이므로 풀업 터미네이션 신호(PUP)를 하이레벨로 비활성화 하여 출력하고, 풀다운 터미네이션 신호(PDN)를 로우레벨로 비활성화 하여 출력한다. 따라서 풀업 터미네이션 구동부(212)의 제1 트랜지스터(MP1)와 풀다운 터미네이션 구동부(213)의 제2 트랜지스터(MN1)는 턴오프(TURN OFF) 되므로, 제1 패드(220)로 터미네이션을 제공하지 않게 된다. 즉, 터미네이션 테스트 신호(TMODT_DM)가 하이레벨이 되었을 경우에는 터미네이션 인에이블 신호(ODTB)의 활성화 여부에 관계없이, 터미네이션 테스트를 생략하기 위해 접지전압단(VSS)에 접속시킨 제1 패드(220)로 터미네이션이 제공되지 않게 되어서 과전류 경로가 발생하지 않는다.
한편, 제2 터미네이션부(310)는 터미네이션 인에이블 신호(ODTB) 및 데이터 스트로브 프리앰블 신호(QSPREB)에 응답하여 풀업 터미네이션 신호(PUP1) 및 풀다운 터미네이션 신호(PDN1)를 출력하기 위한 구동 제어부(311), 풀업 터미네이션 신호(PUP1)에 응답하여 활성화 되는 풀업 터미네이션 구동부(312), 풀다운 터미네이션 신호(PDN1)에 응답하여 활성화 되는 풀다운 터미네이션 구동부(313)로 구성된다.
반도체 메모리 소자의 터미네이션 테스트 동작을 진행할 때, 터미네이션 인에이블 신호(ODTB)는 로우레벨로 활성화 된다. 이 때, 구동 제어부(311)는 풀업 터미네이션 신호(PUP1)를 로우레벨로 활성화 하여 출력하고, 풀다운 터미네이션 신 호(PDN1)를 하이레벨로 활성화 하여 출력한다. 따라서 풀업 터미네이션 구동부(312)의 PMOS 트랜지스터(MP2)와 풀다운 터미네이션 구동부(313)의 NMOS 트랜지스터(MN2)는 턴온(TURN ON) 되면서 풀업 및 풀다운 터미네이션 저항(R3,R4)과 함께 제2 패드(320)에 터미네이션을 제공하고 되고, 테스트용 프로브(TEST PROBE)를 통해서 터미네이션을 측정하게 된다.
본 실시예에서는 데이터 마스크(DATA MASK, DM) 패드의 터미네이션 테스트를 생략하고, 입출력 패드(DQ)에 대한 터미네이션 테스트를 진행하기 위한 구성을 보였으나, 터미네이션 회로가 구비되어 있는 다수의 패드(PAD)에 본 발명을 적용하여 패드(PAD)별로 터미네이션 테스트를 선택적으로 할 수도 있을 것이다. 이를 제어하기 위한 터미네이션 테스트 신호(TMODT_DM)는 모드 레지스터셋(Mode Register Set, MRS) 코드를 이용하여 생성할 수도 있고, 테스트 설정을 위한 퓨즈(FUSE)에서 출력되는 신호를 이용하여 생성할 수도 있을 것이다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명의 기술적 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 신호의 활성화를 나타내기 위해 액티브 하이(Active High) 또는 액티브 로우(Active Low)로의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
도 1은 종래기술의 반도체 메모리 소자의 회로도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 회로도이다.
*도면의 주요 부분에 대한 부호의 설명
210 : 제1 터미네이션부 211 : 구동 제어부
212 : 풀업 터미네이션 구동부 213 : 풀다운 터미네이션 구동부
도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.

Claims (13)

  1. 삭제
  2. 터미네이션 테스트 신호 및 터미네이션 인에이블 신호에 응답하여 활성화 되는 제1 터미네이션 수단;
    테스트 동작시에 접지전압단 또는 전원전압단에 접속되며, 상기 제1 터미네이션 수단의 터미네이션을 제공받는 제1 패드;
    상기 터미네이션 인에이블 신호에 응답하여 활성화 되는 제2 터미네이션 수단; 및
    테스트 동작시에 테스트용 프로브에 접속되며, 상기 제2 터미네이션 수단의 터미네이션을 제공받는 제2 패드를 구비하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 제1 패드는 터미네이션 데이터 스트로브(Termination Data Strobe, TDQS) 패드인 것을 특징으로 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 제1 패드는 모드 레지스터셋 코드에 응답하여 데이터 마스크(Data Mask, DM) 동작을 제어하기 위한 신호를 인가받는 것을 특징으로 반도체 메모리 소자.
  5. 제2항에 있어서,
    상기 제1 패드는 리던던트 데이터 스트로브(Redundant Data Strobe, RDQS) 패드인 것을 특징으로 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 제1 패드는 모드 레지스터셋 코드에 응답하여 데이터 마스크(Data Mask, DM) 동작을 제어하기 위한 신호를 인가받는 것을 특징으로 반도체 메모리 소자.
  7. 제2항에 있어서,
    상기 터미네이션 테스트 신호는 모드 레지스터셋 코드를 이용하여 생성하는 것을 특징으로 반도체 메모리 소자.
  8. 제2항에 있어서,
    상기 터미네이션 테스트 신호는 퓨즈에서 출력되는 신호를 이용하여 생성하는 것을 특징으로 반도체 메모리 소자.
  9. 제2항 내지 제8항 중 어느 하나의 항에 있어서,
    상기 제1 터미네이션 수단은,
    상기 터미네이션 테스트 신호, 상기 터미네이션 인에이블 신호, 데이터 스트로브 프리앰블 신호에 응답하여 풀업 터미네이션 신호 및 풀다운 터미네이션 신호를 출력하기 위한 구동 제어부;
    상기 풀업 터미네이션 신호에 응답하여 활성화 되는 풀업 터미네이션 구동부; 및
    상기 풀다운 터미네이션 신호에 응답하여 활성화 되는 풀다운 터미네이션 구동부를 포함하는 것을 특징으로 반도체 메모리 소자.
  10. 제9항에 있어서,
    상기 구동 제어부는,
    상기 터미네이션 테스트 신호를 반전시키기 위한 제1 인버터;
    상기 터미네이션 인에이블 신호를 반전시키기 위한 제2 인버터;
    상기 제1 인버터와 상기 제2 인버터에서 출력되는 신호를 입력으로 하여 상기 풀업 터미네이션 신호를 출력하는 제1 부정논리곱 수단;
    상기 터미네이션 인에이블 신호와 상기 데이터 스트로브 프리앰블 신호를 입력으로 하는 제2 부정논리곱 수단;
    상기 제2 부정논리곱 수단에서 출력되는 신호를 반전시키기 위한 제3 인버터;
    상기 터미네이션 테스트 신호를 반전시키기 위한 제4 인버터;
    상기 제4 인버터에서 출력되는 신호를 반전시키기 위한 제5 인버터; 및
    상기 제3 인버터와 상기 제5 인버터에서 출력되는 신호를 입력으로 하여 상기 풀다운 터미네이션 신호를 출력하는 제1 부정논리합 수단을 포함하는 것을 특징으로 반도체 메모리 소자.
  11. 제9항에 있어서,
    상기 풀업 터미네이션 구동부는,
    상기 전원전압단과 제1 노드 사이에 접속되어 상기 풀업 터미네이션 신호의 제어를 받는 제1 트랜지스터와,
    상기 전원전압단과 상기 제1 노드 사이에 삽입된 제1 터미네이션 저항을 포함하는 것을 특징으로 반도체 메모리 소자.
  12. 제11항에 있어서,
    상기 풀다운 터미네이션 구동부는,
    상기 제1 노드와 상기 접지전압단 사이에 접속되어 상기 풀다운 터미네이션 신호의 제어를 받는 제2 트랜지스터와,
    상기 제1 노드와 상기 접지전압단 사이에 삽입된 제2 터미네이션 저항을 포함하는 것을 특징으로 반도체 메모리 소자.
  13. 제12항에 있어서,
    상기 제1 패드는 상기 제1 노드에 접속되는 것을 특징으로 반도체 메모리 소자.
KR1020080089761A 2008-09-11 2008-09-11 반도체 메모리 소자 KR100958800B1 (ko)

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