JP2009087526A

JP2009087526A - 半導体メモリ装置およびその駆動方法

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Publication number: JP2009087526A
Application number: JP2008248745A
Authority: JP
Inventors: Seok-Cheol Yoon; ソクチョルユン
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2007-09-28
Filing date: 2008-09-26
Publication date: 2009-04-23
Also published as: US7821846B2; US20090086552A1

Abstract

【課題】ＭＲＳ命令の印加時に不法なコードによる誤動作を防止できる半導体メモリ装置およびその駆動方法を提供すること。
【解決手段】ＭＲＳ(ＭｏｄｅＲｅｇｉｓｔｅｒＳｅｔ)命令パルスに応答し、多数ビットのＭＲＳコードをラッチするための第１ラッチ部と、該第１ラッチ部の出力信号のうち、予定されたビットのコード値に応答して、制御信号を生成するためのコード制御部と、前記制御信号に応答し、前記第１ラッチ部の出力信号を選択的にラッチするための第２ラッチ部と、該第２ラッチ部の出力信号をデコードし、動作モード信号を出力するためのモードデコード部とを備える半導体メモリ装置が開示される。多数ビットのアドレスの組み合わせからなる特定の動作モードに対応するＭＲＳコードが不法的なコードとして印加される場合、自分を含んだ全てのＭＲＳコードが前の状態を維持するようにすることで、誤動作を防止することができる。
【選択図】図２

Description

本発明は半導体の設計技術に関し、特に半導体メモリの設計技術に関する。更に詳しくは、ＤＲＡＭの動作モードを決定するモードレジスタセット(ＭｏｄｅＲｅｇｉｓｔｅｒＳｅｔ、ＭＲＳ)の命令処理に関する。

一般的に、ＤＲＡＭをはじめとする大部分の半導体メモリ装置は、システムから求められる特性に合うようにＣＡＳレイテンシ(ＣＡＳＬａｔｅｎｃｙ、ＣＬ)、バースト長(ＢｕｒｓｔＬｅｎｇｈｔ、ＢＬ)、バーストタイプ(ＢｕｒｓｔＴｙｐｅ、ＢＴ)などの動作モードを決めなければならないが、モードレジスタセット命令の印加時にアドレスピンへ印加されるＭＲＳコードによって動作モードが決定される。

ＭＲＳコードは、アドレス１ビットまたは多数ビットのアドレスの組み合せからなる。例えば、アドレスＡ０〜Ａ２はバースト長ＢＬ２、ＢＬ４、ＢＬ８を決定し、アドレスＡ３はバーストタイプ(ｓｅｑｕｅｎｔｉａｌ，ｉｎｔｅｒｌｅａｖｅ)を決定し、アドレスＡ４〜Ａ６はＣＡＳレイテンシＣＬ１.５、ＣＬ２、ＣＬ２.５、ＣＬ３などを決定する。また、Ａ７はテストモードであるかノーマル動作であるかを決定し、Ａ８はＤＬＬ(ＤｅｌａｙＬｏｃｋｅｄＬｏｏｐ)リセットの有無を決定する。

まず、モードレジスターフィールドが決定されれば、その情報はまた他のＭＲＳ命令によってリセットされるまで維持される。

図１は、従来技術に係るＭＲＳデコードブロックのブロックダイヤグラムである。

同図を参照すると、従来技術に係るＭＲＳデコードブロックは、ＭＲＳ命令パルスＭＲＳＰに応答して、ＭＲＳコードＡＤＤ＜０:１６＞をラッチするためのモードレジスタ部１０と、ラッチされたＭＲＳコードＭＲＥＧ＜０:１６＞をデコードして動作モードを決定するためのモードデコーダ１２とを備える。

ＭＲＳ命令とともにアドレスピンを介してＭＲＳコードＡＤＤ＜０:１６＞が入力されると、モードレジスタ部１０は、ＭＲＳ命令を受け取って生成されたＭＲＳ命令パルスＭＲＳＰでＭＲＳコードＡＤＤ＜０:１６＞をラッチする。

一方、モードデコーダ１２は、ラッチされたＭＲＳコードＭＲＥＧ＜０:１６＞をデコードして、ＣＬ、ＢＬ、ＢＴなどの動作モード信号を出力する。

ところで、ＭＲＳコードが不法なコード（ｉｌｌｅｇａｌｃｏｄｅ）として入ると、半導体メモリ装置が誤動作してしまう。前記のような従来技術は、不法なコードが印加される場合、この不法なコードをそのままデコードすることから、誤った動作モードを誘発するという問題があった。

本発明は、前記のような従来技術の問題点を解決するために提案されたもので、ＭＲＳ命令の印加時に不法なコードによる誤動作を防止できる半導体メモリ装置およびその駆動方法を提供することにその目的がある。

前述した技術的な課題を達成するための本発明の一側面によると、ＭＲＳ命令パルスに応答し、多数ビットのＭＲＳコードをラッチするための第１ラッチ部と、該第１ラッチ部の出力信号のうちに予定されたビットのコード値に応答して、制御信号を生成するためのコード制御部と、前記制御信号に応答し、前記第１ラッチ部の出力信号を選択的にラッチするための第２ラッチ部と、該第２ラッチ部の出力信号をデコードし、動作モード信号を出力するためのモードデコード部とを備える半導体メモリ装置が提供される。

ここで、前記多数ビットのＭＲＳコードが、ＭＲＳ命令の印加時に多数のアドレスピンを介して印加され得る。

好ましくは、前記第２ラッチ部が、前記第１ラッチ部から出力されるＭＲＳコードのビット数に対応する多数のビットラッチ部を備える。

また、前記多数のビットラッチ部の各々が、前記第１ラッチ部から出力されたＭＲＳコードの該当ビットをバッファリングするためのバッファ部と、前記制御信号に応答し、前記バッファ部の出力信号を選択的に伝達するための伝達部と、該伝達部の出力信号をラッチするためのラッチ部とを備えることが好ましい。

好ましくは、前記コード制御部が、前記第１ラッチ部から出力されるＭＲＳコードの第１ビットおよび第２ビットを受信して、予定された不法なコードの組み合せを検出するための第１不法コード検出部と、前記第１ビットおよび第２ビットを受信して、前記第１不法コード検出部とは異なる予定された不法なコードの組み合せを検出するための第２不法コード検出部と、前記第１不法コード検出部及び第２不法コード検出部の出力信号を組み合わせ、前記制御信号を出力するための組み合せ部とを備える。

一方、前記コード制御部が、ＣＡＳレイテンシに対応するビットのＭＲＳコードに応答して、前記制御信号を生成することができる。

前記第１ラッチ部から出力されるＭＲＳコードの第１ビットないし第３ビットを受信して、予定された不法なコードの組み合せを検出するための第１不法コード検出部と、前記第１ビットないし第２ビットを受信して、前記第１不法コード検出部とは異なる予定された不法なコードの組み合せを検出するための第２不法コード検出部と、前記第１ビットないし第２ビットを受信して、前記第１不法コード検出部および第２不法コード検出部とは異なる予定された不法なコードの組み合せを検出するための第３不法コード検出部と、前記第１不法コード検出部ないし第３不法コード検出部の出力信号を組み合わせ、前記制御信号を出力するための組み合せ部とを備える。

さらに、本発明の他の側面によると、ＭＲＳ命令の印加時に印加された多数ビットのＭＲＳコードのうち、予定されたビットのコード値を用いて、前記ＭＲＳコードの不法可否を判断するステップと、該判断するステップの判断結果、前記ＭＲＳコードが不法なコードとして判断されることによって、前ＭＲＳコード値に基づいて動作モードを決定するステップとを更に含む半導体メモリ装置の駆動方法が提供される。

好ましくは、前記判断するステップの判断結果、前記ＭＲＳコードが不法なコードとして判断されることによって、前記ＭＲＳコードに基づいて動作モードを決定するステップを更に含むことができる。

本発明では、多数ビットのアドレスの組み合わせからなる特定の動作モード（例えば、ＣＬ）に対応するＭＲＳコードが不法的なコードとして印加される場合、自分を含んだ全てのＭＲＳコードが前の状態を維持するようにすることで、誤動作を防止する。

以下、本発明の属した技術分野における通常の知識を有する者が本発明をより容易に実施できるようにするため、本発明の好ましい実施形態を紹介する。

図２は、本発明の一実施形態に係るＭＲＳデコードブロックのブロックダイヤグラムである。

同図を参照すると、本実施形態に係るＭＲＳデコードブロックは、ＭＲＳ命令パルスＭＲＳＰに応答し、ＭＲＳコードＡＤＤ＜０:１６＞をラッチするためのモードレジスタ部２０と、特定の動作モード(ここではＣＬ)に対応するラッチされたＭＲＳコードＭＲＥＧ＜４:６＞を受信して、制御信号ＣＴＲＬを生成するためのＭＲＳコード制御部２２と、制御信号ＣＴＲＬに応答して、ラッチされたＭＲＳコードＭＲＥＧ＜０:１６＞を選択的にラッチするためのＭＲＳコードラッチ部２４と、ＭＲＳコードラッチ部２４から出力された最終のＭＲＳコードＭＲＥＧ＿Ｉ＜０:１６＞をデコードし、動作モード信号を出力するためのモードデコーダ２６とを備える。

図３は、図２のＭＲＳコード制御部２２の第１ロジックの具現例を示す図である。

同図を参照すると、ＭＲＳコード制御部２２は、ラッチされたＭＲＳコードＭＲＥＧ＜４＞、ＭＲＥＧ＜５＞、ＭＲＥＧ＜６＞を各々入力とするインバータＩＮＶ１０、ＩＮＶ１１、ＩＮＶ１２と、各インバータＩＮＶ１０、ＩＮＶ１１、ＩＮＶ１２の出力信号を入力として、制御信号ＣＴＲＬを出力するためのＮＡＮＤゲートＮＡＮＤ１０を備える。

図４は、図２のＭＲＳコードラッチ部２４のロジック具現例を示す図である。

同図を参照すると、ＭＲＳコードラッチ部２４は、モードレジスタ部２０から出力された該当のＭＲＳコードＭＲＥＧ＜ｎ＞をバッファリングするためのバッファ部４０と、制御信号ＣＴＲＬに応答し、バッファ部４０の出力信号を選択的に伝達するための伝達部４２と、伝達部４２の出力信号をラッチするためのラッチ部４４とを備える。

図示された回路は、ＭＲＳコードラッチ部２４の多数のＭＲＳコードラッチのうち、ビットｎに対応する構成であって、これと同じ構成のＭＲＳコードラッチがコードビットの数だけ存在する。

ここで、バッファ部４０は、該当のＭＲＳコードＭＲＥＧ＜ｎ＞を入力とするインバータＩＮＶ１３と、インバータＩＮＶ１３の出力信号を入力とするインバータＩＮＶ１４と、インバータＩＮＶ１４の出力信号を入力とするインバータＩＮＶ１５と、インバータＩＮＶ１５の出力信号を入力とするインバータＩＮＶ１６とを備える。

また、伝達部４２は、制御信号ＣＴＲＬを入力とするインバータＩＮＶ１７と、制御信号ＣＴＲＬおよびインバータＩＮＶ１７の出力信号に制御され、バッファ部４０の出力信号をスイッチングするトランスミッションゲートＴＧ１０を備える。

また、ラッチ部４４は、伝達部４２の出力信号を入力とする反転ラッチＩＮＶ１８およびＩＮＶ１９と、反転ラッチＩＮＶ１８およびＩＮＶ１９の出力信号を入力として、最終のＭＲＳコードＭＲＥＧ＿Ｉ＜ｎ＞を出力するためのインバータＩＮＶ２０を備える。

ＭＲＳ命令とともにアドレスピンを介してＭＲＳコードＡＤＤ＜０:１６＞が入力されると、モードレジスタ部２０は、ＭＲＳ命令を受け取って生成されたＭＲＳ命令パルスＭＲＳＰによってＭＲＳコードＡＤＤ＜０:１６＞をラッチする。

ＭＲＳコード制御部２２は、ラッチされたＭＲＳコードＭＲＥＧ＜４:６＞を受信して、制御信号ＣＴＲＬを生成する。制御信号ＣＴＲＬは、ラッチされたＭＲＳコードＭＲＥＧ＜４＞、ＭＲＥＧ＜５＞、ＭＲＥＧ＜６＞の全てが「０」であるとき、論理レベルがローとなり、その他の場合には論理レベルハイとなる。ラッチされたＭＲＳコードＭＲＥＧ＜４＞、ＭＲＥＧ＜５＞、ＭＲＥＧ＜６＞は、ＣＡＳレイテンシＣＬを決定するコードであって、ラッチされたＭＲＳコードＭＲＥＧ＜４＞、ＭＲＥＧ＜５＞、ＭＲＥＧ＜６＞の全てが「０」である場合は、定義されていない不法なコードである。

ラッチされたＭＲＳコードＭＲＥＧ＜４:６＞が正常なコードである場合、制御信号ＣＴＲＬが論理レベルハイであるため、ＭＲＳコードラッチ部２４のトランスミッションゲートＴＧ１０がターンオンされ、ラッチされたＭＲＳコードＭＲＥＧ＜０:１６＞をそのまま最終のＭＲＳコードＭＲＥＧ＿Ｉ＜０:１６＞として出力する。

一方、不法なコードが印加される場合、すなわち制御信号ＣＴＲＬが論理レベルローであるときには、制御信号ＣＴＲＬが論理レベルローであるため、ＭＲＳコードラッチ部２４のトランスミッションゲートＴＧ１０がターンオフされる。この場合、ラッチされたＭＲＳコードＭＲＥＧ＜０:１６＞がトランスミッションゲートＴＧ１０を通過できず、ラッチ部４４にラッチされている前コードが最終のＭＲＳコードＭＲＥＧ＿Ｉ＜０:１６＞として出力される。

一方、モードデコーダ２６は、最終のＭＲＳコードＭＲＥＧ＿Ｉ＜０:１６＞をデコードし、ＣＬ、ＢＬ、ＢＴなどの動作モード信号を出力する。

上記した本実施形態によると、ＭＲＳ命令パルスＭＲＳＰによりラッチされたＭＲＳコードＭＲＥＧ＜０:１６＞をそのまま使用せず、特定コードの組み合せによって正常なＭＲＳコードとして入力された場合にのみ、ラッチされたＭＲＳコードＭＲＥＧ＜０:１６＞を最終のＭＲＳコードＭＲＥＧ＿Ｉ＜０:１６＞として出力してデコードし、特定コードの組み合せが非正常的なＭＲＳコードとして入力された場合には、該当のＭＲＳコードＭＲＥＧ＜０:１６＞を最終のＭＲＳコードＭＲＥＧ＿Ｉ＜０:１６＞として出力せずに前のＭＲＳコードを維持する。すなわち、不法なＭＲＳコードの入力時には、前のＭＲＳコード(初期動作の場合、デフォルトＭＲＳコード)が維持され、動作モードが変わらない。

一方、図５は、図２のＭＲＳコード制御部２２の第２ロジックの具現例を示す図である。

同図を参照すると、ＭＲＳコード制御部２２は、ラッチされたＭＲＳコードＭＲＥＧ＜４＞、ＭＲＥＧ＜５＞、ＭＲＥＧ＜６＞を受信して、互いに異なる予定された不法なコードの組み合せを検出するための第１不法コード検出部ないし第３不法コード検出部５０、５２、５４と、第１不法コード検出部ないし第３不法コード検出部５０、５２、５４の出力信号を組み合わせ、制御信号ＣＴＲＬを出力するための組み合せ部５６とを備える。

なお、第１不法コード検出部５０は、ラッチされたＭＲＳコードＭＲＥＧ＜４＞、ＭＲＥＧ＜５＞、ＭＲＥＧ＜６＞を入力とするインバータＩＮＶ２１、ＩＮＶ２２、ＩＮＶ２３と、各インバータＩＮＶ２１、ＩＮＶ２２、ＩＮＶ２３の出力信号を入力とするＮＡＮＤゲートＮＡＮＤ１１とを備える。

また、第２不法コード検出部５２は、ラッチされたＭＲＳコードＭＲＥＧ＜４＞、ＭＲＥＧ＜５＞を入力とするインバータＩＮＶ２４、ＩＮＶ２５と、各インバータＩＮＶ２４、ＩＮＶ２５の出力信号およびラッチされたＭＲＳコードＭＲＥＧ＜６＞を入力とするＮＡＮＤゲートＮＡＮＤ１２とを備える。

また、第３不法コード検出部５４は、ラッチされたＭＲＳコードＭＲＥＧ＜４＞、ＭＲＥＧ＜５＞、ＭＲＥＧ＜６＞を入力とするＮＡＮＤゲートＮＡＮＤ１１を備える。

一方、組み合せ部５６は、第１不法コード検出部ないし第３不法コード検出部５０、５２、５４の出力信号を入力とするＮＡＮＤゲートＮＡＮＤ１４と、ＮＡＮＤゲートＮＡＮＤ１４の出力信号を入力として、制御信号ＣＴＲＬを出力するためのインバータＩＮＶ２６とを備える。

前述した図３のＭＲＳコード制御部２２の第１ロジックの具現例と比較すると、第１ロジックの具現例では、ラッチされたＭＲＳコードＭＲＥＧ＜４＞、ＭＲＥＧ＜５＞、ＭＲＥＧ＜６＞が「０００」の場合のみを検出することができたが、第２具現例では、ラッチされたＭＲＳコードＭＲＥＧ＜４＞、ＭＲＥＧ＜５＞、ＭＲＥＧ＜６＞が「０００」の場合はもちろん、「００１」、「１１１」のように不法な場合全て検出することができる。すなわち、第１不法コード検出部５０は不法なコード「０００」を、第２不法コード検出部５２は不法なコード「００１」を、第３不法コード検出部５４は不法なコード「１１１」を検出することができる。

前述した本発明は、不法なＭＲＳコードによる半導体メモリ装置の誤動作を防止することができ、これによって半導体メモリ装置の安定した動作を確保することができる。

本発明の技術思想は、前記好ましい実施形態により具体的に記述されたが、前述の実施形態はその説明のためのものであり、その制限のためであることではないことを注意しなければならない。また、本発明の技術分野における通常の専門家ならば、本発明の技術思想の範囲内で多様な実施形態が可能であることは理解できるであろう。

例えば、前述した実施形態において、ＣＡＳレイテンシＣＬに対応するＭＲＳコードの不法性を検出し、不法なコードを判断する場合を一例に挙げて説明したが、本発明は、バースト長ＢＬとともに２ビット以上のアドレスの組み合せからなる他の動作モードに対応するＭＲＳコードの不法性を検出し、不法なコードを判断する場合においても適用できる。参考に、１ビットのアドレスの組み合せからなる動作モード(例えば、バーストタイプＢＴ)の場合、不法なコードが存在しないことからＭＲＳコードの不法可否を判断する基準として採択することができない。

また、前述した実施形態で使われたロジックゲートは、他のゲートに代替可能であり、特に関連信号のアクティブ極性によって変更が避けられないこともある。

従来技術に係るＭＲＳデコードブロックのブロックダイヤグラムである。本発明の一実施形態に係るＭＲＳデコードブロックのブロックダイヤグラムである。図２のＭＲＳコード制御部２２の第１ロジックの具現例を示す図である。図２のＭＲＳコードラッチ部２４のロジックの具現例を示す図である。図２のＭＲＳコード制御部２２の第２ロジックの具現例を示す図である。

符号の説明

２０モードレジスタ部
２２ＭＲＳコード制御部
２４ＭＲＳコードラッチ部
２６モードデコーダ
ＣＴＲＬ制御信号

Claims

ＭＲＳ命令パルスに応答し、多数ビットのＭＲＳコードをラッチするための第１ラッチ部と、
該第１ラッチ部の出力信号のうち、予定されたビットのコード値に応答して、制御信号を生成するためのコード制御部と、
前記制御信号に応答し、前記第１ラッチ部の出力信号を選択的にラッチするための第２ラッチ部と、
該第２ラッチ部の出力信号をデコードし、動作モード信号を出力するためのモードデコード部と
を備えることを特徴とする半導体メモリ装置。
前記多数ビットのＭＲＳコードが、ＭＲＳ命令の印加時に多数のアドレスピンを介して印加されることを特徴とする請求項１に記載の半導体メモリ装置。
前記第２ラッチ部が、前記第１ラッチ部から出力されるＭＲＳコードのビット数に対応する多数のビットラッチ部を備えることを特徴とする請求項２に記載の半導体メモリ装置。
前記多数のビットラッチ部の各々が、
前記第１ラッチ部から出力されたＭＲＳコードの該当ビットをバッファリングするためのバッファ部と、
前記制御信号に応答し、前記バッファ部の出力信号を選択的に伝達するための伝達部と、
該伝達部の出力信号をラッチするためのラッチ部と
を備えることを特徴とする請求項３に記載の半導体メモリ装置。
前記コード制御部が、
前記第１ラッチ部から出力されるＭＲＳコードの第１ビットおよび第２ビットを受信して、予定された不法なコードの組み合せを検出するための第１不法コード検出部と、
前記第１ビットおよび第２ビットを受信して、前記第１不法コード検出部とは異なる予定された不法なコードの組み合せを検出するための第２不法コード検出部と、
前記第１不法コード検出部及び第２不法コード検出部の出力信号を組み合わせ、前記制御信号を出力するための組み合せ部と
を備えることを特徴とする請求項２に記載の半導体メモリ装置。
前記コード制御部が、ＣＡＳレイテンシに対応するビットのＭＲＳコードに応答し、前記制御信号を生成することを特徴とする請求項２に記載の半導体メモリ装置。
前記第１ラッチ部から出力されるＭＲＳコードの第１ビットないし第３ビットを受信して、予定された不法なコードの組み合せを検出するための第１不法コード検出部と、
前記第１ビットないし第２ビットを受信して、前記第１不法コード検出部とは異なる予定された不法なコードの組み合せを検出するための第２不法コード検出部と、
前記第１ビットないし第２ビットを受信して、前記第１不法コード検出部および第２不法コード検出部とは異なる予定された不法なコードの組み合せを検出するための第３不法コード検出部と、
前記第１不法コード検出部ないし第３不法コード検出部の出力信号を組み合わせ、前記制御信号を出力するための組み合せ部と
を備えることを特徴とする請求項６に記載の半導体メモリ装置。
前記第１不法コード検出部が、
前記第１ラッチ部から出力されるＭＲＳコードの第１ビットないし第３ビットを入力とする第１インバータないし第３インバータと、
該第１インバータないし第３インバータの出力信号を入力とする第１ＮＡＮＤゲートと
を備えることを特徴とする請求項７に記載の半導体メモリ装置。
前記第２不法コード検出部が、
前記第１ラッチ部から出力されるＭＲＳコードの第１ビットおよび第２ビットを入力とする第４インバータおよび第５インバータと、
該第４インバータおよび第５インバータの出力信号と前記第３ビットを入力とする第２ＮＡＮＤゲートと
を備えることを特徴とする請求項８に記載の半導体メモリ装置。
前記第１ラッチ部から出力されるＭＲＳコードの第１ビットないし第３ビットを入力とする第３ＮＡＮＤゲートを備えることを特徴とする請求項９に記載の半導体メモリ装置。
前記組み合せ部が、
前記第１不法コード検出部ないし第３不法コード検出部の出力信号を入力とする第４ＮＡＮＤゲートと、
該第４ＮＡＮＤゲートの出力信号を入力として、前記制御信号を出力するための第６インバータと
を備えることを特徴とする請求項１０に記載の半導体メモリ装置。
前記バッファ部が、前記第１ラッチ部から出力されたＭＲＳコードの該当ビットを入力とするインバータチェーンを備えることを特徴とする請求項４に記載の半導体メモリ装置。
前記伝達部が、前記制御信号およびその反転信号に制御され、前記バッファ部の出力信号をスイッチングするためのトランスミッションゲートを備えることを特徴とする請求項１２に記載の半導体メモリ装置。
前記ラッチ部が、
前記伝達部の出力信号を入力とする反転ラッチと、
該反転ラッチの出力信号を入力とするインバータと
を備えることを特徴とする請求項１３に記載の半導体メモリ装置。
ＭＲＳ命令の印加時に印加された多数ビットのＭＲＳコードのうち、予定されたビットのコード値を用いて、前記ＭＲＳコードの不法可否を判断するステップと、
該判断するステップの判断結果、前記ＭＲＳコードが不法なコードとして判断されることによって、前ＭＲＳコード値に基づいて動作モードを決定するステップと
を更に含むことを特徴とする半導体メモリ装置の駆動方法。
前記判断するステップの判断結果、前記ＭＲＳコードが不法なコードとして判断されることによって、前記ＭＲＳコードに基づいて動作モードを決定するステップを更に含むことを特徴とする請求項１５に記載の半導体メモリ装置の駆動方法。