KR100443505B1

KR100443505B1 - 확장 모드 레지스터 세트의 레지스터 회로

Info

Publication number: KR100443505B1
Application number: KR10-2001-0065409A
Authority: KR
Inventors: 옥승한
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-10-23
Filing date: 2001-10-23
Publication date: 2004-08-09
Also published as: US20030090359A1; US6693832B2; KR20030034459A

Abstract

새로운 구성의 확장 모드 레지스터 세트의 레지스터 회로가 본 발명으로서 개시된다. 본 발명에 의한 레지스터 회로는 리셋 신호에 의해 리셋되며 확장 모드 레지스터 세트 신호의 입력시 소정 레벨의 신호를 출력하는 제1 모드 레지스터 블록과, 리셋 신호와 모드 레지스터 세트 신호를 논리합하여 출력 신호를 생성하며, 제1 모드 레지스터 블록으로부터 소정 레벨의 신호가 입력되면 모드 레지스터 세트 신호를 마스킹하는 논리 블록과, 논리 블록의 출력 신호에 의해 리셋되는 제2 모드 레지스터 블록을 구비한 것을 특징으로 한다. 본 발명에 의하면 EMRS 레지스터를 리셋하여 디폴트값을 셋업(set-up)할 때, PUPB 신호와 함께 모드 레지스터 세트(MRS) 명령어를 사용할 수 있도록 하여 PUPB 신호가 안 떴을 경우에도 EMRS 레지스터의 리셋이 안정적으로 이루어지는 이점이 있다.

Description

확장 모드 레지스터 세트의 레지스터 회로{A REGISTER SET IN AN EXTENDED MODE REGISTER SET}

본 발명은 확장 모드 레지스터 세트의 레지스터 회로에 관한 것으로, 특히 저전력화를 도모하기 위해 반도체 메모리 장치에 제안되고 있는 확장 모드 레지스터 세트의 레지스터 회로에 관한 것이다.

일반적으로 저전력화를 도모하기 위해 메모리 제품에 제안되고 있는 확장 모드 레지스터 세트(extended mode register set : 이하, "EMRS"라고 함)는 표 1과 같이 셀프 리프레쉬 주기(self refresh period) 조절용 코드(TCSR)와 셀프 리프레쉬 커버리지(self refresh coverage) 조절용 코드(PASR)로 이루어져 있다.

도 1은 EMRS 명령어의 타이밍도이다. 도 1에 도시되어 있는 바와 같이 CKE, /CS, /RAS, /CAS, /WE, BA1, BA0가 각각 H, L, L, L, L, H, L 상태를 만족할 때, 모드 레지스터 값의 셋업을 위한 EMRS 명령어가 생성된다.

도 2는 종래 EMRS 레지스터의 회로도이다. EMRS 명령어가 입력되지 않으면, 즉 도 2에서 EMRS 핀이 계속 로우 레벨을 유지하면 제1 인버터(IV1)는 동작하고, 제2 인버터(IV2)는 개방되므로 레지스터는 초기값을 유지한다. 그러나 EMRS 핀에 하이 레벨의 신호가 인가되면 핀(LA0 내지 LA4)의 데이터를 래치에 전달하고, EMRS 핀에 다시 로우 레벨의 신호가 인가되면 전달된 데이터를 저장하고 있게 된다. 이러한 레지스터의 리셋은 PUPB에 연결된 RSTM 신호에 의해 이루어지며, 리셋시 저장되는 데이터로는 PASR과 TCSR의 디폴트 값이 사용된다. EMRS 명령어는 기존의 메모리 스펙에는 없는 명령어이므로 EMRS 명령어가 없는 칩 세트에서 EMRS가 있는 메모리를 사용할 경우, 셀프 리프레쉬 주기와 커버리지의 디폴트 값 셋업을 전적으로 PUPB 신호에 의존하게 된다.

그러나 파워업시에도 PUPB 신호가 간혹 뜨지 않음을 고려할 때 PUPB 신호가 뜨지 않아도 확장 모드 레지스터의 안정적인 리셋을 수행하기 위해서는 기존의 확장 모드 레지스터의 리셋을 보완할 필요가 있다.

따라서 본 발명은 안정적인 리셋이 이루어지는 확장 모드 레지스터를 제공하는 것을 목적으로 한다.

도 1은 확장 모드 레지스터 세트(EMRS) 명령어의 타이밍도.

도 2는 종래의 EMRS 레지스터의 회로도.

도 3은 본 발명의 일 실시예에 의한 EMRS 레지스터의 회로도.

전술한 바와 같은 목적을 실현하기 위하여 새로운 구성의 확장 모드 레지스터 세트의 레지스터 회로가 본 발명으로서 개시된다. 본 발명에 의한 레지스터 회로는 리셋 신호에 의해 리셋되며 확장 모드 레지스터 세트 신호의 입력시 소정 레벨의 신호를 출력하는 제1 모드 레지스터 블록과, 리셋 신호와 모드 레지스터 세트 신호를 논리합하여 출력 신호를 생성하며, 제1 모드 레지스터 블록으로부터 소정 레벨의 신호가 입력되면 모드 레지스터 세트 신호를 마스킹하는 논리 블록과, 논리 블록의 출력 신호에 의해 리셋되는 제2 모드 레지스터 블록을 구비한 것을 특징으로 한다.

제1 및 제2 모드 레지스터 블록은 복수개의 레지스터로 이루어진다. 논리 블록은 제1 모드 레지스터 블록을 이루는 레지스터들의 출력 신호에 대해 NAND 연산을 수행하는 제1 게이트와, 제1 게이트의 출력 신호와 모드 레지스터 세트 신호에대해 AND 연산을 수행하는 제2 게이트와, 제2 게이트의 출력 신호와 리셋 신호에 대해 OR 연산을 수행하는 제3 게이트로 이루어진다.

VDD 파워업시에 생성되는 펄스 형태의 PUPB 신호에 의한 리셋과 더불어 모드 레지스터 세트(mode register set : 이하, "MRS"라고 함)에 의해서도 EMRS 레지스터가 리셋될 수 있도록 하여, EMRS를 사용하는 메모리를 EMRS가 없는 칩 세트에 사용할 때 PUPB 신호가 안 뜨는 경우에도 EMRS가 안정적으로 초기화되는 것을 도모한다. EMRS 명령어 후의 MRS는 EMRS 명령어 핀의 데이터를 저장한 레지스터의 출력단자로 마스킹(masking)하여 리셋 역할을 하지 못하게 한다.

이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다. 설명의 일관성을 위하여 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소 및 신호를 가리키는 것으로 사용한다.

도 3은 본 발명의 일 실시예에 의한 EMRS 레지스터의 회로도이다. 도 3에 도시되어 있는 바와 같이 본 실시예에 의한 EMRS 레지스터는 제1 모드 레지스터 블록(301)과 논리 블록(303)과 제2 모드 레지스터 블록(305)으로 이루어진다. 도 3에서 EMRS는 확장 모드 레지스터 세트 신호를, RSTM은 PUPB 신호에 연결되는 리셋 신호를, MRS는 모드 레지스터 세트 신호를 각각 가리킨다.

먼저 제1 모드 레지스터 블록(301)은 리셋 신호(RSTM)에 의해 리셋되며 확장 모드 레지스터 세트 신호(EMRS)의 입력시 소정 레벨의 신호를 출력한다. 제1 모드 레지스터 블록은 LA0 - LA4가 CS, CAS, RAS, WE, BA1, BA0의 EMRS 명령어로 대치된 점을 제외하고는 B 블록과 동일하다. EMRS 명령어 후에는 레지스터들은 모두 하이레벨을 갖게 되어, 노드(N1)가 하이 레벨에서 로우 레벨로 바뀌게 된다. 이 레지스터들도 RSTM을 리셋 핀으로 활용하며, PUPB가 뜨지 않았을 경우에는 랜덤 변수를 갖게 된다. 이 6개의 랜덤 변수가 우연히 모두 하이 레벨을 갖으면 PUPB가 뜨지 않아도 노드(N1)를 로우 레벨로 만들어 MRS 신호가 PASR, TCSR 값을 리셋시키지 못하게 마스킹하는 오동작 상황이 발생하나, 이런 상황이 발생할 확률은 (PUPB가 안 뜰 확률) ×(1/2⁶)로 무시할 만하다.

도 3에 도시되어 있는 바와 같이, 논리 블록(303)은 제1 모드 레지스터 블록(301)을 이루는 레지스터들의 출력 신호에 대해 NAND 연산을 수행하는 제1 게이트(307)와, 제1 게이트(307)의 출력 신호와 모드 레지스터 세트 신호(MRS)에 대해 AND 연산을 수행하는 제2 게이트(309)와, 제2 게이트(309)의 출력 신호와 리셋 신호(RSTM)에 대해 OR 연산을 수행하는 제3 게이트(311)로 이루어진다. 이러한 구성을 통하여 논리 블록(303)은 리셋 신호(RSTM)와 모드 레지스터 세트 신호(MRS)를 논리합하여 출력 신호를 생성한다. 이 출력 신호는 제2 모드 레지스터 블록(305)의 리셋 신호로 사용된다. 제1 모드 레지스터 블록(301)에 EMRS 명령어가 입력되면, 이때의 제1 모드 레지스터 블록(301)으로부터의 출력 신호에 의해 모드 레지스터 세트 신호(MRS)는 마스킹된다.

제2 모드 레지스터 블록(305)은 논리 블록(303)의 출력 신호에 의해 리셋된다. 제1 모드 레지스터 블록(301) 및 제2 모드 레지스터 블록(305)은 복수개의 레지스터로 이루어진다. 제2 모드 레지스터 블록(305)은 기존 회로와 같고 리셋의 입력단만이 변경되었다. 리셋의 입력단은 기존의 RSTM 신호 외에 MRS 신호가 추가되었고, 노드(N1)는 EMRS 명령어 후에는 로우 레벨로 되어 MRS 신호가 EMRS 명령어 후에는 리셋 역할을 하지 못하도록 막는다. RSTM 또는 MRS 신호에 의해 레지스터가 리셋되면 PASR0 - PASR2, TCSR3 - TCSR4는 로우 레벨을 디폴트 값으로 갖는다.

여기서 설명된 실시예들은 본 발명을 당업자가 용이하게 이해하고 실시할 수 있도록 하기 위한 것일 뿐이며, 본 발명의 범위를 한정하려는 것은 아니다. 따라서 당업자들은 본 발명의 범위 안에서 다양한 변형이나 변경이 가능함을 주목하여야 한다. 본 발명의 범위는 원칙적으로 후술하는 특허청구범위에 의하여 정하여진다.

이와 같은 본 발명의 구성에 의하면 EMRS 레지스터를 리셋하여 디폴트값을 셋업(set-up)할 때, PUPB 신호와 함께 모드 레지스터 세트(MRS) 명령어를 사용할 수 있도록 하여 PUPB 신호가 안 떴을 경우에도 EMRS 레지스터의 리셋이 안정적으로 이루어지는 이점이 있다.

Claims

확장 모드 레지스터 세트의 레지스터 회로에 있어서,

리셋 신호에 의해 리셋되며 확장 모드 레지스터 세트 신호의 입력시 소정 레벨의 신호를 출력하는 제1 모드 레지스터 블록과,

상기 리셋 신호와 모드 레지스터 세트 신호를 논리합하여 출력 신호를 생성하며, 상기 제1 모드 레지스터 블록으로부터 상기 소정 레벨의 신호가 입력되면 상기 모드 레지스터 세트 신호를 마스킹하는 논리 블록과,

상기 논리 블록의 출력 신호에 의해 리셋되는 제2 모드 레지스터 블록을

구비한 것을 특징으로 하는 레지스터 회로.
제1항에 있어서,

상기 제1 및 제2 모드 레지스터 블록은 복수개의 레지스터로 이루어지는 것을 특징으로 하는 레지스터 회로,
제2항에 있어서,

상기 논리 블록은

상기 제1 모드 레지스터 블록을 이루는 레지스터들의 출력 신호에 대해 NAND 연산을 수행하는 제1 게이트와,

상기 제1 게이트의 출력 신호와 상기 모드 레지스터 세트 신호에 대해 AND연산을 수행하는 제2 게이트와,

상기 제2 게이트의 출력 신호와 상기 리셋 신호에 대해 OR 연산을 수행하는 제3 게이트를

포함하는 것을 특징으로 하는 레지스터 회로.