JP4847532B2 - リセット機能を有する半導体メモリ - Google Patents
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- 集積回路(IC:integrated circuit)をリセットする外部リセット信号を受信するように構成された同期式ダイナミックランダムアクセスメモリ(SDRAM)集積回路(IC)において、
前記外部リセット信号からバッファリングされたリセット信号RSTを生成するように構成された入力バッファと、
(a)前記RST信号、(b)前記SDRAMが外部命令を受信する準備ができている時間を示すクロック活性化信号CKE、及び(c)モードレジスタにデータがロードされる時間を示すモードレジスタプログラミング信号MRSPから、内部リセット信号Reset_Enを生成するように構成されたリセット回路と
を備えることを特徴とするSDRAM IC。 - 前記リセット回路が、アクティブになる前記外部リセット信号に応答して前記Reset_En信号をアクティブにし、それにより、内部リセット区間を開始させ、当該内部リセット区間の間には、前記SDRAM IC内の1つ又はそれ以上の回路ブロックの電源が切れていることを特徴とする請求項1に記載のSDRAM IC。
- 前記内部リセット区間の持続時間が、前記CKE信号がアクティブになり、SDRAMが外部命令を受信する準備ができていることを示す時間に従属することを特徴とする請求項2に記載のSDRAM IC。
- 前記内部リセット区間の持続時間が、前記CKE信号がアクティブになり、SDRAM内部の初期化が完了したことを示す時間に従属することを特徴とする請求項2に記載のSDRAM IC。
- 前記リセット回路が、前記内部リセット区間の持続時間が遅延回路を介した伝播遅延に一部従属するように構成された遅延回路を備えることを特徴とする請求項2に記載のSDRAM IC。
- 前記遅延回路の入力が、前記CKE信号に結合されることを特徴とする請求項5に記載のSDRAM IC。
- 前記リセット回路が、CKE信号が所定の時間期間に遷移する場合、前記Reset_En信号が状態を変更することを防止するように構成されたラッチ回路を更に備えることを特徴とする請求項2に記載のSDRAM IC。
- 前記リセット回路が、前記外部リセット信号が非アクティブ状態にある時間の間、前記Reset_En信号がCKE信号の遷移に応答しないように構成されたラッチ回路を更に備えることを特徴とする請求項2に記載のSDRAM IC。
- 前記リセット回路が、アクティブになる前記MRSP信号に応答して、第1の状態で前記ラッチ回路をバイアスするように構成されたプルアップ回路を更に備え、
前記ラッチ回路の第1の状態が、前記外部リセット信号が非アクティブ状態にある時間の間、前記Reset_En信号がCKE信号の遷移に応答しないようにすることを特徴とする請求項2に記載のSDRAM IC。 - 前記入力バッファが、供給電圧に結合される1つの入力と、前記外部リセット信号に結合されるもう1つの入力とを有する2−入力論理ゲートを備える低電圧CMOSバッファであることを特徴とする請求項1に記載のSDRAM IC。
- 前記リセット回路が、
第1の入力で前記RST信号を受信し、出力で前記Reset_En信号を提供する第1の2−入力NANDゲートと、
該第1の2−入力NANDゲートの第2の入力に結合される出力を有し、反転遅延回路を介してクロック活性化信号CKEに結合される第1の入力を有する第2の2−入力NANDゲートと、
第1の入力で前記RST信号を受信し、第2の入力で前記CKE信号を受信する2−入力NORゲートと、
供給電圧と接地電位との間に直列に結合されるプルアップトランジスタ及び前記2−入力NORゲートの出力に結合されるゲート端子を有するプルダウントランジスタと、
前記MRSP信号に結合される入力と、前記プルアップトランジスタのゲート端子に結合される出力とを有するインバータと、
前記第2の2−入力NANDゲートの第2の入力と、直列に接続されるプルアップトランジスタ及びプルダウントランジスタの中間ノードとの間に結合されるラッチ回路と
を備えることを特徴とする請求項1に記載のSDRAM IC。 - 前記ラッチ回路が、2つの交差結合されたインバータを備えることを特徴とする請求項11に記載のSDRAM IC。
- メモリにおいて、
外部リセット信号からバッファリングされたリセット信号RSTを生成するように構成された入力バッファと、
第1の入力で前記RST信号を受信し、出力で内部リセット信号Reset_Enを提供する第1の2−入力NANDゲートと、
前記第1の2−入力NANDゲートの第2の入力に結合される出力を有し、反転遅延回路を介して前記CKE信号に結合される第1の入力を有する第2の2−入力NANDゲートと、
第1の入力で前記RST信号を受信し、第2の入力で前記メモリが外部命令を受信する準備ができている時間を示す前記CKE信号を受信する2−入力NORゲートと、
供給電圧と接地電位との間に直列に結合されるプルアップトランジスタ及び前記2−入力NORゲートの出力に結合されるゲート端子を有するプルダウントランジスタと、
前記メモリ内のモードレジスタにデータがロードされる時間を示すモードレジスタプログラミング信号MRSPに結合される入力と、前記プルアップトランジスタのゲート端子に結合される出力とを有するインバータと、
前記第2の2−入力NANDゲートの第2の入力と、直列に接続されるプルアップトランジスタ及びプルダウントランジスタの中間ノードとの間に結合されるラッチ回路とを備え、
前記Reset_En信号が、アクティブになる前記外部リセット信号に応答してアクティブになり、それにより、内部リセット区間を開始させ、当該内部リセット区間の間には、前記メモリ内の1つ又はそれ以上の回路ブロックの電源が切れていることを特徴とするメモリ。 - 前記内部リセット区間の持続時間が、前記CKE信号がアクティブになり、前記メモリが外部命令を受信する準備ができていることを示す時間に従属することを特徴とする請求項13に記載のメモリ。
- 前記内部リセット区間の持続時間が、前記CKE信号がアクティブになり、前記メモリ内部の初期化が完了したことを示す時間に従属することを特徴とする請求項13に記載のメモリ。
- 前記内部リセット区間の持続時間が、前記遅延回路を介した前記伝播遅延に一部従属することを特徴とする請求項13に記載のメモリ。
- 前記ラッチ回路が、前記CKE信号が所定の時間期間に遷移する場合、前記Reset_En信号が状態を変更することを防止することを特徴とする請求項13に記載のメモリ。
- 前記ラッチ回路が、前記外部リセット信号が非アクティブ状態にある時間の間、前記Reset_En信号がCKE信号の遷移に応答しないようにすることを特徴とする請求項13に記載のメモリ。
- アクティブになる前記MRSP信号に応答して、第1の状態で前記ラッチ回路をバイアスするように構成されたプルアップ回路を更に備え、
前記ラッチ回路の第1の状態が、前記外部リセット信号が非アクティブ状態にある時間の間、前記Reset_En信号がCKE信号の遷移に応答しないようにすることを特徴とする請求項13に記載のメモリ。 - 前記入力バッファが、前記供給電圧に結合される1つの入力と、前記外部リセット信号に結合されるもう1つの入力とを有する2−入力論理ゲートを備える低電圧CMOSバッファであることを特徴とする請求項13に記載のメモリ。
- 前記ラッチ回路が、2つの交差結合されたインバータを備えることを特徴とする請求項13に記載のメモリ。
- 前記メモリが、SDRAMであることを特徴とする請求項13に記載のメモリ。
- メモリにおいて、
外部リセット信号を受信し、内部Reset_En信号を生成するように構成され、アクティブになる前記外部リセット信号に応答して前記Reset_En信号がアクティブになるようにし、それにより、内部リセット区間を開始させ、当該内部リセット区間の間には、前記メモリ内の1つ又はそれ以上の回路ブロックの電源が切れている第1の論理ゲートと、
外部クロック活性化信号CKEを受信するように構成され、出力端子は、前記第1の論理ゲートの入力端子に結合され、前記内部リセット区間の持続時間は、前記CKE信号がアクティブになり、前記メモリが外部命令を受信する準備ができていることを示す時間に少なくとも一部従属する第2の論理ゲートと、
前記第2の論理ゲートの入力端子とバイアス回路との間に結合され、前記外部リセット信号及び前記CKE信号がいずれも非アクティブ状態にある場合、アクティブ状態で前記Reset_En信号を維持するため、前記バイアス回路により第1の状態でバイアスされるラッチ回路と
を備えることを特徴とするメモリ。 - 前記バイアス回路が、前記外部リセット信号がアクティブになり、前記CKE信号が非アクティブになった場合、第1の状態で前記ラッチ回路をバイアスするように構成されたプルダウン回路を備えることを特徴とする請求項23に記載のメモリ。
- 前記プルダウン回路が、
第1の入力端子で前記外部リセット信号を受信し、第2の入力端子で前記CKE信号を受信するように構成された2−入力NORゲートと、
前記ラッチ回路と接地電位との間に結合され、前記2−入力NORゲートの出力に結合されるゲート端子を有するプルダウントランジスタと
を備えることを特徴とする請求項24に記載のメモリ。 - 前記バイアス回路が、前記外部リセット信号が非アクティブ状態にある時間の間、前記Reset_En信号がCKE信号の遷移に応答しないようにするため、第1の状態と反対の第2の状態で前記ラッチ回路をバイアスするように更に構成されることを特徴とする請求項23に記載のメモリ。
- 前記バイアス回路が、アクティブになるモードレジスタプログラミング信号MRSPに応答して、第2の状態で前記ラッチ回路をバイアスするように構成されたプルアップ回路を備え、前記アクティブになるMRSPは、前記メモリ内のモードレジスタにデータがロードされることを示すことを特徴とする請求項25に記載のメモリ。
- 前記プルアップ回路が、
供給電圧と前記ラッチ回路との間に結合されるプルアップトランジスタと、
該プルアップトランジスタのゲート端子に結合される出力端子と、MRSP信号を受信するように構成された入力端子とを有するインバータと
を備えることを特徴とする請求項27に記載のメモリ。 - 前記第2の論理ゲートが、遅延回路を介して前記CKE信号を受信し、前記内部リセット区間の持続時間が、前記遅延回路を介した前記伝播遅延に一部従属することを特徴とする請求項23に記載のメモリ。
- 前記遅延回路が、反転遅延回路であることを特徴とする請求項29に記載のメモリ。
- 第1の論理ゲートが、低電圧CMOS入力バッファを介して前記外部リセット信号を受信することを特徴とする請求項23に記載のメモリ。
- 前記低電圧CMOS入力バッファが、供給電圧に結合される1つの入力と、前記外部リセット信号に結合されるもう1つの入力とを有する2−入力論理ゲートを備えることを特徴とする請求項31に記載のメモリ。
- 前記第1の論理ゲート及び第2の論理ゲートが、2−入力NANDゲートであることを特徴とする請求項23に記載のメモリ。
- 前記ラッチ回路が、2つの交差結合されたインバータを備えることを特徴とする請求項23に記載のメモリ。
- 前記メモリが、SDRAMであることを特徴とする請求項23に記載のメモリ。
- メモリの電源を切らずにメモリをリセットする方法において、
外部リセット信号がアクティブになった場合、内部リセット信号Reset_Enがアクティブになるようにし、それにより、前記メモリ内の1つ又はそれ以上の回路ブロックの電源が切れている内部リセット区間を開始させるステップと、
外部クロック活性化信号CKEがアクティブになり、前記メモリが外部命令を受信する準備ができていることを示す場合、前記内部リセット区間を終了させるステップと、
前記外部リセット信号及び前記CKE信号がいずれも非アクティブ状態にある場合、アクティブ状態で前記Reset_En信号を維持するため、第1の状態でラッチ回路をバイアスするステップと
を含むことを特徴とするメモリリセット方法。 - 前記外部リセット信号がアクティブになり、前記CKE信号が非アクティブになった場合、前記第1の状態で前記ラッチ回路をバイアスするテップを更に含むことを特徴とする請求項36に記載のメモリリセット方法。
- 前記外部リセット信号が非アクティブ状態にある時間の間、前記Reset_En信号がCKE信号の遷移に応答しないようにするため、前記第1の状態と反対の第2の状態で前記ラッチ回路をバイアスするステップを更に含むことを特徴とする請求項36に記載のメモリリセット方法。
- 前記ラッチ回路が、アクティブになるモードレジスタプログラミング信号MRSPに応答して前記第2の状態でバイアスされ、
前記アクティブになるMRSP信号が、前記メモリ内のモードレジスタにデータがロードされることを示すことを特徴とする請求項36に記載のメモリリセット方法。 - 前記メモリが、SDRAMであることを特徴とする請求項36に記載のメモリリセット方法。
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