JPH0765574A - 半導体メモリの初段回路方式 - Google Patents
半導体メモリの初段回路方式Info
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- JPH0765574A JPH0765574A JP5211323A JP21132393A JPH0765574A JP H0765574 A JPH0765574 A JP H0765574A JP 5211323 A JP5211323 A JP 5211323A JP 21132393 A JP21132393 A JP 21132393A JP H0765574 A JPH0765574 A JP H0765574A
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
Abstract
(57)【要約】
【目的】高速ＤＲＡＭである同期型ＤＲＡＭにおいて、
入力初段回路の高速小振幅インターフェース対応のカレ
ントミラー型初段回路を用いるに当っても、セルフリフ
レッシュモードでの低消費電力化を実現する。 【構成】初段回路として、通常高速動作用カレントミラ
ー型と、入力ＣＭＯＳレベル時に、低消費電力となる相
補論理型との２種を設け、低消費電力を要求されるセル
フリフレッシュモードにおいては、セルフリフレッシュ
モードの解除又は、セルフリフレッシュモードの解除の
前に生じるＣＫＥ入力レベルのＣＭＯＳレベルから、小
振幅インターフェースでのＶILレベルへの変化をうけ
て、内部的なセルフリフレッシュモードの解除又は、カ
レントミラー型初段回路の活性化を行なうという役割を
低消費電力が期待できる相補論理型初段回路に担わせる
という構成とし、低消費電力化をはかる。
入力初段回路の高速小振幅インターフェース対応のカレ
ントミラー型初段回路を用いるに当っても、セルフリフ
レッシュモードでの低消費電力化を実現する。 【構成】初段回路として、通常高速動作用カレントミラ
ー型と、入力ＣＭＯＳレベル時に、低消費電力となる相
補論理型との２種を設け、低消費電力を要求されるセル
フリフレッシュモードにおいては、セルフリフレッシュ
モードの解除又は、セルフリフレッシュモードの解除の
前に生じるＣＫＥ入力レベルのＣＭＯＳレベルから、小
振幅インターフェースでのＶILレベルへの変化をうけ
て、内部的なセルフリフレッシュモードの解除又は、カ
レントミラー型初段回路の活性化を行なうという役割を
低消費電力が期待できる相補論理型初段回路に担わせる
という構成とし、低消費電力化をはかる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に半導体記憶装置の入力回路に関する。
し、特に半導体記憶装置の入力回路に関する。
【０００２】
【従来の技術】従来の半導体記憶装置における入力回路
は、図３に示すような、インバータや、ＮＯＲ，ＮＡＮ
Ｄという、ＣＭＯＳ論理回路が用いられていた。
は、図３に示すような、インバータや、ＮＯＲ，ＮＡＮ
Ｄという、ＣＭＯＳ論理回路が用いられていた。
【０００３】この様な半導体記憶装置における入力回路
としての役割は、記憶装置外部からの制御信号と、記憶
装置内部の回路とのインターフェース部であり、外部の
ＣＭＯＳ，ＴＴＬ等種々の信号レベルと、内部のＣＭＯ
Ｓレベル又は内部降圧した内部電源を用いた内部ＣＭＯ
Ｓレベルとのレベル変換である。又、この半導体記憶装
置における入力回路に求められる特性としては、高入力
レベルＶIH及び低入力レベルＶILに対する感度マージ
ン、入力回路よりの出力信号のスピードの速さ、低消費
電力さらに回路の簡易性、スペース上のコンパクト性等
があげられる。
としての役割は、記憶装置外部からの制御信号と、記憶
装置内部の回路とのインターフェース部であり、外部の
ＣＭＯＳ，ＴＴＬ等種々の信号レベルと、内部のＣＭＯ
Ｓレベル又は内部降圧した内部電源を用いた内部ＣＭＯ
Ｓレベルとのレベル変換である。又、この半導体記憶装
置における入力回路に求められる特性としては、高入力
レベルＶIH及び低入力レベルＶILに対する感度マージ
ン、入力回路よりの出力信号のスピードの速さ、低消費
電力さらに回路の簡易性、スペース上のコンパクト性等
があげられる。
【０００４】図３に示した従来のＣＭＯＳ論理回路を用
いた入力回路は、従来の外部ＣＭＯＳレベル信号、ＴＴ
Ｌレベル信号に対して、十分な感度マージンと、低消費
電力性及び、コンパクト性、回路の簡易性を備えてい
る。従って、従来の半導体記憶装置、特にダイナミック
型ランダムアクセスメモリ（以下ＤＲＡＭとする）にお
いては、図３に示す様なＣＭＯＳ論理回路が用いられて
来た。
いた入力回路は、従来の外部ＣＭＯＳレベル信号、ＴＴ
Ｌレベル信号に対して、十分な感度マージンと、低消費
電力性及び、コンパクト性、回路の簡易性を備えてい
る。従って、従来の半導体記憶装置、特にダイナミック
型ランダムアクセスメモリ（以下ＤＲＡＭとする）にお
いては、図３に示す様なＣＭＯＳ論理回路が用いられて
来た。
【０００５】一方、最近の、コンピュータ、ＥＷＳ、パ
ソコン等々、市場要求による、ＣＰＤを始めとした半導
体装置の高速化に対し、ＤＲＡＭにおいても、高速化が
求められている。この高速化要求に対する方策の１つと
して、ＤＲＡＭだけではなく、ＣＰＤ、周辺ＩＣも含め
た小振幅インターフェースの採用が上げられる。最近
の、低消費電力化及び回路の微細化に伴う、システムの
電源電圧の低下ともあいまって最近話題となっているＧ
ＴＬ（ガーニング、トランスミッションライン），ＣＴ
Ｔ（センタータラプトトランスミッション）や、ランバ
ス社提案のランバスインターフェース等が、新インター
フェースとして上げられるが、いずれも、小振幅動作に
よる、高速信号伝達を目指している。
ソコン等々、市場要求による、ＣＰＤを始めとした半導
体装置の高速化に対し、ＤＲＡＭにおいても、高速化が
求められている。この高速化要求に対する方策の１つと
して、ＤＲＡＭだけではなく、ＣＰＤ、周辺ＩＣも含め
た小振幅インターフェースの採用が上げられる。最近
の、低消費電力化及び回路の微細化に伴う、システムの
電源電圧の低下ともあいまって最近話題となっているＧ
ＴＬ（ガーニング、トランスミッションライン），ＣＴ
Ｔ（センタータラプトトランスミッション）や、ランバ
ス社提案のランバスインターフェース等が、新インター
フェースとして上げられるが、いずれも、小振幅動作に
よる、高速信号伝達を目指している。
【０００６】これらは、小振幅動作のハイレベル、ロウ
レベル判定の基準となる基準レベル（レファレンスレベ
ル）をシステムサイドで供給するもので、ＤＲＡＭ等、
ＩＣ回路側の入力回路としては、基準レベル及び、入力
信号レベルの２信号を用いるカレントミラータイプの初
段回路を用いるのが一般的であるというる。
レベル判定の基準となる基準レベル（レファレンスレベ
ル）をシステムサイドで供給するもので、ＤＲＡＭ等、
ＩＣ回路側の入力回路としては、基準レベル及び、入力
信号レベルの２信号を用いるカレントミラータイプの初
段回路を用いるのが一般的であるというる。
【０００７】図２に、一般的なカレントミラー型初段回
路の回路図を示す。このカレントミラータイプの初段回
路の特徴は、本来、増幅器として用いられることもあ
り、微少差信号の高速な増幅機能をもち、高入力レベル
ＶＩＨ，低入力レベルＶＩＬに対するすぐれた感度と、
高速動作を実現可能とするものである。従って、最近の
小振幅インターフェースを実現する際の最適回路として
位置づけられる。
路の回路図を示す。このカレントミラータイプの初段回
路の特徴は、本来、増幅器として用いられることもあ
り、微少差信号の高速な増幅機能をもち、高入力レベル
ＶＩＨ，低入力レベルＶＩＬに対するすぐれた感度と、
高速動作を実現可能とするものである。従って、最近の
小振幅インターフェースを実現する際の最適回路として
位置づけられる。
【０００８】
【発明が解決しようとする課題】この従来のＣＭＯＳ型
及び、カレントミラー型入力初段回路において、ＣＭＯ
Ｓ回路型の入力初段回路は、省スペース、設計の容易性
及び低消費電力性という、すぐれた特性を有するが、近
来の小振幅インターフェース対応に求められる、レベル
感度、高速性の面では、不十分であり、また、カレント
ミラー型入力初段回路においては、小振幅インターフェ
ースに対応した、優れた回路特性を示し、高速かつ、高
感度の入力初段回路が構成できる。また、電流消費面か
らも、このカレントミラー型入力初段回路に対し、ＣＭ
ＯＳ論理回路型の単純インバータ回路から、ＮＡＮＤ型
又はＮＯＲ型回路とする応用例の様に、カレントミラー
部に対して、活性化トランジスタと、プルダウン又はプ
ルアラプトランジスタとの組み合わせによる、カレント
ミラーＮＯＲ型又はカレントミラーＮＡＮＤ型とも呼べ
る様な複合カレントミラー型とする事により、ＣＭＯＳ
論理回路型入力回路が実現できる。
及び、カレントミラー型入力初段回路において、ＣＭＯ
Ｓ回路型の入力初段回路は、省スペース、設計の容易性
及び低消費電力性という、すぐれた特性を有するが、近
来の小振幅インターフェース対応に求められる、レベル
感度、高速性の面では、不十分であり、また、カレント
ミラー型入力初段回路においては、小振幅インターフェ
ースに対応した、優れた回路特性を示し、高速かつ、高
感度の入力初段回路が構成できる。また、電流消費面か
らも、このカレントミラー型入力初段回路に対し、ＣＭ
ＯＳ論理回路型の単純インバータ回路から、ＮＡＮＤ型
又はＮＯＲ型回路とする応用例の様に、カレントミラー
部に対して、活性化トランジスタと、プルダウン又はプ
ルアラプトランジスタとの組み合わせによる、カレント
ミラーＮＯＲ型又はカレントミラーＮＡＮＤ型とも呼べ
る様な複合カレントミラー型とする事により、ＣＭＯＳ
論理回路型入力回路が実現できる。
【０００９】しかしながら、この様な対策においては、
当然のことながら、これらの入力初段回路の活性化期間
中においての消費電力の低減は不可能となる。すなわ
ち、活性化期間中において、各々の活性化信号φe が、
ＮＯＲ型の場合低レベル、ＮＡＮＤ型の場合高レベルに
ある場合、外部入力信号レベルφINにより、両タイプ
共、消費電流が変化し、ＣＭＯＳ論理回路型の入力初段
回路においては、外部入力信号レベルが、低レベル、高
レベルのいかんにかかわらず、メモリＩＣの印加電源電
位と同一である場合（５Ｖ電源系の場合は、ＶIH５Ｖ、
ＶIL０ＶのＣＭＯＳレベル入力、３．３Ｖ電源系の場合
は、ＶIH３．３Ｖ、ＶIL０ＶのＬＶＣＭレベル入力）基
本的には、消費電力は０となる。一方、複合カレントミ
ラー型入力初段回路においては、外部入力信号が、入力
するＤＣカレントパス側は、ＣＭＯＳ論理回路側と同様
に消費電力は０となるが、基準電圧信号の入力するＤＣ
カレントパス側は、基準電圧レベルの変化が無いため、
Ｐ−ｃｈトランジスタ、Ｎ−ｃｈトランジスタの両トラ
ンジスタが共にＯＮ状態となり、ＤＣ電流が流れ、電力
を消費することになる。従って、コレントミラー型入力
初段回路を採用する小振幅インターフェース対応のＬＳ
Ｉ、ここでは特に、半導体記憶装置においては、データ
入力、アドレス入力、及び、メイン以外のクロック入力
ピンについては、活性化信号付きの回路を用い、この活
性化信号φe により消費電流の制御を行ない得るが、メ
インクロックにおいては、常時活性化しておく必要があ
り、内部において、一定周期毎に、内部アドレスを発生
し、内部リフレッシュを自動的に行うというＤＲＡＭの
セルフリフレッシュモード等においては、本モードが低
消費電流（一般に１００μＡ程度）を求められることか
らも、非常に不利になってしまうという問題点があっ
た。
当然のことながら、これらの入力初段回路の活性化期間
中においての消費電力の低減は不可能となる。すなわ
ち、活性化期間中において、各々の活性化信号φe が、
ＮＯＲ型の場合低レベル、ＮＡＮＤ型の場合高レベルに
ある場合、外部入力信号レベルφINにより、両タイプ
共、消費電流が変化し、ＣＭＯＳ論理回路型の入力初段
回路においては、外部入力信号レベルが、低レベル、高
レベルのいかんにかかわらず、メモリＩＣの印加電源電
位と同一である場合（５Ｖ電源系の場合は、ＶIH５Ｖ、
ＶIL０ＶのＣＭＯＳレベル入力、３．３Ｖ電源系の場合
は、ＶIH３．３Ｖ、ＶIL０ＶのＬＶＣＭレベル入力）基
本的には、消費電力は０となる。一方、複合カレントミ
ラー型入力初段回路においては、外部入力信号が、入力
するＤＣカレントパス側は、ＣＭＯＳ論理回路側と同様
に消費電力は０となるが、基準電圧信号の入力するＤＣ
カレントパス側は、基準電圧レベルの変化が無いため、
Ｐ−ｃｈトランジスタ、Ｎ−ｃｈトランジスタの両トラ
ンジスタが共にＯＮ状態となり、ＤＣ電流が流れ、電力
を消費することになる。従って、コレントミラー型入力
初段回路を採用する小振幅インターフェース対応のＬＳ
Ｉ、ここでは特に、半導体記憶装置においては、データ
入力、アドレス入力、及び、メイン以外のクロック入力
ピンについては、活性化信号付きの回路を用い、この活
性化信号φe により消費電流の制御を行ない得るが、メ
インクロックにおいては、常時活性化しておく必要があ
り、内部において、一定周期毎に、内部アドレスを発生
し、内部リフレッシュを自動的に行うというＤＲＡＭの
セルフリフレッシュモード等においては、本モードが低
消費電流（一般に１００μＡ程度）を求められることか
らも、非常に不利になってしまうという問題点があっ
た。
【００１０】
【課題を解決するための手段】本発明の半導体メモリの
初段回路方式は、第１の外部入力信号と、第２の外部入
力信号と、第１の外部入力信号を入力信号とする第１の
入力初段回路と、第２の外部入力信号を入力信号とする
第２の入力初段回路と、第１及び第２の入力初段回路の
第１及び第２の出力信号を入力信号の１つとする第１の
内部動作モード切り換え制御回路とを有する半導体メモ
リにおいて、第１の入力初段回路の構成を、活性化機能
付きのカレントミラー型初段回路と、活性化機能付きの
相補論理型初段回路の２種によるものとし、第１の内部
動作モード切り換え制御回路の第３の出力信号により動
作する第１の入力初段回路の２つの初段回路及び第２の
入力初段回路の活性化状態を制御するという特徴を備え
ている。
初段回路方式は、第１の外部入力信号と、第２の外部入
力信号と、第１の外部入力信号を入力信号とする第１の
入力初段回路と、第２の外部入力信号を入力信号とする
第２の入力初段回路と、第１及び第２の入力初段回路の
第１及び第２の出力信号を入力信号の１つとする第１の
内部動作モード切り換え制御回路とを有する半導体メモ
リにおいて、第１の入力初段回路の構成を、活性化機能
付きのカレントミラー型初段回路と、活性化機能付きの
相補論理型初段回路の２種によるものとし、第１の内部
動作モード切り換え制御回路の第３の出力信号により動
作する第１の入力初段回路の２つの初段回路及び第２の
入力初段回路の活性化状態を制御するという特徴を備え
ている。
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の１実施例の半導体メモリの初段回路
部のブロックダイヤグラムである。本実施例において
は、最近の半導体メモリの高速化動向から、新しい方式
である同期型半導体メモリ、特同期型ＤＲＡＭ（シンク
ロナス、ダイナミックランダムアクセスメモリ）に適用
する場合について述べるが、本実施例及び、本説明は本
発明の利用分野、利用範囲を限定するものではない。
る。図１は本発明の１実施例の半導体メモリの初段回路
部のブロックダイヤグラムである。本実施例において
は、最近の半導体メモリの高速化動向から、新しい方式
である同期型半導体メモリ、特同期型ＤＲＡＭ（シンク
ロナス、ダイナミックランダムアクセスメモリ）に適用
する場合について述べるが、本実施例及び、本説明は本
発明の利用分野、利用範囲を限定するものではない。
【００１２】図１において、第２の外部入力信号は、本
半導体メモリを制御する主信号であるＣＬＫ入力信号で
あり、システム上の基本クロックと同一のものと考えら
れる。ＣＬＫ入力信号は、同期型ＤＲＡＭにおいては、
その立ち上りエッジにおいて、種々の制御命令（コマン
ド）入力が行われ、又、アドレスや書き込みデータの入
力もこの立ち上りエッジに合わせて行なわれる。
半導体メモリを制御する主信号であるＣＬＫ入力信号で
あり、システム上の基本クロックと同一のものと考えら
れる。ＣＬＫ入力信号は、同期型ＤＲＡＭにおいては、
その立ち上りエッジにおいて、種々の制御命令（コマン
ド）入力が行われ、又、アドレスや書き込みデータの入
力もこの立ち上りエッジに合わせて行なわれる。
【００１３】第１の外部入力信号はＣＫＥ（クロックイ
ネーブル）信号であり、第２の外部入力信号であるＣＬ
Ｋ信号の有効、無効をその入力レベルにより決定する信
号である。すなわち、ＣＫＥ信号“Ｈ”高レベル時は、
ＣＬＫ入力は有効となり、半導体内部の動作が、ＣＬＫ
入力に従って実行され、ＣＫＥ信号“Ｌ”低レベル時
は、ＣＬＫ入力は無効となり、すべての半導体内部の動
作が、停止し、前サイクルの状態を保持するＨＬＴ状態
となる。また、このＣＫＥクロックによるＣＬＫ信号の
有効、無効判定は、ＣＬＫの立ち上りエッジに同期して
入力されるＣＫＥ信号のレベルを判定し、次サイクルの
ＣＫＥの立ち上りエッジに対して行なわれるものであ
り、これにより、内部制御主信号である内部ＣＬＫ信号
の活性化及び非活性化制御が高速に行なわれるという仕
様となっている。同期型ＤＲＡＭにおけるクロックサス
ペンションモードや、パワーダウンモードは、この仕様
によっている。
ネーブル）信号であり、第２の外部入力信号であるＣＬ
Ｋ信号の有効、無効をその入力レベルにより決定する信
号である。すなわち、ＣＫＥ信号“Ｈ”高レベル時は、
ＣＬＫ入力は有効となり、半導体内部の動作が、ＣＬＫ
入力に従って実行され、ＣＫＥ信号“Ｌ”低レベル時
は、ＣＬＫ入力は無効となり、すべての半導体内部の動
作が、停止し、前サイクルの状態を保持するＨＬＴ状態
となる。また、このＣＫＥクロックによるＣＬＫ信号の
有効、無効判定は、ＣＬＫの立ち上りエッジに同期して
入力されるＣＫＥ信号のレベルを判定し、次サイクルの
ＣＫＥの立ち上りエッジに対して行なわれるものであ
り、これにより、内部制御主信号である内部ＣＬＫ信号
の活性化及び非活性化制御が高速に行なわれるという仕
様となっている。同期型ＤＲＡＭにおけるクロックサス
ペンションモードや、パワーダウンモードは、この仕様
によっている。
【００１４】前記仕様の実現は、特許願５−０７７２３
７（整理番号７４４０４２９０Ｉ）によれば、容易に実
現できる。
７（整理番号７４４０４２９０Ｉ）によれば、容易に実
現できる。
【００１５】本発明の初段回路方式は、同期型メモリに
おいて、最近のＤＲＡＭにおいて、多く採用される様に
なって来ているセルフリフレッシュモードを実現するに
当たり、従来のＤＲＡＭにおいて、入力レベルがＣＭＯ
Ｓレベルであった場合に、セルフリフレッシュモード中
は、すべての入力初段回路のパワーがほぼ０であり、低
消費電力が実現されていたという優位点を、高速のＤＲ
ＡＭである同期型ＤＲＡＭを実現する際に採用されるカ
レントミラー型入力初段回路を仕様した際にも実現する
という場合において、非常に有効となる。
おいて、最近のＤＲＡＭにおいて、多く採用される様に
なって来ているセルフリフレッシュモードを実現するに
当たり、従来のＤＲＡＭにおいて、入力レベルがＣＭＯ
Ｓレベルであった場合に、セルフリフレッシュモード中
は、すべての入力初段回路のパワーがほぼ０であり、低
消費電力が実現されていたという優位点を、高速のＤＲ
ＡＭである同期型ＤＲＡＭを実現する際に採用されるカ
レントミラー型入力初段回路を仕様した際にも実現する
という場合において、非常に有効となる。
【００１６】図１における第１の内部動作モード判定回
路は、同期型ＤＲＡＭにおけるセルフリフレッシュモー
ド判定回路であり、第１の入力初段回路の出力信号であ
るφ1 信号及びφ4 信号と、第２の入力初段回路の出力
信号φ2 及びセルフリフレッシュをも含んだ、内部にお
いて、行側アドレスを自動発生して行なうリフレッシュ
・従来ＤＲＡＭにおいては、ＣＢＲ（カスビフォアラス
リフレッシュ）に相当するオートリフレッシュのコラン
ド入力時に活性化するリフレッシュモード要求信号であ
るφ6 を入力信号としている。
路は、同期型ＤＲＡＭにおけるセルフリフレッシュモー
ド判定回路であり、第１の入力初段回路の出力信号であ
るφ1 信号及びφ4 信号と、第２の入力初段回路の出力
信号φ2 及びセルフリフレッシュをも含んだ、内部にお
いて、行側アドレスを自動発生して行なうリフレッシュ
・従来ＤＲＡＭにおいては、ＣＢＲ（カスビフォアラス
リフレッシュ）に相当するオートリフレッシュのコラン
ド入力時に活性化するリフレッシュモード要求信号であ
るφ6 を入力信号としている。
【００１７】このセルフリフレッシュモード判定回路に
より、セルフリフレッシュモードであると判定された場
合、本セルフリフレッシュモード判定回路の出力信号φ
3 は“Ｌ”レベルとなる。第１の制御回路は、前記第１
の内部動作モード切り換え制御回路すなわち、セルフリ
フレッシュモード判定回路の出力信号φ3 を入力信号と
する回路であり、この第１の制御回路の出力信号φ5 が
第１及び第２の入力初段回路の活性化信号となってい
る。
より、セルフリフレッシュモードであると判定された場
合、本セルフリフレッシュモード判定回路の出力信号φ
3 は“Ｌ”レベルとなる。第１の制御回路は、前記第１
の内部動作モード切り換え制御回路すなわち、セルフリ
フレッシュモード判定回路の出力信号φ3 を入力信号と
する回路であり、この第１の制御回路の出力信号φ5 が
第１及び第２の入力初段回路の活性化信号となってい
る。
【００１８】第１及び第２の入力初段回路のカレントミ
ラー型初段回路の実施例の１つを図２（ａ）に示す。こ
の回路は、イネーブル信号付きのカレントミラー型の入
力初段回路である。イネーブル信号φe が“Ｈ”レベル
のとき、この入力初段回路は、オフ状態である。すなわ
ち、Ｐ−ｃｈトランジスタＱ1 及びＱ2 はＯＦＦ、Ｎ−
ｃｈトランジスタＱ9 はＯＮ状態であり、出力信号φ
out は“Ｈ”レベルとなっている。逆に、イネーブル信
号φe が“Ｌ”レベルのときはトランジスタＱ1，Ｑ2
はＯＮ状態、トランジスタＱ9 はＯＦＦ状態となってお
り、カレントミラー型入力初段回路はイネーブル状態と
なる。ここでＮ−ｃｈ型トランジスタＱ7及びＱ8 は、
入力信号φinと、電源ＶCCレベルとのレベル差により生
じる可能性のあるトランジスタ耐圧破壊を防止するトラ
ンジスタであり、入力側だけでなく、レファレンス入力
信号φr 側にも、対象性を保持するために付加してい
る。トランジスタＱ3 ，Ｑ4 及びＱ5 ，Ｑ6 により構成
されるのは、ごく一般的なカレントミラー型のスタティ
ックアンプであり、レファレンス入力φr と、入力信号
φinレベルとの比較により、出力信号φout のレベルが
決定される。すなわち、φr よりφinのレブルが低い場
合には、出力信号φout レベルは“Ｌ”レベル、高い場
合には“Ｈ”レベルとなる。
ラー型初段回路の実施例の１つを図２（ａ）に示す。こ
の回路は、イネーブル信号付きのカレントミラー型の入
力初段回路である。イネーブル信号φe が“Ｈ”レベル
のとき、この入力初段回路は、オフ状態である。すなわ
ち、Ｐ−ｃｈトランジスタＱ1 及びＱ2 はＯＦＦ、Ｎ−
ｃｈトランジスタＱ9 はＯＮ状態であり、出力信号φ
out は“Ｈ”レベルとなっている。逆に、イネーブル信
号φe が“Ｌ”レベルのときはトランジスタＱ1，Ｑ2
はＯＮ状態、トランジスタＱ9 はＯＦＦ状態となってお
り、カレントミラー型入力初段回路はイネーブル状態と
なる。ここでＮ−ｃｈ型トランジスタＱ7及びＱ8 は、
入力信号φinと、電源ＶCCレベルとのレベル差により生
じる可能性のあるトランジスタ耐圧破壊を防止するトラ
ンジスタであり、入力側だけでなく、レファレンス入力
信号φr 側にも、対象性を保持するために付加してい
る。トランジスタＱ3 ，Ｑ4 及びＱ5 ，Ｑ6 により構成
されるのは、ごく一般的なカレントミラー型のスタティ
ックアンプであり、レファレンス入力φr と、入力信号
φinレベルとの比較により、出力信号φout のレベルが
決定される。すなわち、φr よりφinのレブルが低い場
合には、出力信号φout レベルは“Ｌ”レベル、高い場
合には“Ｈ”レベルとなる。
【００１９】図２（ｂ）には、初段回路のディセーブル
状態時の初段回路の出力状態を、入力信号φinレベルに
合わせる場合の一実施例を示す。本発明において、第１
の外部入力信号ＣＫＥに対する第１の入力初段回路中の
カレントミラー型初段回路のディセーブル状態を考える
場合、セルフリフレッシュモードの判定は、ＣＫＥ信号
の“Ｌ”レベルと、リフレッシュ要求のコマンド信号φ
6 により行なわれるが、このＣＫＥ信号の“Ｌ”レベル
検知を行なう第１の入力初段回路のセルフリフレッシュ
モード期間中の出力レベルは、イネーブル時のＣＫＥ入
力“Ｌ”レベル時と同一の方が好ましい。すなわち、カ
レントミラー型初段回路において、ＣＫＥ入力“Ｌ”レ
ベルと判定し、かつ、φ6 信号が、リフレッシュ要求時
の活性化レベル“Ｈ”であった場合、セルフリフレッシ
ュモードと判定されることとなるが、これにより、入力
初段回路の活性化切り換え信号φ5 が変化し、カレント
ミラー型初段回路がディセイブル状態となったときに、
その出力信号φ1 が“Ｌ”レベルから“Ｈ”レベルに変
化すると、セルフリフレッシュモードの解除となりかね
ない。
状態時の初段回路の出力状態を、入力信号φinレベルに
合わせる場合の一実施例を示す。本発明において、第１
の外部入力信号ＣＫＥに対する第１の入力初段回路中の
カレントミラー型初段回路のディセーブル状態を考える
場合、セルフリフレッシュモードの判定は、ＣＫＥ信号
の“Ｌ”レベルと、リフレッシュ要求のコマンド信号φ
6 により行なわれるが、このＣＫＥ信号の“Ｌ”レベル
検知を行なう第１の入力初段回路のセルフリフレッシュ
モード期間中の出力レベルは、イネーブル時のＣＫＥ入
力“Ｌ”レベル時と同一の方が好ましい。すなわち、カ
レントミラー型初段回路において、ＣＫＥ入力“Ｌ”レ
ベルと判定し、かつ、φ6 信号が、リフレッシュ要求時
の活性化レベル“Ｈ”であった場合、セルフリフレッシ
ュモードと判定されることとなるが、これにより、入力
初段回路の活性化切り換え信号φ5 が変化し、カレント
ミラー型初段回路がディセイブル状態となったときに、
その出力信号φ1 が“Ｌ”レベルから“Ｈ”レベルに変
化すると、セルフリフレッシュモードの解除となりかね
ない。
【００２０】この場合には、何らかの信号処理が必要と
なる可能性がある。図２（ｂ）に示す初段回路は、ＣＫ
Ｅ信号の機能の極性にもよるが、ＣＫＥ“Ｌ”レベルで
セルフリフレッシュモードにエントリーする場合に、そ
の出力レベルを変化させずに当該初段回路をディセーブ
ル状態にすることができる入力初段回路である。Ｎ−ｃ
ｈ型トランジスタＱ10，Ｑ11は、ディセーブル時にＤＣ
電流をカットするスイッチングトランジスタであり、Ｐ
−ｃｈ型トランジスタＱ12は、ディセーブル時に出力φ
out を“Ｌ”レベルに保つトランジスタとなる。
なる可能性がある。図２（ｂ）に示す初段回路は、ＣＫ
Ｅ信号の機能の極性にもよるが、ＣＫＥ“Ｌ”レベルで
セルフリフレッシュモードにエントリーする場合に、そ
の出力レベルを変化させずに当該初段回路をディセーブ
ル状態にすることができる入力初段回路である。Ｎ−ｃ
ｈ型トランジスタＱ10，Ｑ11は、ディセーブル時にＤＣ
電流をカットするスイッチングトランジスタであり、Ｐ
−ｃｈ型トランジスタＱ12は、ディセーブル時に出力φ
out を“Ｌ”レベルに保つトランジスタとなる。
【００２１】以上の図２（ａ），（ｂ）に示すカレント
ミラー型入力初段回路は、（ａ）が、変形ＮＯＲ型、
（ｂ）が変形ＮＡＮＤ型ともいえる回路であり、ＣＫＥ
信号に限らず、入力信号の極性により使い分けすること
ができる。
ミラー型入力初段回路は、（ａ）が、変形ＮＯＲ型、
（ｂ）が変形ＮＡＮＤ型ともいえる回路であり、ＣＫＥ
信号に限らず、入力信号の極性により使い分けすること
ができる。
【００２２】さらに、図２（ｃ）は、カレントミラー型
初段回路の増幅器としての特性を図２（ａ）に示す回路
から変更することなく、ディセーブル時の出力信号の極
性を変更したものである。
初段回路の増幅器としての特性を図２（ａ）に示す回路
から変更することなく、ディセーブル時の出力信号の極
性を変更したものである。
【００２３】図３は、本発明の半導体メモリの入力初段
回路の第１の入力初段回路の中の相補論理型初段回路の
１実施例を示す回路図である。
回路の第１の入力初段回路の中の相補論理型初段回路の
１実施例を示す回路図である。
【００２４】図３（ａ）に示す回路はＮＡＮＤ回路、図
５（ｂ）に示す回路はＮＯＲ回路であり、各々、入力信
号φinが“Ｌ”ディセーブルであるが、“Ｈ”ディセー
ブルであるかにより、使い分けることができる。すなわ
ち、この相補論理型初段回路は、セルフリフレッシュモ
ード時に活性化し、通常は、非活性状態とし、かつ、セ
ルフリフレッシュモードの終了時を検知する役割を果た
している。
５（ｂ）に示す回路はＮＯＲ回路であり、各々、入力信
号φinが“Ｌ”ディセーブルであるが、“Ｈ”ディセー
ブルであるかにより、使い分けることができる。すなわ
ち、この相補論理型初段回路は、セルフリフレッシュモ
ード時に活性化し、通常は、非活性状態とし、かつ、セ
ルフリフレッシュモードの終了時を検知する役割を果た
している。
【００２５】今、セルフリフレッシュモード時の入力信
号φinが“Ｌ”であるとすると、図３に示す初段回路の
（ａ）を採用すれば、本初段回路の活性化信号φe は
“Ｈ”レベルとなっており、入力信号φinが、本初段回
路の電位判定の閾値を超えて“Ｈ”レベルとなったとき
に、出力信号φout は、はじめて“Ｌ”レベルとなる。
一方、セルフリフレッシュモード以外の通常時は、入力
信号φinのレベルに関わりなく、活性化信号φe が
“Ｌ”レベルであるために出力信号φout は常に“Ｈ”
レベルに保持されることになるため、図３（ａ）に示す
初段回路はセルフリフレッシュモードの終了時にのみ変
化する出力信号φout を有することとなる。
号φinが“Ｌ”であるとすると、図３に示す初段回路の
（ａ）を採用すれば、本初段回路の活性化信号φe は
“Ｈ”レベルとなっており、入力信号φinが、本初段回
路の電位判定の閾値を超えて“Ｈ”レベルとなったとき
に、出力信号φout は、はじめて“Ｌ”レベルとなる。
一方、セルフリフレッシュモード以外の通常時は、入力
信号φinのレベルに関わりなく、活性化信号φe が
“Ｌ”レベルであるために出力信号φout は常に“Ｈ”
レベルに保持されることになるため、図３（ａ）に示す
初段回路はセルフリフレッシュモードの終了時にのみ変
化する出力信号φout を有することとなる。
【００２６】図４は、本発明の半導体メモリの初段回路
方式の第１の内部動作モード判定回路の１実施例であ
る。本回路は、第１のＤ型フリップフロップ回路と、第
１のリセット機能付きのＤ型ラッチ回路と、３つのイン
バータと、１つの２入力ＮＡＮＤ回路とから構成されて
いる。第１のＤ型フリップフロップには、入力信号とし
て、第１の入力初段回路のカレントミラー型初段回路の
出力信号φ1 のインバート信号が入力され、クロック信
号は、第２の入力初段回路の出力信号φ2 が用いられ
る。さらに、この第１のＤ型フリップフロップ回路の出
力信号は、第１のリセット機能付きＤ型ラッチ回路の入
力信号となり、クロック信号は、φ2 信号の逆相信号が
用いられ、リセット信号は、第１の入力初段回路の相補
論理型初段回路の出力信号φ4 が用いられる。今、第１
の外部入力信号をＣＫＥ（クロックイネーブル）第２の
外部入力信号をＣＬＫ（クロック）とすると、この第１
の内部動作モード判定回路は、ＣＫＥ入力をＣＬＫの立
ち上りエッジにてラッチし、ＣＬＫ立ち上りエッジ時点
でのＣＫＥのレベルにより、次サイクルのＣＬＫエッジ
を処理するという同期型半導体メモリにおけるＣＫＥ信
号処理を実現するものであることがわかる。（特許願５
−０７７２３７） すなわち、本発明の第１の内部動作モード判定回路は、
同期型半導体メモリのＣＫＥ信号入力処理回路を利用
し、この信号処理回路のＤ型ラッチ回路をリセット機能
付き回路とし、セルフリフレッシュモードの終了時にの
み変化する第１の入力初段回路の相補論理型初段回路の
出力信号をリセット信号として用いることにより実現し
ている。
方式の第１の内部動作モード判定回路の１実施例であ
る。本回路は、第１のＤ型フリップフロップ回路と、第
１のリセット機能付きのＤ型ラッチ回路と、３つのイン
バータと、１つの２入力ＮＡＮＤ回路とから構成されて
いる。第１のＤ型フリップフロップには、入力信号とし
て、第１の入力初段回路のカレントミラー型初段回路の
出力信号φ1 のインバート信号が入力され、クロック信
号は、第２の入力初段回路の出力信号φ2 が用いられ
る。さらに、この第１のＤ型フリップフロップ回路の出
力信号は、第１のリセット機能付きＤ型ラッチ回路の入
力信号となり、クロック信号は、φ2 信号の逆相信号が
用いられ、リセット信号は、第１の入力初段回路の相補
論理型初段回路の出力信号φ4 が用いられる。今、第１
の外部入力信号をＣＫＥ（クロックイネーブル）第２の
外部入力信号をＣＬＫ（クロック）とすると、この第１
の内部動作モード判定回路は、ＣＫＥ入力をＣＬＫの立
ち上りエッジにてラッチし、ＣＬＫ立ち上りエッジ時点
でのＣＫＥのレベルにより、次サイクルのＣＬＫエッジ
を処理するという同期型半導体メモリにおけるＣＫＥ信
号処理を実現するものであることがわかる。（特許願５
−０７７２３７） すなわち、本発明の第１の内部動作モード判定回路は、
同期型半導体メモリのＣＫＥ信号入力処理回路を利用
し、この信号処理回路のＤ型ラッチ回路をリセット機能
付き回路とし、セルフリフレッシュモードの終了時にの
み変化する第１の入力初段回路の相補論理型初段回路の
出力信号をリセット信号として用いることにより実現し
ている。
【００２７】図５は、同期型半導体メモリのリフレッシ
ュコマンド判定回路の例の１つである。すなわち、同期
型半導体メモリのリフレッシュコマンドは、入力信号Ｒ
ＡＳ，ＣＡＳ，ＣＳの３信号を“Ｌ”レベル、ＷＥ信号
を“Ｈ”レベルとし、ＣＬＫピンの立ち上りエッジに同
期して、入力することにより実現される。従って、これ
らの入力信号を、ＣＬＫ入力信号の内部信号φ2 でラッ
チし、デコードすることにより得られることとなる。さ
らに同期型半導体メモリのセルフリフレッシュモード
は、リフレッシュコマンド入力時のＣＫＥ信号入力レベ
ルを“Ｌ”のディセーブルレベルとすることにより定義
されており、これ以降、ＣＫＥ信号レベルを“Ｈ”とし
ないかぎり、セルフリフレッシュモードが継続されるこ
ととなる。ここで、リフレッシュコマンド入力時にＣＫ
Ｅ信号レベルが“Ｈ”のイネーブル状態であった場合に
は、通常のリフレッシュモードとなり、内部リフレッシ
ュ動作を１サイクル実施して初期状態に戻ることにな
る。又、セルフリフレッシュモード中は、ＣＫＥ入力信
号が“Ｌ”レベルとなるため、セルフリフレッシュモー
ドであると同時に、ＣＬＫ入力も内部的に非活性であ
り、他のすべての入力信号についてはまったくケアされ
ない状態となっている。
ュコマンド判定回路の例の１つである。すなわち、同期
型半導体メモリのリフレッシュコマンドは、入力信号Ｒ
ＡＳ，ＣＡＳ，ＣＳの３信号を“Ｌ”レベル、ＷＥ信号
を“Ｈ”レベルとし、ＣＬＫピンの立ち上りエッジに同
期して、入力することにより実現される。従って、これ
らの入力信号を、ＣＬＫ入力信号の内部信号φ2 でラッ
チし、デコードすることにより得られることとなる。さ
らに同期型半導体メモリのセルフリフレッシュモード
は、リフレッシュコマンド入力時のＣＫＥ信号入力レベ
ルを“Ｌ”のディセーブルレベルとすることにより定義
されており、これ以降、ＣＫＥ信号レベルを“Ｈ”とし
ないかぎり、セルフリフレッシュモードが継続されるこ
ととなる。ここで、リフレッシュコマンド入力時にＣＫ
Ｅ信号レベルが“Ｈ”のイネーブル状態であった場合に
は、通常のリフレッシュモードとなり、内部リフレッシ
ュ動作を１サイクル実施して初期状態に戻ることにな
る。又、セルフリフレッシュモード中は、ＣＫＥ入力信
号が“Ｌ”レベルとなるため、セルフリフレッシュモー
ドであると同時に、ＣＬＫ入力も内部的に非活性であ
り、他のすべての入力信号についてはまったくケアされ
ない状態となっている。
【００２８】次に、図６に示す、本発明の半導体メモリ
の入力初段方式によるタイミングチャート図を用い内部
動作について説明する。第２の外部入力信号（ＣＬＫ）
は、時刻ｔ1 ，ｔ3 ，ｔ5 ，ｔ7 …の奇数タイミングに
おいて立ち上り、時刻ｔ2 ，ｔ4 ，ｔ6 ，ｔ8 …の偶数
タイミングにおいて立ち下っているものとし、又、第１
の外部入力信号（ＣＫＥ）は初期状態“Ｈ”レベルで、
時刻ｔ3 のＣＬＫ立ち上り時に、セットアップ時間をも
って“Ｌ”レベルに変化するものとする。又、初期状態
において、リフレッシュコマンドφ6 は“Ｌ”レベルで
あったものとする。時刻ｔ1 以前の初期状態では、φ6
が“Ｌ”レベルであり、第１の内部動作モード判定回路
の出力信号φ3 は、Ｄ型ラッチ回路の出力インバート信
号φ7 とφ6 のＮＡＮＤ回路であるためφ7 のレベルに
よらず“Ｈ”レベルとなっている。今、第１の制御回路
は、最も単純なインバータ１つで構成されているものと
すると、この第１の制御回路の出力信号φ5 は“Ｌ”レ
ベルを保っていることとなる。
の入力初段方式によるタイミングチャート図を用い内部
動作について説明する。第２の外部入力信号（ＣＬＫ）
は、時刻ｔ1 ，ｔ3 ，ｔ5 ，ｔ7 …の奇数タイミングに
おいて立ち上り、時刻ｔ2 ，ｔ4 ，ｔ6 ，ｔ8 …の偶数
タイミングにおいて立ち下っているものとし、又、第１
の外部入力信号（ＣＫＥ）は初期状態“Ｈ”レベルで、
時刻ｔ3 のＣＬＫ立ち上り時に、セットアップ時間をも
って“Ｌ”レベルに変化するものとする。又、初期状態
において、リフレッシュコマンドφ6 は“Ｌ”レベルで
あったものとする。時刻ｔ1 以前の初期状態では、φ6
が“Ｌ”レベルであり、第１の内部動作モード判定回路
の出力信号φ3 は、Ｄ型ラッチ回路の出力インバート信
号φ7 とφ6 のＮＡＮＤ回路であるためφ7 のレベルに
よらず“Ｈ”レベルとなっている。今、第１の制御回路
は、最も単純なインバータ１つで構成されているものと
すると、この第１の制御回路の出力信号φ5 は“Ｌ”レ
ベルを保っていることとなる。
【００２９】従って、各入力初段回路は、第１及び第２
の入力初段回路のカレントミラー型初段回路が活性化状
態、相補論理型初段回路が非活性化状態となっている。
すなわち、第２の入力初段回路の出力信号φ2 は、図６
に示す様に、初段回路の反応時間だけ遅延したＣＬＫ同
相信号となる。又、第１の入力初段回路のカレントミラ
ー型初段回路の出力信号φ1 は、ＣＫＥが“Ｈ”レベル
であるため、“Ｈ”レベルを出力しており、相補論理型
初段回路の出力信号φ4 も“Ｈ”レベルも出力してい
る。時刻ｔ1 において、外部信号ＣＬＫが立ち上り、さ
らに時刻ｔ2 において、ＣＬＫが立ち下がることによ
り、信号φ2 は動作遅延分だけ遅い同相波形として、立
ち上りさらに立ち下がるという波形となる。従って、第
１の内部動作モード判定回路内のＤ型フリップフロップ
及びＤ型ラッチ回路を通して、時刻ｔ1 時点での外部入
力信号ＣＫＥの“Ｈ”レベルが、信号φ1 の“Ｈ”レベ
ルが介して、伝達され、時刻ｔ3 時点での信号φ7 の
“Ｌ”レベルが確定することとなる。この時刻ｔ3 にお
いて、外部入力信号ＲＡＳ，ＣＡＳ，ＣＳが“Ｌ”レベ
ルＷＥが“Ｈ”レベルの、リフレッシュ要求コマンド
が、十分のセットアップ時間をもって入力されたとする
と、各入力信号のレベルは各々のＤ型フリップフロップ
回路等により、時刻ｔ3 時に発生するＣＬＫの立ち上り
を受けて、立ち上がるφ2 信号でラッチされ、さらに、
ＮＡＮＤ回路等によりデコードされることによって、信
号φ6 が“Ｈ”レベルとなる。
の入力初段回路のカレントミラー型初段回路が活性化状
態、相補論理型初段回路が非活性化状態となっている。
すなわち、第２の入力初段回路の出力信号φ2 は、図６
に示す様に、初段回路の反応時間だけ遅延したＣＬＫ同
相信号となる。又、第１の入力初段回路のカレントミラ
ー型初段回路の出力信号φ1 は、ＣＫＥが“Ｈ”レベル
であるため、“Ｈ”レベルを出力しており、相補論理型
初段回路の出力信号φ4 も“Ｈ”レベルも出力してい
る。時刻ｔ1 において、外部信号ＣＬＫが立ち上り、さ
らに時刻ｔ2 において、ＣＬＫが立ち下がることによ
り、信号φ2 は動作遅延分だけ遅い同相波形として、立
ち上りさらに立ち下がるという波形となる。従って、第
１の内部動作モード判定回路内のＤ型フリップフロップ
及びＤ型ラッチ回路を通して、時刻ｔ1 時点での外部入
力信号ＣＫＥの“Ｈ”レベルが、信号φ1 の“Ｈ”レベ
ルが介して、伝達され、時刻ｔ3 時点での信号φ7 の
“Ｌ”レベルが確定することとなる。この時刻ｔ3 にお
いて、外部入力信号ＲＡＳ，ＣＡＳ，ＣＳが“Ｌ”レベ
ルＷＥが“Ｈ”レベルの、リフレッシュ要求コマンド
が、十分のセットアップ時間をもって入力されたとする
と、各入力信号のレベルは各々のＤ型フリップフロップ
回路等により、時刻ｔ3 時に発生するＣＬＫの立ち上り
を受けて、立ち上がるφ2 信号でラッチされ、さらに、
ＮＡＮＤ回路等によりデコードされることによって、信
号φ6 が“Ｈ”レベルとなる。
【００３０】次に時刻ｔ4 においては、時刻ｔ3 におい
て、外部入力信号ＣＫＥがえＬ”レベルのセルフリフレ
ッシュモードを意図した入力レベルであった場合には、
Ｄ型ラッチ回路のインバート出力信号φ7 が“Ｈ”レベ
ルとなるため、第１の内部動作モード判定回路の出力信
号φ3 は、“Ｌ”レベルとなる。この時点において、セ
ルフリフレッシュモードが内部的に確定することとな
る。当然のことながら、時刻ｔ3 において、リフレッシ
ュ要求コマンドが入力されない場合には、φ6 が“Ｌ”
レベルのままとなり、同期型半導体メモリのモードとし
ては、クロックサスペンション又は、パワーダウンのモ
ードとなる。又、時刻ｔ3 における入力がリフレッシュ
要求コマンド入力であっても、ＣＫＥ信号が“Ｈ”レベ
ルのももであれば、通常のリフレッシュモードとなる。
この場合、次の時刻ｔ5 において、ＣＫＥ信号を“Ｌ”
レベルとしても、通常リフレッシュモードのパワーダウ
ンモードとなるのみで、セルフリフレッシュにはエント
リーできない。これは、時刻ｔ5 でのＣＫＥ入力レベル
“Ｌ”は、時刻ｔ6 において、信号φ7 に反影され
“Ｈ”レベルとなるが、この時点では、すでに信号φ6
が、時刻ｔ5 時点での信号φ2 の立ち上がりによりリフ
レッシュ要求信号のレベル“Ｈ”を解除しているためで
ある。
て、外部入力信号ＣＫＥがえＬ”レベルのセルフリフレ
ッシュモードを意図した入力レベルであった場合には、
Ｄ型ラッチ回路のインバート出力信号φ7 が“Ｈ”レベ
ルとなるため、第１の内部動作モード判定回路の出力信
号φ3 は、“Ｌ”レベルとなる。この時点において、セ
ルフリフレッシュモードが内部的に確定することとな
る。当然のことながら、時刻ｔ3 において、リフレッシ
ュ要求コマンドが入力されない場合には、φ6 が“Ｌ”
レベルのままとなり、同期型半導体メモリのモードとし
ては、クロックサスペンション又は、パワーダウンのモ
ードとなる。又、時刻ｔ3 における入力がリフレッシュ
要求コマンド入力であっても、ＣＫＥ信号が“Ｈ”レベ
ルのももであれば、通常のリフレッシュモードとなる。
この場合、次の時刻ｔ5 において、ＣＫＥ信号を“Ｌ”
レベルとしても、通常リフレッシュモードのパワーダウ
ンモードとなるのみで、セルフリフレッシュにはエント
リーできない。これは、時刻ｔ5 でのＣＫＥ入力レベル
“Ｌ”は、時刻ｔ6 において、信号φ7 に反影され
“Ｈ”レベルとなるが、この時点では、すでに信号φ6
が、時刻ｔ5 時点での信号φ2 の立ち上がりによりリフ
レッシュ要求信号のレベル“Ｈ”を解除しているためで
ある。
【００３１】時刻ｔ4 において、セルフリフレッシュモ
ードであると判定され、信号φ3 が“Ｌ”レベルとなる
と、第１の制御信号の出力信号φ5 は“Ｈ”レベルとな
り、第１及び第２の入力初段回路の活性化状態を変化さ
せる。すなわち、第１及び第２の入力初段回路のカレン
トミラー型初段回路は、非活性化状態となり相補論理型
初段回路は活性化状態となる。
ードであると判定され、信号φ3 が“Ｌ”レベルとなる
と、第１の制御信号の出力信号φ5 は“Ｈ”レベルとな
り、第１及び第２の入力初段回路の活性化状態を変化さ
せる。すなわち、第１及び第２の入力初段回路のカレン
トミラー型初段回路は、非活性化状態となり相補論理型
初段回路は活性化状態となる。
【００３２】ここで第２の入力初段回路は、φ5 信号が
“Ｈ”レベルとなるため、トランジスタＱ９により、カ
レントミラー回路の出力接点が“Ｌ”レベルとなり、出
力信号φ2 は、“Ｈ”レベルに固定され、セルフリフレ
ッシュモード中、外部信号ＣＬＫのレベルによらず、一
定値の“Ｈ”となる。従って、第１の内部動作モード判
定回路内のＤ型フリップフロップ及びＤ型ラッチ回路は
更新されず、セルフリフレッシュモードエントリー時の
状態を保ち、その出力信号φ7 は、φ4 信号の変化があ
るまで、“Ｈ”を保つこととなる。又、前述のリフレッ
シュコマンド判定回路においても、Ｄ型フリップフロッ
プの内容がφ2 信号によって更新されることがないた
め、φ6 信号も“Ｈ”レベルを保つことになる。
“Ｈ”レベルとなるため、トランジスタＱ９により、カ
レントミラー回路の出力接点が“Ｌ”レベルとなり、出
力信号φ2 は、“Ｈ”レベルに固定され、セルフリフレ
ッシュモード中、外部信号ＣＬＫのレベルによらず、一
定値の“Ｈ”となる。従って、第１の内部動作モード判
定回路内のＤ型フリップフロップ及びＤ型ラッチ回路は
更新されず、セルフリフレッシュモードエントリー時の
状態を保ち、その出力信号φ7 は、φ4 信号の変化があ
るまで、“Ｈ”を保つこととなる。又、前述のリフレッ
シュコマンド判定回路においても、Ｄ型フリップフロッ
プの内容がφ2 信号によって更新されることがないた
め、φ6 信号も“Ｈ”レベルを保つことになる。
【００３３】一方、第１の入力初段回路においては、カ
レントミラー型初段回路の出力は、第２の入力初段回路
と同様に、非活性化状態であるため、図２（ａ）に示す
回路を用いた場合には、φ1 には“Ｈ”レベルとなり、
又、図２（ｂ）又は（ｃ）に示す回路を用いた場合には
φ1 信号は“Ｌ”レベルとなる。ここでは、この出力信
号φ1 は、第１の内部動作モード判定回路に入力するの
みであり、セルフリフレッシュモード中においては、第
１の内部動作モード判定回路は信号φ2 の“Ｈ”レベル
固定により更新されないのであるから、図２（ａ），
（ｂ），（ｃ）のどのタイプの初段回路を第１の入力初
段回路のカレントミラー型初段回路として用いても良い
ことになるが、信号φ1 を他の回路に入力信号として用
いる場合や、セルフリフレッシュモードエントリー時の
φ2 の“Ｈ”固定化と、φ1 の“Ｈ”変化とのタイミン
グにより、誤動作を引き起こす可能性がある場合には、
図２（ｂ）又は（ｃ）に示す外部入力信号ＣＫＥのセル
フリフレッシュ時の“Ｌ”レベルと、出力信号φ1 の極
性が一致する回路を用いれば良いことになる。
レントミラー型初段回路の出力は、第２の入力初段回路
と同様に、非活性化状態であるため、図２（ａ）に示す
回路を用いた場合には、φ1 には“Ｈ”レベルとなり、
又、図２（ｂ）又は（ｃ）に示す回路を用いた場合には
φ1 信号は“Ｌ”レベルとなる。ここでは、この出力信
号φ1 は、第１の内部動作モード判定回路に入力するの
みであり、セルフリフレッシュモード中においては、第
１の内部動作モード判定回路は信号φ2 の“Ｈ”レベル
固定により更新されないのであるから、図２（ａ），
（ｂ），（ｃ）のどのタイプの初段回路を第１の入力初
段回路のカレントミラー型初段回路として用いても良い
ことになるが、信号φ1 を他の回路に入力信号として用
いる場合や、セルフリフレッシュモードエントリー時の
φ2 の“Ｈ”固定化と、φ1 の“Ｈ”変化とのタイミン
グにより、誤動作を引き起こす可能性がある場合には、
図２（ｂ）又は（ｃ）に示す外部入力信号ＣＫＥのセル
フリフレッシュ時の“Ｌ”レベルと、出力信号φ1 の極
性が一致する回路を用いれば良いことになる。
【００３４】さらに、第１の入力初段回路の相補論理型
初段回路の出力φ4 は、φ5 信号がイネーブルになった
後にも、ＣＫＥ入力レベルが“Ｌ”レベルであるため
“Ｈ”レベルを保ち、変化を起こさないこととなる。
初段回路の出力φ4 は、φ5 信号がイネーブルになった
後にも、ＣＫＥ入力レベルが“Ｌ”レベルであるため
“Ｈ”レベルを保ち、変化を起こさないこととなる。
【００３５】この様に同期型半導体メモリにおける入力
初段方式を設定した場合には、セルフリフレッシュモー
ドにエントリーした場合において、通常用いられるカレ
ントミラー型入力初段回路をすべて非活性化状態にお
き、消費電流を無くし、かつ又、セルフリフレッシュモ
ード中にケアされる唯一の外部信号ＣＫＥの入力初段を
相補論理型初段回路とすることにより、セルフリフレッ
シュモード時のＣＫＥ入力レベル“Ｌ”レベルが、０Ｖ
のＣＭＯＳレベルである場合には、すべての初段回路で
の消費電流がほぼ０ｍＡとなる低消費電力化が実現され
ることとなる。
初段方式を設定した場合には、セルフリフレッシュモー
ドにエントリーした場合において、通常用いられるカレ
ントミラー型入力初段回路をすべて非活性化状態にお
き、消費電流を無くし、かつ又、セルフリフレッシュモ
ード中にケアされる唯一の外部信号ＣＫＥの入力初段を
相補論理型初段回路とすることにより、セルフリフレッ
シュモード時のＣＫＥ入力レベル“Ｌ”レベルが、０Ｖ
のＣＭＯＳレベルである場合には、すべての初段回路で
の消費電流がほぼ０ｍＡとなる低消費電力化が実現され
ることとなる。
【００３６】時刻ｔ7 において、外部信号ＣＫＥが
“Ｈ”レベルになると、セルフリフレッシュモードの解
除がスタートする。本発明におけるセルフリフレッシュ
モードの解除は、セルフリフレッシュモード中唯一活性
化状態となっている相補論理型初段回路によってＣＫＥ
信号の“Ｈ”レベル検知をもって実行される。すなわ
ち、時刻ｔ7 のＣＬＫ立ち上りエッジとは無関係に、Ｃ
ＫＥレベルが“Ｈ”となると、相補論理型初段回路の出
力信号φ4 は、“Ｌ”レベルに変化し、第１の内部動作
モード判定回路のリセット付きＤ型ラッチ回路のＮＡＮ
Ｄ回路に“Ｌ”レベルが伝達されることにより、このＤ
型ラッチ回路のインバート出力信号φ7 は“Ｌ”レベル
となる。
“Ｈ”レベルになると、セルフリフレッシュモードの解
除がスタートする。本発明におけるセルフリフレッシュ
モードの解除は、セルフリフレッシュモード中唯一活性
化状態となっている相補論理型初段回路によってＣＫＥ
信号の“Ｈ”レベル検知をもって実行される。すなわ
ち、時刻ｔ7 のＣＬＫ立ち上りエッジとは無関係に、Ｃ
ＫＥレベルが“Ｈ”となると、相補論理型初段回路の出
力信号φ4 は、“Ｌ”レベルに変化し、第１の内部動作
モード判定回路のリセット付きＤ型ラッチ回路のＮＡＮ
Ｄ回路に“Ｌ”レベルが伝達されることにより、このＤ
型ラッチ回路のインバート出力信号φ7 は“Ｌ”レベル
となる。
【００３７】これにより、セルフリフレッシュモードの
フラグ信号である第１の内部動作モード判定回路の出力
信号φ3 は“Ｈ”レベルとなりセルフリフレッシュモー
ドを解除し、同時に第１の制御回路に信号を伝達して、
第１の制御信号の出力信号φ5 も“Ｌ”レベルとなる。
従って、セルフリフレッシュモード中に活性化してい
た、相補論理型初段回路は、イネーブル信号であるφ5
が“Ｌ”レベルとなることにより、非活性化し、その出
力信号φ4 は再び“Ｈ”レベルとなり、通常動作モード
の初期状態に戻ることとなる。一方、第１及び第２の外
部入力初段回路のカレントミラー型初段回路はイネーブ
ル信号φ5 が“Ｌ”レベルとなり活性化状態にもどり、
通常動作モードの初期状態となる。ここで、同期型半導
体メモリのセルフリフレッシュモード解除については、
ＣＫＥ入力信号を“Ｈ”レベルに戻して、ＣＬＫ入力信
号を２サイクルトグルするという仕様となっている。従
って、ＣＫＥ信号“Ｈ”となって後、カレントミラー型
初段回路が活性化状態となる変化が、高速に実施されれ
ば、ＣＬＫ入力信号の時刻ｔ7 における立ち上がりエッ
ジにより、第１の内部動作モード判定回路中のＤ型フリ
ップフロップ及びＤ型ラッチ回路、さらにリフレッシュ
要求コマンド発生回路に用いるＤ型フリップフロップ回
路等は、各々の入力信号であるカレントミラー型初段回
路の出力信号が、セルフリフレッシュモード解除のレベ
ルとなっている状態に更新されることになる。従って、
φ6 信号は“Ｌ”レベルに、またφ7 信号は、φ4 信号
が再び“Ｈ”レベルとなっても、Ｄ型フリップフロップ
信号の出力信号により、“Ｌ”レベルとなり再びセルフ
リフレッシュモードに誤エントリーされることはない。
しかしながら、本発明においては、セルフリフレッシュ
の解除時に必要とされるＣＫＥ信号“Ｈ”レベル化以後
のＣＬＫ信号トグルも、相補論理型初段回路の出力信号
φ4 信号を用いて、本φ4 信号を、リフレッシュコマン
ド判定回路のＤ型フリップフロップのリセット信号とし
て用いることにより、不要とすることが可能となる。す
なわち、リフレッシュ要求コマンド発生回路のＤ型フリ
ップフロップ回路は、入力信号のＲＡＳ，ＣＡＳ，Ｗ
Ｅ，ＣＳについては、リフレッシュ要求ここではセルフ
リフレッシュ要求の時刻ｔ3 において入力されるパルス
入力であり、セルフリフレッシュ解除時にリフレッシュ
要求のコマンド入力レベルが保持されていることは無
く、スレーブ側のデータリセットのみで、十分φ6 信号
を安定的に“Ｌ”レベルとすることが可能であり、第１
の内部動作モード判定回路内のＤ型フリップフロップ回
路及びＤ型ラッチ回路のリセットをまつまでもなく、
（ＣＬＫトグルによるリセット）安定的にモードの解除
が可能となる。
フラグ信号である第１の内部動作モード判定回路の出力
信号φ3 は“Ｈ”レベルとなりセルフリフレッシュモー
ドを解除し、同時に第１の制御回路に信号を伝達して、
第１の制御信号の出力信号φ5 も“Ｌ”レベルとなる。
従って、セルフリフレッシュモード中に活性化してい
た、相補論理型初段回路は、イネーブル信号であるφ5
が“Ｌ”レベルとなることにより、非活性化し、その出
力信号φ4 は再び“Ｈ”レベルとなり、通常動作モード
の初期状態に戻ることとなる。一方、第１及び第２の外
部入力初段回路のカレントミラー型初段回路はイネーブ
ル信号φ5 が“Ｌ”レベルとなり活性化状態にもどり、
通常動作モードの初期状態となる。ここで、同期型半導
体メモリのセルフリフレッシュモード解除については、
ＣＫＥ入力信号を“Ｈ”レベルに戻して、ＣＬＫ入力信
号を２サイクルトグルするという仕様となっている。従
って、ＣＫＥ信号“Ｈ”となって後、カレントミラー型
初段回路が活性化状態となる変化が、高速に実施されれ
ば、ＣＬＫ入力信号の時刻ｔ7 における立ち上がりエッ
ジにより、第１の内部動作モード判定回路中のＤ型フリ
ップフロップ及びＤ型ラッチ回路、さらにリフレッシュ
要求コマンド発生回路に用いるＤ型フリップフロップ回
路等は、各々の入力信号であるカレントミラー型初段回
路の出力信号が、セルフリフレッシュモード解除のレベ
ルとなっている状態に更新されることになる。従って、
φ6 信号は“Ｌ”レベルに、またφ7 信号は、φ4 信号
が再び“Ｈ”レベルとなっても、Ｄ型フリップフロップ
信号の出力信号により、“Ｌ”レベルとなり再びセルフ
リフレッシュモードに誤エントリーされることはない。
しかしながら、本発明においては、セルフリフレッシュ
の解除時に必要とされるＣＫＥ信号“Ｈ”レベル化以後
のＣＬＫ信号トグルも、相補論理型初段回路の出力信号
φ4 信号を用いて、本φ4 信号を、リフレッシュコマン
ド判定回路のＤ型フリップフロップのリセット信号とし
て用いることにより、不要とすることが可能となる。す
なわち、リフレッシュ要求コマンド発生回路のＤ型フリ
ップフロップ回路は、入力信号のＲＡＳ，ＣＡＳ，Ｗ
Ｅ，ＣＳについては、リフレッシュ要求ここではセルフ
リフレッシュ要求の時刻ｔ3 において入力されるパルス
入力であり、セルフリフレッシュ解除時にリフレッシュ
要求のコマンド入力レベルが保持されていることは無
く、スレーブ側のデータリセットのみで、十分φ6 信号
を安定的に“Ｌ”レベルとすることが可能であり、第１
の内部動作モード判定回路内のＤ型フリップフロップ回
路及びＤ型ラッチ回路のリセットをまつまでもなく、
（ＣＬＫトグルによるリセット）安定的にモードの解除
が可能となる。
【００３８】次に、図７に示す第１の制御回路について
図８に示す初段回路活性化タイミングチャートを用いて
説明する。本発明において、初段回路の活性化を制御す
る際には、論理的には第１の入力初段回路のカレントミ
ラー型初段回路と、相補論理型初段回路の切り換えを１
つの信号φ5 を用いて行なうことが可能となるが、初段
回路、特にカレントミラー型の初段回路については、イ
ネーブル信号が活性化状態となったからといってすぐに
出力が有効になるとは限らず、一定の準備時間を必要と
する。従って、特にセルフリフレッシュモードにおい
て、唯一の入力信号となるＣＫＥ入力の初段回路を切り
換えるに当っては、動作の安定性を考慮し、すべての初
段回路が非活性状態となることの無い様制御を行う必要
があると考えられる。ここでは、セルフリフレッシュモ
ードのエントリー時及び、エクジット時、共に、２種の
初段回路の両方が一時的に活性化状態となる時間を経
て、活性化状態の変化が生こる様に回路を構成してい
る。すなわち、図７に示す様に、第１の内部動作モード
判定回路の出力信号φ3 の立ち上り時に一定時間の遅延
をもって立ち下がる、ディレイ素子と、ＮＡＮＤ回路よ
り成る回路と、φ3 信号の立ち下がり時に一定時間の遅
延をもって立ち上がる、ディレイ素子とＮＯＲ回路によ
り成る回路により、各々相補論理型初段回路の活性化信
号φ5aとカレントミラー型初段回路の活性化信号φ5bと
を発生させる。
図８に示す初段回路活性化タイミングチャートを用いて
説明する。本発明において、初段回路の活性化を制御す
る際には、論理的には第１の入力初段回路のカレントミ
ラー型初段回路と、相補論理型初段回路の切り換えを１
つの信号φ5 を用いて行なうことが可能となるが、初段
回路、特にカレントミラー型の初段回路については、イ
ネーブル信号が活性化状態となったからといってすぐに
出力が有効になるとは限らず、一定の準備時間を必要と
する。従って、特にセルフリフレッシュモードにおい
て、唯一の入力信号となるＣＫＥ入力の初段回路を切り
換えるに当っては、動作の安定性を考慮し、すべての初
段回路が非活性状態となることの無い様制御を行う必要
があると考えられる。ここでは、セルフリフレッシュモ
ードのエントリー時及び、エクジット時、共に、２種の
初段回路の両方が一時的に活性化状態となる時間を経
て、活性化状態の変化が生こる様に回路を構成してい
る。すなわち、図７に示す様に、第１の内部動作モード
判定回路の出力信号φ3 の立ち上り時に一定時間の遅延
をもって立ち下がる、ディレイ素子と、ＮＡＮＤ回路よ
り成る回路と、φ3 信号の立ち下がり時に一定時間の遅
延をもって立ち上がる、ディレイ素子とＮＯＲ回路によ
り成る回路により、各々相補論理型初段回路の活性化信
号φ5aとカレントミラー型初段回路の活性化信号φ5bと
を発生させる。
【００３９】これにより図８に示す様に、セルフリフレ
ッシュモードのエントリー時にφ3信号が“Ｌ”レベル
となると、φ5a信号は、ＮＡＮＤに直接入力されるφ3
により遅延なしに“Ｈ”レベルとなり相補論理型初段回
路は、活性化状態となるが、φ5b信号は、ＮＯＲに入力
される遅延回路の遅延時間経過後に“Ｈ”レベルとなる
ため、カレントミラー型初段回路の非活性化は、相補論
理型初段回路の活性化時刻より遅延時間分だけ遅く実行
されることとなる。すなわち、この遅延時間中は、両初
段回路共に活性化状態となっていることとなる。さらに
セルフリフレッスモードのエグジット時には、φ3 信号
が“Ｈ”レベルとなるがエントリー時とは逆に、φ5b信
号が、φ5a信号より遅延回路の遅延時間だけ早く“Ｌ”
レベルとなるため、ここでも一時的に両初段回路の活性
化状態が存在し、その後相補論理型初段回路が非活性化
状態に変化することになる。この様に、２種の初段回路
の活性化状態を制御することにより安全で、かつ、消費
電力の少ない初段回路が実現できることとなる。ここ
で、図７の遅延回路の出力信号のインバート信号をφ5c
としているが、この信号は図２（ｃ）に示す入力初段回
路の出力レベルφoutを安定に保つための信号であり、
ハザード防止のための信号である。
ッシュモードのエントリー時にφ3信号が“Ｌ”レベル
となると、φ5a信号は、ＮＡＮＤに直接入力されるφ3
により遅延なしに“Ｈ”レベルとなり相補論理型初段回
路は、活性化状態となるが、φ5b信号は、ＮＯＲに入力
される遅延回路の遅延時間経過後に“Ｈ”レベルとなる
ため、カレントミラー型初段回路の非活性化は、相補論
理型初段回路の活性化時刻より遅延時間分だけ遅く実行
されることとなる。すなわち、この遅延時間中は、両初
段回路共に活性化状態となっていることとなる。さらに
セルフリフレッスモードのエグジット時には、φ3 信号
が“Ｈ”レベルとなるがエントリー時とは逆に、φ5b信
号が、φ5a信号より遅延回路の遅延時間だけ早く“Ｌ”
レベルとなるため、ここでも一時的に両初段回路の活性
化状態が存在し、その後相補論理型初段回路が非活性化
状態に変化することになる。この様に、２種の初段回路
の活性化状態を制御することにより安全で、かつ、消費
電力の少ない初段回路が実現できることとなる。ここ
で、図７の遅延回路の出力信号のインバート信号をφ5c
としているが、この信号は図２（ｃ）に示す入力初段回
路の出力レベルφoutを安定に保つための信号であり、
ハザード防止のための信号である。
【００４０】図１０に示す半導体メモリの初段回路方式
は、本発明の第２の実施例である。本実施例の第１の実
施例との相違点は、相補論理型初段回路の出力信号φ4
の使用目的であり、この点について以下説明を行なう。
は、本発明の第２の実施例である。本実施例の第１の実
施例との相違点は、相補論理型初段回路の出力信号φ4
の使用目的であり、この点について以下説明を行なう。
【００４１】本実施例におけるφ4 信号は、第１の内部
動作モード判定回路には入力されず、第１の制御回路に
直接入力される。すなわち、本相補論理型初段回路の出
力信号φ4 の使用目的であり、この点について、以下説
明を行なう。
動作モード判定回路には入力されず、第１の制御回路に
直接入力される。すなわち、本相補論理型初段回路の出
力信号φ4 の使用目的であり、この点について、以下説
明を行なう。
【００４２】本実施例におけるφ4 信号は、第１の内部
動作モード判定回路には入力されず、第１の制御回路に
直接入力される。すなわち、本相補論理型初段回路の出
力信号φ4 は、セルフリフレッシュモードのエントリー
時及びセルフリフレッシュモード中の挙動については、
第１の実施例とまったく同一であり、φ4 信号の変化点
もセルフリフレッシュモード中にＣＫＥ入力のレベル
が、本相補論理型初段回路の閾値を越えた“Ｈ”レベル
となったときのみ存在する回路であるが、本φ4信号
は、カレントミラー型初段回路の活性化にのみ使用する
ものである。図１１に本実施例のタイミングチャートを
示す。図１１において、セルフリフレッシュモードのエ
ントリーに関しては、図７の場合とまったく同様に行な
われるが、セルフリフレッシュモードの解除は、実質的
にはカレントミラー型初段回路のＣＫＥ入力信号レベル
検知により実施されることになる。同期型半導体メモリ
等、高速のＤＲＡＭ等において、小振幅インターフェー
スレベルが採用され、かつ、セルフリフレッシュ時に
は、ＣＭＯＳ ＧＮＤレベルが入力ピンに印加される様
な場合には、本来、小振幅インターフェース用に用いら
れるカレントミラー型初段回路と、セルフリフレッシュ
時にＣＭＯＳレベルを印加された場合に大いに有効とな
る相補論理型初段回路とを、本実施例に示すごとく活性
化制御を行ってやることにより、有用な初段回路方式が
実現できることとなる。すなわち、セルフリフレッシュ
モード中においても、小振幅インターフェースを用いて
おり、入力ピンには、ＶILレベルが印加されている場合
を除き、セルフリフレシュモード中のＶIL＝０ＶのＣＭ
ＯＳレベルについては、相補論理型初段回路を利用し、
セルフリフレッシュモードからの解除を前提として、Ｇ
ＴＬ，ＣＴＴ等のインターフェースＶILレベルに移行す
る際には、ＧＴＬ，ＣＴＴ等におけるＶILレベルと、０
Ｖとの中間の比較的広い電圧範囲に、相補論理型初段回
路の閾値を設定し、これ以上に入力レベルが上昇した場
合には、本来の初段回路であるカレントミラー型初段回
路を活性化してセルフリフレッシュモードの解除を含む
通常動作モードに移行する様に設定することにより、
本、半導体メモリの入力初段方式を有効に利用できるこ
ととなる。つまり、セルフリフレッシュモード中におけ
る小振幅インターフェースのＶIH／ＶILレベル判定を、
相補論理型初段回路を用いて行なうという困難を伴なわ
ずに、低消費電力の初段回路が実現できることになるわ
けである。
動作モード判定回路には入力されず、第１の制御回路に
直接入力される。すなわち、本相補論理型初段回路の出
力信号φ4 は、セルフリフレッシュモードのエントリー
時及びセルフリフレッシュモード中の挙動については、
第１の実施例とまったく同一であり、φ4 信号の変化点
もセルフリフレッシュモード中にＣＫＥ入力のレベル
が、本相補論理型初段回路の閾値を越えた“Ｈ”レベル
となったときのみ存在する回路であるが、本φ4信号
は、カレントミラー型初段回路の活性化にのみ使用する
ものである。図１１に本実施例のタイミングチャートを
示す。図１１において、セルフリフレッシュモードのエ
ントリーに関しては、図７の場合とまったく同様に行な
われるが、セルフリフレッシュモードの解除は、実質的
にはカレントミラー型初段回路のＣＫＥ入力信号レベル
検知により実施されることになる。同期型半導体メモリ
等、高速のＤＲＡＭ等において、小振幅インターフェー
スレベルが採用され、かつ、セルフリフレッシュ時に
は、ＣＭＯＳ ＧＮＤレベルが入力ピンに印加される様
な場合には、本来、小振幅インターフェース用に用いら
れるカレントミラー型初段回路と、セルフリフレッシュ
時にＣＭＯＳレベルを印加された場合に大いに有効とな
る相補論理型初段回路とを、本実施例に示すごとく活性
化制御を行ってやることにより、有用な初段回路方式が
実現できることとなる。すなわち、セルフリフレッシュ
モード中においても、小振幅インターフェースを用いて
おり、入力ピンには、ＶILレベルが印加されている場合
を除き、セルフリフレシュモード中のＶIL＝０ＶのＣＭ
ＯＳレベルについては、相補論理型初段回路を利用し、
セルフリフレッシュモードからの解除を前提として、Ｇ
ＴＬ，ＣＴＴ等のインターフェースＶILレベルに移行す
る際には、ＧＴＬ，ＣＴＴ等におけるＶILレベルと、０
Ｖとの中間の比較的広い電圧範囲に、相補論理型初段回
路の閾値を設定し、これ以上に入力レベルが上昇した場
合には、本来の初段回路であるカレントミラー型初段回
路を活性化してセルフリフレッシュモードの解除を含む
通常動作モードに移行する様に設定することにより、
本、半導体メモリの入力初段方式を有効に利用できるこ
ととなる。つまり、セルフリフレッシュモード中におけ
る小振幅インターフェースのＶIH／ＶILレベル判定を、
相補論理型初段回路を用いて行なうという困難を伴なわ
ずに、低消費電力の初段回路が実現できることになるわ
けである。
【００４３】
【発明の効果】以上説明した様に本発明は、２種の特性
の異なる初段回路を有し、各々の活性化制御を行なうこ
とにより、ＤＲＡＭにおけるセルフリフレッシュモード
等の特殊モードにおいて、通常のモードの初段回路特性
を低下させることなく、なおかつ、チップサイズ等、コ
ストアップにつながる大幅な面積の増大等を行なうこと
なく、容易に、かつ、安定的に低消費電力の初段回路を
実現することができるという非常に有効な結果を有す
る。
の異なる初段回路を有し、各々の活性化制御を行なうこ
とにより、ＤＲＡＭにおけるセルフリフレッシュモード
等の特殊モードにおいて、通常のモードの初段回路特性
を低下させることなく、なおかつ、チップサイズ等、コ
ストアップにつながる大幅な面積の増大等を行なうこと
なく、容易に、かつ、安定的に低消費電力の初段回路を
実現することができるという非常に有効な結果を有す
る。
【００４４】さらに、小振幅インターフェースの採用等
の場合においても、この有効性をそこなうことなく、低
消費電力で、かつ、高速高性能の通常動作を行なえると
いうすぐれた効果を有している。
の場合においても、この有効性をそこなうことなく、低
消費電力で、かつ、高速高性能の通常動作を行なえると
いうすぐれた効果を有している。
【図１】本発明の第１の実施例の半導体メモリの初段回
路部のブロックタイヤグラム。
路部のブロックタイヤグラム。
【図２】カレントミラー型初段回路の１実施例。
【図３】相補論理型初段回路の１実施例。
【図４】第１の内部動作モード判定回路の１実施例。
【図５】同期型半導体メモリのリフレッシュコマンド判
定回路例。
定回路例。
【図６】本発明の半導体メモリの入力初段方式によるタ
イミングチャート図。
イミングチャート図。
【図７】第１の制御回路の１実施例。
【図８】初段回路活性化タイミングチャート図。
【図９】本発明の第１の実施例の半導体メモリの初段回
路部の図。
路部の図。
【図１０】本発明の第２の実施例の半導体メモリの初段
回路部の図。
回路部の図。
【図１１】本発明の第２の実施例の入力初段方式による
タイミングチャート図。
タイミングチャート図。
Ｑ 電界効果トランジスタ ＩＮＶ インバータ ＮＡＮＤ ＮＡＮＤ回路 ＮＯＲ ＮＯＲ回路 ＤＦ Ｄ型フリップフロップ φ 各々の信号
Claims (6)
- 【請求項１】 第１の外部入力信号と、第２の外部入力
信号と、第１の外部入力信号を入力信号とする第１の入
力初段回路と、第２の外部入力信号を入力信号とする第
２の入力初段回路と、第１及び第２の入力初段回路の第
１及び第２の出力信号を入力信号の１つとする第１の内
部動作モード切り換え制御回路とを有する半導体メモリ
において、 第１の入力初段回路の構成を、活性化機能付きのカレン
トミラー型初段回路と、活性化機能付きの相補論理型初
段回路の２種によるものとし、第１の内部動作モード切
り換え制御回路の第３の出力信号により動作する第１の
制御回路を有し、前記第１の制御回路の出力信号によ
り、前記第１の入力初段回路の２つの初段回路及び第２
の初段回路の活性化状態を制御することを特徴とする半
導体メモリの初段回路方式。 - 【請求項２】 前記請求項１に示す半導体メモリの初段
回路方式において、前記第１の入力初段回路の２種の初
段回路中、相補論理型初段回路を特定動作モード時のみ
活性化し、それ以外のときにはカレントミラー型初段回
路を活性化することを特徴とする半導体メモリの初段回
路方式。 - 【請求項３】 前記請求項２に示す半導体メモリの初段
回路方式において、前記第１の入力初段回路の２種の初
段回路中、相補論理型初段回路の出力信号を、入力信号
である前記第１の外部入力信号の電位変化の際の前記相
補論理型初段回路の閾値を超える２種（高電位から低電
位又は低電位から高電位）の変化の内の一方の変化の時
にのみ電位変化を起こす回路構成とすることを特徴とす
る半導体メモリの初段回路方式。 - 【請求項４】 前記請求項３に示す半導体メモリの初段
回路方式において、入力信号である前記第１の外部入力
信号の電位変化の際に、一方の変化時のみ出力信号の電
位が変化する、第１の入力初段回路の２種の初段回路中
の相補論理型初段回路の出力信号を、特定動作モードの
解除に用いることを特徴とする半導体メモリの初段回路
方式。 - 【請求項５】 前記請求項３に示す半導体メモリの初段
回路方式において、前記第１の入力初段回路の２種の初
段回路の内、外部入力信号の電位変化の際に、一方の変
化時のみ出力信号の電位が変化する相補論理型初段回路
の出力信号を第１の制御回路の入力として用い、初段回
路の活性化状態を変化させることを特徴とする半導体メ
モリの初段回路方式。 - 【請求項６】 前記請求項５に示す半導体メモリの初段
回路方式において、第１の入力初段回路の相補論理型初
段回路の出力信号により初段回路の活性化状態を変化さ
せた後に活性化状態となるカレントミラー型初段回路又
は、前記第１の入力初段回路が、カレントミラー型初段
回路のみにより構成されている場合における当該カレン
トミラー型初段回路の出力信号により、直接的に前記特
定動作モードの解除を行なうことを特徴とする半導体メ
モリの初段回路方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5211323A JP2836453B2 (ja) | 1993-08-26 | 1993-08-26 | 半導体メモリの初段回路方式 |
| EP94113153A EP0640981B1 (en) | 1993-08-26 | 1994-08-23 | Semiconductor integrated circuit device having low-power consumption signal input circuit responsive to high-speed small-amplitude input signal |
| DE69421233T DE69421233T2 (de) | 1993-08-26 | 1994-08-23 | Integrierte Halbleiterschaltungsanordnung mit Eingangsignalschaltung von niedriger Leistung, reagierend auf ein sehr schnelles Eingangsignal von niedriger Intensität |
| US08/296,164 US5469386A (en) | 1993-08-26 | 1994-08-25 | Semiconductor integrated circuit device having low-power consumption signal input circuit responsive to high-speed small-amplitude input signal |
| KR1019940021157A KR0132633B1 (ko) | 1993-08-26 | 1994-08-26 | 진폭이작은고속입력신호에응답하는저전력소비신호입력회로를갖고있는 반도체집적회로장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5211323A JP2836453B2 (ja) | 1993-08-26 | 1993-08-26 | 半導体メモリの初段回路方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0765574A true JPH0765574A (ja) | 1995-03-10 |
| JP2836453B2 JP2836453B2 (ja) | 1998-12-14 |
Family
ID=16604056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5211323A Expired - Lifetime JP2836453B2 (ja) | 1993-08-26 | 1993-08-26 | 半導体メモリの初段回路方式 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5469386A (ja) |
| EP (1) | EP0640981B1 (ja) |
| JP (1) | JP2836453B2 (ja) |
| KR (1) | KR0132633B1 (ja) |
| DE (1) | DE69421233T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5742194A (en) * | 1995-03-14 | 1998-04-21 | Nec Corporation | Internal clock generator for a synchronous dynamic RAM |
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| JP3592386B2 (ja) * | 1994-11-22 | 2004-11-24 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
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| JP6409590B2 (ja) * | 2015-01-22 | 2018-10-24 | 富士ゼロックス株式会社 | 情報処理装置及びプログラム |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR0132633B1 (ko) | 1998-04-16 |
| EP0640981B1 (en) | 1999-10-20 |
| KR950007089A (ko) | 1995-03-21 |
| JP2836453B2 (ja) | 1998-12-14 |
| DE69421233D1 (de) | 1999-11-25 |
| EP0640981A2 (en) | 1995-03-01 |
| EP0640981A3 (en) | 1995-06-28 |
| DE69421233T2 (de) | 2000-05-31 |
| US5469386A (en) | 1995-11-21 |
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Legal Events
| Date | Code | Title | Description |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980908 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081009 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101009 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111009 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131009 Year of fee payment: 15 |
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