KR20060054575A - 반도체 메모리 장치의 명령 디코더 - Google Patents

반도체 메모리 장치의 명령 디코더 Download PDF

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Abstract

본 발명은 외부 클럭 신호의 2배의 펄스 폭을 갖는 제1 내부 클럭 신호와 상기 제1 내부 클럭신호와 반대의 위상을 갖는 제2 내부 클럭 신호에 동기하여 반도체 칩의 내부회로가 동작하도록 제어하는 명령 디코더에 관한 것이다. 내부 동작 제어부는, 외부 클럭 신호의 제1 라이징 에지에서 명령 신호가 입력되면, 상기 외부 클럭 신호의 N배의 펄스 폭을 갖는 제1 내부 클럭 신호에 동기하여 반도체 칩의 내부회로가 동작하도록 제어하고, 상기 외부 클럭 신호의 제2 라이징 에지에서 상기 명령 신호가 외부로부터 입력되면, 상기 제1 내부 클럭 신호와 반대의 위상을 갖는 제2 내부 클럭 신호에 동기하여 상기 반도체 칩의 내부회로가 동작하도록 제어한다.
명령 디코더, 외부 클럭, 내부 클럭

Description

반도체 메모리 장치의 명령 디코더{Command decoder for semiconductor memory device}
도 1은 종래의 명령 디코더를 도시한 블록도이다.
도 2는 도 2의 명령 디코더의 신호들의 파형을 나타낸 타이밍도이다.
도 3은 본 발명의 바람직한 실시예에 따른 명령 디코더를 도시한 블록도이다.
도 4는 도 3의 명령 디코더의 신호들의 파형을 나타낸 타이밍도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
110, 210 : 클럭 발생기
120, 220 : 입력 버퍼
130, 230, 240 : 래치부
250 : 합산부
260 : 내부 동작 제어부
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 외부 클럭 신호의 2배의 펄스 폭을 갖는 내부클럭들에 동기하여 반도체 칩의 내부회로가 동작하도록 제어하는 명령 디코더에 관한 것이다.
종래의 명령 디코더는 외부 클럭 신호(CLK)의 라이징 엣지에서 외부로부터 인가되는 명령 신호들, 즉 칩 선택신호(CS), 로우 어드레스 스트로우브 신호(RAS), 컬럼 어드레스 스트로우브 신호(CAS), 및 라이트 인에이블 신호(WE)를 받아 디코딩하여 모드 설정 명령(MRS), 액티브 명령(ACTIVE), 프리차지 명령(PRECHARGE), 라이트 명령(WRITE), 리드 명령(READ), 및 리플레쉬 명령(REFRESH)을 발생한다. 반도체 칩의 내부 회로들은 이러한 명령들에 따라 동작한다.
도 1은 종래의 명령 디코더를 도시한 블록도이고, 도 2는 도 1의 명령 디코더의 신호들의 파형을 나타낸 타이밍도이다.
도 1을 참조하면, 명령 디코더(100)는, 클럭 발생기(110), 입력 버퍼(120), 및 래치부(130)를 포함한다.
클럭 발생기(100)는 외부로부터 입력되는 클럭 신호(CLK)를 이용해서 외부 클럭 신호(CLK)와 같은 펄스 폭을 갖는 내부 클럭 신호(ICLK)을 발생시킨다. 즉, 1GHz(tCK=1ns)의 외부 클럭 신호(CLK)가 입력되었을 때 하이펄스가 500ps인 내부 클럭 신호(ICLK)를 생성한다. 입력 버퍼(120)는 외부로부터 입력되는 컬럼 어드레스 스트로브 신호, 즉 외부 명령 신호(CAS)를 입력받아 내부 명령 신호(CASP)를 발 생시킨다. 래치부(130)는 내부 명령 신호(CASP)를 이용해서 도 2에 도시한 바와 같이 내부 클럭(ICLK)에 동기하는 내부 명령 제어신호(CASP6)를 생성한다. 반도체 칩은 이 내부 명령 제어신호(CASP6)에 응답하여 동작한다.
외부 클럭 신호(CLK)와 동일한 펄스 폭을 갖는 내부 클럭 신호(ICLK)에 동기하여 동작하는 명령 디코더(100)는, 트랜지스터의 특성이 좋지 않은 낮은 전원전압(VDD)이나 높은 온도에서는 내부 클럭 신호(ICLK)의 펄스 폭이 너무 작아 내부 명령 제어신호(CASP6)의 펄스를 제대로 생성하지 못한다. 이로 인해 반도체 칩이 오동작하게 된다. 이럴 경우, 고속을 위해 전류 능력을 키우면 자연히 트랜지스터의 사이즈가 커지게 되고, 이로 인해, 칩 사이즈나 칩에서 소모되는 전류가 커지게 되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 외부 클럭 신호의 2배의 펄스 폭을 갖는 제1 내부 클럭 신호와 상기 제1 내부 클럭신호와 반대의 위상을 갖는 제2 내부 클럭 신호에 동기하여 반도체 칩의 내부회로가 동작하도록 제어하는 명령 디코더를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위하여, 본 발명의 바람직한 일 실시예에 따른 반도체 메모리 장치의 명령 디코더는, 외부로부터 입력되는 명령 신호를 버퍼링해서 내 부 명령 신호를 생성하는 입력 버퍼; 및 외부 클럭 신호의 제1 라이징 에지에서 상기 명령 신호가 입력되면, 상기 외부 클럭 신호의 N배의 펄스 폭을 갖는 제1 내부 클럭 신호에 동기하여 반도체 칩의 내부회로가 동작하도록 제어하고, 상기 외부 클럭 신호의 제2 라이징 에지에서 상기 명령 신호가 외부로부터 입력되면, 상기 제1 내부 클럭 신호와 반대의 위상을 갖는 제2 내부 클럭 신호에 동기하여 상기 반도체 칩의 내부회로가 동작하도록 제어하는 내부 동작 제어부를 포함한다.
상술한 목적을 달성하기 위하여, 본 발명의 바람직한 다른 실시예에 따른 반도체 메모리 장치의 명령 디코더는, 외부 클럭 신호의 제1 라이징 에지와 제2 라이징 에지에 동기하여 외부로부터 입력되는 명령 신호를 버퍼링하여 내부 명령 신호를 발생시키는 입력 버퍼; 상기 내부 명령 신호를 이용해서 외부 클럭 신호의 N배의 펄스폭을 갖는 제1 내부 클럭 신호에 동기하는 제1 내부 명령 제어신호를 생성하는 제1 래치부; 상기 내부 명령 신호를 이용해서 상기 제1 내부 클럭 신호와 반대의 위상을 갖는 제2 내부 클럭 신호에 동기하는 제2 내부 명령 제어신호를 생성하는 제2 래치부; 및 상기 외부 클럭 신호의 제1 라이징 에지에서 상기 명령 신호가 입력되면 상기 제1 내부 명령 제어신호에 응답하여 반도체 칩의 내부회로가 동작하도록 제어하고, 상기 외부 클럭 신호의 제2 라이징 에지에서 상기 명령 신호가 입력되면 상기 제2 내부 명령 제어신호에 응답하여 상기 반도체 칩의 내부회로가 동작하도록 제어하는 내부 동작 제어부를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하 기로 한다.
도 3은 본 발명의 바람직한 실시예에 따른 명령 디코더를 도시한 블록도이고, 도 4는 도 3의 명령 더코더의 신호들의 파형을 나타낸 타이밍도이다.
도 3을 참조하면, 명령 디코더(200)는 클럭 발생기(210), 입력 버퍼(220), 래치부(230, 240), 합산부(250), 및 내부 동작 제어부(260)를 포함한다.
클럭 발생기(210)는 외부 클럭 신호(CLK)를 2분주하여 도 4에 나타낸 바와 같이, 외부 클럭 신호(CLK)의'A' 라이징 에지에 동기하는 제1 내부 클럭 신호(ICLKA)와 외부 클럭 신호(CLK)의 'B' 라이징 에지에 동기하는 제2 내부 클럭 신호(ICLKB)를 발생시킨다. 제1 및 제2 내부 클럭(ICLKA, ICLKB)은 외부 클럭 신호(CLK)의 2배의 펄스 폭을 갖고, 서로 반대의 위상을 갖는다.
일반적으로 DRAM에서는 명령 신호들이 외부 클럭 신호(CLK)의 라이징 에지에서 입력된다. 그런데, 도 4에 도시된 외부 클럭 신호(CLK)의 'A' 라이징 에지에 동기하는 제1 내부 클럭 신호(ICLKA)만이 생성되게 되면, 외부 클럭 신호(CLK)의 'B' 라이징 에지에서 입력되는 명령 신호들은 인식할 수 없게 된다. 그래서, 외부 클럭 신호(CLK)의'B'라이징 에지에 동기하는 제2 내부 클럭 신호(ICLKB)를 생성한 것이다.
입력 버퍼(220)는 도 4에 도시된 바와 같이 외부 클럭 신호(CLK)의 'A' 라이징 에지와 'B' 라이징 에지에 동기하여 외부로부터 입력되는 명령 신호(CAS), 예를 들면 컬럼 어드레스 스트로브 신호를 버퍼링해서 내부 명령 신호(CASP)를 생성한다.
래치부(230)는 제1 내부 클럭신호(ICLKA)와 내부 명령신호(CASP)를 입력받아 제1 내부 클럭 신호(ICLKA)에 동기하는 제1 내부 명령 제어신호(CASPA)를 생성하고, 래치부(240)는 제1 내부 클럭 신호(ICLKA)와 반대의 위상을 갖는 제2 내부 클럭 신호(ICLKB)와 내부 명령신호(CASP)를 입력받아 제2 내부 클럭신호(ICLKB)에 동기하는 제2 내부 명령 제어신호(CASPB)를 생성한다.
여기서, 래치부(230, 240)가 두개 필요한 이유는 명령 신호(CAS)가 외부 클럭 신호(CLK)의 'A' 라이징 에지 혹은 'B' 라이징 에지에 동기하여 입력되어라도 반도체 칩의 내부회로가 동작될 수 있도록 하기 위해서이다.
합산부(250)는 제1 내부 명령 제어신호(CASPA)와 제2 내부 명령 제어신호(CASPB)를 논리 합하여 제1 및 제2 내부 클럭 신호(ICLKA, ICLKB)에 동기하는 제3 내부 명령 제어 신호(CASPAB1)를 생성하는 오어 게이트(NR1)로 구성된다. 이 오어 게이트(NR1)는 제1 및 제2 내부 클럭 신호(ICLKA, ICLKB) 중 하나가 하이레벨일 때 하이레벨의 제3 내부 명령 제어신호(CASPAB1)를 출력한다. 합산부(250)가 제3 내부 명령 제어신호(CASPAB1)를 발생시키는 이유는 라인 수가 많아지면 칩 사이즈가 커지기 때문이다. 따라서, 제1 내부 명령 제어신호(CASPA)와 제2 내부 명령 제어신호(CASPB)를 합산하여 제3 내부 명령 제어신호(CASPAB1)를 발생시키면, 신호 라인 수가 줄게 되어, 칩 사이즈가 감소하게 되는 이점이 있다.
내부 동작 제어부(260)는 노어 게이트 래치(NR2, NR3)와 인버터(IV1)로 구성된다. 노어 게이트 래치(NR2, NR3)는 제1 및 제2 내부 명령 제어신호(CASPA, CASPB)를 반전 논리 합하여 래치시킨다. 인버터(IV1)는 노어 게이트 래치(NR2, NR3)의 출력신호를 반전시켜서, 반도체 칩의 내부 동작을 제어하기 위한 내부 동작 제어신호(CASPAB2)를 발생시킨다.
만약, 제1 내부 명령 제어신호(CASPA)가 하이레벨로 노어 게이트 래치(NR2, NR3)에 입력되면, 노어 게이트 래치(NR2, NR3)가 로우레벨을 출력하고, 인버터(IV1)는 로우레벨을 반전시켜서 하이레벨의 내부 동작 제어신호(CASPAB2)를 출력한다. 이렇게 되면, 반도체 칩의 내부회로가 제1 내부 클럭 신호(ICLKA)에 동기하여 동작하게 된다. 반대로, 제2 내부 명령 제어신호(CASPB)가 하이레벨로 노어 게이트 래치(NR2, NR3)에 입력되면, 노어 게이트 래치(NR2, NR3)가 하이레벨을 출력하고, 인버터(IV1)는 하이레벨을 반전시켜서 로우레벨의 내부 동작 제어신호(CASPAB2)를 출력한다. 이렇게 되면, 반도체 칩의 내부회로가 상기 제1 내부 클럭 신호와 반대의 위상을 갖는 제2 내부 클럭 신호(ICLKA)에 동기하여 동작하게 된다.
좀 더 설명하면, 내부 동작 제어부(260)는 명령 신호(CAS)가 외부 클럭 신호(CLK)의 'A' 라이징 에지에서 외부로부터 입력되었는지 외부 클럭 신호(CLK)의 'B' 라이징 에지에서 외부로부터 입력되었는지를 감지하여, 외부 클럭 신호(CLK)의 'A' 라이징 에지에서 명령 신호(CAS)가 외부로부터 입력되면, 반도체 칩의 내부회로가 제1 내부 클럭 신호(ICLKA)에 동기하여 동작하고, 외부 클럭 신호(CLK)의 'B' 라이징 에지에서 명령 신호(CAS)가 외부로부터 입력되면 반도체 칩의 내부회로가 제2 내부 클럭 신호(ICLKB)에 동기하여 동작하도록 제어한다.
상술한 바와 같이, 본 발명에 의하면, 외부 클럭 신호의 2배의 펄스 폭을 갖는 제1 내부 클럭 신호와 상기 제1 내부 클럭 신호와 반대의 위상을 갖는 제2 내부 클럭 신호에 동기하여 반도체 칩의 내부회로를 동작시킴으로써 클럭 신호의 펄스 폭이 작아서 발생되었던 종래의 문제점을 해결할 수 있다. 이로 인해 보다 안정적인 고속 동작을 수행할 수 있는 이점이 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야에서 통상의 기술을 가진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (11)

  1. 외부로부터 입력되는 명령 신호를 버퍼링해서 내부 명령 신호를 생성하는 입력 버퍼; 및
    외부 클럭 신호의 제1 라이징 에지에서 상기 명령 신호가 입력되면, 상기 외부 클럭 신호의 N배의 펄스 폭을 갖는 제1 내부 클럭 신호에 동기하여 반도체 칩의 내부회로가 동작하도록 제어하고, 상기 외부 클럭 신호의 제2 라이징 에지에서 상기 명령 신호가 외부로부터 입력되면, 상기 제1 내부 클럭 신호와 반대의 위상을 갖는 제2 내부 클럭 신호에 동기하여 상기 반도체 칩의 내부회로가 동작하도록 제어하는 내부 동작 제어부를 포함하는 반도체 메모리 장치의 명령 디코더.
  2. 제1 항에 있어서,
    상기 제1 및 제2 내부 클럭 신호는 상기 외부 클럭 신호의 2배의 펄스 폭을 갖는 반도체 메모리 장치의 명령 디코더.
  3. 제1 항에 있어서,
    상기 내부 명령 신호를 이용해서 상기 제1 내부 클럭 신호에 동기하는 제1 내부 명령 제어신호를 생성하는 제1 래치부; 및
    상기 내부 명령 신호를 이용해서 상기 제1 내부 클럭 신호와 반대의 위상을 갖는 제2 내부 클럭 신호에 동기하는 제2 내부 명령 제어신호를 생성하는 제2 래치부를 더 포함하는 반도체 메모리 장치의 명령 디코더.
  4. 제3 항에 있어서,
    상기 내부 동작 제어부는, 상기 제1 및 제2 내부 명령 제어신호들을 입력받아 상기 반도체 칩의 내부회로의 동작을 제어하기 위한 내부 동작 제어신호를 발생시키는 래치소자를 포함하는 반도체 메모리 장치의 명령 디코더.
  5. 제3 항에 있어서,
    상기 제1 및 제2 내부 명령 제어신호를 합산해서 제3 내부 동작 제어신호를 발생시키는 합산부를 더 포함하는 반도체 메모리 장치의 명령 디코더.
  6. 제1 항에 있어서,
    상기 외부 클럭 신호를 이용해서 상기 외부 클럭 신호의 2배의 펄스 폭을 갖는 상기 제1 및 제2 내부 클럭 신호들을 생성하는 클럭 발생기를 더 포함하는 반도체 메모리 장치의 명령 디코더.
  7. 외부 클럭 신호의 제1 라이징 에지와 제2 라이징 에지에 동기하여 외부로부터 입력되는 명령 신호를 버퍼링하여 내부 명령 신호를 발생시키는 입력 버퍼;
    상기 내부 명령 신호를 이용해서 외부 클럭 신호의 N배의 펄스폭을 갖는 제1 내부 클럭 신호에 동기하는 제1 내부 명령 제어신호를 생성하는 제1 래치부;
    상기 내부 명령 신호를 이용해서 상기 제1 내부 클럭 신호와 반대의 위상을 갖는 제2 내부 클럭 신호에 동기하는 제2 내부 명령 제어신호를 생성하는 제2 래치부; 및
    상기 외부 클럭 신호의 제1 라이징 에지에서 상기 명령 신호가 입력되면 상기 제1 내부 명령 제어신호에 응답하여 반도체 칩의 내부회로가 동작하도록 제어하고, 상기 외부 클럭 신호의 제2 라이징 에지에서 상기 명령 신호가 입력되면 상기 제2 내부 명령 제어신호에 응답하여 상기 반도체 칩의 내부회로가 동작하도록 제어하는 내부 동작 제어부를 포함하는 반도체 메모리 장치의 명령 디코더.
  8. 제7 항에 있어서,
    상기 제1 및 제2 내부 클럭 신호는 상기 외부 클럭 신호의 2배의 펄스 폭을 갖는 반도체 메모리 장치의 명령 디코더.
  9. 제7 항에 있어서,
    상기 제1 및 제2 내부 명령 제어신호들을 합산해서 제3 내부 동작 제어신호를 발생시키는 합산부를 더 포함하는 반도체 메모리 장치의 명령 디코더.
  10. 제7 항에 있어서,
    상기 내부 동작 제어부는, 상기 제1 및 제2 내부 명령 제어신호들을 입력받아 상기 반도체 칩의 내부회로의 동작을 제어하기 위한 내부 동작 제어신호를 발생시키는 래치소자를 포함하는 반도체 메모리 장치의 명령 디코더.
  11. 제 7 항에 있어서,
    상기 외부 클럭 신호를 이용해서 상기 외부 클럭 신호의 2배의 펄스폭을 갖는 상기 제1 및 제2 내부 클럭 신호를 발생시키는 클럭 발생기를 더 포함하는 반도체 메모리 장치의 명령 디코더.
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