JP4727799B2 - 半導体集積回路及び外部信号の取り込み方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は外部クロック信号に同期して外部信号を内部回路へ取り込む同期型半導体集積回路及び外部信号の取り込み方法に関するものである。
【０００２】
近年、同期式ＤＲＡＭ（以下、ＳＤＲＡＭという）等のように、外部クロック信号に同期して高速に動作する半導体集積回路が多くなっている。この様なクロック同期式の半導体集積回路は、外部クロックを基にして、内部の各回路を動作させるためのタイミング信号を生成している。
【０００３】
例えばＳＤＲＡＭの場合、この様なタイミング信号の一つとして、アドレス取り込み信号がある。ＳＤＲＡＭは、外部クロック信号に同期したアドレス取り込み信号を生成し、この信号に応答して外部から与えられたアドレス信号を正確に内部回路に取り込む。このようなＳＤＲＡＭを搭載する装置（システム）の高機能化が進み、更なる動作速度の高速化が要求されている。これに伴い外部クロック信号の周期が短くなると、外部クロック信号を基に生成されるアドレス取り込み信号のパルス幅も短くなり、内部回路に外部から与えられるアドレス信号を正確に取り込むことが困難になってきている。このため、タイミング信号のパルス幅の制御を容易であり、外部信号を正確に内部回路に取り込むことができる半導体集積回路が求められている。
【０００４】
【従来の技術】
図７は、従来例のブロック回路図であり、ＳＤＲＡＭの一部ブロック回路図を示す。
【０００５】
入力バッファ回路１１は、外部から供給されるアドレス信号を増幅してラッチ回路１２に出力する。
ラッチ回路１２には、図示しない制御回路（クロックバッファ）から内部クロック信号ｃｌｋｚが入力される。制御回路は外部クロック信号に同期して内部クロック信号ｃｌｋｚを生成する。ラッチ回路１２は、内部クロック信号ｃｌｋｚに応答して入力バッファ回路１１の出力信号をラッチし、そのラッチ信号を内部回路としてのデコーダ回路１３に出力する。
【０００６】
デコーダ回路１３には、図示しない制御回路（コマンドデコーダ）からアドレス取り込み信号ｒａｌｚが入力される。制御回路は、外部から供給されるコマンドに応答し、内部クロック信号ｃｌｋｚに同期したアドレス取り込み信号ｒａｌｚを生成する。デコーダ回路１３は、アドレス取り込み信号ｒａｌｚに応答してラッチ回路１２の出力信号を取り込む。
【０００７】
図８は、従来例の回路図である。
入力バッファ回路１１は複数段（図において偶数段）のインバータ回路２１，２２から構成され、外部アドレス信号ＡＤＤを増幅した信号をラッチ回路１２に出力する。
【０００８】
ラッチ回路１２は、第１及び第２ラッチ２３，２４から構成される。第１ラッチ２３のトランスファゲート２５はＨレベルの内部クロック信号ｃｌｋｚに応答してオンし、Ｌレベルのそれに応答してオフする。第２ラッチ２４のトランスファゲート２６はＬレベルの内部クロック信号ｃｌｋｚに応答してオンし、Ｈレベルのそれに応答してオフする。このトランスファゲート２５，２６の動作によって、ラッチ回路１２は、Ｈレベルの内部クロック信号ｃｌｋｚに応答して入力信号即ち入力バッファ回路１１の出力信号を第１ラッチ２３に取り込んでラッチし、Ｌレベルの内部クロック信号ｃｌｋｚに応答してラッチ信号を第１ラッチ２３から第２ラッチ２４に転送・ラッチし、そのラッチレベルを持つ信号ＳＧ１を出力する。
【０００９】
デコーダ回路１３は入力部にラッチ２７を備え、そのラッチ２７はアドレス取り込み信号ｒａｌｚに応答してオンオフするトランスファゲート２８を備える。トランスファゲート２８は、Ｈレベルの取り込み信号ｒａｌｚに応答してオンし、Ｌレベルの取り込み信号ｒａｌｚに応答してオフする。これにより、ラッチ２７は、取り込み信号ｒａｌｚがＨレベルの期間にラッチ回路１２の出力信号ＳＧ１を取り込みラッチし、そのラッチレベルを持つ信号ＳＧ２を出力する。
【００１０】
図９は、従来例のタイミング図である。
ＳＤＲＡＭは、外部クロック信号ＣＬＫに基づいて内部クロック信号ｃｌｋｚを生成する。ラッチ回路１２は、内部クロック信号ｃｌｋｚの立ち下がりエッジに応答してラッチしたレベルを持つ信号ＳＧ１を出力する。
【００１１】
そして、外部クロック信号ＣＬＫの立ち上がりエッジに応答してコマンドｃｍｄを受け取り、内部クロック信号ｃｌｋｚに同期して、その信号ｃｌｋｚの立ち下がりエッジに基づいて所定期間Ｈレベルの取り込み信号ｒａｌｚを生成する。デコーダ回路１３はＨレベルの取り込み信号ｒａｌｚにより信号ＳＧ１をラッチ２７にてラッチする。従って、ラッチ２７は、取り込み信号ｒａｌｚの立ち上がりエッジから次の立ち上がりエッジの期間ラッチしたレベルを持つ信号ＳＧ２を出力する。
【００１２】
【発明が解決しようとする課題】
ところで、デコーダ回路１３のラッチ２７は、ラッチ信号を利用するデコーダ部などの回路を動作させるために必要な駆動能力を持ち、それにより信号ＳＧ１をラッチするために取り込み信号ｒａｌｚのパルス幅が一定期間必要である。
【００１３】
高速動作のために外部クロック信号ＣＬＫの周期が短くなると、取り込み信号ｒａｌｚのパルス幅も短くする必要がある。これは、取り込み信号ｒａｌｚのパルス幅が長いと、次のサイクルにまたがり次の外部アドレス信号の影響を受けて誤ラッチを起こす可能性があるからである。しかし、取り込み信号ｒａｌｚのパルス幅を外部クロック信号ＣＬＫのパルス幅に応じて短くすると、ラッチ期間が短くなってラッチ２７にて正確なラッチをすることが難しくなる。
【００１４】
取り込み信号ｒａｌｚのパルス幅を一定期間とするためにディレイ回路などが用いられる。しかし、ディレイ回路はプロセス変動などの外部要因の影響を受け、必要なパルス幅を持つように取り込み信号ｒａｌｚのパルス幅を制御することが困難であった。
【００１５】
本発明は上記問題点を解決するためになされたものであって、その目的は取り込み信号のパルス幅制御を容易にし、それによる外部信号の取り込みを正確に行うことができる半導体集積回路及び外部信号の取り込み方法を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、外部クロック信号と外部制御信号とに基づいて、前記外部クロック信号よりもパルス幅が長い取り込み信号を生成する制御回路と、保持信号に基づいて外部信号を保持し、その保持した信号を内部回路に出力する保持回路と、を備え、制御回路は、前記取り込み信号に基づいて前記保持回路が一定期間信号を保持するように前記保持信号を生成するようにした。このように、内部回路が外部信号を取り込む取り込み信号に基づく保持信号によって保持回路が一定期間信号を保持することで、誤った信号を取り込むことが防がれる。
【００１７】
請求項２に記載の発明は、外部クロック信号に同期した内部クロック信号に応答して外部信号を取り込み保持する第２の保持回路を備え、保持回路は第２の保持回路の出力信号を入力し、該信号を保持信号に基づいて一定期間保持する。このように、内部回路が外部信号を取り込む取り込み信号に基づく保持信号によって保持回路が一定期間信号を保持することで、第２の保持回路の出力信号が内部クロック信号により変化しても、誤った信号を取り込むことが防がれる。
【００１８】
制御回路は、請求項３に記載の発明のように、取り込み信号により内部回路が外部信号を取り込む期間よりも長い期間保持回路が外部信号を保持するように保持信号を生成する。これにより、外部要因の影響を受けて取り込み信号が変化しても、信号が正確に内部回路に取り込まれる。
【００１９】
制御回路は、請求項４に記載の発明のように、取り込み信号と、該取り込み信号を遅延させた遅延信号とに基づいて保持信号を生成する。これにより、外部要因の影響を受けて取り込み信号が変化しても、信号が正確に内部回路に取り込まれる。
【００２０】
制御回路は、請求項５に記載の発明のように、取り込み信号と外部クロック信号に同期した内部クロック信号とに基づいて保持信号を生成する。これにより、外部要因の影響を受けて取り込み信号が変化しても、信号が正確に内部回路に取り込まれる。
【００２１】
制御回路は、請求項６に記載の発明のように、内部クロック信号に同期したパルスを持ち、取り込み信号に対応する期間パルスを持たないよう保持信号を生成する。
これにより、外部要因の影響を受けて取り込み信号が変化しても、信号が正確に内部回路に取り込まれる。
【００２４】
請求項７に記載の発明は、外部クロック信号に基づいて内部クロック信号を生成する第１の制御回路と、内部クロック信号と外部制御信号に基づいて、内部クロック信号よりもパルス幅が長い取り込み信号を生成する第２の制御回路と、取り込み信号に応答して外部信号を取り込む内部回路と、保持信号に基づいて外部信号を保持し、その保持した信号を内部回路に出力する保持回路と、取り込み信号に基づいて保持回路が一定期間信号を保持するように保持信号を生成する第３の制御回路と、を備えた。
このように、内部回路が外部信号を取り込む取り込み信号に基づく保持信号によって保持回路が一定期間信号を保持することで、誤った信号を取り込むことが防がれる。
【００２５】
請求項８に記載の発明は、外部クロック信号に基づいて内部クロック信号を生成する第１の制御回路と、内部クロック信号と外部制御信号に基づいて、内部クロック信号よりもパルス幅が長い取り込み信号を生成する第２の制御回路と、取り込み信号に応答して外部信号を取り込む内部回路と、内部クロック信号に基づいて外部信号を保持し、その保持した信号を出力する第１の保持回路と、保持信号に基づいて第１の保持回路の出力信号を保持し、その保持した信号を内部回路に出力する第２の保持回路と、取り込み信号に基づいて第２の保持回路が一定期間信号を保持するように保持信号を生成する第３の制御回路と、を備えた。このように、内部回路が外部信号を取り込む取り込み信号に基づく保持信号によって保持回路が一定期間信号を保持することで、第１の保持回路の出力信号が内部クロック信号により変化しても、誤った信号を取り込むことが防がれる。
請求項９に記載の発明は、外部クロック信号と外部制御信号とに基づいて、外部クロック信号よりもパルス幅が長い取り込み信号を制御回路で生成し、外部信号を保持信号に基づいて保持回路に保持し、取り込み信号に基づいて保持回路が一定期間信号を保持するように保持信号を制御回路で生成し、保持した信号を内部回路に取り込むようにした。
【００２６】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図３に従って説明する。
【００２７】
尚、説明の便宜上、図７，図８と同様の構成については同一の符号を付してその説明を一部省略する。
図１は、本実施形態のＳＤＲＡＭの一部ブロック回路図である。
【００２８】
ＳＤＲＡＭは、第１制御回路３１、第２制御回路３２、入力バッファ回路１１、第１ラッチ回路１２、第２ラッチ回路３３、デコーダ回路１３を含む。
第１制御回路３１は、クロックバッファを含み、外部クロック信号ＣＬＫを入力し、それに同期した内部クロック信号ｃｌｋｚを生成する。また、第１制御回路３１は、コマンドデコーダを含み、外部クロック信号ＣＬＫに応答して外部コマンドｃｍｄを入力する。外部コマンドｃｍｄは、本実施形態では、コラムアドレスストローブ信号、ライトイネーブル信号等の複数の信号から構成され、第１制御回路３１は、複数の信号から各種コマンドをデコードする。そして、第１制御回路３１は、外部アドレス信号の取り込みが必要なコマンドに応答して内部クロック信号ｃｌｋｚに同期したアドレス取り込み信号ｒａｌｚを生成する。そして、第１制御回路３１は、内部クロック信号ｃｌｋｚを第１ラッチ回路１２に、アドレス取り込み信号ｒａｌｚをデコーダ回路１３及び第２制御回路３２に出力する。
【００２９】
第２制御回路３２は、第１制御回路３１からのアドレス取り込み信号ｒａｌｚに応答して第２ラッチ回路３３が第１ラッチ回路１２からの入力信号を一定期間保持するように生成した保持信号ｈｏｌｄｚを第２ラッチ回路３３に出力する。詳しくは、第２制御回路３２は、取り込み信号ｒａｌｚのＨレベルのパルス幅よりも所定時間長いＨレベルのパルス幅を持つ保持信号ｈｏｌｄｚを生成する。即ち、第２制御回路３２は取り込み信号ｒａｌｚの立ち上がりに応答して保持信号ｈｏｌｄｚを立ち上げ、取り込み信号ｒａｌｚの立ち下がりから所定時間遅れて保持信号ｈｏｌｄｚを立ち下げる。そして、第２制御回路３２は、このように生成した保持信号ｈｏｌｄｚを第２ラッチ回路３３に出力する。
【００３０】
第２ラッチ回路３３は、第２制御回路３２から保持信号ｈｏｌｄｚを入力し、その保持信号ｈｏｌｄｚに応答して第１ラッチ回路１２の出力信号をラッチした信号をデコーダ回路１３に出力する。詳しくは、第２ラッチ回路３３は、活性化した（例えばＨレベルの）保持信号ｈｏｌｄｚに応答して第１ラッチ回路１２の出力信号をラッチし、そのラッチレベルを持つ信号を保持信号ｈｏｌｄｚがＨレベルの期間保持する。そして、第２ラッチ回路３３は、非活性（例えばＬレベル）の保持信号ｈｏｌｄｚに応答して第１ラッチ回路１２の出力信号と実質的に同じレベルを持つ信号をデコーダ回路１３に出力する。
【００３１】
保持信号ｈｏｌｄｚがＨレベルの期間（パルス幅）は、取り込み信号ｒａｌｚのパルス幅よりも長い。また、保持信号ｈｏｌｄｚの立ち上がりは取り込み信号ｒａｌｚのそれに同期し、保持信号ｈｏｌｄｚの立ち下がりは取り込み信号ｒａｌｚのそれより所定時間遅れている。
【００３２】
そして、取り込み信号ｒａｌｚがＨレベルの期間は、デコーダ回路１３が入力信号をラッチするために必要な期間である。即ち、第２ラッチ回路３３は、保持信号ｈｏｌｄｚに応答してデコーダ回路１３に必要なラッチ期間よりも長く、そのラッチ期間のほぼ開始からラッチ期間の終了よりも遅くまで出力信号を保持している。
【００３３】
従って、高速動作のために外部クロック信号ＣＬＫの周期が短くなっても、第２ラッチ回路３３がデコーダ回路１３のラッチ期間よりも長く信号を保持しているため、誤ラッチが起きない。また、取り込み信号ｒａｌｚに基づいて生成した保持信号ｈｏｌｄｚにより第２ラッチ回路３３が出力信号を保持しているため、プロセス変動などの外部要因により取り込み信号ｒａｌｚのパルス幅が変動しても、デコーダ回路１３は正確に信号を取り込むことができる。
【００３４】
図２は、第一実施形態の回路図である。
第２制御回路３２は、第１〜第４インバータ回路４１〜４３、第１及び第２遅延回路４４，４５、第１ナンド回路４６、フリップフロップ４７から構成される。
【００３５】
第１インバータ回路４１には取り込み信号ｒａｌｚが入力され、出力端子は第１遅延回路４４、フリップフロップ４７に接続されている。第１遅延回路４４は偶数個（本実施形態では４個）の直列接続されたインバータ回路から構成され、その個数により入力信号を遅延させた信号を第２遅延回路４５及び第１ナンド回路４６に出力する。第２遅延回路４５は奇数個（本実施形態では５個）の直列接続されたインバータ回路から構成され、その個数により入力信号を遅延させかつ反転した信号を第１ナンド回路４６に出力する。
【００３６】
第１ナンド回路４６は第１インバータ回路４１の出力信号と遅延回路４４の出力信号とが入力され、出力端子はフリップフロップ４７に接続されている。フリップフロップ４７は第２及び第３ナンド回路４８，４９から構成され、第２ナンド回路４８には第１インバータ回路４１の出力信号と第３ナンド回路４９の出力信号とが入力され、第３ナンド回路４９には第１ナンド回路４６の出力信号と第２ナンド回路４８の出力信号とが入力される。そして、フリップフロップ４７の出力端子である第２ナンド回路４８の出力端子は、第２インバータ回路４２に接続され、その第２インバータ回路４２の出力端子は第３インバータ回路４３の入力端子に接続されている。そして、第３インバータ回路４３から保持信号ｈｏｌｄｚが出力される。
【００３７】
第２ラッチ回路３３は、トランスファゲート５１とインバータ回路５２〜５５から構成される。トランスファゲート５１は一対のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタから構成され、ＰチャネルＭＯＳトランジスタのゲートには保持信号ｈｏｌｄｚが供給され、ＮチャネルＭＯＳトランジスタのゲートには保持信号ｈｏｌｄｚをインバータ回路５２により反転した信号が供給される。従って、トランスファゲート５１は、Ｈレベルの保持信号ｈｏｌｄｚに応答してオフし、Ｌレベルの保持信号ｈｏｌｄｚに応答してオンする。そして、トランスファゲート５１がオンしている間、第１ラッチ回路１２の出力信号ＳＧ１１が第２ラッチ回路３３内部に伝達され、トランスファゲート５１がオフすると信号ＳＧ１１の伝達が遮断される。
【００３８】
伝達される第１ラッチ回路１２の出力信号ＳＧ１１は、第２インバータ回路５３の入力端子に供給され、その入力端子には第３インバータ回路５４の出力端子が接続され、第２インバータ回路５３の出力端子は第３及び第４インバータ回路５４，５５の入力端子に接続されている。そして、第４インバータ回路５５から、トランスファゲート５１がオフすることによって第２及び第３インバータ回路５３，５４にてラッチしたレベルを持つ信号ＳＧ１２がデコーダ回路１３に出力される。
【００３９】
次に、上記のように構成されたＳＤＲＡＭの作用を図３に従って説明する。
図１の第１制御回路３１は、外部クロック信号ＣＬＫに基づいて内部クロック信号ｃｌｋｚを生成する。第１ラッチ回路１２は、内部クロック信号ｃｌｋｚの立ち下がりエッジに応答してラッチしたレベルを持つ信号ＳＧ１１を出力する。
【００４０】
また、第１制御回路３１は、外部クロック信号ＣＬＫの立ち上がりエッジに応答してコマンドｃｍｄを受け取り、内部クロック信号ｃｌｋｚに同期して、その信号ｃｌｋｚの立ち下がりエッジに基づいて所定期間Ｈレベルの取り込み信号ｒａｌｚを生成する。そして、第２制御回路３２は、取り込み信号ｒａｌｚに基づいて、それのパルス幅よりも時間Δｔ（図３参照）だけ長いパルス幅を持つ保持信号ｈｏｌｄｚを生成する。この時間Δｔが図２の遅延回路４４による遅延時間に相当する。
【００４１】
第２ラッチ回路３３は、Ｈレベルの保持信号ｈｏｌｄｚに応答して第１ラッチ回路１２の出力信号ＳＧ１１をラッチし、そのラッチレベルを持つ信号ＳＧ１２を、保持信号ｈｏｌｄｚがＨレベルの期間保持する。デコーダ回路１３はＨレベルの取り込み信号ｒａｌｚにより信号ＳＧ１２をラッチし、そのラッチレベルを持つ信号ＳＧ１３を次段のデコーダ部等に出力する。
【００４２】
取り込み信号ｒａｌｚがＨレベルであるラッチ期間の間に内部クロック信号ｃｌｋｚの立ち下がりに応答して第１ラッチ回路１２の出力信号ＳＧ１１のレベルが変化する。しかし、取り込み信号ｒａｌｚよりパルス幅の長い保持信号ｈｏｌｄｚによって第２ラッチ回路３３の出力信号ＳＧ１２が保持されているため、誤ラッチを起こさない。
【００４３】
また、外部要因の影響を受けて取り込み信号ｒａｌｚのパルス幅が変動しても、保持信号ｈｏｌｄｚのパルス幅が取り込み信号ｒａｌｚに基づいて生成され同様に変動して第２ラッチ回路３３が信号ＳＧ１２を保持しているため、誤ラッチを起こさない。
【００４４】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）第２制御回路３２は、第１制御回路３１からのアドレス取り込み信号ｒａｌｚに応答して第２ラッチ回路３３が第１ラッチ回路１２からの入力信号を一定期間保持するように生成した保持信号ｈｏｌｄｚを第２ラッチ回路３３に出力する。第２ラッチ回路３３は、第２制御回路３２から保持信号ｈｏｌｄｚを入力し、その保持信号ｈｏｌｄｚに応答して第１ラッチ回路１２の出力信号をラッチした信号をデコーダ回路１３に出力するようにした。その結果、高速動作のために外部クロック信号ＣＬＫの周期が短くなっても、第２ラッチ回路３３がデコーダ回路１３のラッチ期間よりも長く信号を保持しているため、誤ラッチを防止することができる。
【００４５】
（２）第２制御回路３２が取り込み信号ｒａｌｚに基づいて生成した保持信号ｈｏｌｄｚにより第２ラッチ回路３３が出力信号を保持しているため、プロセス変動などの外部要因により取り込み信号ｒａｌｚのパルス幅が変動しても、デコーダ回路１３は正確に信号を取り込むことができ、その取り込み信号ｒａｌｚのパルス幅制御が容易になる。
【００４６】
（３）第２制御回路３２は取り込み信号ｒａｌｚの立ち上がりに応答して保持信号ｈｏｌｄｚを立ち上げ、取り込み信号ｒａｌｚの立ち下がりから所定時間遅れて保持信号ｈｏｌｄｚを立ち下げるようにした。その結果、取り込み信号ｒａｌｚのＨレベルのパルス幅よりも所定時間長いＨレベルのパルス幅を持つ保持信号ｈｏｌｄｚを容易に生成することができる。
【００４７】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図４〜図６に従って説明する。
尚、説明の便宜上、図１，図２と同様の構成については同一の符号を付してその説明を一部省略する。
【００４８】
図４は、本実施形態のＳＤＲＡＭの一部ブロック回路図である。
ＳＤＲＡＭは、第１制御回路３１（図１参照）、第２制御回路６１、入力バッファ回路１１、ラッチ回路１２、デコーダ回路１３を含む。
【００４９】
第２制御回路６１は、第１制御回路３１から内部クロック信号ｃｌｋｚ及びアドレス取り込み信号ｒａｌｚを入力し、それらに基づいてラッチ回路１２が入力バッファ回路１１からの入力信号を一定期間保持するように生成したイネーブル信号ｅｎをそのラッチ回路１２に出力する。
【００５０】
詳しくは、第２制御回路６１は、内部クロック信号ｃｌｋｚに同期したパルスを持ち、且つ取り込み信号ｒａｌｚに対応する期間パルスを持たないイネーブル信号ｅｎを生成する。取り込み信号ｒａｌｚに対応する期間は、その取り込み信号ｒａｌｚがＨレベルの期間（デコーダ回路１３のラッチ期間）よりも長いように設定されている。即ち、第２制御回路６１は、内部クロック信号ｃｌｋｚに同期したパルスを持ち、取り込み信号ｒａｌｚの立ち上がりから始まり、その信号ｒａｌｚの立ち下がりより所定時間遅い時間までのあいだ、パルスを持たない（Ｌレベルの）イネーブル信号ｅｎを生成する。そして、第２制御回路６１は、このように生成したイネーブル信号ｅｎをラッチ回路１２に出力する。
【００５１】
ラッチ回路１２は、第２制御回路６１からイネーブル信号ｅｎを入力し、そのイネーブル信号ｅｎに応答して入力バッファ回路１１の出力信号をラッチした信号をデコーダ回路１３に出力する。詳しくは、ラッチ回路１２は、イネーブル信号ｅｎがＨレベルの期間に取り込んだ入力バッファ回路１１の出力信号を、Ｌレベルのイネーブル信号ｅｎに応答してラッチし、そのラッチレベルを持つ信号をイネーブル信号ｅｎの次の立ち下がりエッジまでの期間保持する。
【００５２】
イネーブル信号ｅｎがＬレベルの期間（パルス幅）は、取り込み信号ｒａｌｚのパルス幅よりも長い。詳しくは、イネーブル信号ｅｎの立ち下がりは取り込み信号ｒａｌｚの立ち上がりとほぼ同じかそれよりも早く、イネーブル信号ｅｎの立ち上がりは取り込み信号ｒａｌｚの立ち下がりから所定時間遅い時間とほぼ同じかそれよりも遅い。
【００５３】
そして、取り込み信号ｒａｌｚがＨレベルの期間は、デコーダ回路１３が入力信号をラッチするために必要な期間である。即ち、ラッチ回路１２は、イネーブル信号ｅｎに応答してデコーダ回路１３に必要なラッチ期間よりも長く、そのラッチ期間の開始かそれよりも早くからラッチ期間の終了よりも遅くまで出力信号を保持している。
【００５４】
従って、高速動作のために外部クロック信号ＣＬＫの周期が短くなっても、ラッチ回路１２がデコーダ回路１３のラッチ期間よりも長く信号を保持しているため、誤ラッチが起きない。また、取り込み信号ｒａｌｚに基づいて生成したイネーブル信号ｅｎによりラッチ回路１２が出力信号を保持しているため、プロセス変動などの外部要因により取り込み信号ｒａｌｚのパルス幅が変動しても、デコーダ回路１３は正確に信号を取り込むことができる。
【００５５】
図５は、本実施形態の回路図である。
第２制御回路６１は、第１〜第４インバータ回路７１〜７４、遅延回路７５、第１及び第２ナンド回路７６，７７、フリップフロップ７８から構成される。
【００５６】
第１及び第２インバータ回路７１，７２には取り込み信号ｒａｌｚが入力され、第１インバータ回路７１の出力端子は遅延回路７５及び第１ナンド回路７６に接続され、第２インバータ回路７２の出力端子はフリップフロップ７８に接続されている。
【００５７】
遅延回路７５は奇数個（本実施形態では３個）の直列接続されたインバータ回路から構成され、その個数により入力信号を遅延させた信号を第１ナンド回路７６に出力する。
【００５８】
第１ナンド回路７６は第１インバータ回路７１の出力信号と遅延回路７５の出力信号とが入力され、出力端子はフリップフロップ７８に接続されている。
フリップフロップ７８は第３及び第４ナンド回路７９，８０から構成され、第３ナンド回路７９には第２インバータ回路７２の出力信号と第４ナンド回路８０の出力信号とが入力され、第４ナンド回路８０には第１ナンド回路７６の出力信号と第３ナンド回路７９の出力信号とが入力される。そして、フリップフロップ７８の出力端子である第３ナンド回路７９の出力端子は、第３インバータ回路７３に接続され、その第３インバータ回路７３の出力端子は第２ナンド回路７７に接続されている。
【００５９】
この第３インバータ回路７３の出力信号は、取り込み信号ｒａｌｚのＨレベルのパルス幅よりも所定時間長いＬレベルのパルス幅を持つ。詳しくは、取り込み信号ｒａｌｚの立ち上がりに応答してＬレベルに立ち下がり、取り込み信号ｒａｌｚの立ち下がりから遅延回路７５の遅延時間だけ遅れて立ち上がる。
【００６０】
第２ナンド回路７７には、内部クロック信号ｃｌｋｚが入力され、その出力端子は第４インバータ回路７４の入力端子に接続されている。そして、第４インバータ回路７４からイネーブル信号ｅｎが出力される。
【００６１】
ラッチ回路１２は、第１及び第２ラッチ２３，２４から構成され、第１ラッチ２３の第１トランスファゲート２５はＨレベルのイネーブル信号ｅｎに応答してオンし、Ｌレベルのそれに応答してオフする。第２ラッチ２４の第２トランスファゲート２６はＬレベルのイネーブル信号ｅｎに応答してオンし、Ｈレベルのそれに応答してオフする。この第１及び第２トランスファゲート２５，２６の動作によって、ラッチ回路１２は、Ｈレベルのイネーブル信号ｅｎに応答して入力信号即ち入力バッファ回路１１の出力信号を第１ラッチ２３に取り込み、Ｌレベルのイネーブル信号ｅｎに応答して第１トランスファゲート２５がオフすることで取り込んだ信号をラッチし、更にそのラッチ信号を第２トランスファゲート２６を介して第１ラッチ２３から第２ラッチ２４に転送し、そのラッチレベルを持つ信号ＳＧ２１を出力する。
【００６２】
次に、上記のように構成されたＳＤＲＡＭの作用を図６に従って説明する。
図１の第１制御回路３１は、外部クロック信号ＣＬＫに基づいて内部クロック信号ｃｌｋｚを生成し、外部コマンドｃｍｄに応答して取り込み信号ｒａｌｚを生成する。
【００６３】
図４の第２制御回路６１は、内部クロック信号ｃｌｋｚに同期したパルスを持ち、且つ取り込み信号ｒａｌｚのパルス幅よりも所定時間だけ長い期間パルスを持たないイネーブル信号ｅｎを生成する。
【００６４】
第１ラッチ回路１２は、イネーブル信号ｅｎの立ち下がりエッジに応答してラッチしたレベルを持つ信号ＳＧ２１を出力する。そして、第１ラッチ回路１２は、その信号ＳＧ２１のレベルを、イネーブル信号ｅｎの次の立ち下がりエッジまで保持する。
【００６５】
デコーダ回路１３はＨレベルの取り込み信号ｒａｌｚにより信号ＳＧ２１をラッチし、そのラッチレベルを持つ信号ＳＧ２２を次段のデコーダ部等に出力する。
【００６６】
取り込み信号ｒａｌｚがＨレベルであるラッチ期間の間は、ラッチ回路１２の出力信号ＳＧ２１のレベルが変化しない。このため、デコーダ回路１３は、誤ラッチを起こさない。
【００６７】
また、外部要因の影響を受けて取り込み信号ｒａｌｚのパルス幅が変動しても、イネーブル信号ｅｎのパルスが取り込み信号ｒａｌｚに対応する期間生成されないため、誤ラッチを起こさない。
【００６８】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）第２制御回路６１は、第１制御回路３１から内部クロック信号ｃｌｋｚ及びアドレス取り込み信号ｒａｌｚを入力し、それらに基づいてラッチ回路１２が入力バッファ回路１１からの入力信号を一定期間保持するように生成したイネーブル信号ｅｎをそのラッチ回路１２に出力する。ラッチ回路１２は、第２制御回路６１からイネーブル信号ｅｎを入力し、そのイネーブル信号ｅｎに応答して入力バッファ回路１１の出力信号をラッチした信号をデコーダ回路１３に出力するようにした。その結果、高速動作のために外部クロック信号ＣＬＫの周期が短くなっても、ラッチ回路１２がデコーダ回路１３のラッチ期間よりも長く信号を保持しているため、誤ラッチを防止することができる。
【００６９】
（２）第２制御回路６１が取り込み信号ｒａｌｚに基づいて生成したイネーブル信号ｅｎによりラッチ回路１２が出力信号を保持しているため、プロセス変動などの外部要因により取り込み信号ｒａｌｚのパルス幅が変動しても、デコーダ回路１３は正確に信号を取り込むことができ、その取り込み信号ｒａｌｚのパルス幅制御が容易になる。
【００７０】
（３）第２制御回路６１は、内部クロック信号ｃｌｋｚに同期したパルスを持ち、且つ取り込み信号ｒａｌｚに対応する期間パルスを持たないイネーブル信号ｅｎを生成するようにした。その結果、ラッチ回路１２は、デコーダ回路１３がラッチに必要な期間よりも長く信号を保持するようにイネーブル信号ｅｎを容易に生成することができる。
【００７１】
尚、前記各実施形態は、以下の態様に変更してもよい。
・上記各実施形態は、外部クロック信号ＣＬＫに同期して外部アドレス信号ＡＤＤを取り込むＳＤＲＡＭに具体化したが、外部アドレス信号以外（例えば外部データ信号）を取り込む回路に適用してもよい。また、ＳＤＲＡＭ以外に、外部クロック信号に同期して外部アドレス信号等の信号を高速に取り込む同期式半導体集積回路に具体化して実施してもよい。
【００７２】
・上記各実施形態における制御回路３２，６１の構成を適宜変更して実施してもよい。例えば、制御回路３２，６１は、外部クロック信号ＣＬＫ又は内部クロック信号ｃｌｋｚをカウントするカウンタを備え、外部クロック信号ＣＬＫ又は内部クロック信号ｃｌｋｚに応答してカウントを開始する。そして、各制御回路３２，６１は、そのカウント値に基づいて第２ラッチ回路３３、ラッチ回路１２を一定期間動作させるようにして生成した保持信号ｈｏｌｄｚ、イネーブル信号ｅｎを出力する構成とする。このようにすれば、遅延素子を用いる場合に比べて外部要因の影響を受け難く、パルス幅を正確に制御することができる。
【００７３】
・上記第一実施形態において、第１ラッチ回路１２を省略した構成、即ち、入力バッファ回路１１の出力信号を第２ラッチ回路３３に入力する構成として実施してもよい。
【００７４】
・上記第一及び第二実施形態の第１制御回路３１，第一実施形態の第１ラッチ回路１２は、内部クロック信号ｃｌｋｚに代えて外部クロック信号ＣＬＫを入力して動作する構成としてもよい。
【００７５】
・上記第一実施形態において、第２制御回路３２は、外部クロック信号ＣＬＫ又は内部クロック信号ｃｌｋｚに基づいて保持信号ｈｏｌｄｚを生成するようにしてもよい。即ち、第２制御回路３２は、外部クロック信号ＣＬＫ又は内部クロック信号ｃｌｋｚの立ち下がりに応答して保持信号ｈｏｌｄｚを立ち上げる。
【００７６】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１） 外部制御信号に基づいて生成された取り込み信号に応答して外部信号を取り込む内部回路を備えた半導体集積回路において、
保持信号に基づいて前記外部信号を保持し、その保持した信号を前記内部回路に出力する保持回路と、
前記取り込み信号に基づいて前記保持回路が一定期間信号を保持するように前記保持信号を生成する制御回路と、
を備えたことを特徴とする半導体集積回路。
（付記２） 外部クロック信号に同期した内部クロック信号に応答して前記外部信号を取り込み保持する第２の保持回路を備え、
前記保持回路は前記第２の保持回路の出力信号を入力し、該信号を前記保持信号に基づいて一定期間保持することを特徴とする付記１記載の半導体集積回路。
（付記３） 前記制御回路は、前記取り込み信号により前記内部回路が前記外部信号を取り込む期間よりも長い期間前記保持回路が前記外部信号を保持するように前記保持信号を生成することを特徴とする付記１又は２記載の半導体集積回路。
（付記４） 前記制御回路は、前記取り込み信号と、該取り込み信号を遅延させた遅延信号とに基づいて前記保持信号を生成することを特徴とする付記３記載の半導体集積回路。
（付記５） 前記制御回路は、前記取り込み信号と外部クロック信号に同期した内部クロック信号に応答とに基づいて前記保持信号を生成することを特徴とする付記１記載の半導体集積回路。
（付記６） 前記制御回路は、前記内部クロック信号に同期したパルスを持ち、前記取り込み信号に対応する期間パルスを持たないよう前記保持信号を生成することを特徴とする付記５記載の半導体集積回路。
（付記７） 前記制御回路は、前記内部クロック信号に同期したパルスから前記取り込み信号を一定時間遅延させた信号までの間パルスを持たないように前記保持信号を生成することを特徴とする付記５又は６記載の半導体集積回路。
（付記８） 前記制御回路は、前記取り込み信号と、該取り込み信号を遅延させた遅延信号に基づいて、前記パルスを持たない期間を設定することを特徴とする付記５〜７のうちの何れか一項記載の半導体集積回路。
（付記９） 前記内部回路は、
前記取り込み信号に応答してオンオフするトランスファゲートと、
前記オンしたトランスファゲートを介して入力する信号を保持するラッチ部とからなるラッチ回路を備えたことを特徴とする付記１又は２記載の半導体集積回路。
（付記１０） 前記保持回路は、
前記保持信号に応答してオンオフするトランスファゲートと、
前記オンしたトランスファゲートを介して入力する信号を保持するラッチ部と、
から構成されたことを特徴とする付記１又は２記載の半導体集積回路。
（付記１１） 前記第２の保持回路は、
前記保持信号に応答してオンオフする第１のトランスファゲートと、
前記オンした第１のトランスファゲートを介して入力する信号を保持する第１のラッチ部と、
前記保持信号に応答して前記第１のトランスファゲートと相補的にオンオフする第２のトランスファゲートと、
前記オンした第２のトランスファゲートを介して前記第１のラッチ部から入力する信号を保持する第２のラッチ部とを備えたことを特徴とする付記１又は２記載の半導体集積回路。
（付記１２） 前記制御回路は、前記内部クロック信号をカウントして前記保持信号を生成することを特徴とする付記１又は２記載の半導体集積回路。
（付記１３） 外部クロック信号に基づいて内部クロック信号を生成する第１の制御回路と、
前記内部クロック信号と外部制御信号に基づいて取り込み信号を生成する第２の制御回路と、
前記取り込み信号に応答して外部信号を取り込む内部回路とを備えた半導体集積回路において、
保持信号に基づいて前記外部信号を保持し、その保持した信号を前記内部回路に出力する保持回路と、
前記取り込み信号に基づいて前記保持回路が一定期間信号を保持するように前記保持信号を生成する第３の制御回路と、
を備えたことを特徴とする半導体集積回路。
（付記１４） 外部クロック信号に基づいて内部クロック信号を生成する第１の制御回路と、
前記内部クロック信号と外部制御信号に基づいて取り込み信号を生成する第２の制御回路と、
前記取り込み信号に応答して外部信号を取り込む内部回路とを備えた半導体集積回路において、
前記内部クロック信号に基づいて前記外部信号を保持し、その保持した信号を出力する第１の保持回路と、
保持信号に基づいて前記第１の保持回路の出力信号を保持し、その保持した信号を前記内部回路に出力する第２の保持回路と、
前記取り込み信号に基づいて前記第２の保持回路が一定期間信号を保持するように前記保持信号を生成する第３の制御回路と、
を備えたことを特徴とする半導体集積回路。
（付記１５） 外部制御信号に基づいて生成された取り込み信号に応答して外部信号を内部回路に取り込む方法であって、
第１の制御信号に基づいて外部信号を第１の保持回路に保持し、前記取り込み信号に対応して一定期間活性化する第２の制御信号のその活性化に応じて前記第１の保持回路に保持された外部信号を第２の保持回路に保持し、該保持した信号を前記内部回路に取り込むことを特徴とする外部信号の取り込み方法。
【００７７】
【発明の効果】
以上詳述したように、本発明によれば、取り込み信号のパルス幅制御を容易にし、それによる外部信号の取り込みを正確に行いえる半導体集積回路及び外部信号の取り込み方法を提供することができる。
【図面の簡単な説明】
【図１】 第一実施形態のブロック回路図である。
【図２】 第一実施形態の回路図である。
【図３】 第一実施形態のタイミング図である。
【図４】 第二実施形態のブロック回路図である。
【図５】 第二実施形態の回路図である。
【図６】 第二実施形態のタイミング図である。
【図７】 従来例のブロック回路図である。
【図８】 従来例の回路図である。
【図９】 従来例のタイミング図である。
【符号の説明】
１２ 第２の保持回路（第１ラッチ回路）
１３ 内部回路（デコーダ回路）
３１ 第１制御回路
３２，６１ 第２制御回路
３３ 保持回路（第２ラッチ回路）
ＡＤＤ 外部信号（外部アドレス信号）
ＣＬＫ 外部クロック信号
ｃｌｋｚ 内部クロック信号
ｅｎ 保持信号（イネーブル信号）
ｈｏｌｄｚ 保持信号
ｒａｌｚ 取り込み信号
【発明の属する技術分野】
本発明は外部クロック信号に同期して外部信号を内部回路へ取り込む同期型半導体集積回路及び外部信号の取り込み方法に関するものである。
【０００２】
近年、同期式ＤＲＡＭ（以下、ＳＤＲＡＭという）等のように、外部クロック信号に同期して高速に動作する半導体集積回路が多くなっている。この様なクロック同期式の半導体集積回路は、外部クロックを基にして、内部の各回路を動作させるためのタイミング信号を生成している。
【０００３】
例えばＳＤＲＡＭの場合、この様なタイミング信号の一つとして、アドレス取り込み信号がある。ＳＤＲＡＭは、外部クロック信号に同期したアドレス取り込み信号を生成し、この信号に応答して外部から与えられたアドレス信号を正確に内部回路に取り込む。このようなＳＤＲＡＭを搭載する装置（システム）の高機能化が進み、更なる動作速度の高速化が要求されている。これに伴い外部クロック信号の周期が短くなると、外部クロック信号を基に生成されるアドレス取り込み信号のパルス幅も短くなり、内部回路に外部から与えられるアドレス信号を正確に取り込むことが困難になってきている。このため、タイミング信号のパルス幅の制御を容易であり、外部信号を正確に内部回路に取り込むことができる半導体集積回路が求められている。
【０００４】
【従来の技術】
図７は、従来例のブロック回路図であり、ＳＤＲＡＭの一部ブロック回路図を示す。
【０００５】
入力バッファ回路１１は、外部から供給されるアドレス信号を増幅してラッチ回路１２に出力する。
ラッチ回路１２には、図示しない制御回路（クロックバッファ）から内部クロック信号ｃｌｋｚが入力される。制御回路は外部クロック信号に同期して内部クロック信号ｃｌｋｚを生成する。ラッチ回路１２は、内部クロック信号ｃｌｋｚに応答して入力バッファ回路１１の出力信号をラッチし、そのラッチ信号を内部回路としてのデコーダ回路１３に出力する。
【０００６】
デコーダ回路１３には、図示しない制御回路（コマンドデコーダ）からアドレス取り込み信号ｒａｌｚが入力される。制御回路は、外部から供給されるコマンドに応答し、内部クロック信号ｃｌｋｚに同期したアドレス取り込み信号ｒａｌｚを生成する。デコーダ回路１３は、アドレス取り込み信号ｒａｌｚに応答してラッチ回路１２の出力信号を取り込む。
【０００７】
図８は、従来例の回路図である。
入力バッファ回路１１は複数段（図において偶数段）のインバータ回路２１，２２から構成され、外部アドレス信号ＡＤＤを増幅した信号をラッチ回路１２に出力する。
【０００８】
ラッチ回路１２は、第１及び第２ラッチ２３，２４から構成される。第１ラッチ２３のトランスファゲート２５はＨレベルの内部クロック信号ｃｌｋｚに応答してオンし、Ｌレベルのそれに応答してオフする。第２ラッチ２４のトランスファゲート２６はＬレベルの内部クロック信号ｃｌｋｚに応答してオンし、Ｈレベルのそれに応答してオフする。このトランスファゲート２５，２６の動作によって、ラッチ回路１２は、Ｈレベルの内部クロック信号ｃｌｋｚに応答して入力信号即ち入力バッファ回路１１の出力信号を第１ラッチ２３に取り込んでラッチし、Ｌレベルの内部クロック信号ｃｌｋｚに応答してラッチ信号を第１ラッチ２３から第２ラッチ２４に転送・ラッチし、そのラッチレベルを持つ信号ＳＧ１を出力する。
【０００９】
デコーダ回路１３は入力部にラッチ２７を備え、そのラッチ２７はアドレス取り込み信号ｒａｌｚに応答してオンオフするトランスファゲート２８を備える。トランスファゲート２８は、Ｈレベルの取り込み信号ｒａｌｚに応答してオンし、Ｌレベルの取り込み信号ｒａｌｚに応答してオフする。これにより、ラッチ２７は、取り込み信号ｒａｌｚがＨレベルの期間にラッチ回路１２の出力信号ＳＧ１を取り込みラッチし、そのラッチレベルを持つ信号ＳＧ２を出力する。
【００１０】
図９は、従来例のタイミング図である。
ＳＤＲＡＭは、外部クロック信号ＣＬＫに基づいて内部クロック信号ｃｌｋｚを生成する。ラッチ回路１２は、内部クロック信号ｃｌｋｚの立ち下がりエッジに応答してラッチしたレベルを持つ信号ＳＧ１を出力する。
【００１１】
そして、外部クロック信号ＣＬＫの立ち上がりエッジに応答してコマンドｃｍｄを受け取り、内部クロック信号ｃｌｋｚに同期して、その信号ｃｌｋｚの立ち下がりエッジに基づいて所定期間Ｈレベルの取り込み信号ｒａｌｚを生成する。デコーダ回路１３はＨレベルの取り込み信号ｒａｌｚにより信号ＳＧ１をラッチ２７にてラッチする。従って、ラッチ２７は、取り込み信号ｒａｌｚの立ち上がりエッジから次の立ち上がりエッジの期間ラッチしたレベルを持つ信号ＳＧ２を出力する。
【００１２】
【発明が解決しようとする課題】
ところで、デコーダ回路１３のラッチ２７は、ラッチ信号を利用するデコーダ部などの回路を動作させるために必要な駆動能力を持ち、それにより信号ＳＧ１をラッチするために取り込み信号ｒａｌｚのパルス幅が一定期間必要である。
【００１３】
高速動作のために外部クロック信号ＣＬＫの周期が短くなると、取り込み信号ｒａｌｚのパルス幅も短くする必要がある。これは、取り込み信号ｒａｌｚのパルス幅が長いと、次のサイクルにまたがり次の外部アドレス信号の影響を受けて誤ラッチを起こす可能性があるからである。しかし、取り込み信号ｒａｌｚのパルス幅を外部クロック信号ＣＬＫのパルス幅に応じて短くすると、ラッチ期間が短くなってラッチ２７にて正確なラッチをすることが難しくなる。
【００１４】
取り込み信号ｒａｌｚのパルス幅を一定期間とするためにディレイ回路などが用いられる。しかし、ディレイ回路はプロセス変動などの外部要因の影響を受け、必要なパルス幅を持つように取り込み信号ｒａｌｚのパルス幅を制御することが困難であった。
【００１５】
本発明は上記問題点を解決するためになされたものであって、その目的は取り込み信号のパルス幅制御を容易にし、それによる外部信号の取り込みを正確に行うことができる半導体集積回路及び外部信号の取り込み方法を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、外部クロック信号と外部制御信号とに基づいて、前記外部クロック信号よりもパルス幅が長い取り込み信号を生成する制御回路と、保持信号に基づいて外部信号を保持し、その保持した信号を内部回路に出力する保持回路と、を備え、制御回路は、前記取り込み信号に基づいて前記保持回路が一定期間信号を保持するように前記保持信号を生成するようにした。このように、内部回路が外部信号を取り込む取り込み信号に基づく保持信号によって保持回路が一定期間信号を保持することで、誤った信号を取り込むことが防がれる。
【００１７】
請求項２に記載の発明は、外部クロック信号に同期した内部クロック信号に応答して外部信号を取り込み保持する第２の保持回路を備え、保持回路は第２の保持回路の出力信号を入力し、該信号を保持信号に基づいて一定期間保持する。このように、内部回路が外部信号を取り込む取り込み信号に基づく保持信号によって保持回路が一定期間信号を保持することで、第２の保持回路の出力信号が内部クロック信号により変化しても、誤った信号を取り込むことが防がれる。
【００１８】
制御回路は、請求項３に記載の発明のように、取り込み信号により内部回路が外部信号を取り込む期間よりも長い期間保持回路が外部信号を保持するように保持信号を生成する。これにより、外部要因の影響を受けて取り込み信号が変化しても、信号が正確に内部回路に取り込まれる。
【００１９】
制御回路は、請求項４に記載の発明のように、取り込み信号と、該取り込み信号を遅延させた遅延信号とに基づいて保持信号を生成する。これにより、外部要因の影響を受けて取り込み信号が変化しても、信号が正確に内部回路に取り込まれる。
【００２０】
制御回路は、請求項５に記載の発明のように、取り込み信号と外部クロック信号に同期した内部クロック信号とに基づいて保持信号を生成する。これにより、外部要因の影響を受けて取り込み信号が変化しても、信号が正確に内部回路に取り込まれる。
【００２１】
制御回路は、請求項６に記載の発明のように、内部クロック信号に同期したパルスを持ち、取り込み信号に対応する期間パルスを持たないよう保持信号を生成する。
これにより、外部要因の影響を受けて取り込み信号が変化しても、信号が正確に内部回路に取り込まれる。
【００２４】
請求項７に記載の発明は、外部クロック信号に基づいて内部クロック信号を生成する第１の制御回路と、内部クロック信号と外部制御信号に基づいて、内部クロック信号よりもパルス幅が長い取り込み信号を生成する第２の制御回路と、取り込み信号に応答して外部信号を取り込む内部回路と、保持信号に基づいて外部信号を保持し、その保持した信号を内部回路に出力する保持回路と、取り込み信号に基づいて保持回路が一定期間信号を保持するように保持信号を生成する第３の制御回路と、を備えた。
このように、内部回路が外部信号を取り込む取り込み信号に基づく保持信号によって保持回路が一定期間信号を保持することで、誤った信号を取り込むことが防がれる。
【００２５】
請求項８に記載の発明は、外部クロック信号に基づいて内部クロック信号を生成する第１の制御回路と、内部クロック信号と外部制御信号に基づいて、内部クロック信号よりもパルス幅が長い取り込み信号を生成する第２の制御回路と、取り込み信号に応答して外部信号を取り込む内部回路と、内部クロック信号に基づいて外部信号を保持し、その保持した信号を出力する第１の保持回路と、保持信号に基づいて第１の保持回路の出力信号を保持し、その保持した信号を内部回路に出力する第２の保持回路と、取り込み信号に基づいて第２の保持回路が一定期間信号を保持するように保持信号を生成する第３の制御回路と、を備えた。このように、内部回路が外部信号を取り込む取り込み信号に基づく保持信号によって保持回路が一定期間信号を保持することで、第１の保持回路の出力信号が内部クロック信号により変化しても、誤った信号を取り込むことが防がれる。
請求項９に記載の発明は、外部クロック信号と外部制御信号とに基づいて、外部クロック信号よりもパルス幅が長い取り込み信号を制御回路で生成し、外部信号を保持信号に基づいて保持回路に保持し、取り込み信号に基づいて保持回路が一定期間信号を保持するように保持信号を制御回路で生成し、保持した信号を内部回路に取り込むようにした。
【００２６】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図３に従って説明する。
【００２７】
尚、説明の便宜上、図７，図８と同様の構成については同一の符号を付してその説明を一部省略する。
図１は、本実施形態のＳＤＲＡＭの一部ブロック回路図である。
【００２８】
ＳＤＲＡＭは、第１制御回路３１、第２制御回路３２、入力バッファ回路１１、第１ラッチ回路１２、第２ラッチ回路３３、デコーダ回路１３を含む。
第１制御回路３１は、クロックバッファを含み、外部クロック信号ＣＬＫを入力し、それに同期した内部クロック信号ｃｌｋｚを生成する。また、第１制御回路３１は、コマンドデコーダを含み、外部クロック信号ＣＬＫに応答して外部コマンドｃｍｄを入力する。外部コマンドｃｍｄは、本実施形態では、コラムアドレスストローブ信号、ライトイネーブル信号等の複数の信号から構成され、第１制御回路３１は、複数の信号から各種コマンドをデコードする。そして、第１制御回路３１は、外部アドレス信号の取り込みが必要なコマンドに応答して内部クロック信号ｃｌｋｚに同期したアドレス取り込み信号ｒａｌｚを生成する。そして、第１制御回路３１は、内部クロック信号ｃｌｋｚを第１ラッチ回路１２に、アドレス取り込み信号ｒａｌｚをデコーダ回路１３及び第２制御回路３２に出力する。
【００２９】
第２制御回路３２は、第１制御回路３１からのアドレス取り込み信号ｒａｌｚに応答して第２ラッチ回路３３が第１ラッチ回路１２からの入力信号を一定期間保持するように生成した保持信号ｈｏｌｄｚを第２ラッチ回路３３に出力する。詳しくは、第２制御回路３２は、取り込み信号ｒａｌｚのＨレベルのパルス幅よりも所定時間長いＨレベルのパルス幅を持つ保持信号ｈｏｌｄｚを生成する。即ち、第２制御回路３２は取り込み信号ｒａｌｚの立ち上がりに応答して保持信号ｈｏｌｄｚを立ち上げ、取り込み信号ｒａｌｚの立ち下がりから所定時間遅れて保持信号ｈｏｌｄｚを立ち下げる。そして、第２制御回路３２は、このように生成した保持信号ｈｏｌｄｚを第２ラッチ回路３３に出力する。
【００３０】
第２ラッチ回路３３は、第２制御回路３２から保持信号ｈｏｌｄｚを入力し、その保持信号ｈｏｌｄｚに応答して第１ラッチ回路１２の出力信号をラッチした信号をデコーダ回路１３に出力する。詳しくは、第２ラッチ回路３３は、活性化した（例えばＨレベルの）保持信号ｈｏｌｄｚに応答して第１ラッチ回路１２の出力信号をラッチし、そのラッチレベルを持つ信号を保持信号ｈｏｌｄｚがＨレベルの期間保持する。そして、第２ラッチ回路３３は、非活性（例えばＬレベル）の保持信号ｈｏｌｄｚに応答して第１ラッチ回路１２の出力信号と実質的に同じレベルを持つ信号をデコーダ回路１３に出力する。
【００３１】
保持信号ｈｏｌｄｚがＨレベルの期間（パルス幅）は、取り込み信号ｒａｌｚのパルス幅よりも長い。また、保持信号ｈｏｌｄｚの立ち上がりは取り込み信号ｒａｌｚのそれに同期し、保持信号ｈｏｌｄｚの立ち下がりは取り込み信号ｒａｌｚのそれより所定時間遅れている。
【００３２】
そして、取り込み信号ｒａｌｚがＨレベルの期間は、デコーダ回路１３が入力信号をラッチするために必要な期間である。即ち、第２ラッチ回路３３は、保持信号ｈｏｌｄｚに応答してデコーダ回路１３に必要なラッチ期間よりも長く、そのラッチ期間のほぼ開始からラッチ期間の終了よりも遅くまで出力信号を保持している。
【００３３】
従って、高速動作のために外部クロック信号ＣＬＫの周期が短くなっても、第２ラッチ回路３３がデコーダ回路１３のラッチ期間よりも長く信号を保持しているため、誤ラッチが起きない。また、取り込み信号ｒａｌｚに基づいて生成した保持信号ｈｏｌｄｚにより第２ラッチ回路３３が出力信号を保持しているため、プロセス変動などの外部要因により取り込み信号ｒａｌｚのパルス幅が変動しても、デコーダ回路１３は正確に信号を取り込むことができる。
【００３４】
図２は、第一実施形態の回路図である。
第２制御回路３２は、第１〜第４インバータ回路４１〜４３、第１及び第２遅延回路４４，４５、第１ナンド回路４６、フリップフロップ４７から構成される。
【００３５】
第１インバータ回路４１には取り込み信号ｒａｌｚが入力され、出力端子は第１遅延回路４４、フリップフロップ４７に接続されている。第１遅延回路４４は偶数個（本実施形態では４個）の直列接続されたインバータ回路から構成され、その個数により入力信号を遅延させた信号を第２遅延回路４５及び第１ナンド回路４６に出力する。第２遅延回路４５は奇数個（本実施形態では５個）の直列接続されたインバータ回路から構成され、その個数により入力信号を遅延させかつ反転した信号を第１ナンド回路４６に出力する。
【００３６】
第１ナンド回路４６は第１インバータ回路４１の出力信号と遅延回路４４の出力信号とが入力され、出力端子はフリップフロップ４７に接続されている。フリップフロップ４７は第２及び第３ナンド回路４８，４９から構成され、第２ナンド回路４８には第１インバータ回路４１の出力信号と第３ナンド回路４９の出力信号とが入力され、第３ナンド回路４９には第１ナンド回路４６の出力信号と第２ナンド回路４８の出力信号とが入力される。そして、フリップフロップ４７の出力端子である第２ナンド回路４８の出力端子は、第２インバータ回路４２に接続され、その第２インバータ回路４２の出力端子は第３インバータ回路４３の入力端子に接続されている。そして、第３インバータ回路４３から保持信号ｈｏｌｄｚが出力される。
【００３７】
第２ラッチ回路３３は、トランスファゲート５１とインバータ回路５２〜５５から構成される。トランスファゲート５１は一対のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタから構成され、ＰチャネルＭＯＳトランジスタのゲートには保持信号ｈｏｌｄｚが供給され、ＮチャネルＭＯＳトランジスタのゲートには保持信号ｈｏｌｄｚをインバータ回路５２により反転した信号が供給される。従って、トランスファゲート５１は、Ｈレベルの保持信号ｈｏｌｄｚに応答してオフし、Ｌレベルの保持信号ｈｏｌｄｚに応答してオンする。そして、トランスファゲート５１がオンしている間、第１ラッチ回路１２の出力信号ＳＧ１１が第２ラッチ回路３３内部に伝達され、トランスファゲート５１がオフすると信号ＳＧ１１の伝達が遮断される。
【００３８】
伝達される第１ラッチ回路１２の出力信号ＳＧ１１は、第２インバータ回路５３の入力端子に供給され、その入力端子には第３インバータ回路５４の出力端子が接続され、第２インバータ回路５３の出力端子は第３及び第４インバータ回路５４，５５の入力端子に接続されている。そして、第４インバータ回路５５から、トランスファゲート５１がオフすることによって第２及び第３インバータ回路５３，５４にてラッチしたレベルを持つ信号ＳＧ１２がデコーダ回路１３に出力される。
【００３９】
次に、上記のように構成されたＳＤＲＡＭの作用を図３に従って説明する。
図１の第１制御回路３１は、外部クロック信号ＣＬＫに基づいて内部クロック信号ｃｌｋｚを生成する。第１ラッチ回路１２は、内部クロック信号ｃｌｋｚの立ち下がりエッジに応答してラッチしたレベルを持つ信号ＳＧ１１を出力する。
【００４０】
また、第１制御回路３１は、外部クロック信号ＣＬＫの立ち上がりエッジに応答してコマンドｃｍｄを受け取り、内部クロック信号ｃｌｋｚに同期して、その信号ｃｌｋｚの立ち下がりエッジに基づいて所定期間Ｈレベルの取り込み信号ｒａｌｚを生成する。そして、第２制御回路３２は、取り込み信号ｒａｌｚに基づいて、それのパルス幅よりも時間Δｔ（図３参照）だけ長いパルス幅を持つ保持信号ｈｏｌｄｚを生成する。この時間Δｔが図２の遅延回路４４による遅延時間に相当する。
【００４１】
第２ラッチ回路３３は、Ｈレベルの保持信号ｈｏｌｄｚに応答して第１ラッチ回路１２の出力信号ＳＧ１１をラッチし、そのラッチレベルを持つ信号ＳＧ１２を、保持信号ｈｏｌｄｚがＨレベルの期間保持する。デコーダ回路１３はＨレベルの取り込み信号ｒａｌｚにより信号ＳＧ１２をラッチし、そのラッチレベルを持つ信号ＳＧ１３を次段のデコーダ部等に出力する。
【００４２】
取り込み信号ｒａｌｚがＨレベルであるラッチ期間の間に内部クロック信号ｃｌｋｚの立ち下がりに応答して第１ラッチ回路１２の出力信号ＳＧ１１のレベルが変化する。しかし、取り込み信号ｒａｌｚよりパルス幅の長い保持信号ｈｏｌｄｚによって第２ラッチ回路３３の出力信号ＳＧ１２が保持されているため、誤ラッチを起こさない。
【００４３】
また、外部要因の影響を受けて取り込み信号ｒａｌｚのパルス幅が変動しても、保持信号ｈｏｌｄｚのパルス幅が取り込み信号ｒａｌｚに基づいて生成され同様に変動して第２ラッチ回路３３が信号ＳＧ１２を保持しているため、誤ラッチを起こさない。
【００４４】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）第２制御回路３２は、第１制御回路３１からのアドレス取り込み信号ｒａｌｚに応答して第２ラッチ回路３３が第１ラッチ回路１２からの入力信号を一定期間保持するように生成した保持信号ｈｏｌｄｚを第２ラッチ回路３３に出力する。第２ラッチ回路３３は、第２制御回路３２から保持信号ｈｏｌｄｚを入力し、その保持信号ｈｏｌｄｚに応答して第１ラッチ回路１２の出力信号をラッチした信号をデコーダ回路１３に出力するようにした。その結果、高速動作のために外部クロック信号ＣＬＫの周期が短くなっても、第２ラッチ回路３３がデコーダ回路１３のラッチ期間よりも長く信号を保持しているため、誤ラッチを防止することができる。
【００４５】
（２）第２制御回路３２が取り込み信号ｒａｌｚに基づいて生成した保持信号ｈｏｌｄｚにより第２ラッチ回路３３が出力信号を保持しているため、プロセス変動などの外部要因により取り込み信号ｒａｌｚのパルス幅が変動しても、デコーダ回路１３は正確に信号を取り込むことができ、その取り込み信号ｒａｌｚのパルス幅制御が容易になる。
【００４６】
（３）第２制御回路３２は取り込み信号ｒａｌｚの立ち上がりに応答して保持信号ｈｏｌｄｚを立ち上げ、取り込み信号ｒａｌｚの立ち下がりから所定時間遅れて保持信号ｈｏｌｄｚを立ち下げるようにした。その結果、取り込み信号ｒａｌｚのＨレベルのパルス幅よりも所定時間長いＨレベルのパルス幅を持つ保持信号ｈｏｌｄｚを容易に生成することができる。
【００４７】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図４〜図６に従って説明する。
尚、説明の便宜上、図１，図２と同様の構成については同一の符号を付してその説明を一部省略する。
【００４８】
図４は、本実施形態のＳＤＲＡＭの一部ブロック回路図である。
ＳＤＲＡＭは、第１制御回路３１（図１参照）、第２制御回路６１、入力バッファ回路１１、ラッチ回路１２、デコーダ回路１３を含む。
【００４９】
第２制御回路６１は、第１制御回路３１から内部クロック信号ｃｌｋｚ及びアドレス取り込み信号ｒａｌｚを入力し、それらに基づいてラッチ回路１２が入力バッファ回路１１からの入力信号を一定期間保持するように生成したイネーブル信号ｅｎをそのラッチ回路１２に出力する。
【００５０】
詳しくは、第２制御回路６１は、内部クロック信号ｃｌｋｚに同期したパルスを持ち、且つ取り込み信号ｒａｌｚに対応する期間パルスを持たないイネーブル信号ｅｎを生成する。取り込み信号ｒａｌｚに対応する期間は、その取り込み信号ｒａｌｚがＨレベルの期間（デコーダ回路１３のラッチ期間）よりも長いように設定されている。即ち、第２制御回路６１は、内部クロック信号ｃｌｋｚに同期したパルスを持ち、取り込み信号ｒａｌｚの立ち上がりから始まり、その信号ｒａｌｚの立ち下がりより所定時間遅い時間までのあいだ、パルスを持たない（Ｌレベルの）イネーブル信号ｅｎを生成する。そして、第２制御回路６１は、このように生成したイネーブル信号ｅｎをラッチ回路１２に出力する。
【００５１】
ラッチ回路１２は、第２制御回路６１からイネーブル信号ｅｎを入力し、そのイネーブル信号ｅｎに応答して入力バッファ回路１１の出力信号をラッチした信号をデコーダ回路１３に出力する。詳しくは、ラッチ回路１２は、イネーブル信号ｅｎがＨレベルの期間に取り込んだ入力バッファ回路１１の出力信号を、Ｌレベルのイネーブル信号ｅｎに応答してラッチし、そのラッチレベルを持つ信号をイネーブル信号ｅｎの次の立ち下がりエッジまでの期間保持する。
【００５２】
イネーブル信号ｅｎがＬレベルの期間（パルス幅）は、取り込み信号ｒａｌｚのパルス幅よりも長い。詳しくは、イネーブル信号ｅｎの立ち下がりは取り込み信号ｒａｌｚの立ち上がりとほぼ同じかそれよりも早く、イネーブル信号ｅｎの立ち上がりは取り込み信号ｒａｌｚの立ち下がりから所定時間遅い時間とほぼ同じかそれよりも遅い。
【００５３】
そして、取り込み信号ｒａｌｚがＨレベルの期間は、デコーダ回路１３が入力信号をラッチするために必要な期間である。即ち、ラッチ回路１２は、イネーブル信号ｅｎに応答してデコーダ回路１３に必要なラッチ期間よりも長く、そのラッチ期間の開始かそれよりも早くからラッチ期間の終了よりも遅くまで出力信号を保持している。
【００５４】
従って、高速動作のために外部クロック信号ＣＬＫの周期が短くなっても、ラッチ回路１２がデコーダ回路１３のラッチ期間よりも長く信号を保持しているため、誤ラッチが起きない。また、取り込み信号ｒａｌｚに基づいて生成したイネーブル信号ｅｎによりラッチ回路１２が出力信号を保持しているため、プロセス変動などの外部要因により取り込み信号ｒａｌｚのパルス幅が変動しても、デコーダ回路１３は正確に信号を取り込むことができる。
【００５５】
図５は、本実施形態の回路図である。
第２制御回路６１は、第１〜第４インバータ回路７１〜７４、遅延回路７５、第１及び第２ナンド回路７６，７７、フリップフロップ７８から構成される。
【００５６】
第１及び第２インバータ回路７１，７２には取り込み信号ｒａｌｚが入力され、第１インバータ回路７１の出力端子は遅延回路７５及び第１ナンド回路７６に接続され、第２インバータ回路７２の出力端子はフリップフロップ７８に接続されている。
【００５７】
遅延回路７５は奇数個（本実施形態では３個）の直列接続されたインバータ回路から構成され、その個数により入力信号を遅延させた信号を第１ナンド回路７６に出力する。
【００５８】
第１ナンド回路７６は第１インバータ回路７１の出力信号と遅延回路７５の出力信号とが入力され、出力端子はフリップフロップ７８に接続されている。
フリップフロップ７８は第３及び第４ナンド回路７９，８０から構成され、第３ナンド回路７９には第２インバータ回路７２の出力信号と第４ナンド回路８０の出力信号とが入力され、第４ナンド回路８０には第１ナンド回路７６の出力信号と第３ナンド回路７９の出力信号とが入力される。そして、フリップフロップ７８の出力端子である第３ナンド回路７９の出力端子は、第３インバータ回路７３に接続され、その第３インバータ回路７３の出力端子は第２ナンド回路７７に接続されている。
【００５９】
この第３インバータ回路７３の出力信号は、取り込み信号ｒａｌｚのＨレベルのパルス幅よりも所定時間長いＬレベルのパルス幅を持つ。詳しくは、取り込み信号ｒａｌｚの立ち上がりに応答してＬレベルに立ち下がり、取り込み信号ｒａｌｚの立ち下がりから遅延回路７５の遅延時間だけ遅れて立ち上がる。
【００６０】
第２ナンド回路７７には、内部クロック信号ｃｌｋｚが入力され、その出力端子は第４インバータ回路７４の入力端子に接続されている。そして、第４インバータ回路７４からイネーブル信号ｅｎが出力される。
【００６１】
ラッチ回路１２は、第１及び第２ラッチ２３，２４から構成され、第１ラッチ２３の第１トランスファゲート２５はＨレベルのイネーブル信号ｅｎに応答してオンし、Ｌレベルのそれに応答してオフする。第２ラッチ２４の第２トランスファゲート２６はＬレベルのイネーブル信号ｅｎに応答してオンし、Ｈレベルのそれに応答してオフする。この第１及び第２トランスファゲート２５，２６の動作によって、ラッチ回路１２は、Ｈレベルのイネーブル信号ｅｎに応答して入力信号即ち入力バッファ回路１１の出力信号を第１ラッチ２３に取り込み、Ｌレベルのイネーブル信号ｅｎに応答して第１トランスファゲート２５がオフすることで取り込んだ信号をラッチし、更にそのラッチ信号を第２トランスファゲート２６を介して第１ラッチ２３から第２ラッチ２４に転送し、そのラッチレベルを持つ信号ＳＧ２１を出力する。
【００６２】
次に、上記のように構成されたＳＤＲＡＭの作用を図６に従って説明する。
図１の第１制御回路３１は、外部クロック信号ＣＬＫに基づいて内部クロック信号ｃｌｋｚを生成し、外部コマンドｃｍｄに応答して取り込み信号ｒａｌｚを生成する。
【００６３】
図４の第２制御回路６１は、内部クロック信号ｃｌｋｚに同期したパルスを持ち、且つ取り込み信号ｒａｌｚのパルス幅よりも所定時間だけ長い期間パルスを持たないイネーブル信号ｅｎを生成する。
【００６４】
第１ラッチ回路１２は、イネーブル信号ｅｎの立ち下がりエッジに応答してラッチしたレベルを持つ信号ＳＧ２１を出力する。そして、第１ラッチ回路１２は、その信号ＳＧ２１のレベルを、イネーブル信号ｅｎの次の立ち下がりエッジまで保持する。
【００６５】
デコーダ回路１３はＨレベルの取り込み信号ｒａｌｚにより信号ＳＧ２１をラッチし、そのラッチレベルを持つ信号ＳＧ２２を次段のデコーダ部等に出力する。
【００６６】
取り込み信号ｒａｌｚがＨレベルであるラッチ期間の間は、ラッチ回路１２の出力信号ＳＧ２１のレベルが変化しない。このため、デコーダ回路１３は、誤ラッチを起こさない。
【００６７】
また、外部要因の影響を受けて取り込み信号ｒａｌｚのパルス幅が変動しても、イネーブル信号ｅｎのパルスが取り込み信号ｒａｌｚに対応する期間生成されないため、誤ラッチを起こさない。
【００６８】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）第２制御回路６１は、第１制御回路３１から内部クロック信号ｃｌｋｚ及びアドレス取り込み信号ｒａｌｚを入力し、それらに基づいてラッチ回路１２が入力バッファ回路１１からの入力信号を一定期間保持するように生成したイネーブル信号ｅｎをそのラッチ回路１２に出力する。ラッチ回路１２は、第２制御回路６１からイネーブル信号ｅｎを入力し、そのイネーブル信号ｅｎに応答して入力バッファ回路１１の出力信号をラッチした信号をデコーダ回路１３に出力するようにした。その結果、高速動作のために外部クロック信号ＣＬＫの周期が短くなっても、ラッチ回路１２がデコーダ回路１３のラッチ期間よりも長く信号を保持しているため、誤ラッチを防止することができる。
【００６９】
（２）第２制御回路６１が取り込み信号ｒａｌｚに基づいて生成したイネーブル信号ｅｎによりラッチ回路１２が出力信号を保持しているため、プロセス変動などの外部要因により取り込み信号ｒａｌｚのパルス幅が変動しても、デコーダ回路１３は正確に信号を取り込むことができ、その取り込み信号ｒａｌｚのパルス幅制御が容易になる。
【００７０】
（３）第２制御回路６１は、内部クロック信号ｃｌｋｚに同期したパルスを持ち、且つ取り込み信号ｒａｌｚに対応する期間パルスを持たないイネーブル信号ｅｎを生成するようにした。その結果、ラッチ回路１２は、デコーダ回路１３がラッチに必要な期間よりも長く信号を保持するようにイネーブル信号ｅｎを容易に生成することができる。
【００７１】
尚、前記各実施形態は、以下の態様に変更してもよい。
・上記各実施形態は、外部クロック信号ＣＬＫに同期して外部アドレス信号ＡＤＤを取り込むＳＤＲＡＭに具体化したが、外部アドレス信号以外（例えば外部データ信号）を取り込む回路に適用してもよい。また、ＳＤＲＡＭ以外に、外部クロック信号に同期して外部アドレス信号等の信号を高速に取り込む同期式半導体集積回路に具体化して実施してもよい。
【００７２】
・上記各実施形態における制御回路３２，６１の構成を適宜変更して実施してもよい。例えば、制御回路３２，６１は、外部クロック信号ＣＬＫ又は内部クロック信号ｃｌｋｚをカウントするカウンタを備え、外部クロック信号ＣＬＫ又は内部クロック信号ｃｌｋｚに応答してカウントを開始する。そして、各制御回路３２，６１は、そのカウント値に基づいて第２ラッチ回路３３、ラッチ回路１２を一定期間動作させるようにして生成した保持信号ｈｏｌｄｚ、イネーブル信号ｅｎを出力する構成とする。このようにすれば、遅延素子を用いる場合に比べて外部要因の影響を受け難く、パルス幅を正確に制御することができる。
【００７３】
・上記第一実施形態において、第１ラッチ回路１２を省略した構成、即ち、入力バッファ回路１１の出力信号を第２ラッチ回路３３に入力する構成として実施してもよい。
【００７４】
・上記第一及び第二実施形態の第１制御回路３１，第一実施形態の第１ラッチ回路１２は、内部クロック信号ｃｌｋｚに代えて外部クロック信号ＣＬＫを入力して動作する構成としてもよい。
【００７５】
・上記第一実施形態において、第２制御回路３２は、外部クロック信号ＣＬＫ又は内部クロック信号ｃｌｋｚに基づいて保持信号ｈｏｌｄｚを生成するようにしてもよい。即ち、第２制御回路３２は、外部クロック信号ＣＬＫ又は内部クロック信号ｃｌｋｚの立ち下がりに応答して保持信号ｈｏｌｄｚを立ち上げる。
【００７６】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１） 外部制御信号に基づいて生成された取り込み信号に応答して外部信号を取り込む内部回路を備えた半導体集積回路において、
保持信号に基づいて前記外部信号を保持し、その保持した信号を前記内部回路に出力する保持回路と、
前記取り込み信号に基づいて前記保持回路が一定期間信号を保持するように前記保持信号を生成する制御回路と、
を備えたことを特徴とする半導体集積回路。
（付記２） 外部クロック信号に同期した内部クロック信号に応答して前記外部信号を取り込み保持する第２の保持回路を備え、
前記保持回路は前記第２の保持回路の出力信号を入力し、該信号を前記保持信号に基づいて一定期間保持することを特徴とする付記１記載の半導体集積回路。
（付記３） 前記制御回路は、前記取り込み信号により前記内部回路が前記外部信号を取り込む期間よりも長い期間前記保持回路が前記外部信号を保持するように前記保持信号を生成することを特徴とする付記１又は２記載の半導体集積回路。
（付記４） 前記制御回路は、前記取り込み信号と、該取り込み信号を遅延させた遅延信号とに基づいて前記保持信号を生成することを特徴とする付記３記載の半導体集積回路。
（付記５） 前記制御回路は、前記取り込み信号と外部クロック信号に同期した内部クロック信号に応答とに基づいて前記保持信号を生成することを特徴とする付記１記載の半導体集積回路。
（付記６） 前記制御回路は、前記内部クロック信号に同期したパルスを持ち、前記取り込み信号に対応する期間パルスを持たないよう前記保持信号を生成することを特徴とする付記５記載の半導体集積回路。
（付記７） 前記制御回路は、前記内部クロック信号に同期したパルスから前記取り込み信号を一定時間遅延させた信号までの間パルスを持たないように前記保持信号を生成することを特徴とする付記５又は６記載の半導体集積回路。
（付記８） 前記制御回路は、前記取り込み信号と、該取り込み信号を遅延させた遅延信号に基づいて、前記パルスを持たない期間を設定することを特徴とする付記５〜７のうちの何れか一項記載の半導体集積回路。
（付記９） 前記内部回路は、
前記取り込み信号に応答してオンオフするトランスファゲートと、
前記オンしたトランスファゲートを介して入力する信号を保持するラッチ部とからなるラッチ回路を備えたことを特徴とする付記１又は２記載の半導体集積回路。
（付記１０） 前記保持回路は、
前記保持信号に応答してオンオフするトランスファゲートと、
前記オンしたトランスファゲートを介して入力する信号を保持するラッチ部と、
から構成されたことを特徴とする付記１又は２記載の半導体集積回路。
（付記１１） 前記第２の保持回路は、
前記保持信号に応答してオンオフする第１のトランスファゲートと、
前記オンした第１のトランスファゲートを介して入力する信号を保持する第１のラッチ部と、
前記保持信号に応答して前記第１のトランスファゲートと相補的にオンオフする第２のトランスファゲートと、
前記オンした第２のトランスファゲートを介して前記第１のラッチ部から入力する信号を保持する第２のラッチ部とを備えたことを特徴とする付記１又は２記載の半導体集積回路。
（付記１２） 前記制御回路は、前記内部クロック信号をカウントして前記保持信号を生成することを特徴とする付記１又は２記載の半導体集積回路。
（付記１３） 外部クロック信号に基づいて内部クロック信号を生成する第１の制御回路と、
前記内部クロック信号と外部制御信号に基づいて取り込み信号を生成する第２の制御回路と、
前記取り込み信号に応答して外部信号を取り込む内部回路とを備えた半導体集積回路において、
保持信号に基づいて前記外部信号を保持し、その保持した信号を前記内部回路に出力する保持回路と、
前記取り込み信号に基づいて前記保持回路が一定期間信号を保持するように前記保持信号を生成する第３の制御回路と、
を備えたことを特徴とする半導体集積回路。
（付記１４） 外部クロック信号に基づいて内部クロック信号を生成する第１の制御回路と、
前記内部クロック信号と外部制御信号に基づいて取り込み信号を生成する第２の制御回路と、
前記取り込み信号に応答して外部信号を取り込む内部回路とを備えた半導体集積回路において、
前記内部クロック信号に基づいて前記外部信号を保持し、その保持した信号を出力する第１の保持回路と、
保持信号に基づいて前記第１の保持回路の出力信号を保持し、その保持した信号を前記内部回路に出力する第２の保持回路と、
前記取り込み信号に基づいて前記第２の保持回路が一定期間信号を保持するように前記保持信号を生成する第３の制御回路と、
を備えたことを特徴とする半導体集積回路。
（付記１５） 外部制御信号に基づいて生成された取り込み信号に応答して外部信号を内部回路に取り込む方法であって、
第１の制御信号に基づいて外部信号を第１の保持回路に保持し、前記取り込み信号に対応して一定期間活性化する第２の制御信号のその活性化に応じて前記第１の保持回路に保持された外部信号を第２の保持回路に保持し、該保持した信号を前記内部回路に取り込むことを特徴とする外部信号の取り込み方法。
【００７７】
【発明の効果】
以上詳述したように、本発明によれば、取り込み信号のパルス幅制御を容易にし、それによる外部信号の取り込みを正確に行いえる半導体集積回路及び外部信号の取り込み方法を提供することができる。
【図面の簡単な説明】
【図１】 第一実施形態のブロック回路図である。
【図２】 第一実施形態の回路図である。
【図３】 第一実施形態のタイミング図である。
【図４】 第二実施形態のブロック回路図である。
【図５】 第二実施形態の回路図である。
【図６】 第二実施形態のタイミング図である。
【図７】 従来例のブロック回路図である。
【図８】 従来例の回路図である。
【図９】 従来例のタイミング図である。
【符号の説明】
１２ 第２の保持回路（第１ラッチ回路）
１３ 内部回路（デコーダ回路）
３１ 第１制御回路
３２，６１ 第２制御回路
３３ 保持回路（第２ラッチ回路）
ＡＤＤ 外部信号（外部アドレス信号）
ＣＬＫ 外部クロック信号
ｃｌｋｚ 内部クロック信号
ｅｎ 保持信号（イネーブル信号）
ｈｏｌｄｚ 保持信号
ｒａｌｚ 取り込み信号
Claims (9)
- 取り込み信号に応答して外部信号を取り込む内部回路を備えた半導体集積回路において、
外部クロック信号と外部制御信号とに基づいて、前記外部クロック信号よりもパルス幅が長い取り込み信号を生成する制御回路と、
保持信号に基づいて前記外部信号を保持し、その保持した信号を前記内部回路に出力する保持回路と、を備え、
前記制御回路は、前記取り込み信号に基づいて前記保持回路が一定期間信号を保持するように前記保持信号を生成する
ことを特徴とする半導体集積回路。 - 前記外部クロック信号に同期した内部クロック信号に応答して前記外部信号を取り込み保持する第２の保持回路を備え、
前記保持回路は前記第２の保持回路の出力信号を入力し、該信号を前記保持信号に基づいて一定期間保持することを特徴とする請求項１記載の半導体集積回路。 - 前記制御回路は、前記取り込み信号により前記内部回路が前記外部信号を取り込む期間よりも長い期間前記保持回路が前記外部信号を保持するように前記保持信号を生成することを特徴とする請求項１又は２記載の半導体集積回路。
- 前記制御回路は、前記取り込み信号と、該取り込み信号を遅延させた遅延信号とに基づいて前記保持信号を生成することを特徴とする請求項３記載の半導体集積回路。
- 前記制御回路は、前記取り込み信号と外部クロック信号に同期した内部クロック信号とに基づいて前記保持信号を生成することを特徴とする請求項１記載の半導体集積回路。
- 前記制御回路は、前記内部クロック信号に同期したパルスを持ち、前記取り込み信号に対応する期間パルスを持たないよう前記保持信号を生成することを特徴とする請求項５記載の半導体集積回路。
- 外部クロック信号に基づいて内部クロック信号を生成する第１の制御回路と、
前記内部クロック信号と外部制御信号に基づいて、前記内部クロック信号よりもパルス幅が長い取り込み信号を生成する第２の制御回路と、
前記取り込み信号に応答して外部信号を取り込む内部回路と、
保持信号に基づいて前記外部信号を保持し、その保持した信号を前記内部回路に出力する保持回路と、
前記取り込み信号に基づいて前記保持回路が一定期間信号を保持するように前記保持信号を生成する第３の制御回路と、
を備えたことを特徴とする半導体集積回路。 - 外部クロック信号に基づいて内部クロック信号を生成する第１の制御回路と、
前記内部クロック信号と外部制御信号に基づいて、前記内部クロック信号よりもパルス幅が長い取り込み信号を生成する第２の制御回路と、
前記取り込み信号に応答して外部信号を取り込む内部回路と、
前記内部クロック信号に基づいて前記外部信号を保持し、その保持した信号を出力する第１の保持回路と、
保持信号に基づいて前記第１の保持回路の出力信号を保持し、その保持した信号を前記内部回路に出力する第２の保持回路と、
前記取り込み信号に基づいて前記第２の保持回路が一定期間信号を保持するように前記保持信号を生成する第３の制御回路と、
を備えたことを特徴とする半導体集積回路。 - 取り込み信号に応答して外部信号を内部回路に取り込む方法であって、
外部クロック信号と外部制御信号とに基づいて、前記外部クロック信号よりもパルス幅が長い取り込み信号を制御回路で生成し、
前記外部信号を保持信号に基づいて保持回路に保持し、
前記取り込み信号に基づいて前記保持回路が一定期間信号を保持するように前記保持信号を前記制御回路で生成し、
前記保持した信号を前記内部回路に取り込むことを特徴とする外部信号の取り込み方法。
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