KR20020024516A - 반도체 집적 회로 - Google Patents

반도체 집적 회로 Download PDF

Info

Publication number
KR20020024516A
KR20020024516A KR1020010013528A KR20010013528A KR20020024516A KR 20020024516 A KR20020024516 A KR 20020024516A KR 1020010013528 A KR1020010013528 A KR 1020010013528A KR 20010013528 A KR20010013528 A KR 20010013528A KR 20020024516 A KR20020024516 A KR 20020024516A
Authority
KR
South Korea
Prior art keywords
signal
circuit
external
holding
latch
Prior art date
Application number
KR1020010013528A
Other languages
English (en)
Other versions
KR100658469B1 (ko
Inventor
스가모토히로유키
다카시마사토시
이시다요시유키
오가와야스시게
Original Assignee
아끼구사 나오유끼
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아끼구사 나오유끼, 후지쯔 가부시끼가이샤 filed Critical 아끼구사 나오유끼
Publication of KR20020024516A publication Critical patent/KR20020024516A/ko
Application granted granted Critical
Publication of KR100658469B1 publication Critical patent/KR100658469B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4082—Address Buffers; level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Abstract

본 발명은 수신 신호의 펄스폭 제어를 용이하게 하고, 그에 따른 외부 신호의 수신을 정확히 행할 수 있는 반도체 집적 회로를 제공하는 것을 목적으로 한다.
제2 제어 회로(32)는 제1 제어 회로(31)로부터의 어드레스 수신 신호(ralz)에 응답하여 제2 래치 회로(33)가 제1 래치 회로(12)로부터의 입력 신호를 일정 기간 유지하도록 생성한 유지 신호(holdz)를 제2 래치 회로(33)에 출력한다. 제2 래치 회로(33)는 제2 제어 회로(32)로부터 유지 신호(holdz)를 입력하고, 그 유지 신호(holdz)에 응답하여 제1 래치 회로(12)의 출력 신호를 래치한 신호를 디코더 회로(13)에 출력한다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 외부 클록 신호에 동기하여 외부 신호를 내부 회로로 수신하는 동기형 반도체 집적 회로에 관한 것이다.
최근, 동기식 DRAM(이하, SDRAM이라 한다) 등과 같이 외부 클록 신호에 동기하여 고속으로 동작하는 반도체 집적 회로가 많아지고 있다. 이와 같은 클록 동기식 반도체 집적 회로는 외부 클록을 기초로 하여, 내부의 각 회로를 동작시키기 위한 타이밍 신호를 생성하고 있다.
예컨대 SDRAM의 경우, 이와 같은 타이밍 신호의 하나로서 어드레스 수신 신호가 있다. SDRAM은 외부 클록 신호에 동기한 어드레스 수신 신호를 생성하고, 이 신호에 응답하여 외부로부터 공급된 어드레스 신호를 정확히 내부 회로로 수신된다. 이러한 SDRAM을 탑재하는 장치(시스템)의 고기능화가 진행되어, 동작 속도의 고속화가 추가로 요구되고 있다. 이에 따라 외부 클록 신호의 주기가 짧아지면, 외부 클록 신호를 기초로 생성되는 어드레스 수신 신호의 펄스폭도 짧아지고, 내부회로에 외부로부터 공급되는 어드레스 신호를 정확하게 수신하기가 곤란하게 된다. 이 때문에, 타이밍 신호의 펄스폭의 제어를 용이하게 하고, 외부 신호를 정확히 내부 회로로 수신할 수 있는 반도체 집적 회로가 요구되고 있다.
도 7은 종래예의 블록 회로도이며, SDRAM의 일부 블록 회로도를 도시한다.
입력 버퍼 회로(11)는 외부로부터 공급되는 어드레스 신호를 증폭하여 래치 회로(12)로 출력한다.
래치 회로(12)에는 도시 생략된 제어 회로(클록 버퍼)로부터 내부 클록 신호(clkz)가 입력된다. 제어 회로는 외부 클록 신호에 동기하여 내부 클록 신호(clkz)를 생성한다. 래치 회로(12)는 내부 클록 신호(clkz)에 응답하여 입력 버퍼 회로(11)의 출력 신호를 래치하고, 그 래치 신호를 내부 회로로서의 디코더 회로(13)에 출력한다.
디코더 회로(13)에는 도시 생략된 제어 회로(명령 디코더)로부터 어드레스 수신 신호(ralz)가 입력된다. 제어 회로는 외부로부터 공급되는 명령에 응답하여, 내부 클록 신호(clkz)에 동기한 어드레스 수신 신호(ralz)를 생성한다. 디코더 회로(13)는 어드레스 수신 신호(ralz)에 응답하여 래치 회로(12)의 출력 신호를 수신한다.
도 8은 종래예의 회로도이다.
입력 버퍼 회로(11)는 복수 단(도 8에서는 짝수 단)의 인버터 회로(21, 22)로 구성되며, 외부 어드레스 신호(ADD)를 증폭한 신호를 래치 회로(12)에 출력한다.
래치 회로(12)는 제1 및 제2 래치(23, 24)로 구성된다. 제1 래치 회로(23)의 전송 게이트(25)는 H 레벨(High level)의 내부 클록 신호(clkz)에 응답하여 온되고, L 레벨(Low level)의 내부 클록 신호에 응답하여 오프된다. 제2 래치 회로(24)의 전송 게이트(26)는 L 레벨의 내부 클록 신호(clkz)에 응답하여 온되고, H 레벨의 내부 클록 신호에 응답하여 오프된다. 이 전송 게이트(25, 26)의 동작에 따라 래치 회로(12)는 H 레벨의 내부 클록 신호(clkz)에 응답하여 입력 신호, 즉 입력 버퍼 회로(11)의 출력 신호를 제1 래치(23)로 수신하여 래치하고, L 레벨의 내부 클록 신호(clkz)에 응답하여 래치 신호를 제1 래치(23)로부터 제2 래치(24)에 전송·래치하며, 그 래치 레벨을 갖는 신호(SG1)를 출력한다.
디코더 회로(13)는 입력부에 래치(27)를 구비하고, 그 래치(27)는 어드레스 수신 신호(ralz)에 응답하여 온/오프하는 전송 게이트(28)를 구비한다. 전송 게이트(28)는 H 레벨의 수신 신호(ralz)에 응답하여 온되고, L 레벨의 수신 신호(ralz)에 응답하여 오프된다. 이에 따라, 래치(27)는 수신 신호(ralz)가 H 레벨 기간에 래치 회로(12)의 출력 신호(SG1)를 수신 래치하고, 그 래치 레벨을 갖는 신호(SG2)를 출력한다.
도 9는 종래예의 타이밍도이다.
SDRAM은 외부 클록 신호(CLK)에 기초하여 내부 클록 신호(clkz)를 생성한다. 래치 회로(12)는 내부 클록 신호(clkz)의 하강 에지에 응답하여 래치한 레벨을 갖는 신호(SG1)를 출력한다.
그리고, 외부 클록 신호(CLK)의 상승 에지에 응답하여 명령(cmd)을 수신하고, 내부 클록 신호(clkz)에 동기하여 그 신호(clkz)의 하강 에지에 기초하여 소정 기간 H 레벨의 수신 신호(ralz)를 생성한다. 디코더 회로(13)는 H 레벨의 수신 신호(ralz)에 의해 신호(SG1)를 래치(27)로 래치한다. 따라서, 래치(27)는 수신 신호(ralz)의 상승 에지로부터 다음 상승 에지 기간에 래치한 레벨을 갖는 신호(SG2)를 출력한다.
그런데, 디코더 회로(13)의 래치(27)는 래치 신호를 이용하는 디코더부 등의 회로를 동작시키기 위해 필요한 구동 능력을 가지며, 그에 따라 신호(SG1)를 래치하기 위해 수신 신호(ralz)의 펄스폭이 일정 기간 필요하다.
고속 동작을 위해 외부 클록 신호(CLK)의 주기가 짧아지면, 수신 신호(ralz)의 펄스폭도 짧게 할 필요가 있다. 이것은 수신 신호(ralz)의 펄스폭이 길면, 다음 사이클에 걸쳐 다음 외부 어드레스 신호의 영향을 받아 잘못된 래치를 일으킬 가능성이 있기 때문이다. 그러나, 수신 신호(ralz)의 펄스폭을 외부 클록 신호(CLK)의 펄스폭에 따라 짧게 하면, 래치 기간이 짧게 되어 래치(27)로 정확한 래치를 하는 것이 곤란하게 된다.
수신 신호(ralz)의 펄스폭을 일정 기간으로 하기 위해서 지연 회로 등이 이용된다. 그러나, 지연 회로는 프로세스 변동 등의 외부 요인의 영향을 받아 필요한 펄스폭을 갖도록 수신 신호(ralz)의 펄스폭을 제어하는 것이 곤란하였다.
본 발명은 상기 문제점을 해결하기 위해서 이루어진 것으로서, 그 목적은 수신 신호의 펄스폭 제어를 용이하게 하고, 그에 따른 외부 신호의 수신을 정확히 행할 수 있는 반도체 집적 회로를 제공하는 것에 있다.
도 1은 제1 실시예의 블록 회로도.
도 2는 제1 실시예의 회로도.
도 3은 제1 실시예의 타이밍도.
도 4는 제2 실시예의 블록 회로도.
도 5는 제2 실시예의 회로도.
도 6은 제2 실시예의 타이밍도.
도 7은 종래예의 블록 회로도.
도 8은 종래예의 회로도.
도 9는 종래예의 타이밍도.
〈도면의 주요 부분에 대한 부호의 설명〉
12 : 제2 유지 회로(제1 래치 회로)
13 : 내부 회로(디코더 회로)
31 : 제1 제어 회로
32, 61 : 제2 제어 회로
33 : 유지 회로(제2 래치 회로)
ADD : 외부 신호(외부 어드레스 신호)
CLK : 외부 클록 신호
clkz : 내부 클록 신호
en : 유지 신호(인에이블 신호)
holdz : 유지 신호
ralz : 수신 신호
상기 목적을 달성하기 위해서, 청구항 1에 기재된 발명은, 유지 신호에 기초하여 외부 신호를 유지하고, 그 유지된 신호를 내부 회로로 출력하는 유지 회로와, 수신 신호에 기초하여 유지 회로가 일정 기간 신호를 유지하도록 유지 신호를 생성하는 제어 회로를 구비한다. 이와 같이, 내부 회로가 외부 신호를 수신하는 수신 신호에 기초하는 유지 신호에 의해 유지 회로가 일정 기간 신호를 유지하는 것에 의해 잘못된 신호를 수신하는 것을 방지할 수 있다.
청구항 2에 기재된 발명은, 외부 클록 신호에 동기한 내부 클록 신호에 응답하여 외부 신호를 수신 유지하는 제2 유지 회로를 구비하고, 유지 회로는 제2 유지 회로의 출력 신호를 입력하고, 상기 출력 신호를 유지 신호에 기초하여 일정 기간 유지한다. 이와 같이, 내부 회로가 외부 신호를 수신하는 수신 신호에 기초하는 유지 신호에 의해 유지 회로가 일정 기간 신호를 유지시킴으로써, 제2 유지 회로의 출력 신호가 내부 클록 신호에 의해 변화되더라도 잘못된 신호를 수신하는 것을 방지할 수 있다.
제어 회로는, 청구항 3에 기재된 발명은, 수신 신호에 의해 내부 회로가 외부 신호를 수신하는 기간보다도 긴 기간 유지 회로가 외부 신호를 유지하도록 유지신호를 생성한다. 이에 따라, 외부 요인의 영향을 받아 수신 신호가 변화되더라도 신호가 정확히 내부 회로로 수신된다.
제어 회로는, 청구항 4에 기재된 발명은, 수신 신호와, 상기 수신 신호를 지연시킨 지연 신호에 기초하여 유지 신호를 생성한다. 이에 따라, 외부 요인의 영향을 받아 수신 신호가 변화되더라도 신호가 정확히 내부 회로로 수신된다.
제어 회로는, 청구항 5에 기재된 발명은, 수신 신호와 외부 클록 신호에 동기한 내부 클록 신호에 대한 응답에 기초하여 유지 신호를 생성한다. 이에 따라, 외부 요인의 영향을 받아 수신 신호가 변화되더라도 신호가 정확히 내부 회로로 수신된다.
제어 회로는, 청구항 6에 기재된 발명은, 내부 클록 신호에 동기한 펄스를 가지며, 수신 신호에 대응하는 기간 펄스를 갖지 않도록 유지 신호를 생성한다. 이에 따라, 외부 요인의 영향을 받아 수신 신호가 변화되더라도 신호가 정확히 내부 회로로 수신된다.
제어 회로는, 청구항 7에 기재된 발명은, 내부 클록 신호에 동기한 펄스로부터 수신 신호를 일정 시간 지연시킨 신호까지의 동안에 펄스를 갖지 않도록 유지 신호를 생성한다. 이에 따라, 외부 요인의 영향을 받아 수신 신호가 변화되더라도 신호가 정확히 내부 회로로 수신된다.
제어 회로는, 청구항 8에 기재된 발명과 같이, 수신 신호와 상기 수신 신호를 지연시킨 지연 신호에 기초하여 펄스를 갖지 않는 기간을 설정한다. 이에 따라, 외부 요인의 영향을 받아 수신 신호가 변화되더라도 신호가 정확히 내부 회로로 수신된다.
청구항 9에 기재된 발명은, 유지 신호에 기초하여 외부 신호를 유지하고, 그 유지된 신호를 내부 회로로 출력하는 유지 회로와, 수신 신호에 기초하여 유지 회로가 일정 기간 신호를 유지하도록 유지 신호를 생성하는 제3 제어 회로를 구비한다.
이와 같이, 내부 회로가 외부 신호를 수신하는 수신 신호에 기초한 유지 신호에 의해 유지 회로가 일정 기간 신호를 유지함으로써, 잘못된 신호를 수신하는 것을 방지할 수 있다.
청구항 10에 기재된 발명은, 내부 클록 신호에 기초하여 외부 신호를 유지하고 그 유지된 신호를 출력하는 제1 유지 회로와, 유지 신호에 기초하여 제1 유지 회로의 출력 신호를 유지하고 그 유지된 신호를 내부 회로로 출력하는 제2 유지 회로와, 수신 신호에 기초하여 제2 유지 회로가 일정 기간 신호를 유지하도록 유지 신호를 생성하는 제3 제어 회로를 구비한다. 이와 같이, 내부 회로가 외부 신호를 수신하는 수신 신호에 기초한 유지 신호에 의해 유지 회로가 일정 기간 신호를 유지시킴으로써 제1 유지 회로의 출력 신호가 내부 클록 신호에 의해 변화되더라도 잘못된 신호를 수신하는 것을 방지할 수 있다.
(제1 실시예)
이하, 본 발명을 구체화한 제1 실시예를 도 1∼도 3에 따라서 설명한다.
설명의 편의상, 도 7 및 도 8과 동일한 구성에 대해서는 동일한 부호를 부여해서 그 설명을 일부 생략한다.
도 1은 본 실시예의 SDRAM의 일부 블록 회로도이다.
SDRAM은 제1 제어 회로(31), 제2 제어 회로(32), 입력 버퍼 회로(11), 제1 래치 회로(12), 제2 래치 회로(33), 디코더 회로(13)를 포함한다.
제1 제어 회로(31)는 클록 버퍼를 포함하며, 외부 클록 신호(CLK)를 입력하고, 그것에 동기한 내부 클록 신호(clkz)를 생성한다. 또한, 제1 제어 회로(31)는 명령 디코더를 포함하며, 외부 클록 신호(CLK)에 응답하여 외부 명령(cmd)을 입력한다. 외부 명령(cmd)은 본 실시예에서는 컬럼 어드레스 스트로브 신호, 기록 인에이블 신호 등의 복수의 신호로 구성되며, 제1 제어 회로(31)는 복수의 신호로부터 각종 명령을 디코드한다. 그리고, 제1 제어 회로(31)는 외부 어드레스 신호의 수신이 필요한 명령에 응답하여 내부 클록 신호(clkz)에 동기한 어드레스 수신 신호 (ralz)를 생성한다. 그리고, 제1 제어 회로(31)는 내부 클록 신호(clkz)를 제1 래치 회로(12)에 출력하고, 어드레스 수신 신호(ralz)를 디코더 회로(13) 및 제2 제어 회로(32)에 출력한다.
제2 제어 회로(32)는 제1 제어 회로(31)로부터의 어드레스 수신 신호(ralz)에 응답하여 제2 래치 회로(33)가 제1 래치 회로(12)로부터의 입력 신호를 일정 기간 유지하도록 생성한 유지 신호(holdz)를 제2 래치 회로(33)에 출력한다. 상세하게는, 제2 제어 회로(32)는 수신 신호(ralz)의 H 레벨의 펄스폭보다도 소정 시간 긴 H 레벨의 펄스폭을 갖는 유지 신호(holdz)를 생성한다. 즉, 제2 제어 회로(32)는 수신 신호(ralz)의 상승에 응답하여 유지 신호(holdz)를 상승시키고, 수신 신호(ralz)의 하강으로부터 소정 시간 지연되어 유지 신호(holdz)를 하강시킨다. 그리고, 제2 제어 회로(32)는 이와 같이 생성한 유지 신호(holdz)를 제2 래치 회로(33)에 출력한다.
제2 래치 회로(33)는 제2 제어 회로(32)로부터 유지 신호(holdz)를 입력하고, 그 유지 신호(holdz)에 응답하여 제1 래치 회로(12)의 출력 신호를 래치한 신호를 디코더 회로(13)에 출력한다. 상세하게는, 제2 래치 회로(33)는 활성화된(예컨대 H 레벨의) 유지 신호(holdz)에 응답하여 제1 래치 회로(12)의 출력 신호를 래치하고, 그 래치 레벨을 갖는 신호를 유지 신호(holdz)가 H 레벨 기간 유지한다. 그리고, 제2 래치 회로(33)는 비활성(예컨대 L 레벨)의 유지 신호(holdz)에 응답하여 제1 래치 회로(12)의 출력 신호와 실질적으로 동일한 레벨을 갖는 신호를 디코더 회로(13)에 출력한다.
유지 신호(holdz)가 H 레벨 기간(펄스폭)에는 수신 신호(ralz)의 펄스폭보다도 길다. 또한, 유지 신호(holdz)의 상승은 수신 신호(ralz)의 상승에 동기하고, 유지 신호(holdz)의 하강은 수신 신호(ralz)의 하강보다 소정 시간 지연되고 있다.
그리고, 수신 신호(ralz)가 H 레벨 기간은 디코더 회로(13)가 입력 신호를 래치하기 위해 필요한 기간이다. 즉, 제2 래치 회로(33)는 유지 신호(holdz)에 응답하여 디코더 회로(13)에 필요한 래치 기간보다도 길고, 그 래치 기간의 거의 개시부터 래치 기간의 종료보다도 늦게까지 출력 신호를 유지하고 있다.
따라서, 고속 동작을 위해 외부 클록 신호(CLK)의 주기가 짧아지더라도 제2 래치 회로(33)가 디코더 회로(13)의 래치 기간보다도 길게 신호를 유지하고 있기 때문에, 잘못된 래치가 일어나지 않는다. 또한, 수신 신호(ralz)에 기초하여 생성된 유지 신호(holdz)에 의해 제2 래치 회로(33)가 출력 신호를 유지하고 있기 때문에, 프로세스 변동 등의 외부 요인에 의해 수신 신호(ralz)의 펄스폭이 변동하더라도 디코더 회로(13)는 정확히 신호를 수신할 수 있다.
도 2는 제1 실시예의 회로도이다.
제2 제어 회로(32)는 제1∼제4 인버터 회로(41∼43), 제1 및 제2 지연 회로(44, 45), 제1 NAND 회로(46), 플립플롭(47)으로 구성된다.
제1 인버터 회로(41)에는 수신 신호(ralz)가 입력되고, 출력 단자는 제1 지연 회로(44), 플립플롭(47)에 접속되어 있다. 제1 지연 회로(44)는 짝수 개(본 실시예에서는 4 개)의 직렬 접속된 인버터 회로로 구성되고, 그 개수에 의해 입력 신호를 지연시킨 신호를 제2 지연 회로(45) 및 제1 NAND 회로(46)에 출력한다. 제2 지연 회로(45)는 홀수 개(본 실시예에서는 5 개)의 직렬 접속된 인버터 회로로 구성되고, 그 개수에 의해 입력 신호를 지연시키고 또한 반전된 신호를 제1 NAND 회로(46)에 출력한다.
제1 NAND 회로(46)는 제1 인버터 회로(41)의 출력 신호와 지연 회로(44)의 출력 신호가 입력되고, 출력 단자는 플립플롭(47)에 접속되어 있다. 플립플롭(47)은 제2 및 제3 NAND 회로(48, 49)로 구성되고, 제2 NAND 회로(48)에는 제1 인버터 회로(41)의 출력 신호와 제3 NAND 회로(49)의 출력 신호가 입력되고, 제3 NAND 회로(49)에는 제1 NAND 회로(46)의 출력 신호와 제2 NAND 회로(48)의 출력 신호가 입력된다. 그리고, 플립플롭(47)의 출력 단자인 제2 NAND 회로(48)의 출력 단자는 제2 인버터 회로(42)에 접속되고, 그 제2 인버터 회로(42)의 출력 단자는 제3 인버터 회로(43)의 입력 단자에 접속되고 있다. 그리고, 제3 인버터 회로(43)로부터 유지 신호(holdz)가 출력된다.
제2 래치 회로(33)는 전송 게이트(51)와 인버터 회로(52∼55)로 구성된다.전송 게이트(51)는 한쌍의 P 채널 MOS 트랜지스터와 N 채널 MOS 트랜지스터로 구성되고, P 채널 MOS 트랜지스터의 게이트에는 유지 신호(holdz)가 공급되고, N 채널 MOS 트랜지스터의 게이트에는 유지 신호(holdz)를 인버터 회로(52)에 의해 반전된 신호가 공급된다. 따라서, 전송 게이트(51)는 H 레벨의 유지 신호(holdz)에 응답하여 오프되고, L 레벨의 유지 신호(holdz)에 응답하여 온된다. 그리고, 전송 게이트(51)가 온되고 있는 동안, 제1 래치 회로(12)의 출력 신호(SG11)가 제2 래치 회로(33)의 내부에 전달되고, 전송 게이트(51)가 오프하면 신호(SG11)의 전달이 차단된다.
전달되는 제1 래치 회로(12)의 출력 신호(SG11)는 제2 인버터 회로(53)의 입력 단자에 공급되고, 그 입력 단자에는 제3 인버터 회로(54)의 출력 단자가 접속되고, 제2 인버터 회로(53)의 출력 단자는 제3 및 제4 인버터 회로(54, 55)의 입력 단자에 접속되어 있다. 그리고, 제4 인버터 회로(55)로부터 전송 게이트(51)가 오프됨으로써 제2 및 제3 인버터 회로(53, 54)로 래치된 레벨을 갖는 신호(SG12)가 디코더 회로(13)로 출력된다.
다음에, 상기한 바와 같이 구성된 SDRAM의 작용을 도 3에 따라서 설명한다.
도 1의 제1 제어 회로(31)는 외부 클록 신호(CLK)에 기초하여 내부 클록 신호(clkz)를 생성한다. 제1 래치 회로(12)는 내부 클록 신호(clkz)의 하강 에지에 응답하여 래치된 레벨을 갖는 신호(SG11)를 출력한다.
또한, 제1 제어 회로(31)는 외부 클록 신호(CLK)의 상승 에지에 응답하여 명령(cmd)을 수취하고, 내부 클록 신호(clkz)에 동기하여 그 신호(clkz)의 하강 에지에 기초하여 소정 기간 H 레벨의 수신 신호(ralz)를 생성한다. 그리고, 제2 제어 회로(32)는 수신 신호(ralz)에 기초하여 제1 제어 회로의 펄스폭보다도 시간 Δt(도 3 참조)만큼 긴 펄스폭을 갖는 유지 신호(holdz)를 생성한다. 이 시간 Δt가 도 2의 지연 회로(44)에 의한 지연 시간에 상당한다.
제2 래치 회로(33)는 H 레벨의 유지 신호(holdz)에 응답하여 제1 래치 회로(12)의 출력 신호(SG11)를 래치하고, 그 래치 레벨을 갖는 신호(SG12)를 유지 신호(holdz)가 H 레벨 기간 유지한다. 디코더 회로(13)는 H 레벨의 수신 신호(ralz)에 의해 신호(SG12)를 래치하고, 그 래치 레벨을 갖는 신호(SG13)를 다음 단의 디코더부 등에 출력한다.
수신 신호(ralz)가 H 레벨인 래치 기간 동안에 내부 클록 신호(clkz)의 하강에 응답하여 제1 래치 회로(12)의 출력 신호(SG11)의 레벨이 변화된다. 그러나, 수신 신호(ralz)보다 펄스폭이 긴 유지 신호(holdz)에 의해 제2 래치 회로(33)의 출력 신호(SG12)가 유지되고 있기 때문에, 잘못된 래치를 일으키지 않는다.
또한, 외부 요인의 영향을 받아서 수신 신호(ralz)의 펄스폭이 변동하더라도 유지 신호(holdz)의 펄스폭이 수신 신호(ralz)에 기초하여 생성되고 동일하게 변동하여 제2 래치 회로(33)가 신호(SG12)를 유지하고 있기 때문에, 잘못된 래치를 일으키지 않는다.
이상 기술한 바와 같이, 본 실시예에 따르면, 하기와 같은 효과를 나타낸다.
(1) 제2 제어 회로(32)는 제1 제어 회로(31)로부터의 어드레스 수신 신호(ralz)에 응답하여 제2 래치 회로(33)가 제1 래치 회로(12)로부터의 입력 신호를 일정 기간 유지하도록 생성한 유지 신호(holdz)를 제2 래치 회로(33)에 출력한다. 제2 래치 회로(33)는 제2 제어 회로(32)로부터 유지 신호(holdz)를 입력하고, 그 유지 신호 (holdz)에 응답하여 제1 래치 회로(12)의 출력 신호를 래치한 신호를 디코더 회로(13)에 출력하도록 하고 있다. 그 결과, 고속 동작을 위해 외부 클록 신호(CLK)의 주기가 짧아지더라도 제2 래치 회로(33)가 디코더 회로(13)의 래치 기간보다도 길게 신호를 유지하고 있기 때문에, 잘못된 래치를 방지할 수 있다.
(2) 제2 제어 회로(32)가 수신 신호(ralz)에 기초하여 생성한 유지 신호(holdz)에 의해 제2 래치 회로(33)가 출력 신호를 유지하고 있기 때문에, 프로세스 변동 등의 외부 요인에 의해 수신 신호(ralz)의 펄스폭이 변동하더라도 디코더 회로(13)는 정확히 신호를 수신할 수 있고, 그 수신 신호(ralz)의 펄스폭 제어가 용이하게 된다.
(3) 제2 제어 회로(32)는 수신 신호(ralz)의 상승에 응답하여 유지 신호(holdz)를 상승시키고, 수신 신호(ralz)의 하강으로부터 소정 시간 지연되어 유지 신호(holdz)를 하강시키도록 하였다. 그 결과, 수신 신호(ralz)의 H 레벨의 펄스폭보다도 소정 시간 긴 H 레벨의 펄스폭을 갖는 유지 신호(holdz)를 용이하게 생성할 수 있다.
(제2 실시예)
이하, 본 발명을 구체화한 제2 실시예를 도 4∼도 6에 따라서 설명한다.
설명의 편의상, 도 1, 도 2와 동일한 구성에 대해서는 동일한 부호를 부여하고 그 설명을 일부 생략한다.
도 4는 본 실시예의 SDRAM의 일부 블록 회로도이다.
SDRAM은 제1 제어 회로(31)(도 1 참조), 제2 제어 회로(61), 입력 버퍼 회로(11), 래치 회로(12), 디코더 회로(13)를 포함한다.
제2 제어 회로(61)는 제1 제어 회로(31)로부터 내부 클록 신호(clkz) 및 어드레스 수신 신호(ralz)를 입력하고, 이들에 기초하여 래치 회로(12)가 입력 버퍼 회로(11)로부터의 입력 신호를 일정 기간 유지하도록 생성된 인에이블 신호(en)를 그 래치 회로(12)에 출력한다.
상세하게는, 제2 제어 회로(61)는 내부 클록 신호(clkz)에 동기한 펄스를 가지며, 또한 수신 신호(ralz)에 대응하는 기간 펄스를 갖지 않는 인에이블 신호(en)를 생성한다. 수신 신호(ralz)에 대응하는 기간은 그 수신 신호(ralz)가 H 레벨 기간[디코더 회로(13)의 래치 기간]보다도 길도록 설정되어 있다. 즉, 제2 제어 회로(61)는 내부 클록 신호(clkz)에 동기된 펄스를 가지며, 수신 신호(ralz)의 상승으로부터 시작되어, 그 신호(ralz)의 하강보다 소정 시간 지연된 시간까지의 동안에 펄스를 갖지 않는(L 레벨의) 인에이블 신호(en)를 생성한다. 그리고, 제2 제어 회로(61)는 이와 같이 생성된 인에이블 신호(en)를 래치 회로(12)에 출력한다.
래치 회로(12)는 제2 제어 회로(61)로부터 인에이블 신호(en)를 입력하고, 그 인에이블 신호(en)에 응답하여 입력 버퍼 회로(11)의 출력 신호를 래치한 신호를 디코더 회로(13)에 출력한다. 상세하게는, 래치 회로(12)는 인에이블 신호(en)가 H 레벨 기간에 수신된 입력 버퍼 회로(11)의 출력 신호를 L 레벨의 인에이블 신호(en)에 응답하여 래치하고, 그 래치 레벨을 갖는 신호를 인에이블 신호(en)의 다음 하강 에지까지의 기간 유지한다.
인에이블 신호(en)가 L 레벨 기간(펄스폭)은 수신 신호(ralz)의 펄스폭보다도 길다. 상세하게는, 인에이블 신호(en)의 하강은 수신 신호(ralz)의 상승과 거의 동일하거나 그보다도 빠르고, 인에이블 신호(en)의 상승은 수신 신호(ralz)의 하강으로부터 소정 시간 지연된 시간과 거의 동일하거나 그보다도 지연된다.
그리고, 수신 신호(ralz)가 H 레벨인 기간은 디코더 회로(13)가 입력 신호를 래치하기 위해서 필요한 기간이다. 즉, 래치 회로(12)는 인에이블 신호(en)에 응답하여 디코더 회로(13)에 필요한 래치 기간보다도 길고, 그 래치 기간의 시작이나 그것 보다도 일찍부터 래치 기간의 종료보다도 지연될 때까지 출력 신호를 유지하고 있다.
따라서, 고속 동작을 위해 외부 클록 신호(CLK)의 주기가 짧아지더라도 래치 회로(12)가 디코더 회로(13)의 래치 기간보다도 길게 신호를 유지하고 있기 때문에, 잘못된 래치가 일어나지 않는다. 또한, 수신 신호(ralz)에 기초하여 생성된 인에이블 신호(en)에 의해 래치 회로(12)가 출력 신호를 유지하고 있기 때문에, 프로세스 변동 등의 외부 요인에 의해 수신 신호(ralz)의 펄스폭이 변동하더라도 디코더 회로(13)는 정확히 신호를 수신할 수 있다.
도 5는 본 실시예의 회로도이다.
제2 제어 회로(61)는 제1∼제4 인버터 회로(71∼74), 지연 회로(75), 제1 및 제2 NAND 회로(76, 77), 플립플롭(78)으로 구성된다.
제1 및 제2 인버터 회로(71, 72)에는 수신 신호(ralz)가 입력되고, 제1 인버터 회로(71)의 출력 단자는 지연 회로(75) 및 제1 NAND 회로(76)에 접속되고, 제2 인버터 회로(72)의 출력 단자는 플립플롭(78)에 접속된다.
지연 회로(75)는 홀수 개(본 실시예에서는 3 개)의 직렬 접속된 인버터 회로로 구성되고, 그 개수에 의해 입력 신호를 지연시킨 신호를 제1 NAND 회로(76)에 출력한다.
제1 NAND 회로(76)는 제1 인버터 회로(71)의 출력 신호와 지연 회로(75)의 출력 신호가 입력되고, 출력 단자는 플립플롭(78)에 접속된다.
플립플롭(78)은 제3 및 제4 NAND 회로(79, 80)로 구성되고, 제3 NAND 회로(79)에는 제2 인버터 회로(72)의 출력 신호와 제4 NAND 회로(80)의 출력 신호가 입력되고, 제4 NAND 회로(80)에는 제1 NAND 회로(76)의 출력 신호와 제3 NAND 회로(79)의 출력 신호가 입력된다. 그리고, 플립플롭(78)의 출력 단자인 제3 NAND회로(79)의 출력 단자는 제3 인버터 회로(73)에 접속되고, 그 제3 인버터 회로(73)의 출력 단자는 제2 NAND 회로(77)에 접속되고 있다.
이 제3 인버터 회로(73)의 출력 신호는 수신 신호(ralz)의 H 레벨의 펄스폭보다도 소정 시간 긴 L 레벨의 펄스폭을 갖는다. 상세하게는, 수신 신호(ralz)의 상승에 응답하여 L 레벨로 하강하고, 수신 신호(ralz)의 하강으로부터 지연 회로(75)의 지연 시간만큼 지연되어 상승한다.
제2 NAND 회로(77)에는, 내부 클록 신호(clkz)가 입력되고, 그 출력 단자는 제4 인버터 회로(74)의 입력 단자에 접속되고 있다. 그리고, 제4 인버터 회로(74)로부터 인에이블 신호(en)가 출력된다.
래치 회로(12)는 제1 및 제2 래치(23, 24)로 구성되고, 제1 래치(23)의 제1 전송 게이트(25)는 H 레벨의 인에이블 신호(en)에 응답하여 온되고, L 레벨의 인에이블 신호에 응답하여 오프된다. 제2 래치(24)의 제2 전송 게이트(26)는 L 레벨의 인에이블 신호(en)에 응답하여 온되고, H 레벨의 인에이블 신호에 응답하여 오프된다. 이 제1 및 제2 전송 게이트(25, 26)의 동작에 의해 래치 회로(12)는 H 레벨의 인에이블 신호(en)에 응답하여 입력 신호, 즉 입력 버퍼 회로(11)의 출력 신호를 제1 래치(23)에 수신하고, L 레벨의 인에이블 신호(en)에 응답하여 제1 전송 게이트(25)가 오프됨으로써 수신된 신호를 래치하고, 다시 그 래치 신호를 제2 전송 게이트(26)를 통해 제1 래치(23)로부터 제2 래치(24)로 전송하고, 그 래치 레벨을 갖는 신호(SG21)를 출력한다.
다음에, 상기한 바와 같이 구성된 SDRAM의 작용을 도 6에 따라 설명한다.
도 1의 제1 제어 회로(31)는 외부 클록 신호(CLK)에 기초하여 내부 클록 신호(clkz)를 생성하고, 외부 명령(cmd)에 응답하여 수신 신호(ralz)를 생성한다.
도 4의 제2 제어 회로(61)는 내부 클록 신호(clkz)에 동기된 펄스를 가지며, 또한 수신 신호(ralz)의 펄스폭보다도 소정 시간만큼 긴 기간 펄스를 갖지 않는 인에이블 신호(en)를 생성한다.
제1 래치 회로(12)는 인에이블 신호(en)의 하강 에지에 응답하여 래치된 레벨을 갖는 신호(SG21)를 출력한다. 그리고, 제1 래치 회로(12)는 그 신호(SG21)의 레벨을 인에이블 신호(en)의 다음 하강 에지까지 유지한다.
디코더 회로(13)는 H 레벨의 수신 신호(ralz)에 의해 신호(SG21)를 래치하고, 그 래치 레벨을 갖는 신호(SG22)를 다음 단의 디코더부 등으로 출력한다.
수신 신호(ralz)가 H 레벨인 래치 기간 동안은 래치 회로(12)의 출력 신호 (SG21)의 레벨이 변화되지 않는다. 이 때문에, 디코더 회로(13)는 잘못된 래치를 일으키지 않는다.
또한, 외부 요인의 영향을 받아 수신 신호(ralz)의 펄스폭이 변동하더라도 인에이블 신호(en)의 펄스가 수신 신호(ralz)에 대응하는 기간 생성되지 않기 때문에, 잘못된 래치를 일으키지 않는다.
이상 기술한 바와 같이, 본 실시예에 따르면, 하기와 같은 효과를 나타낸다.
(1) 제2 제어 회로(61)는 제1 제어 회로(31)로부터 내부 클록 신호(clkz) 및 어드레스 수신 신호(ralz)를 입력하고, 이들에 기초하여 래치 회로(12)가 입력 버퍼 회로(11)로부터의 입력 신호를 일정 기간 유지하도록 생성된 인에이블 신호(en)를 그 래치 회로(12)로 출력한다. 래치 회로(12)는 제2 제어 회로(61)로부터 인에이블 신호(en)를 입력하고, 그 인에이블 신호(en)에 응답하여 입력 버퍼 회로(11)의 출력 신호를 래치한 신호를 디코더 회로(13)에 출력하도록 하였다. 그 결과, 고속 동작을 위해 외부 클록 신호(CLK)의 주기가 짧아지더라도 래치 회로(12)가 디코더 회로(13)의 래치 기간보다도 길게 신호를 유지하고 있기 때문에, 잘못된 래치를 방지할 수 있다.
(2) 제2 제어 회로(61)가 수신 신호(ralz)에 기초하여 생성된 인에이블 신호(en)에 의해 래치 회로(12)가 출력 신호를 유지하고 있기 때문에, 프로세스 변동 등의 외부 요인에 의해 수신 신호(ralz)의 펄스폭이 변동하더라도 디코더회로(13)는 정확히 신호를 수신할 수 있고, 그 수신 신호(ralz)의 펄스폭 제어가 용이하게 된다.
(3) 제2 제어 회로(61)는 내부 클록 신호(clkz)에 동기한 펄스를 가지며, 또한 수신 신호(ralz)에 대응하는 기간 펄스를 갖지 않는 인에이블 신호(en)를 생성하도록 하였다. 그 결과, 래치 회로(12)는 디코더 회로(13)가 래치에 필요한 기간보다도 길게 신호를 유지하도록 인에이블 신호(en)를 용이하게 생성할 수 있다.
또한, 상기 각 실시예는 이하의 형태로 변경해도 좋다.
-상기 각 실시예는 외부 클록 신호(CLK)에 동기하여 외부 어드레스 신호 (ADD)를 수신하는 SDRAM으로 구체화하였지만, 외부 어드레스 신호 이외(예컨대 외부 데이터 신호)를 수신하는 회로에 적용해도 좋다. 또한, SDRAM 이외에 외부 클록 신호에 동기하여 외부 어드레스 신호 등의 신호를 고속으로 수신하는 동기식 반도체 집적 회로로 구체화해서 실시해도 좋다.
-상기 각 실시예에 있어서의 제어 회로(32, 61)의 구성을 적절하게 변경하여 실시해도 좋다. 예컨대, 제어 회로(32, 61)는 외부 클록 신호(CLK) 또는 내부 클록 신호(clkz)를 카운트하는 카운터를 구비하고, 외부 클록 신호(CLK) 또는 내부 클록 신호(clkz)에 응답하여 카운트를 개시한다. 그리고, 각 제어 회로(32, 61)는 그 카운트치에 기초하여 제2 래치 회로(33), 래치 회로(12)를 일정 기간 동작시키도록 하여 생성된 유지 신호(holdz), 인에이블 신호(en)를 출력하는 구성으로 한다. 이와 같이 하면, 지연 소자를 이용하는 경우와 비교해서 외부 요인의 영향을 받기가 곤란하고, 펄스폭을 정확히 제어할 수 있다.
-상기 제1 실시예에 있어서, 제1 래치 회로(12)를 생략한 구성, 즉 입력 버퍼 회로(11)의 출력 신호를 제2 래치 회로(33)에 입력하는 구성으로서 실시해도 좋다.
-상기 제1 및 제2 실시예의 제1 제어 회로(31), 제1 실시예의 제1 래치 회로(12)는 내부 클록 신호(clkz) 대신에 외부 클록 신호(CLK)를 입력하여 동작하는 구성으로 해도 좋다.
-상기 제1 실시예에 있어서, 제2 제어 회로(32)는 외부 클록 신호(CLK) 또는 내부 클록 신호(clkz)에 기초하여 유지 신호(holdz)를 생성하도록 해도 좋다. 즉, 제2 제어 회로(32)는 외부 클록 신호(CLK) 또는 내부 클록 신호(clkz)의 하강에 응답하여 유지 신호(holdz)를 상승시킨다.
이상의 여러 가지 실시예를 종합하면, 이하와 같이 된다.
(부기 1) 외부 제어 신호에 기초하여 생성된 수신 신호에 응답하여 외부 신호를 수신하는 내부 회로를 구비한 반도체 집적 회로에 있어서,
유지 신호에 기초하여 상기 외부 신호를 유지하고, 그 유지된 신호를 상기 내부 회로로 출력하는 유지 회로와,
상기 수신 신호에 기초하여 상기 유지 회로가 일정 기간 신호를 유지하도록 상기 유지 신호를 생성하는 제어 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로.
(부기 2) 외부 클록 신호에 동기한 내부 클록 신호에 응답하여 상기 외부 신호를 수신 유지하는 제2 유지 회로를 포함하고,
상기 유지 회로는 상기 제2 유지 회로의 출력 신호를 입력하고, 상기 출력 신호를 상기 유지 신호에 기초하여 일정 기간 유지하는 것을 특징으로 하는 부기 1에 기재된 반도체 집적 회로.
(부기 3) 상기 제어 회로는 상기 수신 신호에 의해 상기 내부 회로가 상기 외부 신호를 수신하는 기간보다도 긴 기간 동안 상기 유지 회로가 상기 외부 신호를 유지하도록 상기 유지 신호를 생성하는 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 집적 회로.
(부기 4) 상기 제어 회로는 상기 수신 신호와, 상기 수신 신호를 지연시킨 지연 신호에 기초하여 상기 유지 신호를 생성하는 것을 특징으로 하는 부기 3에 기재된 반도체 집적 회로.
(부기 5) 상기 제어 회로는 상기 수신 신호와 외부 클록 신호에 동기한 내부클록 신호에 대한 응답에 기초하여 상기 유지 신호를 생성하는 것을 특징으로 하는 부기 1에 기재된 반도체 집적 회로.
(부기 6) 상기 제어 회로는 상기 내부 클록 신호에 동기한 펄스를 가지며, 상기 수신 신호에 대응하는 기간 펄스를 갖지 않도록 상기 유지 신호를 생성하는 것을 특징으로 하는 부기 5에 기재된 반도체 집적 회로.
(부기 7) 상기 제어 회로는 상기 내부 클록 신호에 동기한 펄스에서 상기 수신 신호를 일정 시간 지연시킨 신호까지의 동안에 펄스를 갖지 않도록 상기 유지 신호를 생성하는 것을 특징으로 하는 부기 5 또는 6에 기재된 반도체 집적 회로.
(부기 8) 상기 제어 회로는 상기 수신 신호와, 상기 수신 신호를 지연시킨지연 신호에 기초하여, 상기 펄스를 갖지 않는 기간을 설정하는 것을 특징으로 하는 부기 5∼7 중의 어느 하나에 기재된 반도체 집적 회로.
(부기 9) 상기 내부 회로는,
상기 수신 신호에 응답하여 온/오프하는 전송 게이트와,
상기 온된 전송 게이트를 통해 입력하는 신호를 유지하는 래치부로 이루어지는 래치 회로를 포함하는 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 집적 회로.
(부기 10) 상기 유지 회로는,
상기 유지 신호에 응답하여 온/오프하는 전송 게이트와,
상기 온된 전송 게이트를 통해 입력하는 신호를 유지하는 래치부로 구성된 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 집적 회로.
(부기 11) 상기 제2 유지 회로는,
상기 유지 신호에 응답하여 온/오프하는 제1 전송 게이트와,
상기 온된 제1 전송 게이트를 통해 입력하는 신호를 유지하는 제1 래치부와,
상기 유지 신호에 응답하여 상기 제1 전송 게이트와 상보적으로 온/오프하는 제2 전송 게이트와,
상기 온된 제2 전송 게이트를 통해 상기 제1 래치부에서 입력하는 신호를 유지하는 제2 래치부를 포함하는 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 집적 회로.
(부기 12) 상기 제어 회로는 상기 내부 클록 신호를 카운트하여 상기 유지신호를 생성하는 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 집적 회로.
(부기 13) 외부 클록 신호에 기초하여 내부 클록 신호를 생성하는 제1 제어 회로와,
상기 내부 클록 신호와 외부 제어 신호에 기초하여 수신 신호를 생성하는 제2 제어 회로와,
상기 수신 신호에 응답하여 외부 신호를 수신하는 내부 회로를 구비한 반도체 집적 회로에 있어서,
유지 신호에 기초하여 상기 외부 신호를 유지하고, 그 유지된 신호를 상기 내부 회로로 출력하는 유지 회로와,
상기 수신 신호에 기초하여 상기 유지 회로가 일정 기간 신호를 유지하도록 상기 유지 신호를 생성하는 제3 제어 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로.
(부기 14) 외부 클록 신호에 기초하여 내부 클록 신호를 생성하는 제1 제어회로와,
상기 내부 클록 신호와 외부 제어 신호에 기초하여 수신 신호를 생성하는 제2 제어 회로와,
상기 수신 신호에 응답하여 외부 신호를 수신하는 내부 회로를 구비한 반도체 집적 회로에 있어서,
상기 내부 클록 신호에 기초하여 상기 외부 신호를 유지하고, 그 유지된 신호를 출력하는 제1 유지 회로와,
유지 신호에 기초하여 상기 제1 유지 회로의 출력 신호를 유지하고, 그 유지된 신호를 상기 내부 회로로 출력하는 제2 유지 회로와,
상기 수신 신호에 기초하여 상기 제2 유지 회로가 일정 기간 신호를 유지하 도록 상기 유지 신호를 생성하는 제3 제어 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로.
(부기 15) 외부 제어 신호에 기초하여 생성된 수신 신호에 응답하여 외부 신호를 내부 회로로 수신하는 방법에 있어서,
제1 제어 신호에 기초하여 외부 신호를 제1 유지 회로에 유지하고, 상기 수신 신호에 대응하여 일정 기간 활성화하는 제2 제어 신호의 그 활성화에 따라 상기 제1 유지 회로에 유지된 외부 신호를 제2 유지 회로에 유지하고, 상기 유지한 신호를 상기 내부 회로로 수신하는 것을 특징으로 하는 외부 신호의 수신 방법.
이상 설명한 바와 같이, 본 발명에 따르면, 수신 신호의 펄스폭 제어를 용이하게 하고, 그에 따른 외부 신호의 수신을 정확히 행할 수 있는 반도체 집적 회로를 제공할 수 있다.

Claims (10)

  1. 외부 제어 신호에 기초하여 생성된 수신 신호에 응답하여 외부 신호를 수신하는 내부 회로(13)를 구비한 반도체 집적 회로에 있어서,
    유지 신호에 기초하여 상기 외부 신호를 유지하고, 그 유지된 신호를 상기 내부 회로로 출력하는 유지 회로(33)와;
    상기 수신 신호에 기초하여 상기 유지 회로가 일정 기간 신호를 유지하도록 상기 유지 신호를 생성하는 제어 회로(32, 61)
    를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서, 외부 클록 신호에 동기한 내부 클록 신호에 응답하여 상기외부 신호를 수신 유지하는 제2 유지 회로(12)를 포함하고,
    상기 유지 회로(33)는 상기 제2 유지 회로의 출력 신호를 입력하고, 상기 출력 신호를 상기 유지 신호에 기초하여 일정 기간 유지하는 것을 특징으로 하는 반도체 집적 회로.
  3. 제1항 또는 제2항에 있어서, 상기 제어 회로(32)는 상기 수신 신호에 의해 상기 내부 회로가 상기 외부 신호를 수신하는 기간보다도 긴 기간 동안 상기 유지 회로가 상기 외부 신호를 유지하도록 상기 유지 신호를 생성하는 것을 특징으로 하는 반도체 집적 회로.
  4. 제3항에 있어서, 상기 제어 회로(32)는 상기 수신 신호와, 상기 수신 신호를 지연시킨 지연 신호에 기초하여 상기 유지 신호를 생성하는 것을 특징으로 하는 반도체 집적 회로.
  5. 제1항에 있어서, 상기 제어 회로(32)는 상기 수신 신호와 외부 클록 신호에 동기한 내부 클록 신호에 대한 응답에 기초하여 상기 유지 신호를 생성하는 것을 특징으로 하는 반도체 집적 회로.
  6. 제5항에 있어서, 상기 제어 회로(61)는 상기 내부 클록 신호에 동기한 펄스를 가지며, 상기 수신 신호에 대응하는 기간 펄스를 갖지 않도록 상기 유지 신호를 생성하는 것을 특징으로 하는 반도체 집적 회로.
  7. 제5항 또는 제6항에 있어서, 상기 제어 회로(61)는 상기 내부 클록 신호에 동기한 펄스에서 상기 수신 신호를 일정 시간 지연시킨 신호까지의 동안에 펄스를 갖지 않도록 상기 유지 신호를 생성하는 것을 특징으로 하는 반도체 집적 회로.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서, 상기 제어 회로(61)는 상기 수신 신호와, 상기 수신 신호를 지연시킨 지연 신호에 기초하여 상기 펄스를 갖지 않는 기간을 설정하는 것을 특징으로 반도체 집적 회로.
  9. 외부 클록 신호에 기초하여 내부 클록 신호를 생성하는 제1 제어 회로(31)와,
    상기 내부 클록 신호와 외부 제어 신호에 기초하여 수신 신호를 생성하는 제2의 제어 회로(31)와,
    상기 수신 신호에 응답하여 외부 신호를 수신하는 내부 회로(13)를 구비한 반도체 집적 회로에 있어서,
    유지 신호에 기초하여 상기 외부 신호를 유지하고, 그 유지된 신호를 상기 내부 회로로 출력하는 유지 회로(33)와;
    상기 수신 신호에 기초하여 상기 유지 회로가 일정 기간 신호를 유지하도록상기 유지 신호를 생성하는 제3 제어 회로(32)
    를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  10. 외부 클록 신호에 기초하여 내부 클록 신호를 생성하는 제1 제어 회로(31)와,
    상기 내부 클록 신호와 외부 제어 신호에 기초하여 수신 신호를 생성하는 제2 제어 회로(31)와,
    상기 수신 신호에 응답하여 외부 신호를 수신하는 내부 회로(13)를 구비한 반도체 집적 회로에 있어서,
    상기 내부 클록 신호에 기초하여 상기 외부 신호를 유지하고, 그 유지된 신호를 출력하는 제1 유지 회로(12)와;
    유지 신호에 기초하여 상기 제1 유지 회로의 출력 신호를 유지하고, 그 유지된 신호를 상기 내부 회로로 출력하는 제2 유지 회로(33)와;
    상기 수신 신호에 기초하여 상기 제2 유지 회로가 일정 기간 신호를 유지하도록 상기 유지 신호를 생성하는 제3 제어 회로(32)
    를 포함하는 것을 특징으로 하는 반도체 집적 회로.
KR1020010013528A 2000-09-25 2001-03-16 반도체 집적 회로 KR100658469B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000290693A JP4727799B2 (ja) 2000-09-25 2000-09-25 半導体集積回路及び外部信号の取り込み方法
JP2000-290693 2000-09-25

Publications (2)

Publication Number Publication Date
KR20020024516A true KR20020024516A (ko) 2002-03-30
KR100658469B1 KR100658469B1 (ko) 2006-12-18

Family

ID=18773880

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010013528A KR100658469B1 (ko) 2000-09-25 2001-03-16 반도체 집적 회로

Country Status (3)

Country Link
US (1) US6545940B2 (ko)
JP (1) JP4727799B2 (ko)
KR (1) KR100658469B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100632611B1 (ko) * 2004-11-15 2006-10-09 주식회사 하이닉스반도체 반도체 메모리 장치의 명령 디코더
KR100660892B1 (ko) * 2005-11-21 2006-12-26 삼성전자주식회사 더블 펌프드 어드레스 스킴의 메모리 장치에서 고속 동작을위해 확장된 유효 어드레스 윈도우로 유효 커맨드를샘플링하는 회로 및 방법
TWI323409B (en) * 2006-09-08 2010-04-11 Nanya Technology Corp Apparatus and related method for controlling switch module in memory by detecting operating frequency of specific signal in memory

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000048586A (ja) * 1998-07-30 2000-02-18 Fujitsu Ltd 不揮発性半導体記憶装置
JP4156721B2 (ja) * 1998-09-18 2008-09-24 富士通株式会社 半導体集積回路装置
JP3708729B2 (ja) * 1998-11-18 2005-10-19 富士通株式会社 半導体記憶装置
JP3725715B2 (ja) * 1998-11-27 2005-12-14 株式会社東芝 クロック同期システム
JP3719890B2 (ja) * 1999-11-30 2005-11-24 シャープ株式会社 半導体記憶装置

Also Published As

Publication number Publication date
US20020036946A1 (en) 2002-03-28
JP2002100185A (ja) 2002-04-05
US6545940B2 (en) 2003-04-08
KR100658469B1 (ko) 2006-12-18
JP4727799B2 (ja) 2011-07-20

Similar Documents

Publication Publication Date Title
KR100330072B1 (ko) 반도체 메모리 장치
KR100305647B1 (ko) 동기식메모리장치
KR100311044B1 (ko) 클럭 주파수에 따라 레이턴시 조절이 가능한 레이턴시 결정 회로 및 레이턴시 결정 방법
KR20050041613A (ko) 데이터 출력제어회로
JP4008622B2 (ja) 同期式半導体メモリ装置の基準信号発生回路
KR100638748B1 (ko) 반도체메모리소자
US6272068B1 (en) Integrated circuit memory devices that utilize data masking techniques to facilitate test mode analysis
KR20000065711A (ko) 펄스발생기를 채용한 내부클럭신호 발생회로
KR20050041584A (ko) 데이터 출력제어회로
KR100520677B1 (ko) 동기형 반도체 메모리 장치의 데이터 입력 장치 및 이를이용한 데이터 입력 방법
US6738295B2 (en) Semiconductor memory device and associated data read method
KR19980048951A (ko) 이중 경로 센싱 출력 레지스터를 이용한 동기화 메모리에서의 출력 회로
KR100636930B1 (ko) 반도체 메모리 장치의 데이터 스트로브신호 발생회로
KR100800147B1 (ko) 데이터 출력 제어 회로
KR100658469B1 (ko) 반도체 집적 회로
KR100632611B1 (ko) 반도체 메모리 장치의 명령 디코더
KR20040024788A (ko) 스큐가 없는 듀얼 레일 버스 드라이버
KR100333648B1 (ko) 데이타스트로브신호의 폴링에지에 동기되어 쓰기동작을 수행하는 디디알에스 디램
KR100373348B1 (ko) 디디알에스디램의 데이터 입력 장치
US8248863B2 (en) Data buffer control circuit and semiconductor memory apparatus including the same
KR100951657B1 (ko) 데이터 스트로브 버퍼 회로 및 이를 이용한 데이터 입력버퍼 장치
KR100318434B1 (ko) 디디알 에스디램의 데이터 스트로브 버퍼 제어 신호 발생회로
KR100537206B1 (ko) 더블 데이터 레이트 싱크로너스 디램
US20070019496A1 (en) Semiconductor memory device for stably controlling power mode at high frequency and method of controlling power mode thereof
KR20070017763A (ko) 공통 어드레스 버스를 가지는 반도체 메모리 장치의 내부어드레스 분배기

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131118

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141120

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151118

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20161123

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20171117

Year of fee payment: 12