JP2002100185A - 半導体集積回路 - Google Patents
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Abstract
(57)【要約】
【課題】取り込み信号のパルス幅制御を容易にし、それ
による外部信号の取り込みを正確に行うことができる半
導体集積回路を提供すること。 【解決手段】第２制御回路３２は、第１制御回路３１か
らのアドレス取り込み信号ｒａｌｚに応答して第２ラッ
チ回路３３が第１ラッチ回路１２からの入力信号を一定
期間保持するように生成した保持信号ｈｏｌｄｚを第２
ラッチ回路３３に出力する。第２ラッチ回路３３は、第
２制御回路３２から保持信号ｈｏｌｄｚを入力し、その
保持信号ｈｏｌｄｚに応答して第１ラッチ回路１２の出
力信号をラッチした信号をデコーダ回路１３に出力す
る。
による外部信号の取り込みを正確に行うことができる半
導体集積回路を提供すること。 【解決手段】第２制御回路３２は、第１制御回路３１か
らのアドレス取り込み信号ｒａｌｚに応答して第２ラッ
チ回路３３が第１ラッチ回路１２からの入力信号を一定
期間保持するように生成した保持信号ｈｏｌｄｚを第２
ラッチ回路３３に出力する。第２ラッチ回路３３は、第
２制御回路３２から保持信号ｈｏｌｄｚを入力し、その
保持信号ｈｏｌｄｚに応答して第１ラッチ回路１２の出
力信号をラッチした信号をデコーダ回路１３に出力す
る。
Description
【０００１】
【発明の属する技術分野】本発明は外部クロック信号に
同期して外部信号を内部回路へ取り込む同期型半導体集
積回路に関するものである。
同期して外部信号を内部回路へ取り込む同期型半導体集
積回路に関するものである。
【０００２】近年、同期式ＤＲＡＭ（以下、ＳＤＲＡＭ
という）等のように、外部クロック信号に同期して高速
に動作する半導体集積回路が多くなっている。この様な
クロック同期式の半導体集積回路は、外部クロックを基
にして、内部の各回路を動作させるためのタイミング信
号を生成している。
という）等のように、外部クロック信号に同期して高速
に動作する半導体集積回路が多くなっている。この様な
クロック同期式の半導体集積回路は、外部クロックを基
にして、内部の各回路を動作させるためのタイミング信
号を生成している。
【０００３】例えばＳＤＲＡＭの場合、この様なタイミ
ング信号の一つとして、アドレス取り込み信号がある。
ＳＤＲＡＭは、外部クロック信号に同期したアドレス取
り込み信号を生成し、この信号に応答して外部から与え
られたアドレス信号を正確に内部回路に取り込む。この
ようなＳＤＲＡＭを搭載する装置（システム）の高機能
化が進み、更なる動作速度の高速化が要求されている。
これに伴い外部クロック信号の周期が短くなると、外部
クロック信号を基に生成されるアドレス取り込み信号の
パルス幅も短くなり、内部回路に外部から与えられるア
ドレス信号を正確に取り込むことが困難になってきてい
る。このため、タイミング信号のパルス幅の制御を容易
であり、外部信号を正確に内部回路に取り込むことがで
きる半導体集積回路が求められている。
ング信号の一つとして、アドレス取り込み信号がある。
ＳＤＲＡＭは、外部クロック信号に同期したアドレス取
り込み信号を生成し、この信号に応答して外部から与え
られたアドレス信号を正確に内部回路に取り込む。この
ようなＳＤＲＡＭを搭載する装置（システム）の高機能
化が進み、更なる動作速度の高速化が要求されている。
これに伴い外部クロック信号の周期が短くなると、外部
クロック信号を基に生成されるアドレス取り込み信号の
パルス幅も短くなり、内部回路に外部から与えられるア
ドレス信号を正確に取り込むことが困難になってきてい
る。このため、タイミング信号のパルス幅の制御を容易
であり、外部信号を正確に内部回路に取り込むことがで
きる半導体集積回路が求められている。
【０００４】
【従来の技術】図７は、従来例のブロック回路図であ
り、ＳＤＲＡＭの一部ブロック回路図を示す。
り、ＳＤＲＡＭの一部ブロック回路図を示す。
【０００５】入力バッファ回路１１は、外部から供給さ
れるアドレス信号を増幅してラッチ回路１２に出力す
る。ラッチ回路１２には、図示しない制御回路（クロッ
クバッファ）から内部クロック信号ｃｌｋｚが入力され
る。制御回路は外部クロック信号に同期して内部クロッ
ク信号ｃｌｋｚを生成する。ラッチ回路１２は、内部ク
ロック信号ｃｌｋｚに応答して入力バッファ回路１１の
出力信号をラッチし、そのラッチ信号を内部回路として
のデコーダ回路１３に出力する。
れるアドレス信号を増幅してラッチ回路１２に出力す
る。ラッチ回路１２には、図示しない制御回路（クロッ
クバッファ）から内部クロック信号ｃｌｋｚが入力され
る。制御回路は外部クロック信号に同期して内部クロッ
ク信号ｃｌｋｚを生成する。ラッチ回路１２は、内部ク
ロック信号ｃｌｋｚに応答して入力バッファ回路１１の
出力信号をラッチし、そのラッチ信号を内部回路として
のデコーダ回路１３に出力する。
【０００６】デコーダ回路１３には、図示しない制御回
路（コマンドデコーダ）からアドレス取り込み信号ｒａ
ｌｚが入力される。制御回路は、外部から供給されるコ
マンドに応答し、内部クロック信号ｃｌｋｚに同期した
アドレス取り込み信号ｒａｌｚを生成する。デコーダ回
路１３は、アドレス取り込み信号ｒａｌｚに応答してラ
ッチ回路１２の出力信号を取り込む。
路（コマンドデコーダ）からアドレス取り込み信号ｒａ
ｌｚが入力される。制御回路は、外部から供給されるコ
マンドに応答し、内部クロック信号ｃｌｋｚに同期した
アドレス取り込み信号ｒａｌｚを生成する。デコーダ回
路１３は、アドレス取り込み信号ｒａｌｚに応答してラ
ッチ回路１２の出力信号を取り込む。
【０００７】図８は、従来例の回路図である。入力バッ
ファ回路１１は複数段（図において偶数段）のインバー
タ回路２１，２２から構成され、外部アドレス信号ＡＤ
Ｄを増幅した信号をラッチ回路１２に出力する。
ファ回路１１は複数段（図において偶数段）のインバー
タ回路２１，２２から構成され、外部アドレス信号ＡＤ
Ｄを増幅した信号をラッチ回路１２に出力する。
【０００８】ラッチ回路１２は、第１及び第２ラッチ２
３，２４から構成される。第１ラッチ２３のトランスフ
ァゲート２５はＨレベルの内部クロック信号ｃｌｋｚに
応答してオンし、Ｌレベルのそれに応答してオフする。
第２ラッチ２４のトランスファゲート２６はＬレベルの
内部クロック信号ｃｌｋｚに応答してオンし、Ｈレベル
のそれに応答してオフする。このトランスファゲート２
５，２６の動作によって、ラッチ回路１２は、Ｈレベル
の内部クロック信号ｃｌｋｚに応答して入力信号即ち入
力バッファ回路１１の出力信号を第１ラッチ２３に取り
込んでラッチし、Ｌレベルの内部クロック信号ｃｌｋｚ
に応答してラッチ信号を第１ラッチ２３から第２ラッチ
２４に転送・ラッチし、そのラッチレベルを持つ信号Ｓ
Ｇ１を出力する。
３，２４から構成される。第１ラッチ２３のトランスフ
ァゲート２５はＨレベルの内部クロック信号ｃｌｋｚに
応答してオンし、Ｌレベルのそれに応答してオフする。
第２ラッチ２４のトランスファゲート２６はＬレベルの
内部クロック信号ｃｌｋｚに応答してオンし、Ｈレベル
のそれに応答してオフする。このトランスファゲート２
５，２６の動作によって、ラッチ回路１２は、Ｈレベル
の内部クロック信号ｃｌｋｚに応答して入力信号即ち入
力バッファ回路１１の出力信号を第１ラッチ２３に取り
込んでラッチし、Ｌレベルの内部クロック信号ｃｌｋｚ
に応答してラッチ信号を第１ラッチ２３から第２ラッチ
２４に転送・ラッチし、そのラッチレベルを持つ信号Ｓ
Ｇ１を出力する。
【０００９】デコーダ回路１３は入力部にラッチ２７を
備え、そのラッチ２７はアドレス取り込み信号ｒａｌｚ
に応答してオンオフするトランスファゲート２８を備え
る。トランスファゲート２８は、Ｈレベルの取り込み信
号ｒａｌｚに応答してオンし、Ｌレベルの取り込み信号
ｒａｌｚに応答してオフする。これにより、ラッチ２７
は、取り込み信号ｒａｌｚがＨレベルの期間にラッチ回
路１２の出力信号ＳＧ１を取り込みラッチし、そのラッ
チレベルを持つ信号ＳＧ２を出力する。
備え、そのラッチ２７はアドレス取り込み信号ｒａｌｚ
に応答してオンオフするトランスファゲート２８を備え
る。トランスファゲート２８は、Ｈレベルの取り込み信
号ｒａｌｚに応答してオンし、Ｌレベルの取り込み信号
ｒａｌｚに応答してオフする。これにより、ラッチ２７
は、取り込み信号ｒａｌｚがＨレベルの期間にラッチ回
路１２の出力信号ＳＧ１を取り込みラッチし、そのラッ
チレベルを持つ信号ＳＧ２を出力する。
【００１０】図９は、従来例のタイミング図である。Ｓ
ＤＲＡＭは、外部クロック信号ＣＬＫに基づいて内部ク
ロック信号ｃｌｋｚを生成する。ラッチ回路１２は、内
部クロック信号ｃｌｋｚの立ち下がりエッジに応答して
ラッチしたレベルを持つ信号ＳＧ１を出力する。
ＤＲＡＭは、外部クロック信号ＣＬＫに基づいて内部ク
ロック信号ｃｌｋｚを生成する。ラッチ回路１２は、内
部クロック信号ｃｌｋｚの立ち下がりエッジに応答して
ラッチしたレベルを持つ信号ＳＧ１を出力する。
【００１１】そして、外部クロック信号ＣＬＫの立ち上
がりエッジに応答してコマンドｃｍｄを受け取り、内部
クロック信号ｃｌｋｚに同期して、その信号ｃｌｋｚの
立ち下がりエッジに基づいて所定期間Ｈレベルの取り込
み信号ｒａｌｚを生成する。デコーダ回路１３はＨレベ
ルの取り込み信号ｒａｌｚにより信号ＳＧ１をラッチ２
７にてラッチする。従って、ラッチ２７は、取り込み信
号ｒａｌｚの立ち上がりエッジから次の立ち上がりエッ
ジの期間ラッチしたレベルを持つ信号ＳＧ２を出力す
る。
がりエッジに応答してコマンドｃｍｄを受け取り、内部
クロック信号ｃｌｋｚに同期して、その信号ｃｌｋｚの
立ち下がりエッジに基づいて所定期間Ｈレベルの取り込
み信号ｒａｌｚを生成する。デコーダ回路１３はＨレベ
ルの取り込み信号ｒａｌｚにより信号ＳＧ１をラッチ２
７にてラッチする。従って、ラッチ２７は、取り込み信
号ｒａｌｚの立ち上がりエッジから次の立ち上がりエッ
ジの期間ラッチしたレベルを持つ信号ＳＧ２を出力す
る。
【００１２】
【発明が解決しようとする課題】ところで、デコーダ回
路１３のラッチ２７は、ラッチ信号を利用するデコーダ
部などの回路を動作させるために必要な駆動能力を持
ち、それにより信号ＳＧ１をラッチするために取り込み
信号ｒａｌｚのパルス幅が一定期間必要である。
路１３のラッチ２７は、ラッチ信号を利用するデコーダ
部などの回路を動作させるために必要な駆動能力を持
ち、それにより信号ＳＧ１をラッチするために取り込み
信号ｒａｌｚのパルス幅が一定期間必要である。
【００１３】高速動作のために外部クロック信号ＣＬＫ
の周期が短くなると、取り込み信号ｒａｌｚのパルス幅
も短くする必要がある。これは、取り込み信号ｒａｌｚ
のパルス幅が長いと、次のサイクルにまたがり次の外部
アドレス信号の影響を受けて誤ラッチを起こす可能性が
あるからである。しかし、取り込み信号ｒａｌｚのパル
ス幅を外部クロック信号ＣＬＫのパルス幅に応じて短く
すると、ラッチ期間が短くなってラッチ２７にて正確な
ラッチをすることが難しくなる。
の周期が短くなると、取り込み信号ｒａｌｚのパルス幅
も短くする必要がある。これは、取り込み信号ｒａｌｚ
のパルス幅が長いと、次のサイクルにまたがり次の外部
アドレス信号の影響を受けて誤ラッチを起こす可能性が
あるからである。しかし、取り込み信号ｒａｌｚのパル
ス幅を外部クロック信号ＣＬＫのパルス幅に応じて短く
すると、ラッチ期間が短くなってラッチ２７にて正確な
ラッチをすることが難しくなる。
【００１４】取り込み信号ｒａｌｚのパルス幅を一定期
間とするためにディレイ回路などが用いられる。しか
し、ディレイ回路はプロセス変動などの外部要因の影響
を受け、必要なパルス幅を持つように取り込み信号ｒａ
ｌｚのパルス幅を制御することが困難であった。
間とするためにディレイ回路などが用いられる。しか
し、ディレイ回路はプロセス変動などの外部要因の影響
を受け、必要なパルス幅を持つように取り込み信号ｒａ
ｌｚのパルス幅を制御することが困難であった。
【００１５】本発明は上記問題点を解決するためになさ
れたものであって、その目的は取り込み信号のパルス幅
制御を容易にし、それによる外部信号の取り込みを正確
に行うことができる半導体集積回路を提供することにあ
る。
れたものであって、その目的は取り込み信号のパルス幅
制御を容易にし、それによる外部信号の取り込みを正確
に行うことができる半導体集積回路を提供することにあ
る。
【００１６】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明は、保持信号に基づいて外部
信号を保持し、その保持した信号を内部回路に出力する
保持回路と、取り込み信号に基づいて保持回路が一定期
間信号を保持するように保持信号を生成する制御回路
と、を備えた。このように、内部回路が外部信号を取り
込む取り込み信号に基づく保持信号によって保持回路が
一定期間信号を保持することで、誤った信号を取り込む
ことが防がれる。
め、請求項１に記載の発明は、保持信号に基づいて外部
信号を保持し、その保持した信号を内部回路に出力する
保持回路と、取り込み信号に基づいて保持回路が一定期
間信号を保持するように保持信号を生成する制御回路
と、を備えた。このように、内部回路が外部信号を取り
込む取り込み信号に基づく保持信号によって保持回路が
一定期間信号を保持することで、誤った信号を取り込む
ことが防がれる。
【００１７】請求項２に記載の発明は、外部クロック信
号に同期した内部クロック信号に応答して外部信号を取
り込み保持する第２の保持回路を備え、保持回路は第２
の保持回路の出力信号を入力し、該信号を保持信号に基
づいて一定期間保持する。このように、内部回路が外部
信号を取り込む取り込み信号に基づく保持信号によって
保持回路が一定期間信号を保持することで、第２の保持
回路の出力信号が内部クロック信号により変化しても、
誤った信号を取り込むことが防がれる。
号に同期した内部クロック信号に応答して外部信号を取
り込み保持する第２の保持回路を備え、保持回路は第２
の保持回路の出力信号を入力し、該信号を保持信号に基
づいて一定期間保持する。このように、内部回路が外部
信号を取り込む取り込み信号に基づく保持信号によって
保持回路が一定期間信号を保持することで、第２の保持
回路の出力信号が内部クロック信号により変化しても、
誤った信号を取り込むことが防がれる。
【００１８】制御回路は、請求項３に記載の発明は、取
り込み信号により内部回路が外部信号を取り込む期間よ
りも長い期間保持回路が外部信号を保持するように保持
信号を生成する。これにより、外部要因の影響を受けて
取り込み信号が変化しても、信号が正確に内部回路に取
り込まれる。
り込み信号により内部回路が外部信号を取り込む期間よ
りも長い期間保持回路が外部信号を保持するように保持
信号を生成する。これにより、外部要因の影響を受けて
取り込み信号が変化しても、信号が正確に内部回路に取
り込まれる。
【００１９】制御回路は、請求項４に記載の発明は、取
り込み信号と、該取り込み信号を遅延させた遅延信号と
に基づいて保持信号を生成する。これにより、外部要因
の影響を受けて取り込み信号が変化しても、信号が正確
に内部回路に取り込まれる。
り込み信号と、該取り込み信号を遅延させた遅延信号と
に基づいて保持信号を生成する。これにより、外部要因
の影響を受けて取り込み信号が変化しても、信号が正確
に内部回路に取り込まれる。
【００２０】制御回路は、請求項５に記載の発明は、取
り込み信号と外部クロック信号に同期した内部クロック
信号に応答とに基づいて保持信号を生成する。これによ
り、外部要因の影響を受けて取り込み信号が変化して
も、信号が正確に内部回路に取り込まれる。
り込み信号と外部クロック信号に同期した内部クロック
信号に応答とに基づいて保持信号を生成する。これによ
り、外部要因の影響を受けて取り込み信号が変化して
も、信号が正確に内部回路に取り込まれる。
【００２１】制御回路は、請求項６に記載の発明は、内
部クロック信号に同期したパルスを持ち、取り込み信号
に対応する期間パルスを持たないよう保持信号を生成す
る。これにより、外部要因の影響を受けて取り込み信号
が変化しても、信号が正確に内部回路に取り込まれる。
部クロック信号に同期したパルスを持ち、取り込み信号
に対応する期間パルスを持たないよう保持信号を生成す
る。これにより、外部要因の影響を受けて取り込み信号
が変化しても、信号が正確に内部回路に取り込まれる。
【００２２】制御回路は、請求項７に記載の発明は、内
部クロック信号に同期したパルスから取り込み信号を一
定時間遅延させた信号までの間パルスを持たないように
保持信号を生成する。これにより、外部要因の影響を受
けて取り込み信号が変化しても、信号が正確に内部回路
に取り込まれる。
部クロック信号に同期したパルスから取り込み信号を一
定時間遅延させた信号までの間パルスを持たないように
保持信号を生成する。これにより、外部要因の影響を受
けて取り込み信号が変化しても、信号が正確に内部回路
に取り込まれる。
【００２３】制御回路は、請求項８に記載の発明のよう
に、取り込み信号と、該取り込み信号を遅延させた遅延
信号に基づいて、パルスを持たない期間を設定する。こ
れにより、外部要因の影響を受けて取り込み信号が変化
しても、信号が正確に内部回路に取り込まれる。
に、取り込み信号と、該取り込み信号を遅延させた遅延
信号に基づいて、パルスを持たない期間を設定する。こ
れにより、外部要因の影響を受けて取り込み信号が変化
しても、信号が正確に内部回路に取り込まれる。
【００２４】請求項９に記載の発明は、保持信号に基づ
いて外部信号を保持し、その保持した信号を内部回路に
出力する保持回路と、取り込み信号に基づいて保持回路
が一定期間信号を保持するように保持信号を生成する第
３の制御回路と、を備えた。このように、内部回路が外
部信号を取り込む取り込み信号に基づく保持信号によっ
て保持回路が一定期間信号を保持することで、誤った信
号を取り込むことが防がれる。
いて外部信号を保持し、その保持した信号を内部回路に
出力する保持回路と、取り込み信号に基づいて保持回路
が一定期間信号を保持するように保持信号を生成する第
３の制御回路と、を備えた。このように、内部回路が外
部信号を取り込む取り込み信号に基づく保持信号によっ
て保持回路が一定期間信号を保持することで、誤った信
号を取り込むことが防がれる。
【００２５】請求項１０に記載の発明は、内部クロック
信号に基づいて外部信号を保持し、その保持した信号を
出力する第１の保持回路と、保持信号に基づいて第１の
保持回路の出力信号を保持し、その保持した信号を内部
回路に出力する第２の保持回路と、取り込み信号に基づ
いて第２の保持回路が一定期間信号を保持するように保
持信号を生成する第３の制御回路と、を備えた。このよ
うに、内部回路が外部信号を取り込む取り込み信号に基
づく保持信号によって保持回路が一定期間信号を保持す
ることで、第１の保持回路の出力信号が内部クロック信
号により変化しても、誤った信号を取り込むことが防が
れる。
信号に基づいて外部信号を保持し、その保持した信号を
出力する第１の保持回路と、保持信号に基づいて第１の
保持回路の出力信号を保持し、その保持した信号を内部
回路に出力する第２の保持回路と、取り込み信号に基づ
いて第２の保持回路が一定期間信号を保持するように保
持信号を生成する第３の制御回路と、を備えた。このよ
うに、内部回路が外部信号を取り込む取り込み信号に基
づく保持信号によって保持回路が一定期間信号を保持す
ることで、第１の保持回路の出力信号が内部クロック信
号により変化しても、誤った信号を取り込むことが防が
れる。
【００２６】
【発明の実施の形態】（第一実施形態）以下、本発明を
具体化した第一実施形態を図１〜図３に従って説明す
る。
具体化した第一実施形態を図１〜図３に従って説明す
る。
【００２７】尚、説明の便宜上、図７，図８と同様の構
成については同一の符号を付してその説明を一部省略す
る。図１は、本実施形態のＳＤＲＡＭの一部ブロック回
路図である。
成については同一の符号を付してその説明を一部省略す
る。図１は、本実施形態のＳＤＲＡＭの一部ブロック回
路図である。
【００２８】ＳＤＲＡＭは、第１制御回路３１、第２制
御回路３２、入力バッファ回路１１、第１ラッチ回路１
２、第２ラッチ回路３３、デコーダ回路１３を含む。第
１制御回路３１は、クロックバッファを含み、外部クロ
ック信号ＣＬＫを入力し、それに同期した内部クロック
信号ｃｌｋｚを生成する。また、第１制御回路３１は、
コマンドデコーダを含み、外部クロック信号ＣＬＫに応
答して外部コマンドｃｍｄを入力する。外部コマンドｃ
ｍｄは、本実施形態では、コラムアドレスストローブ信
号、ライトイネーブル信号等の複数の信号から構成さ
れ、第１制御回路３１は、複数の信号から各種コマンド
をデコードする。そして、第１制御回路３１は、外部ア
ドレス信号の取り込みが必要なコマンドに応答して内部
クロック信号ｃｌｋｚに同期したアドレス取り込み信号
ｒａｌｚを生成する。そして、第１制御回路３１は、内
部クロック信号ｃｌｋｚを第１ラッチ回路１２に、アド
レス取り込み信号ｒａｌｚをデコーダ回路１３及び第２
制御回路３２に出力する。
御回路３２、入力バッファ回路１１、第１ラッチ回路１
２、第２ラッチ回路３３、デコーダ回路１３を含む。第
１制御回路３１は、クロックバッファを含み、外部クロ
ック信号ＣＬＫを入力し、それに同期した内部クロック
信号ｃｌｋｚを生成する。また、第１制御回路３１は、
コマンドデコーダを含み、外部クロック信号ＣＬＫに応
答して外部コマンドｃｍｄを入力する。外部コマンドｃ
ｍｄは、本実施形態では、コラムアドレスストローブ信
号、ライトイネーブル信号等の複数の信号から構成さ
れ、第１制御回路３１は、複数の信号から各種コマンド
をデコードする。そして、第１制御回路３１は、外部ア
ドレス信号の取り込みが必要なコマンドに応答して内部
クロック信号ｃｌｋｚに同期したアドレス取り込み信号
ｒａｌｚを生成する。そして、第１制御回路３１は、内
部クロック信号ｃｌｋｚを第１ラッチ回路１２に、アド
レス取り込み信号ｒａｌｚをデコーダ回路１３及び第２
制御回路３２に出力する。
【００２９】第２制御回路３２は、第１制御回路３１か
らのアドレス取り込み信号ｒａｌｚに応答して第２ラッ
チ回路３３が第１ラッチ回路１２からの入力信号を一定
期間保持するように生成した保持信号ｈｏｌｄｚを第２
ラッチ回路３３に出力する。詳しくは、第２制御回路３
２は、取り込み信号ｒａｌｚのＨレベルのパルス幅より
も所定時間長いＨレベルのパルス幅を持つ保持信号ｈｏ
ｌｄｚを生成する。即ち、第２制御回路３２は取り込み
信号ｒａｌｚの立ち上がりに応答して保持信号ｈｏｌｄ
ｚを立ち上げ、取り込み信号ｒａｌｚの立ち下がりから
所定時間遅れて保持信号ｈｏｌｄｚを立ち下げる。そし
て、第２制御回路３２は、このように生成した保持信号
ｈｏｌｄｚを第２ラッチ回路３３に出力する。
らのアドレス取り込み信号ｒａｌｚに応答して第２ラッ
チ回路３３が第１ラッチ回路１２からの入力信号を一定
期間保持するように生成した保持信号ｈｏｌｄｚを第２
ラッチ回路３３に出力する。詳しくは、第２制御回路３
２は、取り込み信号ｒａｌｚのＨレベルのパルス幅より
も所定時間長いＨレベルのパルス幅を持つ保持信号ｈｏ
ｌｄｚを生成する。即ち、第２制御回路３２は取り込み
信号ｒａｌｚの立ち上がりに応答して保持信号ｈｏｌｄ
ｚを立ち上げ、取り込み信号ｒａｌｚの立ち下がりから
所定時間遅れて保持信号ｈｏｌｄｚを立ち下げる。そし
て、第２制御回路３２は、このように生成した保持信号
ｈｏｌｄｚを第２ラッチ回路３３に出力する。
【００３０】第２ラッチ回路３３は、第２制御回路３２
から保持信号ｈｏｌｄｚを入力し、その保持信号ｈｏｌ
ｄｚに応答して第１ラッチ回路１２の出力信号をラッチ
した信号をデコーダ回路１３に出力する。詳しくは、第
２ラッチ回路３３は、活性化した（例えばＨレベルの）
保持信号ｈｏｌｄｚに応答して第１ラッチ回路１２の出
力信号をラッチし、そのラッチレベルを持つ信号を保持
信号ｈｏｌｄｚがＨレベルの期間保持する。そして、第
２ラッチ回路３３は、非活性（例えばＬレベル）の保持
信号ｈｏｌｄｚに応答して第１ラッチ回路１２の出力信
号と実質的に同じレベルを持つ信号をデコーダ回路１３
に出力する。
から保持信号ｈｏｌｄｚを入力し、その保持信号ｈｏｌ
ｄｚに応答して第１ラッチ回路１２の出力信号をラッチ
した信号をデコーダ回路１３に出力する。詳しくは、第
２ラッチ回路３３は、活性化した（例えばＨレベルの）
保持信号ｈｏｌｄｚに応答して第１ラッチ回路１２の出
力信号をラッチし、そのラッチレベルを持つ信号を保持
信号ｈｏｌｄｚがＨレベルの期間保持する。そして、第
２ラッチ回路３３は、非活性（例えばＬレベル）の保持
信号ｈｏｌｄｚに応答して第１ラッチ回路１２の出力信
号と実質的に同じレベルを持つ信号をデコーダ回路１３
に出力する。
【００３１】保持信号ｈｏｌｄｚがＨレベルの期間（パ
ルス幅）は、取り込み信号ｒａｌｚのパルス幅よりも長
い。また、保持信号ｈｏｌｄｚの立ち上がりは取り込み
信号ｒａｌｚのそれに同期し、保持信号ｈｏｌｄｚの立
ち下がりは取り込み信号ｒａｌｚのそれより所定時間遅
れている。
ルス幅）は、取り込み信号ｒａｌｚのパルス幅よりも長
い。また、保持信号ｈｏｌｄｚの立ち上がりは取り込み
信号ｒａｌｚのそれに同期し、保持信号ｈｏｌｄｚの立
ち下がりは取り込み信号ｒａｌｚのそれより所定時間遅
れている。
【００３２】そして、取り込み信号ｒａｌｚがＨレベル
の期間は、デコーダ回路１３が入力信号をラッチするた
めに必要な期間である。即ち、第２ラッチ回路３３は、
保持信号ｈｏｌｄｚに応答してデコーダ回路１３に必要
なラッチ期間よりも長く、そのラッチ期間のほぼ開始か
らラッチ期間の終了よりも遅くまで出力信号を保持して
いる。
の期間は、デコーダ回路１３が入力信号をラッチするた
めに必要な期間である。即ち、第２ラッチ回路３３は、
保持信号ｈｏｌｄｚに応答してデコーダ回路１３に必要
なラッチ期間よりも長く、そのラッチ期間のほぼ開始か
らラッチ期間の終了よりも遅くまで出力信号を保持して
いる。
【００３３】従って、高速動作のために外部クロック信
号ＣＬＫの周期が短くなっても、第２ラッチ回路３３が
デコーダ回路１３のラッチ期間よりも長く信号を保持し
ているため、誤ラッチが起きない。また、取り込み信号
ｒａｌｚに基づいて生成した保持信号ｈｏｌｄｚにより
第２ラッチ回路３３が出力信号を保持しているため、プ
ロセス変動などの外部要因により取り込み信号ｒａｌｚ
のパルス幅が変動しても、デコーダ回路１３は正確に信
号を取り込むことができる。
号ＣＬＫの周期が短くなっても、第２ラッチ回路３３が
デコーダ回路１３のラッチ期間よりも長く信号を保持し
ているため、誤ラッチが起きない。また、取り込み信号
ｒａｌｚに基づいて生成した保持信号ｈｏｌｄｚにより
第２ラッチ回路３３が出力信号を保持しているため、プ
ロセス変動などの外部要因により取り込み信号ｒａｌｚ
のパルス幅が変動しても、デコーダ回路１３は正確に信
号を取り込むことができる。
【００３４】図２は、第一実施形態の回路図である。第
２制御回路３２は、第１〜第４インバータ回路４１〜４
３、第１及び第２遅延回路４４，４５、第１ナンド回路
４６、フリップフロップ４７から構成される。
２制御回路３２は、第１〜第４インバータ回路４１〜４
３、第１及び第２遅延回路４４，４５、第１ナンド回路
４６、フリップフロップ４７から構成される。
【００３５】第１インバータ回路４１には取り込み信号
ｒａｌｚが入力され、出力端子は第１遅延回路４４、フ
リップフロップ４７に接続されている。第１遅延回路４
４は偶数個（本実施形態では４個）の直列接続されたイ
ンバータ回路から構成され、その個数により入力信号を
遅延させた信号を第２遅延回路４５及び第１ナンド回路
４６に出力する。第２遅延回路４５は奇数個（本実施形
態では５個）の直列接続されたインバータ回路から構成
され、その個数により入力信号を遅延させかつ反転した
信号を第１ナンド回路４６に出力する。
ｒａｌｚが入力され、出力端子は第１遅延回路４４、フ
リップフロップ４７に接続されている。第１遅延回路４
４は偶数個（本実施形態では４個）の直列接続されたイ
ンバータ回路から構成され、その個数により入力信号を
遅延させた信号を第２遅延回路４５及び第１ナンド回路
４６に出力する。第２遅延回路４５は奇数個（本実施形
態では５個）の直列接続されたインバータ回路から構成
され、その個数により入力信号を遅延させかつ反転した
信号を第１ナンド回路４６に出力する。
【００３６】第１ナンド回路４６は第１インバータ回路
４１の出力信号と遅延回路４４の出力信号とが入力さ
れ、出力端子はフリップフロップ４７に接続されてい
る。フリップフロップ４７は第２及び第３ナンド回路４
８，４９から構成され、第２ナンド回路４８には第１イ
ンバータ回路４１の出力信号と第３ナンド回路４９の出
力信号とが入力され、第３ナンド回路４９には第１ナン
ド回路４６の出力信号と第２ナンド回路４８の出力信号
とが入力される。そして、フリップフロップ４７の出力
端子である第２ナンド回路４８の出力端子は、第２イン
バータ回路４２に接続され、その第２インバータ回路４
２の出力端子は第３インバータ回路４３の入力端子に接
続されている。そして、第３インバータ回路４３から保
持信号ｈｏｌｄｚが出力される。
４１の出力信号と遅延回路４４の出力信号とが入力さ
れ、出力端子はフリップフロップ４７に接続されてい
る。フリップフロップ４７は第２及び第３ナンド回路４
８，４９から構成され、第２ナンド回路４８には第１イ
ンバータ回路４１の出力信号と第３ナンド回路４９の出
力信号とが入力され、第３ナンド回路４９には第１ナン
ド回路４６の出力信号と第２ナンド回路４８の出力信号
とが入力される。そして、フリップフロップ４７の出力
端子である第２ナンド回路４８の出力端子は、第２イン
バータ回路４２に接続され、その第２インバータ回路４
２の出力端子は第３インバータ回路４３の入力端子に接
続されている。そして、第３インバータ回路４３から保
持信号ｈｏｌｄｚが出力される。
【００３７】第２ラッチ回路３３は、トランスファゲー
ト５１とインバータ回路５２〜５５から構成される。ト
ランスファゲート５１は一対のＰチャネルＭＯＳトラン
ジスタとＮチャネルＭＯＳトランジスタから構成され、
ＰチャネルＭＯＳトランジスタのゲートには保持信号ｈ
ｏｌｄｚが供給され、ＮチャネルＭＯＳトランジスタの
ゲートには保持信号ｈｏｌｄｚをインバータ回路５２に
より反転した信号が供給される。従って、トランスファ
ゲート５１は、Ｈレベルの保持信号ｈｏｌｄｚに応答し
てオフし、Ｌレベルの保持信号ｈｏｌｄｚに応答してオ
ンする。そして、トランスファゲート５１がオンしてい
る間、第１ラッチ回路１２の出力信号ＳＧ１１が第２ラ
ッチ回路３３内部に伝達され、トランスファゲート５１
がオフすると信号ＳＧ１１の伝達が遮断される。
ト５１とインバータ回路５２〜５５から構成される。ト
ランスファゲート５１は一対のＰチャネルＭＯＳトラン
ジスタとＮチャネルＭＯＳトランジスタから構成され、
ＰチャネルＭＯＳトランジスタのゲートには保持信号ｈ
ｏｌｄｚが供給され、ＮチャネルＭＯＳトランジスタの
ゲートには保持信号ｈｏｌｄｚをインバータ回路５２に
より反転した信号が供給される。従って、トランスファ
ゲート５１は、Ｈレベルの保持信号ｈｏｌｄｚに応答し
てオフし、Ｌレベルの保持信号ｈｏｌｄｚに応答してオ
ンする。そして、トランスファゲート５１がオンしてい
る間、第１ラッチ回路１２の出力信号ＳＧ１１が第２ラ
ッチ回路３３内部に伝達され、トランスファゲート５１
がオフすると信号ＳＧ１１の伝達が遮断される。
【００３８】伝達される第１ラッチ回路１２の出力信号
ＳＧ１１は、第２インバータ回路５３の入力端子に供給
され、その入力端子には第３インバータ回路５４の出力
端子が接続され、第２インバータ回路５３の出力端子は
第３及び第４インバータ回路５４，５５の入力端子に接
続されている。そして、第４インバータ回路５５から、
トランスファゲート５１がオフすることによって第２及
び第３インバータ回路５３，５４にてラッチしたレベル
を持つ信号ＳＧ１２がデコーダ回路１３に出力される。
ＳＧ１１は、第２インバータ回路５３の入力端子に供給
され、その入力端子には第３インバータ回路５４の出力
端子が接続され、第２インバータ回路５３の出力端子は
第３及び第４インバータ回路５４，５５の入力端子に接
続されている。そして、第４インバータ回路５５から、
トランスファゲート５１がオフすることによって第２及
び第３インバータ回路５３，５４にてラッチしたレベル
を持つ信号ＳＧ１２がデコーダ回路１３に出力される。
【００３９】次に、上記のように構成されたＳＤＲＡＭ
の作用を図３に従って説明する。図１の第１制御回路３
１は、外部クロック信号ＣＬＫに基づいて内部クロック
信号ｃｌｋｚを生成する。第１ラッチ回路１２は、内部
クロック信号ｃｌｋｚの立ち下がりエッジに応答してラ
ッチしたレベルを持つ信号ＳＧ１１を出力する。
の作用を図３に従って説明する。図１の第１制御回路３
１は、外部クロック信号ＣＬＫに基づいて内部クロック
信号ｃｌｋｚを生成する。第１ラッチ回路１２は、内部
クロック信号ｃｌｋｚの立ち下がりエッジに応答してラ
ッチしたレベルを持つ信号ＳＧ１１を出力する。
【００４０】また、第１制御回路３１は、外部クロック
信号ＣＬＫの立ち上がりエッジに応答してコマンドｃｍ
ｄを受け取り、内部クロック信号ｃｌｋｚに同期して、
その信号ｃｌｋｚの立ち下がりエッジに基づいて所定期
間Ｈレベルの取り込み信号ｒａｌｚを生成する。そし
て、第２制御回路３２は、取り込み信号ｒａｌｚに基づ
いて、それのパルス幅よりも時間Δｔ（図３参照）だけ
長いパルス幅を持つ保持信号ｈｏｌｄｚを生成する。こ
の時間Δｔが図２の遅延回路４４による遅延時間に相当
する。
信号ＣＬＫの立ち上がりエッジに応答してコマンドｃｍ
ｄを受け取り、内部クロック信号ｃｌｋｚに同期して、
その信号ｃｌｋｚの立ち下がりエッジに基づいて所定期
間Ｈレベルの取り込み信号ｒａｌｚを生成する。そし
て、第２制御回路３２は、取り込み信号ｒａｌｚに基づ
いて、それのパルス幅よりも時間Δｔ（図３参照）だけ
長いパルス幅を持つ保持信号ｈｏｌｄｚを生成する。こ
の時間Δｔが図２の遅延回路４４による遅延時間に相当
する。
【００４１】第２ラッチ回路３３は、Ｈレベルの保持信
号ｈｏｌｄｚに応答して第１ラッチ回路１２の出力信号
ＳＧ１１をラッチし、そのラッチレベルを持つ信号ＳＧ
１２を、保持信号ｈｏｌｄｚがＨレベルの期間保持す
る。デコーダ回路１３はＨレベルの取り込み信号ｒａｌ
ｚにより信号ＳＧ１２をラッチし、そのラッチレベルを
持つ信号ＳＧ１３を次段のデコーダ部等に出力する。
号ｈｏｌｄｚに応答して第１ラッチ回路１２の出力信号
ＳＧ１１をラッチし、そのラッチレベルを持つ信号ＳＧ
１２を、保持信号ｈｏｌｄｚがＨレベルの期間保持す
る。デコーダ回路１３はＨレベルの取り込み信号ｒａｌ
ｚにより信号ＳＧ１２をラッチし、そのラッチレベルを
持つ信号ＳＧ１３を次段のデコーダ部等に出力する。
【００４２】取り込み信号ｒａｌｚがＨレベルであるラ
ッチ期間の間に内部クロック信号ｃｌｋｚの立ち下がり
に応答して第１ラッチ回路１２の出力信号ＳＧ１１のレ
ベルが変化する。しかし、取り込み信号ｒａｌｚよりパ
ルス幅の長い保持信号ｈｏｌｄｚによって第２ラッチ回
路３３の出力信号ＳＧ１２が保持されているため、誤ラ
ッチを起こさない。
ッチ期間の間に内部クロック信号ｃｌｋｚの立ち下がり
に応答して第１ラッチ回路１２の出力信号ＳＧ１１のレ
ベルが変化する。しかし、取り込み信号ｒａｌｚよりパ
ルス幅の長い保持信号ｈｏｌｄｚによって第２ラッチ回
路３３の出力信号ＳＧ１２が保持されているため、誤ラ
ッチを起こさない。
【００４３】また、外部要因の影響を受けて取り込み信
号ｒａｌｚのパルス幅が変動しても、保持信号ｈｏｌｄ
ｚのパルス幅が取り込み信号ｒａｌｚに基づいて生成さ
れ同様に変動して第２ラッチ回路３３が信号ＳＧ１２を
保持しているため、誤ラッチを起こさない。
号ｒａｌｚのパルス幅が変動しても、保持信号ｈｏｌｄ
ｚのパルス幅が取り込み信号ｒａｌｚに基づいて生成さ
れ同様に変動して第２ラッチ回路３３が信号ＳＧ１２を
保持しているため、誤ラッチを起こさない。
【００４４】以上記述したように、本実施形態によれ
ば、以下の効果を奏する。 （１）第２制御回路３２は、第１制御回路３１からのア
ドレス取り込み信号ｒａｌｚに応答して第２ラッチ回路
３３が第１ラッチ回路１２からの入力信号を一定期間保
持するように生成した保持信号ｈｏｌｄｚを第２ラッチ
回路３３に出力する。第２ラッチ回路３３は、第２制御
回路３２から保持信号ｈｏｌｄｚを入力し、その保持信
号ｈｏｌｄｚに応答して第１ラッチ回路１２の出力信号
をラッチした信号をデコーダ回路１３に出力するように
した。その結果、高速動作のために外部クロック信号Ｃ
ＬＫの周期が短くなっても、第２ラッチ回路３３がデコ
ーダ回路１３のラッチ期間よりも長く信号を保持してい
るため、誤ラッチを防止することができる。
ば、以下の効果を奏する。 （１）第２制御回路３２は、第１制御回路３１からのア
ドレス取り込み信号ｒａｌｚに応答して第２ラッチ回路
３３が第１ラッチ回路１２からの入力信号を一定期間保
持するように生成した保持信号ｈｏｌｄｚを第２ラッチ
回路３３に出力する。第２ラッチ回路３３は、第２制御
回路３２から保持信号ｈｏｌｄｚを入力し、その保持信
号ｈｏｌｄｚに応答して第１ラッチ回路１２の出力信号
をラッチした信号をデコーダ回路１３に出力するように
した。その結果、高速動作のために外部クロック信号Ｃ
ＬＫの周期が短くなっても、第２ラッチ回路３３がデコ
ーダ回路１３のラッチ期間よりも長く信号を保持してい
るため、誤ラッチを防止することができる。
【００４５】（２）第２制御回路３２が取り込み信号ｒ
ａｌｚに基づいて生成した保持信号ｈｏｌｄｚにより第
２ラッチ回路３３が出力信号を保持しているため、プロ
セス変動などの外部要因により取り込み信号ｒａｌｚの
パルス幅が変動しても、デコーダ回路１３は正確に信号
を取り込むことができ、その取り込み信号ｒａｌｚのパ
ルス幅制御が容易になる。
ａｌｚに基づいて生成した保持信号ｈｏｌｄｚにより第
２ラッチ回路３３が出力信号を保持しているため、プロ
セス変動などの外部要因により取り込み信号ｒａｌｚの
パルス幅が変動しても、デコーダ回路１３は正確に信号
を取り込むことができ、その取り込み信号ｒａｌｚのパ
ルス幅制御が容易になる。
【００４６】（３）第２制御回路３２は取り込み信号ｒ
ａｌｚの立ち上がりに応答して保持信号ｈｏｌｄｚを立
ち上げ、取り込み信号ｒａｌｚの立ち下がりから所定時
間遅れて保持信号ｈｏｌｄｚを立ち下げるようにした。
その結果、取り込み信号ｒａｌｚのＨレベルのパルス幅
よりも所定時間長いＨレベルのパルス幅を持つ保持信号
ｈｏｌｄｚを容易に生成することができる。
ａｌｚの立ち上がりに応答して保持信号ｈｏｌｄｚを立
ち上げ、取り込み信号ｒａｌｚの立ち下がりから所定時
間遅れて保持信号ｈｏｌｄｚを立ち下げるようにした。
その結果、取り込み信号ｒａｌｚのＨレベルのパルス幅
よりも所定時間長いＨレベルのパルス幅を持つ保持信号
ｈｏｌｄｚを容易に生成することができる。
【００４７】（第二実施形態）以下、本発明を具体化し
た第二実施形態を図４〜図６に従って説明する。尚、説
明の便宜上、図１，図２と同様の構成については同一の
符号を付してその説明を一部省略する。
た第二実施形態を図４〜図６に従って説明する。尚、説
明の便宜上、図１，図２と同様の構成については同一の
符号を付してその説明を一部省略する。
【００４８】図４は、本実施形態のＳＤＲＡＭの一部ブ
ロック回路図である。ＳＤＲＡＭは、第１制御回路３１
（図１参照）、第２制御回路６１、入力バッファ回路１
１、ラッチ回路１２、デコーダ回路１３を含む。
ロック回路図である。ＳＤＲＡＭは、第１制御回路３１
（図１参照）、第２制御回路６１、入力バッファ回路１
１、ラッチ回路１２、デコーダ回路１３を含む。
【００４９】第２制御回路６１は、第１制御回路３１か
ら内部クロック信号ｃｌｋｚ及びアドレス取り込み信号
ｒａｌｚを入力し、それらに基づいてラッチ回路１２が
入力バッファ回路１１からの入力信号を一定期間保持す
るように生成したイネーブル信号ｅｎをそのラッチ回路
１２に出力する。
ら内部クロック信号ｃｌｋｚ及びアドレス取り込み信号
ｒａｌｚを入力し、それらに基づいてラッチ回路１２が
入力バッファ回路１１からの入力信号を一定期間保持す
るように生成したイネーブル信号ｅｎをそのラッチ回路
１２に出力する。
【００５０】詳しくは、第２制御回路６１は、内部クロ
ック信号ｃｌｋｚに同期したパルスを持ち、且つ取り込
み信号ｒａｌｚに対応する期間パルスを持たないイネー
ブル信号ｅｎを生成する。取り込み信号ｒａｌｚに対応
する期間は、その取り込み信号ｒａｌｚがＨレベルの期
間（デコーダ回路１３のラッチ期間）よりも長いように
設定されている。即ち、第２制御回路６１は、内部クロ
ック信号ｃｌｋｚに同期したパルスを持ち、取り込み信
号ｒａｌｚの立ち上がりから始まり、その信号ｒａｌｚ
の立ち下がりより所定時間遅い時間までのあいだ、パル
スを持たない（Ｌレベルの）イネーブル信号ｅｎを生成
する。そして、第２制御回路６１は、このように生成し
たイネーブル信号ｅｎをラッチ回路１２に出力する。
ック信号ｃｌｋｚに同期したパルスを持ち、且つ取り込
み信号ｒａｌｚに対応する期間パルスを持たないイネー
ブル信号ｅｎを生成する。取り込み信号ｒａｌｚに対応
する期間は、その取り込み信号ｒａｌｚがＨレベルの期
間（デコーダ回路１３のラッチ期間）よりも長いように
設定されている。即ち、第２制御回路６１は、内部クロ
ック信号ｃｌｋｚに同期したパルスを持ち、取り込み信
号ｒａｌｚの立ち上がりから始まり、その信号ｒａｌｚ
の立ち下がりより所定時間遅い時間までのあいだ、パル
スを持たない（Ｌレベルの）イネーブル信号ｅｎを生成
する。そして、第２制御回路６１は、このように生成し
たイネーブル信号ｅｎをラッチ回路１２に出力する。
【００５１】ラッチ回路１２は、第２制御回路６１から
イネーブル信号ｅｎを入力し、そのイネーブル信号ｅｎ
に応答して入力バッファ回路１１の出力信号をラッチし
た信号をデコーダ回路１３に出力する。詳しくは、ラッ
チ回路１２は、イネーブル信号ｅｎがＨレベルの期間に
取り込んだ入力バッファ回路１１の出力信号を、Ｌレベ
ルのイネーブル信号ｅｎに応答してラッチし、そのラッ
チレベルを持つ信号をイネーブル信号ｅｎの次の立ち下
がりエッジまでの期間保持する。
イネーブル信号ｅｎを入力し、そのイネーブル信号ｅｎ
に応答して入力バッファ回路１１の出力信号をラッチし
た信号をデコーダ回路１３に出力する。詳しくは、ラッ
チ回路１２は、イネーブル信号ｅｎがＨレベルの期間に
取り込んだ入力バッファ回路１１の出力信号を、Ｌレベ
ルのイネーブル信号ｅｎに応答してラッチし、そのラッ
チレベルを持つ信号をイネーブル信号ｅｎの次の立ち下
がりエッジまでの期間保持する。
【００５２】イネーブル信号ｅｎがＬレベルの期間（パ
ルス幅）は、取り込み信号ｒａｌｚのパルス幅よりも長
い。詳しくは、イネーブル信号ｅｎの立ち下がりは取り
込み信号ｒａｌｚの立ち上がりとほぼ同じかそれよりも
早く、イネーブル信号ｅｎの立ち上がりは取り込み信号
ｒａｌｚの立ち下がりから所定時間遅い時間とほぼ同じ
かそれよりも遅い。
ルス幅）は、取り込み信号ｒａｌｚのパルス幅よりも長
い。詳しくは、イネーブル信号ｅｎの立ち下がりは取り
込み信号ｒａｌｚの立ち上がりとほぼ同じかそれよりも
早く、イネーブル信号ｅｎの立ち上がりは取り込み信号
ｒａｌｚの立ち下がりから所定時間遅い時間とほぼ同じ
かそれよりも遅い。
【００５３】そして、取り込み信号ｒａｌｚがＨレベル
の期間は、デコーダ回路１３が入力信号をラッチするた
めに必要な期間である。即ち、ラッチ回路１２は、イネ
ーブル信号ｅｎに応答してデコーダ回路１３に必要なラ
ッチ期間よりも長く、そのラッチ期間の開始かそれより
も早くからラッチ期間の終了よりも遅くまで出力信号を
保持している。
の期間は、デコーダ回路１３が入力信号をラッチするた
めに必要な期間である。即ち、ラッチ回路１２は、イネ
ーブル信号ｅｎに応答してデコーダ回路１３に必要なラ
ッチ期間よりも長く、そのラッチ期間の開始かそれより
も早くからラッチ期間の終了よりも遅くまで出力信号を
保持している。
【００５４】従って、高速動作のために外部クロック信
号ＣＬＫの周期が短くなっても、ラッチ回路１２がデコ
ーダ回路１３のラッチ期間よりも長く信号を保持してい
るため、誤ラッチが起きない。また、取り込み信号ｒａ
ｌｚに基づいて生成したイネーブル信号ｅｎによりラッ
チ回路１２が出力信号を保持しているため、プロセス変
動などの外部要因により取り込み信号ｒａｌｚのパルス
幅が変動しても、デコーダ回路１３は正確に信号を取り
込むことができる。
号ＣＬＫの周期が短くなっても、ラッチ回路１２がデコ
ーダ回路１３のラッチ期間よりも長く信号を保持してい
るため、誤ラッチが起きない。また、取り込み信号ｒａ
ｌｚに基づいて生成したイネーブル信号ｅｎによりラッ
チ回路１２が出力信号を保持しているため、プロセス変
動などの外部要因により取り込み信号ｒａｌｚのパルス
幅が変動しても、デコーダ回路１３は正確に信号を取り
込むことができる。
【００５５】図５は、本実施形態の回路図である。第２
制御回路６１は、第１〜第４インバータ回路７１〜７
４、遅延回路７５、第１及び第２ナンド回路７６，７
７、フリップフロップ７８から構成される。
制御回路６１は、第１〜第４インバータ回路７１〜７
４、遅延回路７５、第１及び第２ナンド回路７６，７
７、フリップフロップ７８から構成される。
【００５６】第１及び第２インバータ回路７１，７２に
は取り込み信号ｒａｌｚが入力され、第１インバータ回
路７１の出力端子は遅延回路７５及び第１ナンド回路７
６に接続され、第２インバータ回路７２の出力端子はフ
リップフロップ７８に接続されている。
は取り込み信号ｒａｌｚが入力され、第１インバータ回
路７１の出力端子は遅延回路７５及び第１ナンド回路７
６に接続され、第２インバータ回路７２の出力端子はフ
リップフロップ７８に接続されている。
【００５７】遅延回路７５は奇数個（本実施形態では３
個）の直列接続されたインバータ回路から構成され、そ
の個数により入力信号を遅延させた信号を第１ナンド回
路７６に出力する。
個）の直列接続されたインバータ回路から構成され、そ
の個数により入力信号を遅延させた信号を第１ナンド回
路７６に出力する。
【００５８】第１ナンド回路７６は第１インバータ回路
７１の出力信号と遅延回路７５の出力信号とが入力さ
れ、出力端子はフリップフロップ７８に接続されてい
る。フリップフロップ７８は第３及び第４ナンド回路７
９，８０から構成され、第３ナンド回路７９には第２イ
ンバータ回路７２の出力信号と第４ナンド回路８０の出
力信号とが入力され、第４ナンド回路８０には第１ナン
ド回路７６の出力信号と第３ナンド回路７９の出力信号
とが入力される。そして、フリップフロップ７８の出力
端子である第３ナンド回路７９の出力端子は、第３イン
バータ回路７３に接続され、その第３インバータ回路７
３の出力端子は第２ナンド回路７７に接続されている。
７１の出力信号と遅延回路７５の出力信号とが入力さ
れ、出力端子はフリップフロップ７８に接続されてい
る。フリップフロップ７８は第３及び第４ナンド回路７
９，８０から構成され、第３ナンド回路７９には第２イ
ンバータ回路７２の出力信号と第４ナンド回路８０の出
力信号とが入力され、第４ナンド回路８０には第１ナン
ド回路７６の出力信号と第３ナンド回路７９の出力信号
とが入力される。そして、フリップフロップ７８の出力
端子である第３ナンド回路７９の出力端子は、第３イン
バータ回路７３に接続され、その第３インバータ回路７
３の出力端子は第２ナンド回路７７に接続されている。
【００５９】この第３インバータ回路７３の出力信号
は、取り込み信号ｒａｌｚのＨレベルのパルス幅よりも
所定時間長いＬレベルのパルス幅を持つ。詳しくは、取
り込み信号ｒａｌｚの立ち上がりに応答してＬレベルに
立ち下がり、取り込み信号ｒａｌｚの立ち下がりから遅
延回路７５の遅延時間だけ遅れて立ち上がる。
は、取り込み信号ｒａｌｚのＨレベルのパルス幅よりも
所定時間長いＬレベルのパルス幅を持つ。詳しくは、取
り込み信号ｒａｌｚの立ち上がりに応答してＬレベルに
立ち下がり、取り込み信号ｒａｌｚの立ち下がりから遅
延回路７５の遅延時間だけ遅れて立ち上がる。
【００６０】第２ナンド回路７７には、内部クロック信
号ｃｌｋｚが入力され、その出力端子は第４インバータ
回路７４の入力端子に接続されている。そして、第４イ
ンバータ回路７４からイネーブル信号ｅｎが出力され
る。
号ｃｌｋｚが入力され、その出力端子は第４インバータ
回路７４の入力端子に接続されている。そして、第４イ
ンバータ回路７４からイネーブル信号ｅｎが出力され
る。
【００６１】ラッチ回路１２は、第１及び第２ラッチ２
３，２４から構成され、第１ラッチ２３の第１トランス
ファゲート２５はＨレベルのイネーブル信号ｅｎに応答
してオンし、Ｌレベルのそれに応答してオフする。第２
ラッチ２４の第２トランスファゲート２６はＬレベルの
イネーブル信号ｅｎに応答してオンし、Ｈレベルのそれ
に応答してオフする。この第１及び第２トランスファゲ
ート２５，２６の動作によって、ラッチ回路１２は、Ｈ
レベルのイネーブル信号ｅｎに応答して入力信号即ち入
力バッファ回路１１の出力信号を第１ラッチ２３に取り
込み、Ｌレベルのイネーブル信号ｅｎに応答して第１ト
ランスファゲート２５がオフすることで取り込んだ信号
をラッチし、更にそのラッチ信号を第２トランスファゲ
ート２６を介して第１ラッチ２３から第２ラッチ２４に
転送し、そのラッチレベルを持つ信号ＳＧ２１を出力す
る。
３，２４から構成され、第１ラッチ２３の第１トランス
ファゲート２５はＨレベルのイネーブル信号ｅｎに応答
してオンし、Ｌレベルのそれに応答してオフする。第２
ラッチ２４の第２トランスファゲート２６はＬレベルの
イネーブル信号ｅｎに応答してオンし、Ｈレベルのそれ
に応答してオフする。この第１及び第２トランスファゲ
ート２５，２６の動作によって、ラッチ回路１２は、Ｈ
レベルのイネーブル信号ｅｎに応答して入力信号即ち入
力バッファ回路１１の出力信号を第１ラッチ２３に取り
込み、Ｌレベルのイネーブル信号ｅｎに応答して第１ト
ランスファゲート２５がオフすることで取り込んだ信号
をラッチし、更にそのラッチ信号を第２トランスファゲ
ート２６を介して第１ラッチ２３から第２ラッチ２４に
転送し、そのラッチレベルを持つ信号ＳＧ２１を出力す
る。
【００６２】次に、上記のように構成されたＳＤＲＡＭ
の作用を図６に従って説明する。図１の第１制御回路３
１は、外部クロック信号ＣＬＫに基づいて内部クロック
信号ｃｌｋｚを生成し、外部コマンドｃｍｄに応答して
取り込み信号ｒａｌｚを生成する。
の作用を図６に従って説明する。図１の第１制御回路３
１は、外部クロック信号ＣＬＫに基づいて内部クロック
信号ｃｌｋｚを生成し、外部コマンドｃｍｄに応答して
取り込み信号ｒａｌｚを生成する。
【００６３】図４の第２制御回路６１は、内部クロック
信号ｃｌｋｚに同期したパルスを持ち、且つ取り込み信
号ｒａｌｚのパルス幅よりも所定時間だけ長い期間パル
スを持たないイネーブル信号ｅｎを生成する。
信号ｃｌｋｚに同期したパルスを持ち、且つ取り込み信
号ｒａｌｚのパルス幅よりも所定時間だけ長い期間パル
スを持たないイネーブル信号ｅｎを生成する。
【００６４】第１ラッチ回路１２は、イネーブル信号ｅ
ｎの立ち下がりエッジに応答してラッチしたレベルを持
つ信号ＳＧ２１を出力する。そして、第１ラッチ回路１
２は、その信号ＳＧ２１のレベルを、イネーブル信号ｅ
ｎの次の立ち下がりエッジまで保持する。
ｎの立ち下がりエッジに応答してラッチしたレベルを持
つ信号ＳＧ２１を出力する。そして、第１ラッチ回路１
２は、その信号ＳＧ２１のレベルを、イネーブル信号ｅ
ｎの次の立ち下がりエッジまで保持する。
【００６５】デコーダ回路１３はＨレベルの取り込み信
号ｒａｌｚにより信号ＳＧ２１をラッチし、そのラッチ
レベルを持つ信号ＳＧ２２を次段のデコーダ部等に出力
する。
号ｒａｌｚにより信号ＳＧ２１をラッチし、そのラッチ
レベルを持つ信号ＳＧ２２を次段のデコーダ部等に出力
する。
【００６６】取り込み信号ｒａｌｚがＨレベルであるラ
ッチ期間の間は、ラッチ回路１２の出力信号ＳＧ２１の
レベルが変化しない。このため、デコーダ回路１３は、
誤ラッチを起こさない。
ッチ期間の間は、ラッチ回路１２の出力信号ＳＧ２１の
レベルが変化しない。このため、デコーダ回路１３は、
誤ラッチを起こさない。
【００６７】また、外部要因の影響を受けて取り込み信
号ｒａｌｚのパルス幅が変動しても、イネーブル信号ｅ
ｎのパルスが取り込み信号ｒａｌｚに対応する期間生成
されないため、誤ラッチを起こさない。
号ｒａｌｚのパルス幅が変動しても、イネーブル信号ｅ
ｎのパルスが取り込み信号ｒａｌｚに対応する期間生成
されないため、誤ラッチを起こさない。
【００６８】以上記述したように、本実施形態によれ
ば、以下の効果を奏する。 （１）第２制御回路６１は、第１制御回路３１から内部
クロック信号ｃｌｋｚ及びアドレス取り込み信号ｒａｌ
ｚを入力し、それらに基づいてラッチ回路１２が入力バ
ッファ回路１１からの入力信号を一定期間保持するよう
に生成したイネーブル信号ｅｎをそのラッチ回路１２に
出力する。ラッチ回路１２は、第２制御回路６１からイ
ネーブル信号ｅｎを入力し、そのイネーブル信号ｅｎに
応答して入力バッファ回路１１の出力信号をラッチした
信号をデコーダ回路１３に出力するようにした。その結
果、高速動作のために外部クロック信号ＣＬＫの周期が
短くなっても、ラッチ回路１２がデコーダ回路１３のラ
ッチ期間よりも長く信号を保持しているため、誤ラッチ
を防止することができる。
ば、以下の効果を奏する。 （１）第２制御回路６１は、第１制御回路３１から内部
クロック信号ｃｌｋｚ及びアドレス取り込み信号ｒａｌ
ｚを入力し、それらに基づいてラッチ回路１２が入力バ
ッファ回路１１からの入力信号を一定期間保持するよう
に生成したイネーブル信号ｅｎをそのラッチ回路１２に
出力する。ラッチ回路１２は、第２制御回路６１からイ
ネーブル信号ｅｎを入力し、そのイネーブル信号ｅｎに
応答して入力バッファ回路１１の出力信号をラッチした
信号をデコーダ回路１３に出力するようにした。その結
果、高速動作のために外部クロック信号ＣＬＫの周期が
短くなっても、ラッチ回路１２がデコーダ回路１３のラ
ッチ期間よりも長く信号を保持しているため、誤ラッチ
を防止することができる。
【００６９】（２）第２制御回路６１が取り込み信号ｒ
ａｌｚに基づいて生成したイネーブル信号ｅｎによりラ
ッチ回路１２が出力信号を保持しているため、プロセス
変動などの外部要因により取り込み信号ｒａｌｚのパル
ス幅が変動しても、デコーダ回路１３は正確に信号を取
り込むことができ、その取り込み信号ｒａｌｚのパルス
幅制御が容易になる。
ａｌｚに基づいて生成したイネーブル信号ｅｎによりラ
ッチ回路１２が出力信号を保持しているため、プロセス
変動などの外部要因により取り込み信号ｒａｌｚのパル
ス幅が変動しても、デコーダ回路１３は正確に信号を取
り込むことができ、その取り込み信号ｒａｌｚのパルス
幅制御が容易になる。
【００７０】（３）第２制御回路６１は、内部クロック
信号ｃｌｋｚに同期したパルスを持ち、且つ取り込み信
号ｒａｌｚに対応する期間パルスを持たないイネーブル
信号ｅｎを生成するようにした。その結果、ラッチ回路
１２は、デコーダ回路１３がラッチに必要な期間よりも
長く信号を保持するようにイネーブル信号ｅｎを容易に
生成することができる。
信号ｃｌｋｚに同期したパルスを持ち、且つ取り込み信
号ｒａｌｚに対応する期間パルスを持たないイネーブル
信号ｅｎを生成するようにした。その結果、ラッチ回路
１２は、デコーダ回路１３がラッチに必要な期間よりも
長く信号を保持するようにイネーブル信号ｅｎを容易に
生成することができる。
【００７１】尚、前記各実施形態は、以下の態様に変更
してもよい。 ・上記各実施形態は、外部クロック信号ＣＬＫに同期し
て外部アドレス信号ＡＤＤを取り込むＳＤＲＡＭに具体
化したが、外部アドレス信号以外（例えば外部データ信
号）を取り込む回路に適用してもよい。また、ＳＤＲＡ
Ｍ以外に、外部クロック信号に同期して外部アドレス信
号等の信号を高速に取り込む同期式半導体集積回路に具
体化して実施してもよい。
してもよい。 ・上記各実施形態は、外部クロック信号ＣＬＫに同期し
て外部アドレス信号ＡＤＤを取り込むＳＤＲＡＭに具体
化したが、外部アドレス信号以外（例えば外部データ信
号）を取り込む回路に適用してもよい。また、ＳＤＲＡ
Ｍ以外に、外部クロック信号に同期して外部アドレス信
号等の信号を高速に取り込む同期式半導体集積回路に具
体化して実施してもよい。
【００７２】・上記各実施形態における制御回路３２，
６１の構成を適宜変更して実施してもよい。例えば、制
御回路３２，６１は、外部クロック信号ＣＬＫ又は内部
クロック信号ｃｌｋｚをカウントするカウンタを備え、
外部クロック信号ＣＬＫ又は内部クロック信号ｃｌｋｚ
に応答してカウントを開始する。そして、各制御回路３
２，６１は、そのカウント値に基づいて第２ラッチ回路
３３、ラッチ回路１２を一定期間動作させるようにして
生成した保持信号ｈｏｌｄｚ、イネーブル信号ｅｎを出
力する構成とする。このようにすれば、遅延素子を用い
る場合に比べて外部要因の影響を受け難く、パルス幅を
正確に制御することができる。
６１の構成を適宜変更して実施してもよい。例えば、制
御回路３２，６１は、外部クロック信号ＣＬＫ又は内部
クロック信号ｃｌｋｚをカウントするカウンタを備え、
外部クロック信号ＣＬＫ又は内部クロック信号ｃｌｋｚ
に応答してカウントを開始する。そして、各制御回路３
２，６１は、そのカウント値に基づいて第２ラッチ回路
３３、ラッチ回路１２を一定期間動作させるようにして
生成した保持信号ｈｏｌｄｚ、イネーブル信号ｅｎを出
力する構成とする。このようにすれば、遅延素子を用い
る場合に比べて外部要因の影響を受け難く、パルス幅を
正確に制御することができる。
【００７３】・上記第一実施形態において、第１ラッチ
回路１２を省略した構成、即ち、入力バッファ回路１１
の出力信号を第２ラッチ回路３３に入力する構成として
実施してもよい。
回路１２を省略した構成、即ち、入力バッファ回路１１
の出力信号を第２ラッチ回路３３に入力する構成として
実施してもよい。
【００７４】・上記第一及び第二実施形態の第１制御回
路３１，第一実施形態の第１ラッチ回路１２は、内部ク
ロック信号ｃｌｋｚに代えて外部クロック信号ＣＬＫを
入力して動作する構成としてもよい。
路３１，第一実施形態の第１ラッチ回路１２は、内部ク
ロック信号ｃｌｋｚに代えて外部クロック信号ＣＬＫを
入力して動作する構成としてもよい。
【００７５】・上記第一実施形態において、第２制御回
路３２は、外部クロック信号ＣＬＫ又は内部クロック信
号ｃｌｋｚに基づいて保持信号ｈｏｌｄｚを生成するよ
うにしてもよい。即ち、第２制御回路３２は、外部クロ
ック信号ＣＬＫ又は内部クロック信号ｃｌｋｚの立ち下
がりに応答して保持信号ｈｏｌｄｚを立ち上げる。
路３２は、外部クロック信号ＣＬＫ又は内部クロック信
号ｃｌｋｚに基づいて保持信号ｈｏｌｄｚを生成するよ
うにしてもよい。即ち、第２制御回路３２は、外部クロ
ック信号ＣＬＫ又は内部クロック信号ｃｌｋｚの立ち下
がりに応答して保持信号ｈｏｌｄｚを立ち上げる。
【００７６】以上の様々な実施の形態をまとめると、以
下のようになる。 （付記１） 外部制御信号に基づいて生成された取り込
み信号に応答して外部信号を取り込む内部回路を備えた
半導体集積回路において、保持信号に基づいて前記外部
信号を保持し、その保持した信号を前記内部回路に出力
する保持回路と、前記取り込み信号に基づいて前記保持
回路が一定期間信号を保持するように前記保持信号を生
成する制御回路と、を備えたことを特徴とする半導体集
積回路。 （付記２） 外部クロック信号に同期した内部クロック
信号に応答して前記外部信号を取り込み保持する第２の
保持回路を備え、前記保持回路は前記第２の保持回路の
出力信号を入力し、該信号を前記保持信号に基づいて一
定期間保持することを特徴とする付記１記載の半導体集
積回路。 （付記３） 前記制御回路は、前記取り込み信号により
前記内部回路が前記外部信号を取り込む期間よりも長い
期間前記保持回路が前記外部信号を保持するように前記
保持信号を生成することを特徴とする付記１又は２記載
の半導体集積回路。 （付記４） 前記制御回路は、前記取り込み信号と、該
取り込み信号を遅延させた遅延信号とに基づいて前記保
持信号を生成することを特徴とする付記３記載の半導体
集積回路。 （付記５） 前記制御回路は、前記取り込み信号と外部
クロック信号に同期した内部クロック信号に応答とに基
づいて前記保持信号を生成することを特徴とする付記１
記載の半導体集積回路。 （付記６） 前記制御回路は、前記内部クロック信号に
同期したパルスを持ち、前記取り込み信号に対応する期
間パルスを持たないよう前記保持信号を生成することを
特徴とする付記５記載の半導体集積回路。 （付記７） 前記制御回路は、前記内部クロック信号に
同期したパルスから前記取り込み信号を一定時間遅延さ
せた信号までの間パルスを持たないように前記保持信号
を生成することを特徴とする付記５又は６記載の半導体
集積回路。 （付記８） 前記制御回路は、前記取り込み信号と、該
取り込み信号を遅延させた遅延信号に基づいて、前記パ
ルスを持たない期間を設定することを特徴とする付記５
〜７のうちの何れか一項記載の半導体集積回路。 （付記９） 前記内部回路回路は、前記取り込み信号に
応答してオンオフするトランスファゲートと、前記オン
したトランスファゲートを介して入力する信号を保持す
るラッチ部とからなるラッチ回路を備えたことを特徴と
する付記１又は２記載の半導体集積回路。 （付記１０） 前記保持回路は、前記保持信号に応答し
てオンオフするトランスファゲートと、前記オンしたト
ランスファゲートを介して入力する信号を保持するラッ
チ部と、から構成されたことを特徴とする付記１又は２
記載の半導体集積回路。 （付記１１） 前記第２の保持回路は、前記保持信号に
応答してオンオフする第１のトランスファゲートと、前
記オンした第１のトランスファゲートを介して入力する
信号を保持する第１のラッチ部と、前記保持信号に応答
して前記第１のトランスファゲートと相補的にオンオフ
する第２のトランスファゲートと、前記オンした第２の
トランスファゲートを介して前記第１のラッチ部から入
力する信号を保持する第２のラッチ部とを備えたことを
特徴とする付記１又は２記載の半導体集積回路。 （付記１２） 前記制御回路は、前記内部クロック信号
をカウントして前記保持信号を生成することを特徴とす
る付記１又は２記載の半導体集積回路。 （付記１３） 外部クロック信号に基づいて内部クロッ
ク信号を生成する第１の制御回路と、前記内部クロック
信号と外部制御信号に基づいて取り込み信号を生成する
第２の制御回路と、前記取り込み信号に応答して外部信
号を取り込む内部回路とを備えた半導体集積回路におい
て、保持信号に基づいて前記外部信号を保持し、その保
持した信号を前記内部回路に出力する保持回路と、前記
取り込み信号に基づいて前記保持回路が一定期間信号を
保持するように前記保持信号を生成する第３の制御回路
と、を備えたことを特徴とする半導体集積回路。 （付記１４） 外部クロック信号に基づいて内部クロッ
ク信号を生成する第１の制御回路と、前記内部クロック
信号と外部制御信号に基づいて取り込み信号を生成する
第２の制御回路と、前記取り込み信号に応答して外部信
号を取り込む内部回路とを備えた半導体集積回路におい
て、前記内部クロック信号に基づいて前記外部信号を保
持し、その保持した信号を出力する第１の保持回路と、
保持信号に基づいて前記第１の保持回路の出力信号を保
持し、その保持した信号を前記内部回路に出力する第２
の保持回路と、前記取り込み信号に基づいて前記第２の
保持回路が一定期間信号を保持するように前記保持信号
を生成する第３の制御回路と、を備えたことを特徴とす
る半導体集積回路。 （付記１５） 外部制御信号に基づいて生成された取り
込み信号に応答して外部信号を内部回路に取り込む方法
であって、第１の制御信号に基づいて外部信号を第１の
保持回路に保持し、前記取り込み信号に対応して一定期
間活性化する第２の制御信号のその活性化に応じて前記
第１の保持回路に保持された外部信号を第２の保持回路
に保持し、該保持した信号を前記内部回路に取り込むこ
とを特徴とする外部信号の取り込み方法。
下のようになる。 （付記１） 外部制御信号に基づいて生成された取り込
み信号に応答して外部信号を取り込む内部回路を備えた
半導体集積回路において、保持信号に基づいて前記外部
信号を保持し、その保持した信号を前記内部回路に出力
する保持回路と、前記取り込み信号に基づいて前記保持
回路が一定期間信号を保持するように前記保持信号を生
成する制御回路と、を備えたことを特徴とする半導体集
積回路。 （付記２） 外部クロック信号に同期した内部クロック
信号に応答して前記外部信号を取り込み保持する第２の
保持回路を備え、前記保持回路は前記第２の保持回路の
出力信号を入力し、該信号を前記保持信号に基づいて一
定期間保持することを特徴とする付記１記載の半導体集
積回路。 （付記３） 前記制御回路は、前記取り込み信号により
前記内部回路が前記外部信号を取り込む期間よりも長い
期間前記保持回路が前記外部信号を保持するように前記
保持信号を生成することを特徴とする付記１又は２記載
の半導体集積回路。 （付記４） 前記制御回路は、前記取り込み信号と、該
取り込み信号を遅延させた遅延信号とに基づいて前記保
持信号を生成することを特徴とする付記３記載の半導体
集積回路。 （付記５） 前記制御回路は、前記取り込み信号と外部
クロック信号に同期した内部クロック信号に応答とに基
づいて前記保持信号を生成することを特徴とする付記１
記載の半導体集積回路。 （付記６） 前記制御回路は、前記内部クロック信号に
同期したパルスを持ち、前記取り込み信号に対応する期
間パルスを持たないよう前記保持信号を生成することを
特徴とする付記５記載の半導体集積回路。 （付記７） 前記制御回路は、前記内部クロック信号に
同期したパルスから前記取り込み信号を一定時間遅延さ
せた信号までの間パルスを持たないように前記保持信号
を生成することを特徴とする付記５又は６記載の半導体
集積回路。 （付記８） 前記制御回路は、前記取り込み信号と、該
取り込み信号を遅延させた遅延信号に基づいて、前記パ
ルスを持たない期間を設定することを特徴とする付記５
〜７のうちの何れか一項記載の半導体集積回路。 （付記９） 前記内部回路回路は、前記取り込み信号に
応答してオンオフするトランスファゲートと、前記オン
したトランスファゲートを介して入力する信号を保持す
るラッチ部とからなるラッチ回路を備えたことを特徴と
する付記１又は２記載の半導体集積回路。 （付記１０） 前記保持回路は、前記保持信号に応答し
てオンオフするトランスファゲートと、前記オンしたト
ランスファゲートを介して入力する信号を保持するラッ
チ部と、から構成されたことを特徴とする付記１又は２
記載の半導体集積回路。 （付記１１） 前記第２の保持回路は、前記保持信号に
応答してオンオフする第１のトランスファゲートと、前
記オンした第１のトランスファゲートを介して入力する
信号を保持する第１のラッチ部と、前記保持信号に応答
して前記第１のトランスファゲートと相補的にオンオフ
する第２のトランスファゲートと、前記オンした第２の
トランスファゲートを介して前記第１のラッチ部から入
力する信号を保持する第２のラッチ部とを備えたことを
特徴とする付記１又は２記載の半導体集積回路。 （付記１２） 前記制御回路は、前記内部クロック信号
をカウントして前記保持信号を生成することを特徴とす
る付記１又は２記載の半導体集積回路。 （付記１３） 外部クロック信号に基づいて内部クロッ
ク信号を生成する第１の制御回路と、前記内部クロック
信号と外部制御信号に基づいて取り込み信号を生成する
第２の制御回路と、前記取り込み信号に応答して外部信
号を取り込む内部回路とを備えた半導体集積回路におい
て、保持信号に基づいて前記外部信号を保持し、その保
持した信号を前記内部回路に出力する保持回路と、前記
取り込み信号に基づいて前記保持回路が一定期間信号を
保持するように前記保持信号を生成する第３の制御回路
と、を備えたことを特徴とする半導体集積回路。 （付記１４） 外部クロック信号に基づいて内部クロッ
ク信号を生成する第１の制御回路と、前記内部クロック
信号と外部制御信号に基づいて取り込み信号を生成する
第２の制御回路と、前記取り込み信号に応答して外部信
号を取り込む内部回路とを備えた半導体集積回路におい
て、前記内部クロック信号に基づいて前記外部信号を保
持し、その保持した信号を出力する第１の保持回路と、
保持信号に基づいて前記第１の保持回路の出力信号を保
持し、その保持した信号を前記内部回路に出力する第２
の保持回路と、前記取り込み信号に基づいて前記第２の
保持回路が一定期間信号を保持するように前記保持信号
を生成する第３の制御回路と、を備えたことを特徴とす
る半導体集積回路。 （付記１５） 外部制御信号に基づいて生成された取り
込み信号に応答して外部信号を内部回路に取り込む方法
であって、第１の制御信号に基づいて外部信号を第１の
保持回路に保持し、前記取り込み信号に対応して一定期
間活性化する第２の制御信号のその活性化に応じて前記
第１の保持回路に保持された外部信号を第２の保持回路
に保持し、該保持した信号を前記内部回路に取り込むこ
とを特徴とする外部信号の取り込み方法。
【００７７】
【発明の効果】以上詳述したように、本発明によれば、
取り込み信号のパルス幅制御を容易にし、それによる外
部信号の取り込みを正確に行いえる半導体集積回路を提
供することができる。
取り込み信号のパルス幅制御を容易にし、それによる外
部信号の取り込みを正確に行いえる半導体集積回路を提
供することができる。
【図１】 第一実施形態のブロック回路図である。
【図２】 第一実施形態の回路図である。
【図３】 第一実施形態のタイミング図である。
【図４】 第二実施形態のブロック回路図である。
【図５】 第二実施形態の回路図である。
【図６】 第二実施形態のタイミング図である。
【図７】 従来例のブロック回路図である。
【図８】 従来例の回路図である。
【図９】 従来例のタイミング図である。
１２ 第２の保持回路（第１ラッチ回路） １３ 内部回路（デコーダ回路） ３１ 第１制御回路 ３２，６１ 第２制御回路 ３３ 保持回路（第２ラッチ回路） ＡＤＤ 外部信号（外部アドレス信号） ＣＬＫ 外部クロック信号 ｃｌｋｚ 内部クロック信号 ｅｎ 保持信号（イネーブル信号） ｈｏｌｄｚ 保持信号 ｒａｌｚ 取り込み信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ▲高▼嶋 聡 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 石田 喜幸 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 小川 和樹 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 Ｆターム(参考） 5B024 AA03 BA21 CA11
Claims (10)
- 【請求項１】 外部制御信号に基づいて生成された取り
込み信号に応答して外部信号を取り込む内部回路を備え
た半導体集積回路において、 保持信号に基づいて前記外部信号を保持し、その保持し
た信号を前記内部回路に出力する保持回路と、 前記取り込み信号に基づいて前記保持回路が一定期間信
号を保持するように前記保持信号を生成する制御回路
と、を備えたことを特徴とする半導体集積回路。 - 【請求項２】 外部クロック信号に同期した内部クロッ
ク信号に応答して前記外部信号を取り込み保持する第２
の保持回路を備え、 前記保持回路は前記第２の保持回路の出力信号を入力
し、該信号を前記保持信号に基づいて一定期間保持する
ことを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記制御回路は、前記取り込み信号によ
り前記内部回路が前記外部信号を取り込む期間よりも長
い期間前記保持回路が前記外部信号を保持するように前
記保持信号を生成することを特徴とする請求項１又は２
記載の半導体集積回路。 - 【請求項４】 前記制御回路は、前記取り込み信号と、
該取り込み信号を遅延させた遅延信号とに基づいて前記
保持信号を生成することを特徴とする請求項３記載の半
導体集積回路。 - 【請求項５】 前記制御回路は、前記取り込み信号と外
部クロック信号に同期した内部クロック信号に応答とに
基づいて前記保持信号を生成することを特徴とする請求
項１記載の半導体集積回路。 - 【請求項６】 前記制御回路は、前記内部クロック信号
に同期したパルスを持ち、前記取り込み信号に対応する
期間パルスを持たないよう前記保持信号を生成すること
を特徴とする請求項５記載の半導体集積回路。 - 【請求項７】 前記制御回路は、前記内部クロック信号
に同期したパルスから前記取り込み信号を一定時間遅延
させた信号までの間パルスを持たないように前記保持信
号を生成することを特徴とする請求項５又は６記載の半
導体集積回路。 - 【請求項８】 前記制御回路は、前記取り込み信号と、
該取り込み信号を遅延させた遅延信号に基づいて、前記
パルスを持たない期間を設定することを特徴とする請求
項５〜７のうちの何れか一項記載の半導体集積回路。 - 【請求項９】 外部クロック信号に基づいて内部クロッ
ク信号を生成する第１の制御回路と、 前記内部クロック信号と外部制御信号に基づいて取り込
み信号を生成する第２の制御回路と、 前記取り込み信号に応答して外部信号を取り込む内部回
路とを備えた半導体集積回路において、 保持信号に基づいて前記外部信号を保持し、その保持し
た信号を前記内部回路に出力する保持回路と、 前記取り込み信号に基づいて前記保持回路が一定期間信
号を保持するように前記保持信号を生成する第３の制御
回路と、を備えたことを特徴とする半導体集積回路。 - 【請求項１０】 外部クロック信号に基づいて内部クロ
ック信号を生成する第１の制御回路と、 前記内部クロック信号と外部制御信号に基づいて取り込
み信号を生成する第２の制御回路と、 前記取り込み信号に応答して外部信号を取り込む内部回
路とを備えた半導体集積回路において、 前記内部クロック信号に基づいて前記外部信号を保持
し、その保持した信号を出力する第１の保持回路と、 保持信号に基づいて前記第１の保持回路の出力信号を保
持し、その保持した信号を前記内部回路に出力する第２
の保持回路と、 前記取り込み信号に基づいて前記第２の保持回路が一定
期間信号を保持するように前記保持信号を生成する第３
の制御回路と、 を備えたことを特徴とする半導体集積回路。
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