JP2000100170A - 高速クロックに対応可能な入力バッファを持つ集積回路装置 - Google Patents
高速クロックに対応可能な入力バッファを持つ集積回路装置Info
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- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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Abstract
(57)【要約】
【課題】高周波数の同期クロックに対しても、確実に入
力信号を取り込むことができる入力バッファを有する集
積回路装置を提供する。 【解決手段】本発明は、入力バッファ回路を１つの入力
信号に対して２系統または複数系統の構成にし、供給さ
れるクロックから集積回路装置内部で分周して相補の内
部クロックまたは複数の内部クロックを生成し、２系統
のまたは複数系統の入力バッファによって、相補クロッ
クに同期してまたは複数クロックに同期して入力信号を
取り込み、ラッチすることを特徴とする。２系統のまた
は複数系統の入力バッファの出力は、合成回路で合成さ
れ、内部に供給される。内部で生成される内部クロック
は、それぞれの入力バッファの出力が競合することがな
いようにＨレベルまたはＬレベルの期間が設定される。
この発明によれば、複数系統の入力バッファの動作を、
供給されるクロックよりも低速の内部クロックに同期さ
せるので、確実に入力信号を取り込むことができる。
力信号を取り込むことができる入力バッファを有する集
積回路装置を提供する。 【解決手段】本発明は、入力バッファ回路を１つの入力
信号に対して２系統または複数系統の構成にし、供給さ
れるクロックから集積回路装置内部で分周して相補の内
部クロックまたは複数の内部クロックを生成し、２系統
のまたは複数系統の入力バッファによって、相補クロッ
クに同期してまたは複数クロックに同期して入力信号を
取り込み、ラッチすることを特徴とする。２系統のまた
は複数系統の入力バッファの出力は、合成回路で合成さ
れ、内部に供給される。内部で生成される内部クロック
は、それぞれの入力バッファの出力が競合することがな
いようにＨレベルまたはＬレベルの期間が設定される。
この発明によれば、複数系統の入力バッファの動作を、
供給されるクロックよりも低速の内部クロックに同期さ
せるので、確実に入力信号を取り込むことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、クロックに同期し
て入力信号を取り込み保持（ラッチ）する入力バッファ
に関し、高速クロックに対応して動作することが可能な
入力バッファを有する集積回路装置に関する。
て入力信号を取り込み保持（ラッチ）する入力バッファ
に関し、高速クロックに対応して動作することが可能な
入力バッファを有する集積回路装置に関する。
【０００２】
【従来の技術】高速動作を行う同期型ＤＲＡＭの様な集
積回路装置は、高速動作を実現するために、コントロー
ラ側からクロックに同期して供給されるデータ、アドレ
ス、コントロール信号などの入力信号を、そのクロック
に同期して取り込みラッチする入力バッファを有する。
かかる入力バッファは、ストローブ信号として供給され
るクロックの立ち上がりエッジに同期して、供給される
入力信号を取り込み、内部でラッチする。従って、コン
トローラ側は、クロックに同期して入力信号を与えれば
良く、集積回路装置が実装されている回路基板内の伝播
遅延時間などの問題を考慮する必要がなく、高速動作を
実現することができる。
積回路装置は、高速動作を実現するために、コントロー
ラ側からクロックに同期して供給されるデータ、アドレ
ス、コントロール信号などの入力信号を、そのクロック
に同期して取り込みラッチする入力バッファを有する。
かかる入力バッファは、ストローブ信号として供給され
るクロックの立ち上がりエッジに同期して、供給される
入力信号を取り込み、内部でラッチする。従って、コン
トローラ側は、クロックに同期して入力信号を与えれば
良く、集積回路装置が実装されている回路基板内の伝播
遅延時間などの問題を考慮する必要がなく、高速動作を
実現することができる。
【０００３】図１２は、従来の集積回路装置の入力バッ
ファ部分の構成図である。集積回路装置１には、クロッ
クＣＬＫを取り込むクロックバッファ１０と、クロック
バッファ１０から出力される内部クロックiclkの位相を
補正するクロック補正部１２と、クロック補正部１２が
出力する内部クロックｃｌｋに同期して、外部から供給
されるアドレスＡｄｄ、コントロール信号φCON 、デー
タ信号ＤＱを取り込む入力バッファ２０，２１，２２と
を有する。
ファ部分の構成図である。集積回路装置１には、クロッ
クＣＬＫを取り込むクロックバッファ１０と、クロック
バッファ１０から出力される内部クロックiclkの位相を
補正するクロック補正部１２と、クロック補正部１２が
出力する内部クロックｃｌｋに同期して、外部から供給
されるアドレスＡｄｄ、コントロール信号φCON 、デー
タ信号ＤＱを取り込む入力バッファ２０，２１，２２と
を有する。
【０００４】図１３は、図１２の入力バッファの動作を
示すタイミングチャート図である。図１３に示される通
り、入力バッファ２０，２１，２２は、外部クロックＣ
ＬＫに位相同期された内部クロックｃｌｋの立ち上がり
エッジに同期して、供給される入力信号Ａｄｄ、
φCON 、ＤＱを取り込み、内部にラッチする。
示すタイミングチャート図である。図１３に示される通
り、入力バッファ２０，２１，２２は、外部クロックＣ
ＬＫに位相同期された内部クロックｃｌｋの立ち上がり
エッジに同期して、供給される入力信号Ａｄｄ、
φCON 、ＤＱを取り込み、内部にラッチする。
【０００５】
【発明が解決しようとする課題】しかしながら、同期ク
ロックＣＬＫの周波数が例えば２００ＭＨｚ程度であれ
ば、入力バッファは、そのクロックＣＬＫの立ち上がり
エッジに同期して、入力信号を確実に取り込むことがで
きるが、同期クロックＣＬＫの周波数が、例えば４００
ＭＨｚなどの高周波数になると、入力バッファの動作速
度が限界に達し、正常な入力信号の取り込み動作を行う
ことができなくなる。しかも、高速の同期クロックで
は、ノイズなどの原因でクロック波形が乱れ、パルス幅
が極端に短くなることもあり、その結果、入力バッファ
が入力信号を確実に取り込むことができなくなる。
ロックＣＬＫの周波数が例えば２００ＭＨｚ程度であれ
ば、入力バッファは、そのクロックＣＬＫの立ち上がり
エッジに同期して、入力信号を確実に取り込むことがで
きるが、同期クロックＣＬＫの周波数が、例えば４００
ＭＨｚなどの高周波数になると、入力バッファの動作速
度が限界に達し、正常な入力信号の取り込み動作を行う
ことができなくなる。しかも、高速の同期クロックで
は、ノイズなどの原因でクロック波形が乱れ、パルス幅
が極端に短くなることもあり、その結果、入力バッファ
が入力信号を確実に取り込むことができなくなる。
【０００６】そこで、本発明の目的は、高速のクロック
に同期して供給される入力信号を確実に取り込むことが
できる入力バッファ回路を有する集積回路装置を提供す
ることにある。
に同期して供給される入力信号を確実に取り込むことが
できる入力バッファ回路を有する集積回路装置を提供す
ることにある。
【０００７】更に、本発明の別の目的は、低速から高速
までの広いレンジのクロックに同期して供給される入力
信号を確実に取り込むことができる入力バッファ回路を
有する集積回路装置を提供することにある。
までの広いレンジのクロックに同期して供給される入力
信号を確実に取り込むことができる入力バッファ回路を
有する集積回路装置を提供することにある。
【０００８】
【課題を解決するための手段】上記の目的を達成する為
に、本発明は、入力バッファ回路を１つの入力信号に対
して２系統または複数系統の構成にし、供給されるクロ
ックから集積回路装置内部で分周して相補の内部クロッ
クまたは複数の内部クロックを生成し、２系統のまたは
複数系統の入力バッファによって、相補クロックに同期
してまたは複数クロックに同期して入力信号を取り込
み、ラッチすることを特徴とする。２系統のまたは複数
系統の入力バッファの出力は、合成回路で合成され、内
部に供給される。内部で生成される内部クロックは、そ
れぞれの入力バッファの出力が競合することがないよう
にＨレベルまたはＬレベルの期間が設定される。この発
明によれば、複数系統の入力バッファの動作を、供給さ
れるクロックよりも低速の内部クロックに同期させるの
で、確実に入力信号を取り込むことができる。
に、本発明は、入力バッファ回路を１つの入力信号に対
して２系統または複数系統の構成にし、供給されるクロ
ックから集積回路装置内部で分周して相補の内部クロッ
クまたは複数の内部クロックを生成し、２系統のまたは
複数系統の入力バッファによって、相補クロックに同期
してまたは複数クロックに同期して入力信号を取り込
み、ラッチすることを特徴とする。２系統のまたは複数
系統の入力バッファの出力は、合成回路で合成され、内
部に供給される。内部で生成される内部クロックは、そ
れぞれの入力バッファの出力が競合することがないよう
にＨレベルまたはＬレベルの期間が設定される。この発
明によれば、複数系統の入力バッファの動作を、供給さ
れるクロックよりも低速の内部クロックに同期させるの
で、確実に入力信号を取り込むことができる。
【０００９】また、別の発明によれば、供給される外部
クロックが高い周波数の場合は、分周した内部クロック
に同期して入力バッファを動作させ、外部クロックが低
い周波数の場合は、外部クロックに同期して入力バッフ
ァを動作させることで、広い周波数レンジの外部クロッ
クに対応することができる。
クロックが高い周波数の場合は、分周した内部クロック
に同期して入力バッファを動作させ、外部クロックが低
い周波数の場合は、外部クロックに同期して入力バッフ
ァを動作させることで、広い周波数レンジの外部クロッ
クに対応することができる。
【００１０】上記の目的を達成するために、本発明は、
供給クロックに同期して入力信号を取り込み、保持する
入力バッファを有する集積回路装置において、前記供給
クロックを分周して位相が異なる複数の内部クロックを
生成する分周回路と、前記複数の内部クロックそれぞれ
に同期して前記入力信号を取り込み、保持する複数の入
力バッファと、前記複数の入力バッファの出力を合成す
る合成回路とを有することを特徴とする。
供給クロックに同期して入力信号を取り込み、保持する
入力バッファを有する集積回路装置において、前記供給
クロックを分周して位相が異なる複数の内部クロックを
生成する分周回路と、前記複数の内部クロックそれぞれ
に同期して前記入力信号を取り込み、保持する複数の入
力バッファと、前記複数の入力バッファの出力を合成す
る合成回路とを有することを特徴とする。
【００１１】更に、上記の発明において、前記合成回路
は、前記複数の入力バッファの出力にそれぞれ応答して
ＨレベルまたはＬレベルの低インピーダンス状態または
高インピーダンス状態になる複数のトライステートバッ
ファと、前記複数のトライステートバッファの出力が供
給される共通の出力ラッチ回路とを有することを特徴と
する。
は、前記複数の入力バッファの出力にそれぞれ応答して
ＨレベルまたはＬレベルの低インピーダンス状態または
高インピーダンス状態になる複数のトライステートバッ
ファと、前記複数のトライステートバッファの出力が供
給される共通の出力ラッチ回路とを有することを特徴と
する。
【００１２】更に、上記の発明において、更に、前記供
給クロックの周波数に応じて分周制御信号が設定される
モードレジスタを有し、前記分周回路は、前記分周制御
信号に応じて、前記供給クロックが所定の周波数より高
い時に分周動作を行い、前記供給クロックが前記所定の
周波数より低い時に分周動作を行わないことを特徴とす
る。この発明によれば、広い周波数レンジの供給クロッ
クに対応して確実に入力信号を取り込むことができる。
給クロックの周波数に応じて分周制御信号が設定される
モードレジスタを有し、前記分周回路は、前記分周制御
信号に応じて、前記供給クロックが所定の周波数より高
い時に分周動作を行い、前記供給クロックが前記所定の
周波数より低い時に分周動作を行わないことを特徴とす
る。この発明によれば、広い周波数レンジの供給クロッ
クに対応して確実に入力信号を取り込むことができる。
【００１３】更に、上記の発明において、更に、前記分
周された内部クロックの前記一方のレベルが重なる時
に、先行する内部クロックを他方のレベルに変更する内
部クロック入力回路を有し、前記複数の入力バッファ
は、前記内部クロック入力回路を介してそれぞれの前記
内部クロックを入力することを特徴とする。複数の内部
クロックの一方のレベルが重ならない様にされるので、
合成回路においてそれぞれの入力バッファからの出力が
競合することが防止される。
周された内部クロックの前記一方のレベルが重なる時
に、先行する内部クロックを他方のレベルに変更する内
部クロック入力回路を有し、前記複数の入力バッファ
は、前記内部クロック入力回路を介してそれぞれの前記
内部クロックを入力することを特徴とする。複数の内部
クロックの一方のレベルが重ならない様にされるので、
合成回路においてそれぞれの入力バッファからの出力が
競合することが防止される。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態の例に
ついて図面を参照して説明する。しかしながら、かかる
実施の形態例が本発明の技術的範囲を限定するものでは
ない。
ついて図面を参照して説明する。しかしながら、かかる
実施の形態例が本発明の技術的範囲を限定するものでは
ない。
【００１５】図１は、実施の形態例の集積回路装置であ
るメモリデバイスの全体構成図である。図１のメモリデ
バイスは、コントロール信号φCON とアドレスＡｄｄを
取り込み保持する入力バッファ３０，３１と、データＤ
Ｑ０〜ＤＱ３１を取り込み保持する入出力バッファ３２
とを有する。それぞれの入力バッファは、後述する通り
複数系統の入力バッファ回路で構成され、供給されるク
ロックＣＬＫを分周した内部クロックｃｌｋ，／ｃｌｋ
に同期してそれぞれ動作する。供給されるクロックＣＬ
Ｋは、クロックバッファ１０により取り込まれ、クロッ
ク分周回路１１により分周され、分周されたクロック
が、クロック補正回路１２により位相調整され、位相が
異なる複数の内部クロックｃｌｋ，／ｃｌｋとして、上
記の入力バッファ３０，３１，３２に供給される。図１
の例では、クロック分周回路１１は、供給クロックＣＬ
Ｋの周波数を２分の１に分周して位相が１８０度異なる
２つの内部クロックｃｌｋ，／ｃｌｋを生成する。従っ
て、入力バッファ３０，３１，３２は、それぞれ、２系
統の入力バッファ回路で構成される。
るメモリデバイスの全体構成図である。図１のメモリデ
バイスは、コントロール信号φCON とアドレスＡｄｄを
取り込み保持する入力バッファ３０，３１と、データＤ
Ｑ０〜ＤＱ３１を取り込み保持する入出力バッファ３２
とを有する。それぞれの入力バッファは、後述する通り
複数系統の入力バッファ回路で構成され、供給されるク
ロックＣＬＫを分周した内部クロックｃｌｋ，／ｃｌｋ
に同期してそれぞれ動作する。供給されるクロックＣＬ
Ｋは、クロックバッファ１０により取り込まれ、クロッ
ク分周回路１１により分周され、分周されたクロック
が、クロック補正回路１２により位相調整され、位相が
異なる複数の内部クロックｃｌｋ，／ｃｌｋとして、上
記の入力バッファ３０，３１，３２に供給される。図１
の例では、クロック分周回路１１は、供給クロックＣＬ
Ｋの周波数を２分の１に分周して位相が１８０度異なる
２つの内部クロックｃｌｋ，／ｃｌｋを生成する。従っ
て、入力バッファ３０，３１，３２は、それぞれ、２系
統の入力バッファ回路で構成される。
【００１６】但し、本発明によれば、クロック分周回路
１１は、必要に応じて２分の１より少ないＮ分の１に分
周して、位相が異なるＮ個の内部クロックを生成しても
よい。その場合は、入力バッファ３０，３１，３２は、
それぞれ、Ｎ系統の入力バッファ回路で構成され、それ
ぞれの入力バッファ回路は、Ｎ個の内部クロックに同期
して入力信号φCON 、Ａｄｄ、ＤＱ等を内部に順次取り
込み、保持する。
１１は、必要に応じて２分の１より少ないＮ分の１に分
周して、位相が異なるＮ個の内部クロックを生成しても
よい。その場合は、入力バッファ３０，３１，３２は、
それぞれ、Ｎ系統の入力バッファ回路で構成され、それ
ぞれの入力バッファ回路は、Ｎ個の内部クロックに同期
して入力信号φCON 、Ａｄｄ、ＤＱ等を内部に順次取り
込み、保持する。
【００１７】図１のメモリデバイスにおいて、分周され
た内部クロックｃｌｋ，／ｃｌｋに同期して入力バッフ
ァ３０で順次取り込まれたコントロール信号φCON は、
例えば、クロックイネーブル信号／ＣＫＥ、ローイネー
ブル信号／ＲＥ、コラムイネーブル信号／ＣＥ、書き込
み信号／Ｗ及びチップイネーブル信号／ＣＥからなり、
コマンドデコーダ３４に供給される。コマンドデコーダ
３４は、これらのコントロール信号φCON をデコード
し、アドレス端子から供給されたレイテンシやバースト
長のモードパラメータをモードレジスタ３５に登録した
り、ロジック回路３６に内部モード信号を供給したりす
る。ロジック回路３６は、コマンドデコーダ３４からの
内部モード信号に応答して、種々のタイミング信号φ1
をメモリデバイス内の種々の回路に供給する。このタイ
ミング信号φ 1により、メモリデバイス内の回路の動作
タイミングが制御される。
た内部クロックｃｌｋ，／ｃｌｋに同期して入力バッフ
ァ３０で順次取り込まれたコントロール信号φCON は、
例えば、クロックイネーブル信号／ＣＫＥ、ローイネー
ブル信号／ＲＥ、コラムイネーブル信号／ＣＥ、書き込
み信号／Ｗ及びチップイネーブル信号／ＣＥからなり、
コマンドデコーダ３４に供給される。コマンドデコーダ
３４は、これらのコントロール信号φCON をデコード
し、アドレス端子から供給されたレイテンシやバースト
長のモードパラメータをモードレジスタ３５に登録した
り、ロジック回路３６に内部モード信号を供給したりす
る。ロジック回路３６は、コマンドデコーダ３４からの
内部モード信号に応答して、種々のタイミング信号φ1
をメモリデバイス内の種々の回路に供給する。このタイ
ミング信号φ 1により、メモリデバイス内の回路の動作
タイミングが制御される。
【００１８】アドレスａ00〜ａ14は、内部クロックｃｌ
ｋ，／ｃｌｋに応答して入力バッファ３１に順次取り込
まれる。そのアドレスは、アドレスバッファ３７に供給
され、保持される。保持されたアドレスは、デコーダな
どのメモリコア４２の周辺回路４０に供給される。更
に、アドレスは、データバス４４の選択及び出力バッフ
ァ３２の選択にも利用される。
ｋ，／ｃｌｋに応答して入力バッファ３１に順次取り込
まれる。そのアドレスは、アドレスバッファ３７に供給
され、保持される。保持されたアドレスは、デコーダな
どのメモリコア４２の周辺回路４０に供給される。更
に、アドレスは、データバス４４の選択及び出力バッフ
ァ３２の選択にも利用される。
【００１９】入力データＤＱは、入力バッファ３２によ
り内部クロックｃｌｋ，／ｃｌｋに同期して順次取り込
まれる。
り内部クロックｃｌｋ，／ｃｌｋに同期して順次取り込
まれる。
【００２０】４つのメモリバンクｂｎｋ０〜ｂｋｎ３
は、それぞれメモリセルのマトリクスを有するメモリコ
ア４２とその周辺回路４０とからなる。ＤＱロジック回
路４５は、入出力バッファ３２等のデータフローを制御
する回路であり、例えばコラム選択信号、読み出し用の
センスバッファ活性化信号、書き込みアンプ活性化信号
等のタイミング信号φ2 をメモリバンクに与える。更
に、ＤＱロジック回路４５は、入出力バッファ３２にデ
ータの出力タイミング信号φ3 を供給する。
は、それぞれメモリセルのマトリクスを有するメモリコ
ア４２とその周辺回路４０とからなる。ＤＱロジック回
路４５は、入出力バッファ３２等のデータフローを制御
する回路であり、例えばコラム選択信号、読み出し用の
センスバッファ活性化信号、書き込みアンプ活性化信号
等のタイミング信号φ2 をメモリバンクに与える。更
に、ＤＱロジック回路４５は、入出力バッファ３２にデ
ータの出力タイミング信号φ3 を供給する。
【００２１】上記したモードレジスタ３５には、コマン
ドデコーダ３４により生成されるモードレジスタシーケ
ンス信号に応答して、読み出しコマンドからデータの出
力までのクロックＣＬＫの数を規定するレイテンシが登
録される。このレイテンシは、供給されるクロックＣＬ
Ｋの周波数に応じて設定され、クロックＣＬＫが高い周
波数ほど、レイテンシ（クロック数）が大きくなる。従
って、モードレジスタ３５に設定されるレイテンシを参
照することで、供給されるクロックＣＬＫの周波数を分
周すべきか否かを決定することができる。そして、モー
ドレジスタ３５は、そのレイテンシに応じて、分周動作
を行うか行わないかを示す分周制御信号ｄｖｚを生成
し、入力バッファ３０，３１，３２や、クロック分周回
路１１に供給する。或いは、分周制御信号ｄｖｚは、モ
ードレジスタ３５内にメタルオプションやワイヤーボン
ディングオプションで設定されても良い。その場合は、
モードレジスタは分周制御設定部になる。
ドデコーダ３４により生成されるモードレジスタシーケ
ンス信号に応答して、読み出しコマンドからデータの出
力までのクロックＣＬＫの数を規定するレイテンシが登
録される。このレイテンシは、供給されるクロックＣＬ
Ｋの周波数に応じて設定され、クロックＣＬＫが高い周
波数ほど、レイテンシ（クロック数）が大きくなる。従
って、モードレジスタ３５に設定されるレイテンシを参
照することで、供給されるクロックＣＬＫの周波数を分
周すべきか否かを決定することができる。そして、モー
ドレジスタ３５は、そのレイテンシに応じて、分周動作
を行うか行わないかを示す分周制御信号ｄｖｚを生成
し、入力バッファ３０，３１，３２や、クロック分周回
路１１に供給する。或いは、分周制御信号ｄｖｚは、モ
ードレジスタ３５内にメタルオプションやワイヤーボン
ディングオプションで設定されても良い。その場合は、
モードレジスタは分周制御設定部になる。
【００２２】図２は、内部クロック発生部を示す図であ
る。内部クロック発生部は、供給されるクロックＣＬＫ
を取り込むクロックバッファ１０と、その取り込まれた
クロックｉｃｌｋを分周するクロック分周回路１１と、
分周されたクロックか、分周前のクロックｉｃｌｋかを
選択するスイッチ回路１３と、クロックｉｃｌｋ，／ｉ
ｃｌｋの位相を供給クロックＣＬＫの位相に整合または
所定の関係に補正させるＤＬＬ回路からなるクロック補
正回路１２とを有する。この内部クロック発生部により
生成された２つの逆相の内部クロックｃｌｋ，／ｃｌｋ
が、入力バッファ３０，３１，３２に供給される。クロ
ックバッファ１０には、供給クロックＣＬＫが有効か無
効かを示すクロック活性化信号ＣＫＥが供給される。
る。内部クロック発生部は、供給されるクロックＣＬＫ
を取り込むクロックバッファ１０と、その取り込まれた
クロックｉｃｌｋを分周するクロック分周回路１１と、
分周されたクロックか、分周前のクロックｉｃｌｋかを
選択するスイッチ回路１３と、クロックｉｃｌｋ，／ｉ
ｃｌｋの位相を供給クロックＣＬＫの位相に整合または
所定の関係に補正させるＤＬＬ回路からなるクロック補
正回路１２とを有する。この内部クロック発生部により
生成された２つの逆相の内部クロックｃｌｋ，／ｃｌｋ
が、入力バッファ３０，３１，３２に供給される。クロ
ックバッファ１０には、供給クロックＣＬＫが有効か無
効かを示すクロック活性化信号ＣＫＥが供給される。
【００２３】上記のクロック補正回路１２を構成するＤ
ＬＬ（Delay Locked Loop ）回路は、例えば、特開平10
-112182 （平成10年４月28日公開）に開示されている。
ＬＬ（Delay Locked Loop ）回路は、例えば、特開平10
-112182 （平成10年４月28日公開）に開示されている。
【００２４】図３は、クロックバッファの回路図であ
る。クロックバッファ１０は、ソースが接続された一対
のＮチャネルトランジスタＮ１，Ｎ２と、クロック活性
化信号ＣＫＥにより制御されるＮチャネルトランジスタ
Ｎ３と、ＰチャネルトランジスタＰ１，Ｐ２と、カレン
トミラー回路を構成するＰチャンネルトランジスタＰ
３，Ｐ４と、インバータ５０〜５２とを有する。トラン
ジスタＮ２のゲートには基準電圧Ｖref が供給され、ト
ランジスタＮ１のゲートには、外部からの供給クロック
ＣＬＫが供給される。外部の電源に応じたレベルを有す
る供給クロックＣＬＫが、クロックバッファ１０により
内部の電源Ｖiiに応じたレベルに変換され、波形整形さ
れる。
る。クロックバッファ１０は、ソースが接続された一対
のＮチャネルトランジスタＮ１，Ｎ２と、クロック活性
化信号ＣＫＥにより制御されるＮチャネルトランジスタ
Ｎ３と、ＰチャネルトランジスタＰ１，Ｐ２と、カレン
トミラー回路を構成するＰチャンネルトランジスタＰ
３，Ｐ４と、インバータ５０〜５２とを有する。トラン
ジスタＮ２のゲートには基準電圧Ｖref が供給され、ト
ランジスタＮ１のゲートには、外部からの供給クロック
ＣＬＫが供給される。外部の電源に応じたレベルを有す
る供給クロックＣＬＫが、クロックバッファ１０により
内部の電源Ｖiiに応じたレベルに変換され、波形整形さ
れる。
【００２５】図４は、クロックバッファのタイミングチ
ャート図である。図４に示される通り、クロック活性化
信号ＣＫＥがＨレベルの時に、トランジスタＮ３が導通
し、トランジスタＰ１，Ｐ２が非導通になり、供給クロ
ックＣＬＫが基準電圧Ｖrefと比較され、供給クロック
ＣＬＫが内部電源Ｖiiに応じたレベルの内部クロックｉ
ｃｌｋに変換される。また、クロック活性化信号ＣＫＥ
がＬレベルの時に、トランジスタＮ３が非導通、トラン
ジスタＰ１，Ｐ２が導通状態になり、内部クロックｉｃ
ｌｋは、Ｌレベルに固定される。
ャート図である。図４に示される通り、クロック活性化
信号ＣＫＥがＨレベルの時に、トランジスタＮ３が導通
し、トランジスタＰ１，Ｐ２が非導通になり、供給クロ
ックＣＬＫが基準電圧Ｖrefと比較され、供給クロック
ＣＬＫが内部電源Ｖiiに応じたレベルの内部クロックｉ
ｃｌｋに変換される。また、クロック活性化信号ＣＫＥ
がＬレベルの時に、トランジスタＮ３が非導通、トラン
ジスタＰ１，Ｐ２が導通状態になり、内部クロックｉｃ
ｌｋは、Ｌレベルに固定される。
【００２６】図５は、クロック分周回路の回路図であ
る。図５には、クロック分周回路１１とスイッチ回路１
３とが示される。クロック分周回路１１は、インバータ
１１０，１１９，１２０と、ＮＡＮＤゲート１１１〜１
１４からなる初段ラッチ回路と、ＮＡＮＤゲート１１５
〜１１８からなる後段ラッチ回路とで構成されるＪＫフ
リップフロップである。クロックバッファ１０でレベル
コンバートされたクロックｉｃｌｋが、クロック分周回
路１１により２分の１の周波数に分周され、位相が１８
０度ずれた内部クロックｃｌｋ，／ｃｌｋが生成され
る。初段のラッチ回路１１１，１１２で保持された相補
信号が、クロックｉｃｌｋのＨレベルに応答して、後段
のラッチ回路１１５，１１６に反転して転送される。更
に、そのラッチされた相補信号が、クロックｉｃｌｋの
Ｌレベルに応答して、初段のラッチ回路１１１，１１２
に転送される。
る。図５には、クロック分周回路１１とスイッチ回路１
３とが示される。クロック分周回路１１は、インバータ
１１０，１１９，１２０と、ＮＡＮＤゲート１１１〜１
１４からなる初段ラッチ回路と、ＮＡＮＤゲート１１５
〜１１８からなる後段ラッチ回路とで構成されるＪＫフ
リップフロップである。クロックバッファ１０でレベル
コンバートされたクロックｉｃｌｋが、クロック分周回
路１１により２分の１の周波数に分周され、位相が１８
０度ずれた内部クロックｃｌｋ，／ｃｌｋが生成され
る。初段のラッチ回路１１１，１１２で保持された相補
信号が、クロックｉｃｌｋのＨレベルに応答して、後段
のラッチ回路１１５，１１６に反転して転送される。更
に、そのラッチされた相補信号が、クロックｉｃｌｋの
Ｌレベルに応答して、初段のラッチ回路１１１，１１２
に転送される。
【００２７】図６は、図５のクロック分周回路及びスイ
ッチ回路のタイミングチャート図である。前述の分周動
作制御信号ｄｖｚがＬレベルの時は、分周動作が有効化
され、スイッチ回路１３のトランスファゲート５１，５
２が導通状態である。その場合は、クロックｉｃｌｋが
１／２の周波数に分周されて、２つの内部クロックｃｌ
ｋ，／ｃｌｋが生成される。この２つの内部クロックｃ
ｌｋ，／ｃｌｋは、それぞれ位相が１８０度ずれた相補
クロックである。また、分周動作制御信号ｄｖｚがＨレ
ベルの時は、分周動作が禁止され、トランスファゲート
５３を介して、クロックバッファ１０が出力するクロッ
クｉｃｌｋがそのまま内部クロックｃｌｋとして出力さ
れる。即ち、この場合の内部クロックｃｌｋは外部から
供給されるクロックＣＬＫと同じ周波数である。そし
て、他方の内部クロック／ｃｌｋは、トランスファ５３
の導通によりＬレベルに固定される。
ッチ回路のタイミングチャート図である。前述の分周動
作制御信号ｄｖｚがＬレベルの時は、分周動作が有効化
され、スイッチ回路１３のトランスファゲート５１，５
２が導通状態である。その場合は、クロックｉｃｌｋが
１／２の周波数に分周されて、２つの内部クロックｃｌ
ｋ，／ｃｌｋが生成される。この２つの内部クロックｃ
ｌｋ，／ｃｌｋは、それぞれ位相が１８０度ずれた相補
クロックである。また、分周動作制御信号ｄｖｚがＨレ
ベルの時は、分周動作が禁止され、トランスファゲート
５３を介して、クロックバッファ１０が出力するクロッ
クｉｃｌｋがそのまま内部クロックｃｌｋとして出力さ
れる。即ち、この場合の内部クロックｃｌｋは外部から
供給されるクロックＣＬＫと同じ周波数である。そし
て、他方の内部クロック／ｃｌｋは、トランスファ５３
の導通によりＬレベルに固定される。
【００２８】図７は、入力バッファの回路図である。入
力バッファは、２つの分周された内部クロックｃｌｋ，
／ｃｌｋそれぞれに応答して入力信号６４を取り込み、
保持する２系統の回路構成を有する。図７に示される通
り、内部クロック発生部により生成された２つの内部ク
ロックｃｌｋ，／ｃｌｋは、同期クロック入力部６０，
６１に供給される。そこで、内部クロックｃｌｋ，／ｃ
ｌｋのタイミングの調整が行われ、ラッチタイミング用
のクロックｎ０１，ｎ０２がそれぞれ生成される。位相
がずれたクロックｎ０１，ｎ０２にそれぞれ応答して、
入力信号ラッチ部６６，６７が、独立して入力信号６４
を順次取り込み、ラッチする。それぞれの入力信号ラッ
チ部６６は、入力信号６４に応じて相補信号ｎ１１，ｎ
１２を生成し、トライステートバッファ６８を制御す
る。また、入力信号ラッチ部６７も入力信号６４に応じ
て相補信号ｎ２２，ｎ２１を生成し、トライステートバ
ッファ６９を制御する。そして、トライステートバッフ
ァ６８、６９はそれぞれ、ＨレベルまたはＬレベルの低
インピーダンス状態と、Ｈインピーダンス状態となり、
それらの出力ｎ１５，ｎ１６とｎ２５，ｎ２６は、合成
回路７２にて、ワイヤードオアにより合成され出力ラッ
チ回路７０にラッチされる。
力バッファは、２つの分周された内部クロックｃｌｋ，
／ｃｌｋそれぞれに応答して入力信号６４を取り込み、
保持する２系統の回路構成を有する。図７に示される通
り、内部クロック発生部により生成された２つの内部ク
ロックｃｌｋ，／ｃｌｋは、同期クロック入力部６０，
６１に供給される。そこで、内部クロックｃｌｋ，／ｃ
ｌｋのタイミングの調整が行われ、ラッチタイミング用
のクロックｎ０１，ｎ０２がそれぞれ生成される。位相
がずれたクロックｎ０１，ｎ０２にそれぞれ応答して、
入力信号ラッチ部６６，６７が、独立して入力信号６４
を順次取り込み、ラッチする。それぞれの入力信号ラッ
チ部６６は、入力信号６４に応じて相補信号ｎ１１，ｎ
１２を生成し、トライステートバッファ６８を制御す
る。また、入力信号ラッチ部６７も入力信号６４に応じ
て相補信号ｎ２２，ｎ２１を生成し、トライステートバ
ッファ６９を制御する。そして、トライステートバッフ
ァ６８、６９はそれぞれ、ＨレベルまたはＬレベルの低
インピーダンス状態と、Ｈインピーダンス状態となり、
それらの出力ｎ１５，ｎ１６とｎ２５，ｎ２６は、合成
回路７２にて、ワイヤードオアにより合成され出力ラッ
チ回路７０にラッチされる。
【００２９】図８は、同期クロック入力部の回路図であ
る。同期クロック入力部６０は、インバータ６０１，６
０２と、位相調整用遅延回路６０３と，インバータ６０
４，ＮＯＲゲート６０５を有する。また、同期クロック
入力部６１は、ＮＡＮＤゲート６１１と、インバータ６
１２と、位相調整用遅延回路６１３と、インバータ６１
４と、ＮＯＲゲート６１５を有する。これらの同期クロ
ック入力部６０，６１は、独立して構成され、それぞれ
位相の異なる２つの内部クロックｃｌｋ，／ｃｌｋを入
力し、位相調整用遅延回路６０３，６１３により入力信
号６４のセットアップに必要な時間だけ遅延させる。ま
た、インバータ６０４，６１４の出力は、それぞれイン
バータ６２，６３を介して、ＮＯＲゲート６０５，６１
５に供給され、出力クロックｎ０１，ｎ０２のＨレベル
状態が重ならない様に制御される。また、ＮＡＮＤゲー
ト６１１には、分周制御信号ｄｖｚが入力され、分周が
行われない時は、分周制御信号ｄｖｚがＬレベルにな
り、同期クロック入力部６１がクロック／ｃｌｋの入力
を禁止する。
る。同期クロック入力部６０は、インバータ６０１，６
０２と、位相調整用遅延回路６０３と，インバータ６０
４，ＮＯＲゲート６０５を有する。また、同期クロック
入力部６１は、ＮＡＮＤゲート６１１と、インバータ６
１２と、位相調整用遅延回路６１３と、インバータ６１
４と、ＮＯＲゲート６１５を有する。これらの同期クロ
ック入力部６０，６１は、独立して構成され、それぞれ
位相の異なる２つの内部クロックｃｌｋ，／ｃｌｋを入
力し、位相調整用遅延回路６０３，６１３により入力信
号６４のセットアップに必要な時間だけ遅延させる。ま
た、インバータ６０４，６１４の出力は、それぞれイン
バータ６２，６３を介して、ＮＯＲゲート６０５，６１
５に供給され、出力クロックｎ０１，ｎ０２のＨレベル
状態が重ならない様に制御される。また、ＮＡＮＤゲー
ト６１１には、分周制御信号ｄｖｚが入力され、分周が
行われない時は、分周制御信号ｄｖｚがＬレベルにな
り、同期クロック入力部６１がクロック／ｃｌｋの入力
を禁止する。
【００３０】図９は、図８の同期クロック入力部のタイ
ミングチャート図である。この例では、クロック分周回
路１１からの内部クロックｃｌｋ，／ｃｌｋのＨレベル
が一部重なる。このＨレベルの重なりは、図５に示した
ＪＫフリップフロップ回路からなるクロック分周回路１
１の構成上、ゲート段数に不整合が存在することにより
発生する。勿論、別の理由でＨレベルの重なりが発生す
ることもある。
ミングチャート図である。この例では、クロック分周回
路１１からの内部クロックｃｌｋ，／ｃｌｋのＨレベル
が一部重なる。このＨレベルの重なりは、図５に示した
ＪＫフリップフロップ回路からなるクロック分周回路１
１の構成上、ゲート段数に不整合が存在することにより
発生する。勿論、別の理由でＨレベルの重なりが発生す
ることもある。
【００３１】図８に示される通り、出力クロックｎ０１
は、分周された内部クロックｃｌｋと同相のクロックで
ある。また、出力クロックｎ０２は、同様に分周された
内部クロック／ｃｌｋと同相のクロックである。しかし
ながら、時刻ｔ１において、インバータ６２，６３によ
り、先行するＨレベルのクロックｃｌｋに対する出力ク
ロックｎ０１のＨレベルは、後に発生するクロック／ｃ
ｌｋの立ち上がりエッジに従って、Ｌレベルに下げられ
る。また、一方のＬレベルの出力クロックｎ０２も、ク
ロック／ｃｌｋの立ち上がりエッジに応答して、Ｈレベ
ルに立ち上げられる。
は、分周された内部クロックｃｌｋと同相のクロックで
ある。また、出力クロックｎ０２は、同様に分周された
内部クロック／ｃｌｋと同相のクロックである。しかし
ながら、時刻ｔ１において、インバータ６２，６３によ
り、先行するＨレベルのクロックｃｌｋに対する出力ク
ロックｎ０１のＨレベルは、後に発生するクロック／ｃ
ｌｋの立ち上がりエッジに従って、Ｌレベルに下げられ
る。また、一方のＬレベルの出力クロックｎ０２も、ク
ロック／ｃｌｋの立ち上がりエッジに応答して、Ｈレベ
ルに立ち上げられる。
【００３２】同様に、時刻ｔ２において、先行するＨレ
ベルのクロック／ｃｌｋに対する出力クロックｎ０２の
Ｈレベルは、後に発生するクロックｃｌｋの立ち上がり
エッジに従って、Ｌレベルに下げられる。そして、Ｌレ
ベルの出力クロックｎ０１は、、クロックｃｌｋの立ち
上がりエッジに応答して、Ｈレベルに立ち上がる。但
し、それぞれの出力クロックｎ０１，ｎ０２の変化は、
入力される内部クロックｃｌｋ，／ｃｌｋの立ち上がり
エッジから、遅延回路６０３，６１３とその他のゲート
分だけ遅延したタイミングで発生する。
ベルのクロック／ｃｌｋに対する出力クロックｎ０２の
Ｈレベルは、後に発生するクロックｃｌｋの立ち上がり
エッジに従って、Ｌレベルに下げられる。そして、Ｌレ
ベルの出力クロックｎ０１は、、クロックｃｌｋの立ち
上がりエッジに応答して、Ｈレベルに立ち上がる。但
し、それぞれの出力クロックｎ０１，ｎ０２の変化は、
入力される内部クロックｃｌｋ，／ｃｌｋの立ち上がり
エッジから、遅延回路６０３，６１３とその他のゲート
分だけ遅延したタイミングで発生する。
【００３３】従って、同期クロック入力部６０，６１の
出力クロックｎ０１，ｎ０２は、分周された内部クロッ
クｃｌｋ，／ｃｌｋより所定時間遅延し、且つ、Ｈレベ
ルが重なり合わない様に生成される。
出力クロックｎ０１，ｎ０２は、分周された内部クロッ
クｃｌｋ，／ｃｌｋより所定時間遅延し、且つ、Ｈレベ
ルが重なり合わない様に生成される。
【００３４】図１０は、入力信号ラッチ部の回路図であ
る。入力信号ラッチ部６６，６７は、同じ回路構成であ
るので、図１０には１組の入力信号ラッチ部が示され
る。入力信号ラッチ部には、インバータ８０，８１及び
ＮＡＮＤゲート８２を介して、クロックｎ０１が供給さ
れ、また、入力信号６４がＮチャンネルトランジスタＮ
２６のゲートに供給される。ＮチャネルトランジスタＮ
２１，Ｎ２２は、クロックｎ０１により制御され、トラ
ンジスタＮ２３，Ｎ２４，Ｎ２５は、ＮＡＮＤゲート８
２の出力により制御される。トランジスタＮ２６，Ｎ２
７は、入力信号６４を基準電圧Ｖref と比較する比較回
路を構成し、トランジスタＰ２８，Ｐ２９とＮ２８，Ｎ
２９は、その比較結果を増幅しラッチする回路である。
ＰチャネルトランジスタＰ２１，Ｐ２２は、クロックｎ
０１がＬレベルの時に導通して、出力ｎ１１，ｎ１２を
Ｈレベル（電源Ｖiiレベル）に維持する。また、クロッ
クｎ０１のＬレベルにより、ＮＡＮＤゲート８２の出力
ｎ１３はＨレベルになり、トランジスタＮ２３，Ｎ２
４、Ｎ２５は共に導通状態にある。これが入力信号ラッ
チ回路の非活性状態である。
る。入力信号ラッチ部６６，６７は、同じ回路構成であ
るので、図１０には１組の入力信号ラッチ部が示され
る。入力信号ラッチ部には、インバータ８０，８１及び
ＮＡＮＤゲート８２を介して、クロックｎ０１が供給さ
れ、また、入力信号６４がＮチャンネルトランジスタＮ
２６のゲートに供給される。ＮチャネルトランジスタＮ
２１，Ｎ２２は、クロックｎ０１により制御され、トラ
ンジスタＮ２３，Ｎ２４，Ｎ２５は、ＮＡＮＤゲート８
２の出力により制御される。トランジスタＮ２６，Ｎ２
７は、入力信号６４を基準電圧Ｖref と比較する比較回
路を構成し、トランジスタＰ２８，Ｐ２９とＮ２８，Ｎ
２９は、その比較結果を増幅しラッチする回路である。
ＰチャネルトランジスタＰ２１，Ｐ２２は、クロックｎ
０１がＬレベルの時に導通して、出力ｎ１１，ｎ１２を
Ｈレベル（電源Ｖiiレベル）に維持する。また、クロッ
クｎ０１のＬレベルにより、ＮＡＮＤゲート８２の出力
ｎ１３はＨレベルになり、トランジスタＮ２３，Ｎ２
４、Ｎ２５は共に導通状態にある。これが入力信号ラッ
チ回路の非活性状態である。
【００３５】図１１は、図７と図１０の動作を示すタイ
ミングチャート図である。図１１を参照して、図１０の
入力信号ラッチ部の動作を説明する。まず、上記の非活
性状態から、クロックｎ０１がＬレベルからＨレベルに
立ち上がると、ＰチャネルトランジスタＰ２１，Ｐ２２
は非導通になり、トランジスタＮ２１，Ｎ２２は導通す
る。従って、トランジスタＮ２６，Ｎ２７の共通ソース
はグランド電位Ｖssに引き下げられ、入力信号６４のレ
ベルに応じて、差動増幅動作によりトランジスタＮ２
６，Ｎ２７の電流量に差が発生する。図１１の入力信号
Ｄ１はＬレベルであるので、出力ｎ１２がわずかにＬレ
ベル側に下がる。
ミングチャート図である。図１１を参照して、図１０の
入力信号ラッチ部の動作を説明する。まず、上記の非活
性状態から、クロックｎ０１がＬレベルからＨレベルに
立ち上がると、ＰチャネルトランジスタＰ２１，Ｐ２２
は非導通になり、トランジスタＮ２１，Ｎ２２は導通す
る。従って、トランジスタＮ２６，Ｎ２７の共通ソース
はグランド電位Ｖssに引き下げられ、入力信号６４のレ
ベルに応じて、差動増幅動作によりトランジスタＮ２
６，Ｎ２７の電流量に差が発生する。図１１の入力信号
Ｄ１はＬレベルであるので、出力ｎ１２がわずかにＬレ
ベル側に下がる。
【００３６】そこで、クロックｎ０１が立ち上がってか
ら、インバータ８０，８１とＮＡＮＤゲート８２の遅延
（Ｔｂ）後に、ノードｎ１３がＬレベルに立ち下がる。
その結果、トランジスタＮ２３、Ｎ２４、Ｎ２５が非導
通になると共に、トランジスタＮ２８，Ｎ２９の共通ソ
ース端子が引き下げられ、トランジスタＰ２８，Ｐ２
９，Ｎ２８，Ｎ２９により出力ｎ１１，ｎ１２の差電圧
が増幅され、ラッチされる。その結果、出力ｎ１２がＬ
レベルに駆動され、出力ｎ１１はＨレベルのまま維持さ
れる。
ら、インバータ８０，８１とＮＡＮＤゲート８２の遅延
（Ｔｂ）後に、ノードｎ１３がＬレベルに立ち下がる。
その結果、トランジスタＮ２３、Ｎ２４、Ｎ２５が非導
通になると共に、トランジスタＮ２８，Ｎ２９の共通ソ
ース端子が引き下げられ、トランジスタＰ２８，Ｐ２
９，Ｎ２８，Ｎ２９により出力ｎ１１，ｎ１２の差電圧
が増幅され、ラッチされる。その結果、出力ｎ１２がＬ
レベルに駆動され、出力ｎ１１はＨレベルのまま維持さ
れる。
【００３７】そして、クロックｎ０１の立ち下がりエッ
ジからＮＡＮＤゲート８２の遅延（Ｔｃ）後に、ノード
ｎ１３が立ち上がり、ラッチ状態が解除され、導通状態
にあるＰチャネルトランジスタＰ２１，Ｐ２２により、
出力ｎ１１，ｎ１２はＨレベルにリセットされる。
ジからＮＡＮＤゲート８２の遅延（Ｔｃ）後に、ノード
ｎ１３が立ち上がり、ラッチ状態が解除され、導通状態
にあるＰチャネルトランジスタＰ２１，Ｐ２２により、
出力ｎ１１，ｎ１２はＨレベルにリセットされる。
【００３８】以上図１１にも示される通り、期間Ｔａが
入力信号のセットアップ期間であり、期間Ｔｂがトラン
ジスタＮ２６，Ｎ２７による差動増幅期間、期間Ｔｃが
トランジスタＰ２８，Ｐ２９，Ｎ２８，Ｎ２９によるラ
ッチ期間、そして、期間Ｔｄがリセット期間である。
入力信号のセットアップ期間であり、期間Ｔｂがトラン
ジスタＮ２６，Ｎ２７による差動増幅期間、期間Ｔｃが
トランジスタＰ２８，Ｐ２９，Ｎ２８，Ｎ２９によるラ
ッチ期間、そして、期間Ｔｄがリセット期間である。
【００３９】図１１に示された例では、入力信号Ｄ２の
Ｈレベルは、入力信号ラッチ部６７により取り込まれ、
出力ｎ２１がＬレベルに出力ｎ２２がＨレベルにそれぞ
れ駆動される。入力信号Ｄ２は、Ｄ１のＨレベルとは反
転レベルのＨレベルであるので、入力信号ラッチ部の動
作も逆になる。
Ｈレベルは、入力信号ラッチ部６７により取り込まれ、
出力ｎ２１がＬレベルに出力ｎ２２がＨレベルにそれぞ
れ駆動される。入力信号Ｄ２は、Ｄ１のＨレベルとは反
転レベルのＨレベルであるので、入力信号ラッチ部の動
作も逆になる。
【００４０】図７には、入力信号ラッチ部６６，６７の
出力ｎ１１，ｎ１２とｎ２１，ｎ２２により制御される
トライステートバッファ６８，６９が示される。トライ
ステートバッファ６８は、ＰチャンネルトランジスタＰ
１０とＮチャネルトランジスタＮ１０からなるバッファ
回路と、トランジスタＰ１１，Ｎ１１からなるバッファ
回路とを有し、それぞれ出力ｎ１１，ｎ１２により逆相
に制御される。図１１の入力信号Ｄ１に対しては、出力
ｎ１１がＨレベル、出力ｎ１２がＬレベルであるので、
上記のバッファ回路により、ノードｎ１６はＨレベル
に、ノードｎ１５はＬレベルにそれぞれ駆動される。即
ち、ノードｎ１５，ｎ１６は低インピーダンス状態Ｌｚ
になる。そして、入力信号ラッチ部６６がリセットされ
ると、出力ｎ１１，ｎ１２が共にＨレベルになり、トラ
ンジスタＰ１０，Ｎ１０、Ｐ１１，Ｎ１１は全て非導通
になり、ノードｎ１５，ｎ１６は高インピーダンス状態
Ｈｚになる。
出力ｎ１１，ｎ１２とｎ２１，ｎ２２により制御される
トライステートバッファ６８，６９が示される。トライ
ステートバッファ６８は、ＰチャンネルトランジスタＰ
１０とＮチャネルトランジスタＮ１０からなるバッファ
回路と、トランジスタＰ１１，Ｎ１１からなるバッファ
回路とを有し、それぞれ出力ｎ１１，ｎ１２により逆相
に制御される。図１１の入力信号Ｄ１に対しては、出力
ｎ１１がＨレベル、出力ｎ１２がＬレベルであるので、
上記のバッファ回路により、ノードｎ１６はＨレベル
に、ノードｎ１５はＬレベルにそれぞれ駆動される。即
ち、ノードｎ１５，ｎ１６は低インピーダンス状態Ｌｚ
になる。そして、入力信号ラッチ部６６がリセットされ
ると、出力ｎ１１，ｎ１２が共にＨレベルになり、トラ
ンジスタＰ１０，Ｎ１０、Ｐ１１，Ｎ１１は全て非導通
になり、ノードｎ１５，ｎ１６は高インピーダンス状態
Ｈｚになる。
【００４１】また、トライステートバッファ６９は、Ｐ
チャンネルトランジスタＰ１２とＮチャネルトランジス
タＮ１２からなるバッファ回路と、トランジスタＰ１
３，Ｎ１３からなるバッファ回路とを有し、それぞれ出
力ｎ２１，ｎ２２により逆相に制御される。図１１の入
力信号Ｄ２に対しては、出力ｎ２２がＨレベル、出力ｎ
２１がＬレベルであるので、上記バッファ回路により、
ノードｎ２６はＬレベルに、ノードｎ２５はＨレベルに
それぞれ駆動される。即ち、ノードｎ２５，ｎ２６は低
インピーダンス状態Ｌｚになる。そして、入力信号ラッ
チ部６７がリセットされると、出力ｎ２１，ｎ２２が共
にＨレベルになり、トランジスタＰ１２，Ｎ１２、Ｐ１
３，Ｎ１３は全て非導通になり、ノードｎ２５，ｎ２６
は高インピーダンス状態Ｈｚになる。
チャンネルトランジスタＰ１２とＮチャネルトランジス
タＮ１２からなるバッファ回路と、トランジスタＰ１
３，Ｎ１３からなるバッファ回路とを有し、それぞれ出
力ｎ２１，ｎ２２により逆相に制御される。図１１の入
力信号Ｄ２に対しては、出力ｎ２２がＨレベル、出力ｎ
２１がＬレベルであるので、上記バッファ回路により、
ノードｎ２６はＬレベルに、ノードｎ２５はＨレベルに
それぞれ駆動される。即ち、ノードｎ２５，ｎ２６は低
インピーダンス状態Ｌｚになる。そして、入力信号ラッ
チ部６７がリセットされると、出力ｎ２１，ｎ２２が共
にＨレベルになり、トランジスタＰ１２，Ｎ１２、Ｐ１
３，Ｎ１３は全て非導通になり、ノードｎ２５，ｎ２６
は高インピーダンス状態Ｈｚになる。
【００４２】ノードｎ２５，ｎ２６の高インピーダンス
状態Ｈｚの期間において、ノードｎ１５，ｎ１６の状態
が、合成回路７２の出力ラッチ回路７０にラッチされ
る。また、その後のノードｎ１５，ｎ１６の高インピー
ダンス状態Ｈｚの期間において、ノードｎ２５，ｎ２６
の状態が、合成回路７２の出力ラッチ回路７０にラッチ
される。図１１に示される通り、ノードｎ１５，ｎ１６
の高インピーダンス状態Ｈｚと低インピーダンス状態Ｌ
ｚ、ノードｎ２５，ｎ２６の低インピーダンス状態Ｌｚ
と高インピーダンス状態Ｈｚとが交互に繰り返される。
状態Ｈｚの期間において、ノードｎ１５，ｎ１６の状態
が、合成回路７２の出力ラッチ回路７０にラッチされ
る。また、その後のノードｎ１５，ｎ１６の高インピー
ダンス状態Ｈｚの期間において、ノードｎ２５，ｎ２６
の状態が、合成回路７２の出力ラッチ回路７０にラッチ
される。図１１に示される通り、ノードｎ１５，ｎ１６
の高インピーダンス状態Ｈｚと低インピーダンス状態Ｌ
ｚ、ノードｎ２５，ｎ２６の低インピーダンス状態Ｌｚ
と高インピーダンス状態Ｈｚとが交互に繰り返される。
【００４３】ところで、図８の同期クロック入力部にお
いて、図９のタイミングチャート図に示される通り、分
周された内部クロックｃｌｋ，／ｃｌｋのＨレベルが重
なり合う場合は、インピーダンス６２，６３により出力
クロックｎ０１，ｎ０２のＨレベルの重なり合いが防止
される。今仮に、出力クロックｎ０１とｎ０２のＨレベ
ルが重なり合うとすると、図１１中のＸ１，Ｘ２，Ｘ３
の如き波形になる。即ち、クロックｎ０１の立ち下がり
がクロックｎ０２の立ち上がりエッジよりも遅れる（Ｘ
１）と、それに伴い、入力信号ラッチ部６６のノードｎ
１３の立ち上がりエッジも遅れる（Ｘ３）。その結果、
出力ｎ１２のリセット動作も遅れる（Ｘ２）。それに伴
い、トライステートバッファ６８のノードｎ１５，ｎ１
６の低インピーダンス状態Ｌｚから高インピーダンス状
態Ｈｚへの移行も遅れて、ノードｎ１５，ｎ１６の低イ
ンピーダンス状態Ｌｚ（図中破線）が、図１１中のＩｐ
で示される通り、ノードｎ２５，ｎ２６の低インピーダ
ンス状態Ｌｚと一部重なる。
いて、図９のタイミングチャート図に示される通り、分
周された内部クロックｃｌｋ，／ｃｌｋのＨレベルが重
なり合う場合は、インピーダンス６２，６３により出力
クロックｎ０１，ｎ０２のＨレベルの重なり合いが防止
される。今仮に、出力クロックｎ０１とｎ０２のＨレベ
ルが重なり合うとすると、図１１中のＸ１，Ｘ２，Ｘ３
の如き波形になる。即ち、クロックｎ０１の立ち下がり
がクロックｎ０２の立ち上がりエッジよりも遅れる（Ｘ
１）と、それに伴い、入力信号ラッチ部６６のノードｎ
１３の立ち上がりエッジも遅れる（Ｘ３）。その結果、
出力ｎ１２のリセット動作も遅れる（Ｘ２）。それに伴
い、トライステートバッファ６８のノードｎ１５，ｎ１
６の低インピーダンス状態Ｌｚから高インピーダンス状
態Ｈｚへの移行も遅れて、ノードｎ１５，ｎ１６の低イ
ンピーダンス状態Ｌｚ（図中破線）が、図１１中のＩｐ
で示される通り、ノードｎ２５，ｎ２６の低インピーダ
ンス状態Ｌｚと一部重なる。
【００４４】このような低インピーダンス状態の重なり
は、それぞれの入力信号６４が逆相であると、図７のト
ライステートバッファ６８，６９間で、貫通電流Ｉｐが
発生する。即ち、図７のトラステートバッファにおい
て、トランジスタＰ１０からトランジスタＮ１２へ向け
て貫通電流がながれ、また、トランジスタＰ１３からト
ランジスタＮ１１に向けて貫通電流がながれる。従っ
て、図８の同期クロック入力部では、クロックｎ０１，
ｎ０２のＨレベルの重なりが発生しないように制御され
る。
は、それぞれの入力信号６４が逆相であると、図７のト
ライステートバッファ６８，６９間で、貫通電流Ｉｐが
発生する。即ち、図７のトラステートバッファにおい
て、トランジスタＰ１０からトランジスタＮ１２へ向け
て貫通電流がながれ、また、トランジスタＰ１３からト
ランジスタＮ１１に向けて貫通電流がながれる。従っ
て、図８の同期クロック入力部では、クロックｎ０１，
ｎ０２のＨレベルの重なりが発生しないように制御され
る。
【００４５】上記の貫通電流の問題は、特に高い周波数
のクロックの場合に発生しやすくなる。即ち、クロック
ＣＬＫの周波数が高くなるとその周期も短くなる。一
方、入力信号ラッチ部６６，６７のラッチ期間Ｔｃは、
合成回路７２の出力ラッチ回路７０のラッチ状態を反転
するに十分な時間以上に設定されることが必要である。
そして、トライステートバッファ６８，６９の低インピ
ーダンス状態Ｌｚの期間は、このラッチ期間Ｔｃと同じ
であり、一定である。そこで、クロックＣＬＫの周期が
短くなると、低インピーダンス状態Ｌｚと高インピーダ
ンス状態Ｈｚとの合計時間が短くなり、図１１の如くト
ライステートバッファ６８と６９の低インピーダンス状
態Ｌｚの期間が接近する。その状況において、クロック
ｎ０１の立ち下がりエッジがＸ１の如く少しでも遅れる
と、両バッファ６８，６９の低インピーダンス状態Ｌｚ
の期間が重なってしまうのである。
のクロックの場合に発生しやすくなる。即ち、クロック
ＣＬＫの周波数が高くなるとその周期も短くなる。一
方、入力信号ラッチ部６６，６７のラッチ期間Ｔｃは、
合成回路７２の出力ラッチ回路７０のラッチ状態を反転
するに十分な時間以上に設定されることが必要である。
そして、トライステートバッファ６８，６９の低インピ
ーダンス状態Ｌｚの期間は、このラッチ期間Ｔｃと同じ
であり、一定である。そこで、クロックＣＬＫの周期が
短くなると、低インピーダンス状態Ｌｚと高インピーダ
ンス状態Ｈｚとの合計時間が短くなり、図１１の如くト
ライステートバッファ６８と６９の低インピーダンス状
態Ｌｚの期間が接近する。その状況において、クロック
ｎ０１の立ち下がりエッジがＸ１の如く少しでも遅れる
と、両バッファ６８，６９の低インピーダンス状態Ｌｚ
の期間が重なってしまうのである。
【００４６】従って、分周クロックによって２系統にし
た入力バッファを動作させ、それらの出力を合成する場
合は、それぞれの入力バッファの出力の有効期間が競合
しないようにすることが必要である。
た入力バッファを動作させ、それらの出力を合成する場
合は、それぞれの入力バッファの出力の有効期間が競合
しないようにすることが必要である。
【００４７】上記の実施の形態例では、供給クロックＣ
ＬＫを２分の１の周波数に分周して、入力バッファを２
系統にした例で説明した。しかしながら、本発明はそれ
に限定されず、供給クロックＣＬＫを４分の１の周波数
に分周して、４つの９０度づつ位相がずれた内部クロッ
クを生成し、４系統の入力バッファをそれぞれの内部ク
ロックに同期して動作させることもできる。更に、供給
クロックＣＬＫをＮ分の１の周波数に分周して位相が異
なるＮ個の内部クロックを生成し、Ｎ系統の入力バッフ
ァをそれぞれの内部クロックに同期して動作させること
もできる。
ＬＫを２分の１の周波数に分周して、入力バッファを２
系統にした例で説明した。しかしながら、本発明はそれ
に限定されず、供給クロックＣＬＫを４分の１の周波数
に分周して、４つの９０度づつ位相がずれた内部クロッ
クを生成し、４系統の入力バッファをそれぞれの内部ク
ロックに同期して動作させることもできる。更に、供給
クロックＣＬＫをＮ分の１の周波数に分周して位相が異
なるＮ個の内部クロックを生成し、Ｎ系統の入力バッフ
ァをそれぞれの内部クロックに同期して動作させること
もできる。
【００４８】
【発明の効果】以上説明した通り、本発明によれば、高
速のクロックに同期して供給される入力信号を確実に内
部に取り込み保持する入力バッファを有する集積回路装
置を提供することができる。
速のクロックに同期して供給される入力信号を確実に内
部に取り込み保持する入力バッファを有する集積回路装
置を提供することができる。
【００４９】更に、本発明によれば、広い周波数レンジ
のクロックに対応して確実に入力信号を内部に取り込み
保持する入力バッファを有する集積回路装置を提供する
ことができる。
のクロックに対応して確実に入力信号を内部に取り込み
保持する入力バッファを有する集積回路装置を提供する
ことができる。
【図１】実施の形態例の集積回路装置であるメモリデバ
イスの全体構成図である。
イスの全体構成図である。
【図２】内部クロック発生部を示す図である。
【図３】クロックバッファの回路図である。
【図４】クロックバッファのタイミングチャート図であ
る。
る。
【図５】クロック分周回路の回路図である。
【図６】図５のクロック分周回路及びスイッチ回路のタ
イミングチャート図である。
イミングチャート図である。
【図７】入力バッファの回路図である。
【図８】同期クロック入力部の回路図である。
【図９】図８の同期クロック入力部のタイミングチャー
ト図である。
ト図である。
【図１０】入力信号ラッチ部の回路図である。
【図１１】図７と図１０の動作を示すタイミングチャー
ト図である。
ト図である。
【図１２】従来の集積回路装置の入力バッファ部分の構
成図である。
成図である。
【図１３】図１２の入力バッファの動作を示すタイミン
グチャート図である。
グチャート図である。
３０，３１，３２ 入力バッファ １０ クロックバッファ １１ 分周回路 ３５ モードレジスタ、分周制御設定
部 ６０，６１ 内部クロック入力部、同期クロ
ック入力部 ６８，６９ トライステートバッファ ７２ 合成回路 ＣＬＫ 供給クロック ｃｌｋ，／ｃｌｋ 分周された内部クロック
部 ６０，６１ 内部クロック入力部、同期クロ
ック入力部 ６８，６９ トライステートバッファ ７２ 合成回路 ＣＬＫ 供給クロック ｃｌｋ，／ｃｌｋ 分周された内部クロック
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 HH01 HH03 JJ21 KB32 KB35 KB52 KB84 KB92 NN03 QQ01 5B024 AA15 BA21 BA29 CA07 CA11
Claims (8)
- 【請求項１】供給クロックに同期して入力信号を取り込
み、保持する入力バッファを有する集積回路装置におい
て、 前記供給クロックを分周して位相が異なる複数の内部ク
ロックを生成する分周回路と、 前記複数の内部クロックそれぞれに同期して前記入力信
号を取り込み、保持する複数の入力バッファと、 前記複数の入力バッファの出力を合成する合成回路とを
有することを特徴とする集積回路装置。 - 【請求項２】請求項１において、 前記分周回路は、前記供給クロックを分周して相補の第
１及び第２の内部クロックを生成し、 前記複数の入力バッファは、前記第１の内部クロックの
一方のレベルに同期して前記入力信号を取り込み保持す
る第１の入力バッファと、前記第２の内部クロックの一
方のレベルに同期して前記入力信号を取り込み保持する
第２の入力バッファとを有することを特徴とする集積回
路装置。 - 【請求項３】請求項１または２において、 前記合成回路は、前記複数の入力バッファの出力にそれ
ぞれ応答してＨレベルまたはＬレベルの低インピーダン
ス状態または高インピーダンス状態になる複数のトライ
ステートバッファと、前記複数のトライステートバッフ
ァの出力が供給される共通の出力ラッチ回路とを有する
ことを特徴とする集積回路装置。 - 【請求項４】請求項１または２において、 更に、前記供給クロックの周波数に応じて分周制御信号
が設定されるモードレジスタを有し、 前記分周回路は、前記分周制御信号に応じて、前記供給
クロックが所定の周波数より高い時に分周動作を行い、
前記供給クロックが前記所定の周波数より低い時に分周
動作を行わないことを特徴とする集積回路装置。 - 【請求項５】請求項１または２において、 更に、分周制御信号が設定される分周制御設定部を有
し、 前記分周回路は、前記分周制御信号が第１の状態の時
に、前記分周動作を行い、前記分周制御信号が第２の状
態の時に、前記分周動作を行わないことを特徴とする集
積回路装置。 - 【請求項６】請求項４または５において、 前記分周回路が分周動作を行わない場合は、前記複数の
入力バッファの内、所定の入力バッファが前記供給クロ
ックに同期して前記入力信号を取り込み保持することを
特徴する集積回路装置。 - 【請求項７】請求項１または２において、 更に、前記分周された内部クロックの前記一方のレベル
が重なる時に、先行する内部クロックを他方のレベルに
変更する内部クロック入力回路を有し、前記複数の入力
バッファは、前記内部クロック入力回路を介してそれぞ
れの前記内部クロックを入力することを特徴とする集積
回路装置。 - 【請求項８】請求項１または２において、 更に、前記分周回路が生成される複数の内部クロックの
位相を、前記供給クロックの位相と所定関係に調整する
クロック補正回路を有し、前記クロック補正回路により
位相が調整された前記内部クロックが、前記入力バッフ
ァに供給されることを特徴とする集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26961498A JP3953206B2 (ja) | 1998-09-24 | 1998-09-24 | 高速クロックに対応可能な入力バッファを持つ集積回路装置 |
| US09/377,104 US6239631B1 (en) | 1998-09-24 | 1999-08-19 | Integrated circuit device with input buffer capable of correspondence with highspeed clock |
| KR1019990040662A KR100566350B1 (ko) | 1998-09-24 | 1999-09-21 | 고속 클록에 대응할 수 있는 입력 버퍼를 갖는 집적 회로 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26961498A JP3953206B2 (ja) | 1998-09-24 | 1998-09-24 | 高速クロックに対応可能な入力バッファを持つ集積回路装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000100170A true JP2000100170A (ja) | 2000-04-07 |
| JP2000100170A5 JP2000100170A5 (ja) | 2005-01-20 |
| JP3953206B2 JP3953206B2 (ja) | 2007-08-08 |
Family
ID=17474813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26961498A Expired - Fee Related JP3953206B2 (ja) | 1998-09-24 | 1998-09-24 | 高速クロックに対応可能な入力バッファを持つ集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6239631B1 (ja) |
| JP (1) | JP3953206B2 (ja) |
| KR (1) | KR100566350B1 (ja) |
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| KR100355232B1 (ko) * | 2000-06-30 | 2002-10-11 | 삼성전자 주식회사 | 지연펄스발생회로를 구비하는 반도체 메모리 장치 |
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