JPH10161769A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10161769A JPH10161769A JP8336445A JP33644596A JPH10161769A JP H10161769 A JPH10161769 A JP H10161769A JP 8336445 A JP8336445 A JP 8336445A JP 33644596 A JP33644596 A JP 33644596A JP H10161769 A JPH10161769 A JP H10161769A
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- Japan
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- clock signal
- modules
- internal clock
- pll
- flip
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Abstract
(57)【要約】
【課題】 クロック伝達経路がそれぞれ異なる複数のモ
ジュール間のクロックスキューを抑制する。これによ
り、複数のモジュールを搭載する大規模論理集積回路装
置等の動作を高速化し、そのマシンサイクルを高速化す
る。 【解決手段】 共通の半導体基板ＳＵＢ上に形成され、
共通の基本クロック信号ＣＫに従って同期動作するＣＰ
ＵモジュールＣＰＵ１及びＣＰＵ２等の複数のモジュー
ルを搭載する大規模論理集積回路装置ＬＳＩ１等の半導
体装置において、各モジュールごとに、基本クロック信
号ＣＫを受けて所定の内部クロック信号ＩＣＫ１及びＩ
ＣＫ２を形成し対応する内部回路に供給するＰＬＬ回路
ＰＬＬ１及びＰＬＬ２をそれぞれ設ける。
ジュール間のクロックスキューを抑制する。これによ
り、複数のモジュールを搭載する大規模論理集積回路装
置等の動作を高速化し、そのマシンサイクルを高速化す
る。 【解決手段】 共通の半導体基板ＳＵＢ上に形成され、
共通の基本クロック信号ＣＫに従って同期動作するＣＰ
ＵモジュールＣＰＵ１及びＣＰＵ２等の複数のモジュー
ルを搭載する大規模論理集積回路装置ＬＳＩ１等の半導
体装置において、各モジュールごとに、基本クロック信
号ＣＫを受けて所定の内部クロック信号ＩＣＫ１及びＩ
ＣＫ２を形成し対応する内部回路に供給するＰＬＬ回路
ＰＬＬ１及びＰＬＬ２をそれぞれ設ける。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置に関
し、例えば、クロック伝達経路の異なる複数のＣＰＵ
（中央処理装置）モジュールを搭載する大規模論理集積
回路装置ならびにそのマシンサイクルの高速化に利用し
て特に有効な技術に関する。
し、例えば、クロック伝達経路の異なる複数のＣＰＵ
（中央処理装置）モジュールを搭載する大規模論理集積
回路装置ならびにそのマシンサイクルの高速化に利用し
て特に有効な技術に関する。
【０００２】
【従来の技術】Ｐチャンネル及びＮチャンネルＭＯＳＦ
ＥＴ（金属酸化物半導体型電界効果トランジスタ。この
明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果
トランジスタの総称とする）が組み合わされてなるいわ
ゆるＣＭＯＳ（相補型ＭＯＳ）論理ゲートがある。ま
た、各種のＣＭＯＳ論理ゲートが組み合わされてなるＣ
ＰＵ等の論理ブロックがあり、個別に設計された各種の
論理ブロックをモジュールとして搭載する大規模論理集
積回路装置等の半導体装置がある。
ＥＴ（金属酸化物半導体型電界効果トランジスタ。この
明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果
トランジスタの総称とする）が組み合わされてなるいわ
ゆるＣＭＯＳ（相補型ＭＯＳ）論理ゲートがある。ま
た、各種のＣＭＯＳ論理ゲートが組み合わされてなるＣ
ＰＵ等の論理ブロックがあり、個別に設計された各種の
論理ブロックをモジュールとして搭載する大規模論理集
積回路装置等の半導体装置がある。
【０００３】一方、基準となるクロック信号に位相同期
された内部クロック信号を形成するＰＬＬ（フェーズロ
ックドループ）回路があり、このようなＰＬＬ回路を用
いて複数装置間のクロック信号の位相同期をとる方法が
知られている。
された内部クロック信号を形成するＰＬＬ（フェーズロ
ックドループ）回路があり、このようなＰＬＬ回路を用
いて複数装置間のクロック信号の位相同期をとる方法が
知られている。
【０００４】
【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、その内部におけるクロック伝達経路が
それぞれ異なる複数のＣＰＵモジュールを搭載する大規
模論理集積回路装置を開発しようとして次の問題点に直
面した。すなわち、この大規模論理集積回路装置ＬＳＩ
２は、図４に例示されるように、例えばいわゆるＲＩＳ
Ｃ（縮小命令セットコンピュータ）型のＣＰＵモジュー
ルＣＰＵ３と、いわゆるＣＩＳＣ（複合命令セットコン
ピュータ）型のＣＰＵモジュールＣＰＵ４とを搭載し、
両ＣＰＵモジュールは、所定の外部端子からクロックバ
ッファＢＣＫ２を介して供給される共通の基本クロック
信号ＣＫに従って同期動作する。
発明に先立って、その内部におけるクロック伝達経路が
それぞれ異なる複数のＣＰＵモジュールを搭載する大規
模論理集積回路装置を開発しようとして次の問題点に直
面した。すなわち、この大規模論理集積回路装置ＬＳＩ
２は、図４に例示されるように、例えばいわゆるＲＩＳ
Ｃ（縮小命令セットコンピュータ）型のＣＰＵモジュー
ルＣＰＵ３と、いわゆるＣＩＳＣ（複合命令セットコン
ピュータ）型のＣＰＵモジュールＣＰＵ４とを搭載し、
両ＣＰＵモジュールは、所定の外部端子からクロックバ
ッファＢＣＫ２を介して供給される共通の基本クロック
信号ＣＫに従って同期動作する。
【０００５】ここで、ＣＰＵモジュールＣＰＵ３は、シ
ーケンス制御の中心となるフリップフロップＦＦ３１〜
ＦＦ３２を含み、これらのフリップフロップのクロック
入力端子には、２段のクロックバッファＢ３１ならびに
Ｂ３２１及びＢ３２２を介して基本クロック信号ＣＫつ
まり内部クロック信号ＩＣＫ３２１及びＩＣＫ３２２が
供給される。また、ＣＰＵモジュールＣＰＵ４は、同様
にシーケンス制御の中心となるフリップフロップＦＦ４
１及びＦＦ４２を含み、これらのフリップフロップのク
ロック入力端子には、３段のクロックバッファＢ４１，
Ｂ４２１及びＢ４２２ならびにＢ４３１及びＢ４３２を
介して基本クロック信号ＣＫつまり内部クロック信号Ｉ
ＣＫ４３１及びＩＣＫ４３２が供給される。
ーケンス制御の中心となるフリップフロップＦＦ３１〜
ＦＦ３２を含み、これらのフリップフロップのクロック
入力端子には、２段のクロックバッファＢ３１ならびに
Ｂ３２１及びＢ３２２を介して基本クロック信号ＣＫつ
まり内部クロック信号ＩＣＫ３２１及びＩＣＫ３２２が
供給される。また、ＣＰＵモジュールＣＰＵ４は、同様
にシーケンス制御の中心となるフリップフロップＦＦ４
１及びＦＦ４２を含み、これらのフリップフロップのク
ロック入力端子には、３段のクロックバッファＢ４１，
Ｂ４２１及びＢ４２２ならびにＢ４３１及びＢ４３２を
介して基本クロック信号ＣＫつまり内部クロック信号Ｉ
ＣＫ４３１及びＩＣＫ４３２が供給される。
【０００６】言い換えるならば、ＣＰＵモジュールＣＰ
Ｕ３及びＣＰＵ４は、その論理構成が異なりクロック伝
達経路が異なることで、図６に例示されるように、フリ
ップフロップＦＦ３１及びＦＦ３２ならびにＦＦ４１及
びＦＦ４２のクロック入力端子における内部クロック信
号ＩＣＫ３２１及びＩＣＫ３２２ならびにＩＣＫ４３１
及びＩＣＫ４３２の位相がクロックバッファの段数分つ
まり時間ｔ２７だけ異なり、いわゆるスキューを有す
る。この結果、両ＣＰＵモジュール間の特にシーケンス
制御に重要なフリップフロップの動作時間にずれが生
じ、これによって大規模論理集積回路装置ＬＳＩ２のマ
シンサイクルが制約を受ける。
Ｕ３及びＣＰＵ４は、その論理構成が異なりクロック伝
達経路が異なることで、図６に例示されるように、フリ
ップフロップＦＦ３１及びＦＦ３２ならびにＦＦ４１及
びＦＦ４２のクロック入力端子における内部クロック信
号ＩＣＫ３２１及びＩＣＫ３２２ならびにＩＣＫ４３１
及びＩＣＫ４３２の位相がクロックバッファの段数分つ
まり時間ｔ２７だけ異なり、いわゆるスキューを有す
る。この結果、両ＣＰＵモジュール間の特にシーケンス
制御に重要なフリップフロップの動作時間にずれが生
じ、これによって大規模論理集積回路装置ＬＳＩ２のマ
シンサイクルが制約を受ける。
【０００７】一方、複数の大規模論理集積回路装置を含
む従来のデジタルシステムでは、各大規模論理集積回路
装置に供給されるクロック信号の位相同期を図るため、
図５に例示されるように、各大規模論理集積回路装置Ｌ
ＳＩ３ごとに１個のＰＬＬ回路ＰＬＬ３を設ける方法が
採られる。しかし、この方法を採った場合、図７に例示
されるように、基本クロック信号ＣＫとＣＰＵモジュー
ルＣＰＵ５のフリップフロップＦＦ５１及びＦＦ５２の
クロック入力端子における内部クロック信号ＩＣＫ５２
１及びＩＣＫ５２２との間のスキューはなくなるが、こ
れらの内部クロック信号とＣＰＵモジュールＣＰＵ６の
フリップフロップＦＦ６１及びＦＦ６２のクロック入力
端子における内部クロック信号ＩＣＫ６３１及びＩＣＫ
６３２との間のスキューｔ５４は依然存在し、前記問題
は解決されない。
む従来のデジタルシステムでは、各大規模論理集積回路
装置に供給されるクロック信号の位相同期を図るため、
図５に例示されるように、各大規模論理集積回路装置Ｌ
ＳＩ３ごとに１個のＰＬＬ回路ＰＬＬ３を設ける方法が
採られる。しかし、この方法を採った場合、図７に例示
されるように、基本クロック信号ＣＫとＣＰＵモジュー
ルＣＰＵ５のフリップフロップＦＦ５１及びＦＦ５２の
クロック入力端子における内部クロック信号ＩＣＫ５２
１及びＩＣＫ５２２との間のスキューはなくなるが、こ
れらの内部クロック信号とＣＰＵモジュールＣＰＵ６の
フリップフロップＦＦ６１及びＦＦ６２のクロック入力
端子における内部クロック信号ＩＣＫ６３１及びＩＣＫ
６３２との間のスキューｔ５４は依然存在し、前記問題
は解決されない。
【０００８】この発明の目的は、共通の半導体基板上に
形成され、共通の基本クロック信号に従って同期動作
し、かつそのクロック伝達経路が異なる複数のモジュー
ル間のクロックスキューを抑制し、これらのモジュール
を搭載する大規模論理集積回路装置等のマシンサイクル
を高速化することにある。
形成され、共通の基本クロック信号に従って同期動作
し、かつそのクロック伝達経路が異なる複数のモジュー
ル間のクロックスキューを抑制し、これらのモジュール
を搭載する大規模論理集積回路装置等のマシンサイクル
を高速化することにある。
【０００９】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、共通の半導体基板上に形成さ
れ、共通の基本クロック信号に従って同期動作し、かつ
そのクロック伝達経路がそれぞれ異なる複数のモジュー
ルを搭載する大規模論理集積回路装置等の半導体装置に
おいて、各モジュールごとに、基本クロック信号を受け
て所定の内部クロック信号を形成し対応する内部回路に
供給するＰＬＬ回路をそれぞれ設ける。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、共通の半導体基板上に形成さ
れ、共通の基本クロック信号に従って同期動作し、かつ
そのクロック伝達経路がそれぞれ異なる複数のモジュー
ルを搭載する大規模論理集積回路装置等の半導体装置に
おいて、各モジュールごとに、基本クロック信号を受け
て所定の内部クロック信号を形成し対応する内部回路に
供給するＰＬＬ回路をそれぞれ設ける。
【００１１】上記した手段によれば、各モジュールの例
えばシーケンス制御の中心となるフリップフロップ等の
クロック入力端子における内部クロック信号の位相を一
致させ、そのクロックスキューを抑制することができる
ため、クロック伝達経路がそれぞれ異なる複数のモジュ
ールを搭載する大規模論理集積回路装置等の動作を高速
化し、そのマシンサイクルを高速化することができる。
えばシーケンス制御の中心となるフリップフロップ等の
クロック入力端子における内部クロック信号の位相を一
致させ、そのクロックスキューを抑制することができる
ため、クロック伝達経路がそれぞれ異なる複数のモジュ
ールを搭載する大規模論理集積回路装置等の動作を高速
化し、そのマシンサイクルを高速化することができる。
【００１２】
【発明の実施の形態】図１には、この発明が適用された
大規模論理集積回路装置ＬＳＩ１の一実施例の基板配置
図が示されている。また、図２には、図１の大規模論理
集積回路装置ＬＳＩ１に搭載されるＣＰＵモジュールＣ
ＰＵ１及びＣＰＵ２の一実施例の部分的なブロック図が
示され、図３には、これらのＣＰＵモジュールの一実施
例の信号波形図が示されている。これらの図をもとに、
この実施例の大規模論理集積回路装置ＬＳＩ１ならびに
ＣＰＵモジュールＣＰＵ１及びＣＰＵ２の構成及び動作
の概要とその特徴について説明する。なお、基板配置に
関する以下の説明では、図１の位置関係をもって半導体
基板上における上下左右を表す。
大規模論理集積回路装置ＬＳＩ１の一実施例の基板配置
図が示されている。また、図２には、図１の大規模論理
集積回路装置ＬＳＩ１に搭載されるＣＰＵモジュールＣ
ＰＵ１及びＣＰＵ２の一実施例の部分的なブロック図が
示され、図３には、これらのＣＰＵモジュールの一実施
例の信号波形図が示されている。これらの図をもとに、
この実施例の大規模論理集積回路装置ＬＳＩ１ならびに
ＣＰＵモジュールＣＰＵ１及びＣＰＵ２の構成及び動作
の概要とその特徴について説明する。なお、基板配置に
関する以下の説明では、図１の位置関係をもって半導体
基板上における上下左右を表す。
【００１３】図１において、この実施例の大規模論理集
積回路装置ＬＳＩ１は、単結晶シリコンからなる半導体
基板ＳＵＢをその基体とする。特に制限されないが、半
導体基板ＳＵＢの左上部には、例えばＲＩＳＣ型の比較
的小規模のＣＰＵモジュールＣＰＵ１が配置され、その
左下部には、例えばＣＩＳＣ型の比較的大規模のＣＰＵ
モジュールＣＰＵ２が配置される。ＣＰＵモジュールＣ
ＰＵ１の右側には、例えばスタティックＲＡＭ（ランダ
ムアクセスメモリ）等の書き換え可能な半導体メモリか
らなるメモリ部ＭＥＭ１が配置され、ＣＰＵモジュール
ＣＰＵ２の右側には、マスクＲＯＭ（リードオンリメモ
リ）等の読み出し専用メモリからなるメモリ部ＭＥＭ２
が配置される。
積回路装置ＬＳＩ１は、単結晶シリコンからなる半導体
基板ＳＵＢをその基体とする。特に制限されないが、半
導体基板ＳＵＢの左上部には、例えばＲＩＳＣ型の比較
的小規模のＣＰＵモジュールＣＰＵ１が配置され、その
左下部には、例えばＣＩＳＣ型の比較的大規模のＣＰＵ
モジュールＣＰＵ２が配置される。ＣＰＵモジュールＣ
ＰＵ１の右側には、例えばスタティックＲＡＭ（ランダ
ムアクセスメモリ）等の書き換え可能な半導体メモリか
らなるメモリ部ＭＥＭ１が配置され、ＣＰＵモジュール
ＣＰＵ２の右側には、マスクＲＯＭ（リードオンリメモ
リ）等の読み出し専用メモリからなるメモリ部ＭＥＭ２
が配置される。
【００１４】この実施例において、ＣＰＵモジュールＣ
ＰＵ１及びＣＰＵ２は、共通の基本クロック信号ＣＫに
従って同期動作し、メモリ部ＭＥＭ１及びＭＥＭ２とと
もに一つの論理演算装置を構成する。また、この実施例
では、ＣＰＵモジュールＣＰＵ１及びＣＰＵ２のそれぞ
れにＰＬＬ回路ＰＬＬ１及びＰＬＬ２が設けられ、所定
の外部端子を介して入力される基本クロック信号ＣＫ
は、これらのＰＬＬ回路を経た後、内部クロック信号Ｉ
ＣＫ１又はＩＣＫ２となって対応するＣＰＵモジュール
ＣＰＵ１又はＣＰＵ２の内部回路にそれぞれ供給され
る。
ＰＵ１及びＣＰＵ２は、共通の基本クロック信号ＣＫに
従って同期動作し、メモリ部ＭＥＭ１及びＭＥＭ２とと
もに一つの論理演算装置を構成する。また、この実施例
では、ＣＰＵモジュールＣＰＵ１及びＣＰＵ２のそれぞ
れにＰＬＬ回路ＰＬＬ１及びＰＬＬ２が設けられ、所定
の外部端子を介して入力される基本クロック信号ＣＫ
は、これらのＰＬＬ回路を経た後、内部クロック信号Ｉ
ＣＫ１又はＩＣＫ２となって対応するＣＰＵモジュール
ＣＰＵ１又はＣＰＵ２の内部回路にそれぞれ供給され
る。
【００１５】ここで、ＣＰＵモジュールＣＰＵ１は、図
２に示されるように、シーケンス制御の中心となるフリ
ップフロップＦＦ１１及びＦＦ１２を含み、これらのフ
リップフロップのクロック入力端子には、２段のクロッ
クバッファＢ１１ならびにＢ１２１及びＢ１２２を介し
て、ＰＬＬ回路ＰＬＬ１の出力信号たる内部クロック信
号ＩＣＫ１つまりは内部クロック信号ＩＣＫ１２１及び
ＩＣＫ１２２が供給される。なお、ＣＰＵモジュールＣ
ＰＵ１は、フリップフロップＦＦ１１及びＦＦ１２に加
えて、同様な内部クロック信号の分配を受ける多数のフ
リップフロップを搭載する。また、クロックバッファＢ
１２１及びＢ１２２は同一サイズで形成され、クロック
バッファＢ１１ならびにＢ１２１及びＢ１２２からなる
クロック伝達経路の内部クロック信号ＩＣＫ１に対する
遅延時間ｔ１１は、図３に示されるように、ほぼ同じ値
とされる。したがって、フリップフロップＦＦ１１及び
ＦＦ１２のクロック入力端子における内部クロック信号
ＩＣＫ１２１及びＩＣＫ１２２間のクロックスキュー
は、無視できる程度に小さなものとなる。
２に示されるように、シーケンス制御の中心となるフリ
ップフロップＦＦ１１及びＦＦ１２を含み、これらのフ
リップフロップのクロック入力端子には、２段のクロッ
クバッファＢ１１ならびにＢ１２１及びＢ１２２を介し
て、ＰＬＬ回路ＰＬＬ１の出力信号たる内部クロック信
号ＩＣＫ１つまりは内部クロック信号ＩＣＫ１２１及び
ＩＣＫ１２２が供給される。なお、ＣＰＵモジュールＣ
ＰＵ１は、フリップフロップＦＦ１１及びＦＦ１２に加
えて、同様な内部クロック信号の分配を受ける多数のフ
リップフロップを搭載する。また、クロックバッファＢ
１２１及びＢ１２２は同一サイズで形成され、クロック
バッファＢ１１ならびにＢ１２１及びＢ１２２からなる
クロック伝達経路の内部クロック信号ＩＣＫ１に対する
遅延時間ｔ１１は、図３に示されるように、ほぼ同じ値
とされる。したがって、フリップフロップＦＦ１１及び
ＦＦ１２のクロック入力端子における内部クロック信号
ＩＣＫ１２１及びＩＣＫ１２２間のクロックスキュー
は、無視できる程度に小さなものとなる。
【００１６】ＰＬＬ回路ＰＬＬ１の一方の入力端子に
は、クロックバッファＢＣＫ１１を介して基本クロック
信号ＣＫが供給され、その他方の入力端子には、クロッ
クバッファＢＣＫ１２を介してフリップフロップＦＦ１
２のクロック入力端子における内部クロック信号ＩＣＫ
１２２がフィードバックされる。なお、クロックバッフ
ァＢＣＫ１１及びＢＣＫ１２は、同一サイズで形成さ
れ、その基本クロック信号ＣＫ及び内部クロック信号Ｉ
ＣＫ１２２に対する遅延時間は同一値とされる。また、
ＰＬＬ回路ＰＬＬ１は、周知のように、クロックバッフ
ァＢＣＫ１１を介してその一方の入力端子に供給される
基本クロック信号ＣＫの位相と、クロックバッファＢＣ
Ｋ１２を介してその他方の入力端子に供給される内部ク
ロック信号ＩＣＫ１２２の位相を一致させるべく動作す
る。これにより、基本クロック信号ＣＫと内部クロック
信号ＩＣＫ１２１及びＩＣＫ１２２との間の位相差ｔ１
２は、図３に示されるようにゼロとなり、位相同期され
た形となる。
は、クロックバッファＢＣＫ１１を介して基本クロック
信号ＣＫが供給され、その他方の入力端子には、クロッ
クバッファＢＣＫ１２を介してフリップフロップＦＦ１
２のクロック入力端子における内部クロック信号ＩＣＫ
１２２がフィードバックされる。なお、クロックバッフ
ァＢＣＫ１１及びＢＣＫ１２は、同一サイズで形成さ
れ、その基本クロック信号ＣＫ及び内部クロック信号Ｉ
ＣＫ１２２に対する遅延時間は同一値とされる。また、
ＰＬＬ回路ＰＬＬ１は、周知のように、クロックバッフ
ァＢＣＫ１１を介してその一方の入力端子に供給される
基本クロック信号ＣＫの位相と、クロックバッファＢＣ
Ｋ１２を介してその他方の入力端子に供給される内部ク
ロック信号ＩＣＫ１２２の位相を一致させるべく動作す
る。これにより、基本クロック信号ＣＫと内部クロック
信号ＩＣＫ１２１及びＩＣＫ１２２との間の位相差ｔ１
２は、図３に示されるようにゼロとなり、位相同期され
た形となる。
【００１７】次に、ＣＰＵモジュールＣＰＵ２は、シー
ケンス制御の中心となるフリップフロップＦＦ２１及び
ＦＦ２２を含み、これらのフリップフロップのクロック
入力端子には、３段のクロックバッファＢ２１，Ｂ２２
１及びＢ２２２ならびにＢ２３１及びＢ２３２を介し
て、ＰＬＬ回路ＰＬＬ２の出力信号たる内部クロック信
号ＩＣＫ２つまりは内部クロック信号ＩＣＫ２３１及び
ＩＣＫ２３２が供給される。なお、ＣＰＵモジュールＣ
ＰＵ２は、フリップフロップＦＦ２１及びＦＦ２２に加
えて、同様な内部クロック信号の分配を受ける図示され
ない多数のフリップフロップを搭載する。また、クロッ
クバッファＢ２２１及びＢ２２２ならびにＢ２３１及び
２３２は、それぞれ同一サイズで形成され、クロックバ
ッファＢ２１，Ｂ２２１及びＢ２２２ならびにＢ２３１
及びＢ２３２からなるクロック伝達経路の内部クロック
信号ＩＣＫ２に対する遅延時間ｔ１３は、図３に示され
るように、ほぼ同じ値とされる。したがって、フリップ
フロップＦＦ２１及びＦＦ２２のクロック入力端子にお
ける内部クロック信号ＩＣＫ２３１及びＩＣＫ２３２間
のクロックスキューは、無視できる程度に小さいものと
なる。
ケンス制御の中心となるフリップフロップＦＦ２１及び
ＦＦ２２を含み、これらのフリップフロップのクロック
入力端子には、３段のクロックバッファＢ２１，Ｂ２２
１及びＢ２２２ならびにＢ２３１及びＢ２３２を介し
て、ＰＬＬ回路ＰＬＬ２の出力信号たる内部クロック信
号ＩＣＫ２つまりは内部クロック信号ＩＣＫ２３１及び
ＩＣＫ２３２が供給される。なお、ＣＰＵモジュールＣ
ＰＵ２は、フリップフロップＦＦ２１及びＦＦ２２に加
えて、同様な内部クロック信号の分配を受ける図示され
ない多数のフリップフロップを搭載する。また、クロッ
クバッファＢ２２１及びＢ２２２ならびにＢ２３１及び
２３２は、それぞれ同一サイズで形成され、クロックバ
ッファＢ２１，Ｂ２２１及びＢ２２２ならびにＢ２３１
及びＢ２３２からなるクロック伝達経路の内部クロック
信号ＩＣＫ２に対する遅延時間ｔ１３は、図３に示され
るように、ほぼ同じ値とされる。したがって、フリップ
フロップＦＦ２１及びＦＦ２２のクロック入力端子にお
ける内部クロック信号ＩＣＫ２３１及びＩＣＫ２３２間
のクロックスキューは、無視できる程度に小さいものと
なる。
【００１８】ＰＬＬ回路ＰＬＬ２の一方の入力端子に
は、前記クロックバッファＢＣＫ１１を介して基本クロ
ック信号ＣＫが供給され、その他方の入力端子には、ク
ロックバッファＢＣＫ１３を介してフリップフロップＦ
Ｆ２２のクロック入力端子における内部クロック信号Ｉ
ＣＫ２３２がフィードバックされる。なお、クロックバ
ッファＢＣＫ１１及びＢＣＫ１３は同一サイズで形成さ
れ、その基本クロック信号ＣＫ及び内部クロック信号Ｉ
ＣＫ２３２に対する遅延時間は同一値とされる。また、
ＰＬＬ回路ＰＬＬ２は、周知のように、クロックバッフ
ァＢＣＫ１１を介してその一方の入力端子に供給される
基本クロック信号ＣＫの位相と、クロックバッファＢＣ
Ｋ１３を介してその他方の入力端子に供給される内部ク
ロック信号ＩＣＫ２３２の位相とを一致させるべく動作
する。これにより、基本クロック信号ＣＫと内部クロッ
ク信号ＩＣＫ２３１及びＩＣＫ２３２との間の位相差ｔ
１４は、図３に示されるようにゼロとなり、位相同期さ
れた形となる。
は、前記クロックバッファＢＣＫ１１を介して基本クロ
ック信号ＣＫが供給され、その他方の入力端子には、ク
ロックバッファＢＣＫ１３を介してフリップフロップＦ
Ｆ２２のクロック入力端子における内部クロック信号Ｉ
ＣＫ２３２がフィードバックされる。なお、クロックバ
ッファＢＣＫ１１及びＢＣＫ１３は同一サイズで形成さ
れ、その基本クロック信号ＣＫ及び内部クロック信号Ｉ
ＣＫ２３２に対する遅延時間は同一値とされる。また、
ＰＬＬ回路ＰＬＬ２は、周知のように、クロックバッフ
ァＢＣＫ１１を介してその一方の入力端子に供給される
基本クロック信号ＣＫの位相と、クロックバッファＢＣ
Ｋ１３を介してその他方の入力端子に供給される内部ク
ロック信号ＩＣＫ２３２の位相とを一致させるべく動作
する。これにより、基本クロック信号ＣＫと内部クロッ
ク信号ＩＣＫ２３１及びＩＣＫ２３２との間の位相差ｔ
１４は、図３に示されるようにゼロとなり、位相同期さ
れた形となる。
【００１９】前述のように、基本クロック信号ＣＫは、
ＣＰＵモジュールＣＰＵ１のフリップフロップＦＦ１１
及びＦＦ１２のクロック入力端子に供給される内部クロ
ック信号ＩＣＫ１２１及びＩＣＫ１２２と位相同期され
る。したがって、これらの内部クロック信号は、内部ク
ロック信号ＩＣＫ２３１及びＩＣＫ２３２と位相同期さ
れた形となり、これによってフリップフロップＦＦ１１
及びＦＦ１２ならびにＦＦ２１及びＦＦ２２の状態遷移
が同期化され、ＣＰＵモジュールＣＰＵ１及びＣＰＵ２
のシーケンス制御が同期化される。この結果、ＣＰＵモ
ジュールＣＰＵ１及びＣＰＵ２を搭載する大規模論理集
積回路装置ＬＳＩ１の動作を高速化し、そのマシンサイ
クルを高速化することができるものである。
ＣＰＵモジュールＣＰＵ１のフリップフロップＦＦ１１
及びＦＦ１２のクロック入力端子に供給される内部クロ
ック信号ＩＣＫ１２１及びＩＣＫ１２２と位相同期され
る。したがって、これらの内部クロック信号は、内部ク
ロック信号ＩＣＫ２３１及びＩＣＫ２３２と位相同期さ
れた形となり、これによってフリップフロップＦＦ１１
及びＦＦ１２ならびにＦＦ２１及びＦＦ２２の状態遷移
が同期化され、ＣＰＵモジュールＣＰＵ１及びＣＰＵ２
のシーケンス制御が同期化される。この結果、ＣＰＵモ
ジュールＣＰＵ１及びＣＰＵ２を搭載する大規模論理集
積回路装置ＬＳＩ１の動作を高速化し、そのマシンサイ
クルを高速化することができるものである。
【００２０】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）共通の半導体基板上
に形成され、共通の基本クロック信号に従って同期動作
し、かつそのクロック伝達経路がそれぞれ異なる複数の
モジュールを搭載する大規模論理集積回路装置等の半導
体装置において、各モジュールごとに、基本クロック信
号を受けて所定の内部クロック信号を形成し対応する内
部回路に供給するＰＬＬ回路をそれぞれ設けることで、
各モジュールの例えばシーケンス制御の中心とするフリ
ップフロップ等のクロック入力端子における内部クロッ
ク信号の位相を一致させることができるという効果が得
られる。（２）上記（１）項により、複数のモジュール
における内部クロック信号のクロックスキューを抑制す
ることができるという効果が得られる。（３）上記
（１）項及び（２）項により、クロック伝達経路がそれ
ぞれ異なる複数のモジュールを搭載する大規模論理集積
回路装置等の動作を高速化し、そのマシンサイクルを高
速化することができるという効果が得られる。
記の通りである。すなわち、（１）共通の半導体基板上
に形成され、共通の基本クロック信号に従って同期動作
し、かつそのクロック伝達経路がそれぞれ異なる複数の
モジュールを搭載する大規模論理集積回路装置等の半導
体装置において、各モジュールごとに、基本クロック信
号を受けて所定の内部クロック信号を形成し対応する内
部回路に供給するＰＬＬ回路をそれぞれ設けることで、
各モジュールの例えばシーケンス制御の中心とするフリ
ップフロップ等のクロック入力端子における内部クロッ
ク信号の位相を一致させることができるという効果が得
られる。（２）上記（１）項により、複数のモジュール
における内部クロック信号のクロックスキューを抑制す
ることができるという効果が得られる。（３）上記
（１）項及び（２）項により、クロック伝達経路がそれ
ぞれ異なる複数のモジュールを搭載する大規模論理集積
回路装置等の動作を高速化し、そのマシンサイクルを高
速化することができるという効果が得られる。
【００２１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、大規模論理集積回路装置ＬＳＩ１
は、半導体基板ＳＵＢ上に３個以上のＣＰＵモジュール
を搭載できるし、メモリモジュールを除く他の各種のモ
ジュールを同時に搭載することもできる。大規模論理集
積回路装置ＬＳＩ１のブロック構成や半導体基板ＳＵＢ
の形状ならびにレイアウト等は、種々の実施形態を採り
うる。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、大規模論理集積回路装置ＬＳＩ１
は、半導体基板ＳＵＢ上に３個以上のＣＰＵモジュール
を搭載できるし、メモリモジュールを除く他の各種のモ
ジュールを同時に搭載することもできる。大規模論理集
積回路装置ＬＳＩ１のブロック構成や半導体基板ＳＵＢ
の形状ならびにレイアウト等は、種々の実施形態を採り
うる。
【００２２】図２において、ＣＰＵモジュールＣＰＵ１
及びＣＰＵ２に含まれるフリップフロップの数及び種類
等は、任意に設定できるし、各ＣＰＵモジュールのクロ
ック伝達経路を含む各部の具体的構成も同様である。図
３において、基本クロック信号ＣＫ及び各内部クロック
信号の信号波形ならびにその時間関係は、ほんの一例で
あって、本発明に制約を与えるものではない。この実施
例では、ＰＬＬ回路ＰＬＬ１又はＰＬＬ２により、基本
クロック信号ＣＫの位相とフリップフロップＦＦ１１及
びＦＦ１２ならびにＦＦ２１及びＦＦ２２のクロック入
力端子における内部クロック信号の位相とを同期化する
ことで、ＣＰＵモジュールＣＰＵ１及びＣＰＵ２の動作
を同期化しているが、例えば、基本クロック信号ＣＫの
位相とＣＰＵモジュールＣＰＵ１及びＣＰＵ２の図示さ
れない出力信号の位相とを同期化することにより、両モ
ジュールの動作を同期化してもよい。
及びＣＰＵ２に含まれるフリップフロップの数及び種類
等は、任意に設定できるし、各ＣＰＵモジュールのクロ
ック伝達経路を含む各部の具体的構成も同様である。図
３において、基本クロック信号ＣＫ及び各内部クロック
信号の信号波形ならびにその時間関係は、ほんの一例で
あって、本発明に制約を与えるものではない。この実施
例では、ＰＬＬ回路ＰＬＬ１又はＰＬＬ２により、基本
クロック信号ＣＫの位相とフリップフロップＦＦ１１及
びＦＦ１２ならびにＦＦ２１及びＦＦ２２のクロック入
力端子における内部クロック信号の位相とを同期化する
ことで、ＣＰＵモジュールＣＰＵ１及びＣＰＵ２の動作
を同期化しているが、例えば、基本クロック信号ＣＫの
位相とＣＰＵモジュールＣＰＵ１及びＣＰＵ２の図示さ
れない出力信号の位相とを同期化することにより、両モ
ジュールの動作を同期化してもよい。
【００２３】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるＣＰ
Ｕモジュールならびに複数のＣＰＵモジュールを搭載す
る大規模論理集積回路装置に適用した場合について説明
したが、それに限定されるものではなく、例えば、ＣＰ
Ｕ以外の各種モジュールや複数のモジュールを搭載する
各種集積回路装置にも適用できる。この発明は、少なく
とも、共通の半導体基板上に形成され、共通の基本クロ
ック信号に従って同期動作し、かつそのクロック伝達経
路がそれぞれ異なる複数のモジュールを搭載する半導体
装置ならびにこのような半導体装置を含む装置又はシス
テムに広く適用できる。
てなされた発明をその背景となった利用分野であるＣＰ
Ｕモジュールならびに複数のＣＰＵモジュールを搭載す
る大規模論理集積回路装置に適用した場合について説明
したが、それに限定されるものではなく、例えば、ＣＰ
Ｕ以外の各種モジュールや複数のモジュールを搭載する
各種集積回路装置にも適用できる。この発明は、少なく
とも、共通の半導体基板上に形成され、共通の基本クロ
ック信号に従って同期動作し、かつそのクロック伝達経
路がそれぞれ異なる複数のモジュールを搭載する半導体
装置ならびにこのような半導体装置を含む装置又はシス
テムに広く適用できる。
【００２４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、共通の半導体基板上に形成
され、共通の基本クロック信号に従って同期動作し、か
つそのクロック伝達経路がそれぞれ異なる複数のモジュ
ールを搭載する大規模論理集積回路装置等において、各
モジュールごとに、基本クロック信号を受けて所定の内
部クロック信号を形成し対応する内部回路に供給するＰ
ＬＬ回路をそれぞれ設けることで、各モジュールの例え
ばシーケンス制御の中心となるフリップフロップのクロ
ック入力端子における内部クロック信号の位相を一致さ
せ、そのクロックスキューを抑制することができるた
め、複数のモジュールを搭載する大規模論理集積回路装
置等の動作を高速化し、そのマシンサイクルを高速化す
ることができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、共通の半導体基板上に形成
され、共通の基本クロック信号に従って同期動作し、か
つそのクロック伝達経路がそれぞれ異なる複数のモジュ
ールを搭載する大規模論理集積回路装置等において、各
モジュールごとに、基本クロック信号を受けて所定の内
部クロック信号を形成し対応する内部回路に供給するＰ
ＬＬ回路をそれぞれ設けることで、各モジュールの例え
ばシーケンス制御の中心となるフリップフロップのクロ
ック入力端子における内部クロック信号の位相を一致さ
せ、そのクロックスキューを抑制することができるた
め、複数のモジュールを搭載する大規模論理集積回路装
置等の動作を高速化し、そのマシンサイクルを高速化す
ることができる。
【図１】この発明が適用された大規模論理集積回路装置
の一実施例を示す基板配置図である。
の一実施例を示す基板配置図である。
【図２】図１の大規模論理集積回路装置に含まれるＣＰ
Ｕモジュールの一実施例を示す部分的なブロック図であ
る。
Ｕモジュールの一実施例を示す部分的なブロック図であ
る。
【図３】図２のＣＰＵモジュールの一実施例を示す信号
波形図である。
波形図である。
【図４】この発明に先立って本願発明者等が開発した大
規模論理集積回路装置に含まれるＣＰＵモジュールの一
例を示す部分的なブロック図である。
規模論理集積回路装置に含まれるＣＰＵモジュールの一
例を示す部分的なブロック図である。
【図５】この発明に先立って本願発明者等が開発した大
規模論理集積回路装置に含まれるＣＰＵモジュールの他
の一例を示す部分的なブロック図である。
規模論理集積回路装置に含まれるＣＰＵモジュールの他
の一例を示す部分的なブロック図である。
【図６】図４のＣＰＵモジュールの一例を示す信号波形
図である。
図である。
【図７】図５のＣＰＵモジュールの一例を示す信号波形
図である。
図である。
ＬＳＩ１〜ＬＳＩ３……大規模論理集積回路装置、ＳＵ
Ｂ……半導体基板、ＣＰＵ１〜ＣＰＵ６……ＣＰＵ（中
央処理装置）モジュール、ＭＥＭ１〜ＭＥＭ２……メモ
リモジュール、ＰＬＬ１〜ＰＬＬ３……ＰＬＬ回路、Ｃ
Ｋ……基本クロック信号、ＩＣＫ１〜ＩＣＫ６……内部
クロック信号。ＢＣＫ１１〜ＢＣＫ１３，ＢＣＫ２〜Ｂ
ＣＫ３，Ｂ１１〜Ｂ６１，Ｂ１２１〜Ｂ６３２……クロ
ックバッファ、ＦＦ１１〜ＦＦ６２……フリップフロッ
プ、ＩＣＫ１１〜ＩＣＫ６１，ＩＣＫ１２１〜ＩＣＫ６
３２……内部クロック信号。
Ｂ……半導体基板、ＣＰＵ１〜ＣＰＵ６……ＣＰＵ（中
央処理装置）モジュール、ＭＥＭ１〜ＭＥＭ２……メモ
リモジュール、ＰＬＬ１〜ＰＬＬ３……ＰＬＬ回路、Ｃ
Ｋ……基本クロック信号、ＩＣＫ１〜ＩＣＫ６……内部
クロック信号。ＢＣＫ１１〜ＢＣＫ１３，ＢＣＫ２〜Ｂ
ＣＫ３，Ｂ１１〜Ｂ６１，Ｂ１２１〜Ｂ６３２……クロ
ックバッファ、ＦＦ１１〜ＦＦ６２……フリップフロッ
プ、ＩＣＫ１１〜ＩＣＫ６１，ＩＣＫ１２１〜ＩＣＫ６
３２……内部クロック信号。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 5/135 Ｈ０３Ｌ 7/06 Ａ Ｈ０３Ｌ 7/06
Claims (4)
- 【請求項１】 共通の半導体基板上に形成され、共通の
基本クロック信号に従って同期動作し、かつそれぞれが
上記基本クロック信号を受けて所定の内部クロック信号
を形成し対応する内部回路に供給するＰＬＬ回路を含む
複数のモジュールを具備することを特徴とする半導体装
置。 - 【請求項２】 請求項１において、 上記複数のモジュールに設けられるＰＬＬ回路のそれぞ
れは、その一方の入力端子に供給される実質的な上記基
本クロック信号の位相と、その他方の入力端子に供給さ
れる所定の内部ノードにおける上記内部クロック信号の
位相とを一致させるべく動作するものであることを特徴
とする半導体装置。 - 【請求項３】 請求項１又は請求項２において、 上記モジュールのそれぞれは、実質的な上記内部クロッ
ク信号に従って状態遷移されるフリップフロップを含む
ものであって、上記ＰＬＬ回路の他方の入力端子に供給
される上記内部クロック信号は、所定の上記フリップフ
ロップのクロック入力端子におけるものであることを特
徴とする半導体装置。 - 【請求項４】 請求項１，請求項２又は請求項３におい
て、 上記モジュールのそれぞれは、その内部における上記内
部クロック信号の伝達経路がそれぞれ異なるＣＰＵモジ
ュールであって、 上記半導体装置は、複数の上記ＣＰＵモジュールを具備
する大規模論理集積回路装置であることを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8336445A JPH10161769A (ja) | 1996-12-02 | 1996-12-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8336445A JPH10161769A (ja) | 1996-12-02 | 1996-12-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10161769A true JPH10161769A (ja) | 1998-06-19 |
Family
ID=18299220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8336445A Pending JPH10161769A (ja) | 1996-12-02 | 1996-12-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10161769A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000100170A (ja) * | 1998-09-24 | 2000-04-07 | Fujitsu Ltd | 高速クロックに対応可能な入力バッファを持つ集積回路装置 |
| JP2000151369A (ja) * | 1998-11-10 | 2000-05-30 | Hitachi Ltd | 半導体装置 |
| US6928575B2 (en) | 2000-10-12 | 2005-08-09 | Matsushita Electric Industrial Co., Ltd. | Apparatus for controlling and supplying in phase clock signals to components of an integrated circuit with a multiprocessor architecture |
| JP2006197569A (ja) * | 2004-12-13 | 2006-07-27 | Samsung Electronics Co Ltd | ポイント拡散クロックの分配ネットワーク及びクロックの分配方法 |
| JP2007027285A (ja) * | 2005-07-13 | 2007-02-01 | Advantest Corp | 半導体デバイス |
| JP2008123531A (ja) * | 2007-11-21 | 2008-05-29 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| US7486754B2 (en) | 2005-01-12 | 2009-02-03 | Fujitsu Limited | System clock distributing apparatus and system clock distributing method |
| US7757062B2 (en) | 2006-03-13 | 2010-07-13 | Panasonic Corporation | Semiconductor integrated circuit apparatus |
-
1996
- 1996-12-02 JP JP8336445A patent/JPH10161769A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000100170A (ja) * | 1998-09-24 | 2000-04-07 | Fujitsu Ltd | 高速クロックに対応可能な入力バッファを持つ集積回路装置 |
| JP2000151369A (ja) * | 1998-11-10 | 2000-05-30 | Hitachi Ltd | 半導体装置 |
| US6928575B2 (en) | 2000-10-12 | 2005-08-09 | Matsushita Electric Industrial Co., Ltd. | Apparatus for controlling and supplying in phase clock signals to components of an integrated circuit with a multiprocessor architecture |
| JP2006197569A (ja) * | 2004-12-13 | 2006-07-27 | Samsung Electronics Co Ltd | ポイント拡散クロックの分配ネットワーク及びクロックの分配方法 |
| US7486754B2 (en) | 2005-01-12 | 2009-02-03 | Fujitsu Limited | System clock distributing apparatus and system clock distributing method |
| JP2007027285A (ja) * | 2005-07-13 | 2007-02-01 | Advantest Corp | 半導体デバイス |
| US7757062B2 (en) | 2006-03-13 | 2010-07-13 | Panasonic Corporation | Semiconductor integrated circuit apparatus |
| US8086814B2 (en) | 2006-03-13 | 2011-12-27 | Panasonic Corporation | Semiconductor integrated circuit apparatus |
| JP2008123531A (ja) * | 2007-11-21 | 2008-05-29 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
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