JPH11289321A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH11289321A JPH11289321A JP10091062A JP9106298A JPH11289321A JP H11289321 A JPH11289321 A JP H11289321A JP 10091062 A JP10091062 A JP 10091062A JP 9106298 A JP9106298 A JP 9106298A JP H11289321 A JPH11289321 A JP H11289321A
- Authority
- JP
- Japan
- Prior art keywords
- latch
- clock signal
- clock
- delay
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 それぞれの機能にグループ化されたラッチ毎
に最適なクロック信号を供給し、クロックアクセスを高
速化する。 【解決手段】 アドレスラッチ１1 〜１N 、中間ラッチ
２1 〜２N 、データ入力ラッチ４1 〜４N ならびに、デ
ータ出力ラッチ５1 〜５N がそれぞれの論理機能毎にグ
ループ化されており、それらがクロックディレイ制御回
路１６1 〜１６3と接続されている。クロックディレイ
制御回路１６1 〜１６3 は、ディレイ素子と所定の制御
信号により出力先を選択するセレクタとで構成されてい
る。そして、セレクタの出力部からバッファを介してク
ロック信号が出力され、それぞれグループ化されたラッ
チに供給される。予め最適なクロックタイミングが出力
されるようにセレクタによりディレイ時間を切り換え
て、それぞれのグループ化されたラッチにクロック信号
を供給する。
に最適なクロック信号を供給し、クロックアクセスを高
速化する。 【解決手段】 アドレスラッチ１1 〜１N 、中間ラッチ
２1 〜２N 、データ入力ラッチ４1 〜４N ならびに、デ
ータ出力ラッチ５1 〜５N がそれぞれの論理機能毎にグ
ループ化されており、それらがクロックディレイ制御回
路１６1 〜１６3と接続されている。クロックディレイ
制御回路１６1 〜１６3 は、ディレイ素子と所定の制御
信号により出力先を選択するセレクタとで構成されてい
る。そして、セレクタの出力部からバッファを介してク
ロック信号が出力され、それぞれグループ化されたラッ
チに供給される。予め最適なクロックタイミングが出力
されるようにセレクタによりディレイ時間を切り換え
て、それぞれのグループ化されたラッチにクロック信号
を供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ラッチに供給されるクロック信号の最
適化に適用して有効な技術に関するものである。
置に関し、特に、ラッチに供給されるクロック信号の最
適化に適用して有効な技術に関するものである。
【０００２】
【従来の技術】本発明者が検討したところによれば、マ
イクロコンピュータやメモリなどの半導体集積回路装置
においては、データを一時的に保持するラッチとしてフ
リップフロップが用いられている。
イクロコンピュータやメモリなどの半導体集積回路装置
においては、データを一時的に保持するラッチとしてフ
リップフロップが用いられている。
【０００３】また、フリップフロップは、物理的に近距
離に位置するフリップフロップをグループ化しながら、
半導体集積回路装置の外部ピンから入力されたクロック
信号をすべてのフリップフロップに分配している。
離に位置するフリップフロップをグループ化しながら、
半導体集積回路装置の外部ピンから入力されたクロック
信号をすべてのフリップフロップに分配している。
【０００４】なお、この種の半導体集積回路装置につい
て詳しく述べてある例としては、昭和６２年９月２９
日、日刊工業新聞社発行、ＣＭＯＳデバイスハンドブッ
ク編集委員会（編）、「ＣＭＯＳデバイスハンドブッ
ク」Ｐ６４〜Ｐ７１があり、この文献には、各種ラッチ
の回路構成などが記載されている。
て詳しく述べてある例としては、昭和６２年９月２９
日、日刊工業新聞社発行、ＣＭＯＳデバイスハンドブッ
ク編集委員会（編）、「ＣＭＯＳデバイスハンドブッ
ク」Ｐ６４〜Ｐ７１があり、この文献には、各種ラッチ
の回路構成などが記載されている。
【０００５】
【発明が解決しようとする課題】ところが、上記のよう
な半導体集積回路装置に設けられたフリップフロップへ
のクロック信号の供給方法では、次のような問題点があ
ることが本発明者により見い出された。
な半導体集積回路装置に設けられたフリップフロップへ
のクロック信号の供給方法では、次のような問題点があ
ることが本発明者により見い出された。
【０００６】すなわち、物理的に近距離に位置するフリ
ップフロップをグループ化しているので、アドレスラッ
チ、データ入力ラッチ、データ出力ラッチなどの論理的
な機能の異なるラッチがグループ化されてしまう恐れが
ある。
ップフロップをグループ化しているので、アドレスラッ
チ、データ入力ラッチ、データ出力ラッチなどの論理的
な機能の異なるラッチがグループ化されてしまう恐れが
ある。
【０００７】これらラッチには、論理的な機能毎にクロ
ックスキューが異なり、ピン仕様として重要なセットア
ップ時間やホールド時間などに関しても同様に機能別の
ラッチ毎にクロック分配ディレイが違うためにクロック
設計が複雑化し、ピン間により特性のばらつきが生じて
しまうという問題がある。
ックスキューが異なり、ピン仕様として重要なセットア
ップ時間やホールド時間などに関しても同様に機能別の
ラッチ毎にクロック分配ディレイが違うためにクロック
設計が複雑化し、ピン間により特性のばらつきが生じて
しまうという問題がある。
【０００８】また、近年、半導体集積回路装置間の信号
を同期化するためにＰＬＬ回路が用いられつつあるが、
この場合、μｓオーダの引き込み時間が必要となってし
まったり、クロック信号の停止の不可などの制約が発生
してしまい、高速アクセス化や低消費電力化の妨げとな
っている。
を同期化するためにＰＬＬ回路が用いられつつあるが、
この場合、μｓオーダの引き込み時間が必要となってし
まったり、クロック信号の停止の不可などの制約が発生
してしまい、高速アクセス化や低消費電力化の妨げとな
っている。
【０００９】本発明の目的は、それぞれの機能にグルー
プ化されたラッチ毎に最適なクロック信号を供給し、ク
ロックサイクルの向上、クロックアクセスの高速化なら
びに低消費電力化を行うことのできる半導体集積回路装
置を提供することにある。
プ化されたラッチ毎に最適なクロック信号を供給し、ク
ロックサイクルの向上、クロックアクセスの高速化なら
びに低消費電力化を行うことのできる半導体集積回路装
置を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１２】すなわち、本発明の半導体集積回路装置
は、論理機能が共通なラッチ毎にグループ分けを行い、
グループ分けされたそれらラッチ毎に等ディレイのクロ
ック信号を供給するものである。
は、論理機能が共通なラッチ毎にグループ分けを行い、
グループ分けされたそれらラッチ毎に等ディレイのクロ
ック信号を供給するものである。
【００１３】また、本発明の半導体集積回路装置は、前
記グループ分けされたラッチ毎に供給するクロック信号
を遅延させる遅延回路を設けたものである。
記グループ分けされたラッチ毎に供給するクロック信号
を遅延させる遅延回路を設けたものである。
【００１４】それらにより、それぞれの機能毎に最適な
クロック信号をグループ分けされたラッチに供給できる
ので、クロックサイクルを大幅に向上でき、かつ出力デ
ータのクロックアクセスを高速化することができる。
クロック信号をグループ分けされたラッチに供給できる
ので、クロックサイクルを大幅に向上でき、かつ出力デ
ータのクロックアクセスを高速化することができる。
【００１５】さらに、本発明の半導体集積回路装置は、
前記遅延回路が、遅延時間を制御信号に基づいて任意に
可変することのできる可変遅延回路よりなるものであ
る。
前記遅延回路が、遅延時間を制御信号に基づいて任意に
可変することのできる可変遅延回路よりなるものであ
る。
【００１６】それにより、遅延回路に製造ばらつきなど
が生じても容易にクロック信号の微調整を行うことがで
きる。
が生じても容易にクロック信号の微調整を行うことがで
きる。
【００１７】また、本発明の半導体集積回路装置は、パ
イプライン接続されたラッチのうち、データ出力ラッチ
に入力されるクロック信号を供給する遅延回路が生成す
るディレイ時間が、外部入力されたクロック信号の１サ
イクルの時間からデータ出力ラッチの前段に設けられた
ラッチに入力されるクロック信号の遅延時間を引いた時
間であり、該データ出力ラッチの前段に設けられたラッ
チにおける出力の１サイクル前のクロック信号から外部
入力されたクロック信号と同位相のクロック信号を生成
するものである。
イプライン接続されたラッチのうち、データ出力ラッチ
に入力されるクロック信号を供給する遅延回路が生成す
るディレイ時間が、外部入力されたクロック信号の１サ
イクルの時間からデータ出力ラッチの前段に設けられた
ラッチに入力されるクロック信号の遅延時間を引いた時
間であり、該データ出力ラッチの前段に設けられたラッ
チにおける出力の１サイクル前のクロック信号から外部
入力されたクロック信号と同位相のクロック信号を生成
するものである。
【００１８】さらに、本発明の半導体集積回路装置は、
ラッチのうち、アドレス信号のラッチを行うアドレスラ
ッチならびに書き込み／読み出しのイネーブル信号が入
力されるリード／ライトラッチにクロック信号が入力さ
れた後、データ出力を行うクロック信号の１サイクル前
にデータ出力ラッチにクロック信号を供給するクロック
仕様よりなるものである。
ラッチのうち、アドレス信号のラッチを行うアドレスラ
ッチならびに書き込み／読み出しのイネーブル信号が入
力されるリード／ライトラッチにクロック信号が入力さ
れた後、データ出力を行うクロック信号の１サイクル前
にデータ出力ラッチにクロック信号を供給するクロック
仕様よりなるものである。
【００１９】それらにより、データ出力時におけるクロ
ック信号が数サイクルだけでよいので、低消費電力化す
ることができる。
ック信号が数サイクルだけでよいので、低消費電力化す
ることができる。
【００２０】以上のことにより、半導体集積回路装置の
信頼性ならびに性能を大幅に向上することができる。
信頼性ならびに性能を大幅に向上することができる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２２】図１は、本発明の一実施の形態によるメモ
リの構成説明図、図２は、本発明の一実施の形態による
メモリのグループ化されたラッチのクロック信号分配の
説明図、図３は、本発明の一実施の形態によるメモリに
設けられたクロックディレイ制御回路のブロック図、図
４は、クロックディレイ制御回路によるクロック信号制
御の説明図、図５は、本発明の一実施の形態によるそれ
ぞれのラッチにおけるクロック信号のタイミングチャー
ト、図６（ａ）は、本発明の一実施の形態による電子装
置のプリント配線基板に搭載されたメモリの説明図、
（ｂ）は、そのメモリにおけるタイミングチャートであ
る。
リの構成説明図、図２は、本発明の一実施の形態による
メモリのグループ化されたラッチのクロック信号分配の
説明図、図３は、本発明の一実施の形態によるメモリに
設けられたクロックディレイ制御回路のブロック図、図
４は、クロックディレイ制御回路によるクロック信号制
御の説明図、図５は、本発明の一実施の形態によるそれ
ぞれのラッチにおけるクロック信号のタイミングチャー
ト、図６（ａ）は、本発明の一実施の形態による電子装
置のプリント配線基板に搭載されたメモリの説明図、
（ｂ）は、そのメモリにおけるタイミングチャートであ
る。
【００２３】本実施の形態１において、シンクロナスＳ
ＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）であるメモリ（半導体集積回路装置）Ｓ
Ｍには、アドレス信号が入力されるアドレスラッチ（ラ
ッチ）１1 〜１N 、該アドレスラッチ１1 〜１N の後段
に設けられた中間ラッチ（ラッチ）２1 〜２N 、書き込
み／読み出しのイネーブル信号が入力されるリード／ラ
イトラッチ（ラッチ）３ならびにデータが入出力される
データ入力ラッチ（ラッチ）４1 〜４N 、データ出力ラ
ッチ（ラッチ）５1 〜５N が、バッファ６〜９を介して
外部端子と接続されるように設けられている。また、ア
ドレスラッチ１1 〜１N は、バッファ１０を介して中間
ラッチ２1 〜２N と接続されている。
ＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）であるメモリ（半導体集積回路装置）Ｓ
Ｍには、アドレス信号が入力されるアドレスラッチ（ラ
ッチ）１1 〜１N 、該アドレスラッチ１1 〜１N の後段
に設けられた中間ラッチ（ラッチ）２1 〜２N 、書き込
み／読み出しのイネーブル信号が入力されるリード／ラ
イトラッチ（ラッチ）３ならびにデータが入出力される
データ入力ラッチ（ラッチ）４1 〜４N 、データ出力ラ
ッチ（ラッチ）５1 〜５N が、バッファ６〜９を介して
外部端子と接続されるように設けられている。また、ア
ドレスラッチ１1 〜１N は、バッファ１０を介して中間
ラッチ２1 〜２N と接続されている。
【００２４】そして、それら中間ラッチ２1 〜２N 、リ
ード／ライトラッチ３、データ入力ラッチ４1 〜４N お
よびデータ出力ラッチ５1 〜５N から入出力される信号
は、周辺回路に入力されている。
ード／ライトラッチ３、データ入力ラッチ４1 〜４N お
よびデータ出力ラッチ５1 〜５N から入出力される信号
は、周辺回路に入力されている。
【００２５】この周辺回路は、ワード線やビット線を選
択するデコーダ１１、該デコーダ１１のデータの増幅を
行うセンスアンプ１２、データ入力ラッチのデータを増
幅するライトアンプ１３や前述した書き込み／読み出し
イネーブル信号などの入力信号やコマンド用アドレス信
号が入力され、各種の制御信号を出力するコントロール
回路などのメモリアレイ１４の制御を行い、該メモリア
レイ１４とデータの享受を行う関連回路によって構成さ
れている。
択するデコーダ１１、該デコーダ１１のデータの増幅を
行うセンスアンプ１２、データ入力ラッチのデータを増
幅するライトアンプ１３や前述した書き込み／読み出し
イネーブル信号などの入力信号やコマンド用アドレス信
号が入力され、各種の制御信号を出力するコントロール
回路などのメモリアレイ１４の制御を行い、該メモリア
レイ１４とデータの享受を行う関連回路によって構成さ
れている。
【００２６】また、メモリアレイ１４は、記憶の最小単
位であるメモリセルが規則正しくアレイ状に並べられて
構成されており、このメモリアレイ１４は、前述した周
辺回路と接続されており、これら周辺回路とメモリアレ
イ１４とによってメモリブロックＭＢが構成されてい
る。
位であるメモリセルが規則正しくアレイ状に並べられて
構成されており、このメモリアレイ１４は、前述した周
辺回路と接続されており、これら周辺回路とメモリアレ
イ１４とによってメモリブロックＭＢが構成されてい
る。
【００２７】さらに、アドレスラッチ１1 〜１N 、中間
ラッチ２1 〜２N 、データ入力ラッチ４1 〜４N および
データ出力ラッチ５1 〜５N には、バッファ１５を介し
て外部端子から入力されるクロック信号が、後述するク
ロックディレイ制御回路（遅延回路、可変遅延回路）１
６1 〜１６4 によって最適なタイミングに制御されて供
給されている。
ラッチ２1 〜２N 、データ入力ラッチ４1 〜４N および
データ出力ラッチ５1 〜５N には、バッファ１５を介し
て外部端子から入力されるクロック信号が、後述するク
ロックディレイ制御回路（遅延回路、可変遅延回路）１
６1 〜１６4 によって最適なタイミングに制御されて供
給されている。
【００２８】次に、クロック信号の分配系統について説
明する。
明する。
【００２９】クロック信号は、それぞれの論理機能毎に
分けて分配されており、図２に示すように、アドレスラ
ッチ１1 〜１N および中間ラッチ２1 〜２N が１グルー
プ化されており、このグループには、それぞれクロック
ディレイ制御回路１６1 ，１６2 が接続されている。
分けて分配されており、図２に示すように、アドレスラ
ッチ１1 〜１N および中間ラッチ２1 〜２N が１グルー
プ化されており、このグループには、それぞれクロック
ディレイ制御回路１６1 ，１６2 が接続されている。
【００３０】同様に、データ入力ラッチ４1 〜４N がグ
ループ化されてクロックディレイ制御回路１６2 と接続
されており、データ出力ラッチ５1 〜５N が同じく同一
グループとしてクロックディレイ制御回路１６3 と接続
されている。
ループ化されてクロックディレイ制御回路１６2 と接続
されており、データ出力ラッチ５1 〜５N が同じく同一
グループとしてクロックディレイ制御回路１６3 と接続
されている。
【００３１】また、これらクロックディレイ制御回路１
６1 （〜１６3 ）は、図３に示すように、ディレイ素子
１７1 〜１７4 および多入力の中から所定の制御信号に
より指定されたものを選択するセレクタ１８によって構
成されている。このセレクタ１８に入力される制御信号
は、たとえば、メモリＳＭに設けられた外部端子から入
力を行う。
６1 （〜１６3 ）は、図３に示すように、ディレイ素子
１７1 〜１７4 および多入力の中から所定の制御信号に
より指定されたものを選択するセレクタ１８によって構
成されている。このセレクタ１８に入力される制御信号
は、たとえば、メモリＳＭに設けられた外部端子から入
力を行う。
【００３２】さらに、このセレクタ１８を制御信号によ
って制御することにより、製造ばらつきなどによってデ
ィレイ時間にばらつきがあっても、最適なディレイ時間
を微調整することができる。
って制御することにより、製造ばらつきなどによってデ
ィレイ時間にばらつきがあっても、最適なディレイ時間
を微調整することができる。
【００３３】ディレイ素子１７1 〜１７4 は、直列接続
されており、それぞれのディレイ素子１７1 〜１７4 の
出力部が、セレクタ１８の入力部と電気的に接続されて
いる。そして、セレクタ１８の出力部からバッファ１９
を介してクロック信号が出力され、それぞれグループ化
されたラッチに供給される。
されており、それぞれのディレイ素子１７1 〜１７4 の
出力部が、セレクタ１８の入力部と電気的に接続されて
いる。そして、セレクタ１８の出力部からバッファ１９
を介してクロック信号が出力され、それぞれグループ化
されたラッチに供給される。
【００３４】次に、データ読み出しパスにおけるクロッ
ク信号の分配について、図４を用いて説明する。
ク信号の分配について、図４を用いて説明する。
【００３５】このデータ読み出しパスにおいては、外部
端子からアドレス信号が入力されるバッファ６、アドレ
スラッチ１1 、バッファ１０、中間ラッチ２1 、メモリ
ブロックＭＢ，データ出力ラッチ４1 、ならびにバッフ
ァ８を介してデータが出力されるパスとなる。
端子からアドレス信号が入力されるバッファ６、アドレ
スラッチ１1 、バッファ１０、中間ラッチ２1 、メモリ
ブロックＭＢ，データ出力ラッチ４1 、ならびにバッフ
ァ８を介してデータが出力されるパスとなる。
【００３６】また、これらデータ読み出しパスにおける
アドレスラッチ１1 、中間ラッチ２1 、データ出力ラッ
チ４1 には、それぞれクロックディレイ制御回路１
６1 ，１６3 を介してクロック信号が供給されている。
アドレスラッチ１1 、中間ラッチ２1 、データ出力ラッ
チ４1 には、それぞれクロックディレイ制御回路１
６1 ，１６3 を介してクロック信号が供給されている。
【００３７】アドレスラッチ１1 へのクロック信号の分
配は、外部端子であるアドレスピンのセットアップ時間
およびホールド時間を満たすようにディレイ時間の設定
を行う。
配は、外部端子であるアドレスピンのセットアップ時間
およびホールド時間を満たすようにディレイ時間の設定
を行う。
【００３８】そして、アドレスラッチ１1 と中間ラッチ
２1 間のパスディレイと、中間ラッチ２1 とデータ出力
ラッチ４1 間のパスディレイを比較する。この場合、中
間ラッチ２1 とデータ出力ラッチ４1 間のパスディレイ
が大きく、そのディレイ時間を△Ｔとする。ディレイの
大きい後者の転送を満たすように中間ラッチ２1 とデー
タ出力ラッチ４1 のクロックタイミングを前者が△Ｔだ
け早くなるように調整する。
２1 間のパスディレイと、中間ラッチ２1 とデータ出力
ラッチ４1 間のパスディレイを比較する。この場合、中
間ラッチ２1 とデータ出力ラッチ４1 間のパスディレイ
が大きく、そのディレイ時間を△Ｔとする。ディレイの
大きい後者の転送を満たすように中間ラッチ２1 とデー
タ出力ラッチ４1 のクロックタイミングを前者が△Ｔだ
け早くなるように調整する。
【００３９】よって、アドレスが確定してからデータ出
力ラッチ４1 にデータが転送される間のクロックタイミ
ングを最適に調整することができ、サイクル時間の短縮
を実現できる。
力ラッチ４1 にデータが転送される間のクロックタイミ
ングを最適に調整することができ、サイクル時間の短縮
を実現できる。
【００４０】データ出力ラッチ４1 のクロックタイミン
グは、以下のように決定する。データ出力ラッチ４1 の
ディレイ値Ｔｄは、ディレイ値Ｔｄ＝サイクル時間Ｔｃ
−クロック分配ディレイＴｃｋとなるようにし、パイプ
ライン動作における出力１サイクル前のクロックから外
部クロックと同じ位相のクロック信号を生成し、データ
出力ラッチ４1 の制御を行う。
グは、以下のように決定する。データ出力ラッチ４1 の
ディレイ値Ｔｄは、ディレイ値Ｔｄ＝サイクル時間Ｔｃ
−クロック分配ディレイＴｃｋとなるようにし、パイプ
ライン動作における出力１サイクル前のクロックから外
部クロックと同じ位相のクロック信号を生成し、データ
出力ラッチ４1 の制御を行う。
【００４１】よって、データ出力端子のクロックアクセ
ス時間は、データ出力ラッチ４1 のディレイと出力回路
のディレイの和とすることができ、アクセス時間からク
ロック分配系のディレイを排除することができる。
ス時間は、データ出力ラッチ４1 のディレイと出力回路
のディレイの和とすることができ、アクセス時間からク
ロック分配系のディレイを排除することができる。
【００４２】また、クロックディレイ制御回路１６1 〜
１６3 は、セレクタ１８を設けずに、予め最適なクロッ
クタイミングが出力されるように設定されたディレイ素
子のみによって構成するようにしてもよい。
１６3 は、セレクタ１８を設けずに、予め最適なクロッ
クタイミングが出力されるように設定されたディレイ素
子のみによって構成するようにしてもよい。
【００４３】さらに、データ出力ラッチ４1 に供給され
るクロック系のディレイ値Ｔｄは、たとえば、シンクロ
ナスミラーディレイ（以下、ＳＭＤという）回路を用い
ることによってメモリＳＭ内で自動的に生成することが
できる。
るクロック系のディレイ値Ｔｄは、たとえば、シンクロ
ナスミラーディレイ（以下、ＳＭＤという）回路を用い
ることによってメモリＳＭ内で自動的に生成することが
できる。
【００４４】このＳＭＤ回路は、引き込み時間が２サイ
クルで、外部クロック信号とメモリＳＭ内のクロック信
号との同期をとることができ、該ＳＭＤ回路からディレ
イ値Ｔｄを抽出する。
クルで、外部クロック信号とメモリＳＭ内のクロック信
号との同期をとることができ、該ＳＭＤ回路からディレ
イ値Ｔｄを抽出する。
【００４５】前述した図４に示した読み出しタイミング
とこのＳＭＤ回路による同期技術とを用いる場合、アド
レス信号が入力された２サイクル後にデータ出力ラッチ
５を制御するので、図５のデータ読み出し時のタイミン
グチャートに示すように、ＳＭＤ回路によりこの間にデ
ータ出力ラッチ５のクロックタイミングを外部クロック
に同期をとることが可能となる。
とこのＳＭＤ回路による同期技術とを用いる場合、アド
レス信号が入力された２サイクル後にデータ出力ラッチ
５を制御するので、図５のデータ読み出し時のタイミン
グチャートに示すように、ＳＭＤ回路によりこの間にデ
ータ出力ラッチ５のクロックタイミングを外部クロック
に同期をとることが可能となる。
【００４６】したがって、パイプライン接続において、
中間ラッチを制御するタイミングのクロックに対し
て、’クロック分配ディレイＴｃｋ＋ディレイ値Ｔｄ’
を持った外部クロックに同期したクロック信号によって
データ出力ラッチ５を制御することによって高速なクロ
ックアクセス時間を実現することができる。
中間ラッチを制御するタイミングのクロックに対し
て、’クロック分配ディレイＴｃｋ＋ディレイ値Ｔｄ’
を持った外部クロックに同期したクロック信号によって
データ出力ラッチ５を制御することによって高速なクロ
ックアクセス時間を実現することができる。
【００４７】このＳＭＤ回路を用いた方式では、図６
（ｂ）におけるタイミングチャートに示すように、デー
タ読み出し時に必要な外部クロックは、アドレス信号を
入力するタイミングと中間ラッチ５を制御するタイミン
グの２回でよく、それ以外の場合にはクロック信号を停
止することができる。
（ｂ）におけるタイミングチャートに示すように、デー
タ読み出し時に必要な外部クロックは、アドレス信号を
入力するタイミングと中間ラッチ５を制御するタイミン
グの２回でよく、それ以外の場合にはクロック信号を停
止することができる。
【００４８】たとえば、図６（ａ）に示すように、たと
えば、電子装置のプリント配線基板上に実装されたマイ
クロコンピュータＭＣが、シンクロナスＤＲＡＭである
メモリＳＭにおけるデータを読み出すときには、アドレ
ス信号とともにクロック信号を２サイクル分のみ転送す
れば、メモリＳＭからクロック信号に同期したデータ出
力を得ることができる。
えば、電子装置のプリント配線基板上に実装されたマイ
クロコンピュータＭＣが、シンクロナスＤＲＡＭである
メモリＳＭにおけるデータを読み出すときには、アドレ
ス信号とともにクロック信号を２サイクル分のみ転送す
れば、メモリＳＭからクロック信号に同期したデータ出
力を得ることができる。
【００４９】それにより、本実施の形態によれば、クロ
ックディレイ制御回路１６1 〜１６4 によって、それぞ
れの機能毎に最適なクロック信号をグループ分けされた
ラッチに供給できるので、クロックサイクルを大幅に向
上でき、かつ出力データのクロックアクセスを高速化す
ることができる。
ックディレイ制御回路１６1 〜１６4 によって、それぞ
れの機能毎に最適なクロック信号をグループ分けされた
ラッチに供給できるので、クロックサイクルを大幅に向
上でき、かつ出力データのクロックアクセスを高速化す
ることができる。
【００５０】また、ＳＭＤ回路が設けられたメモリＳＭ
にクロックディレイ制御回路１６1〜１６4 を用いるこ
とにより、クロック供給時間を大幅に短縮化できるの
で、メモリを低消費電力化することができる。
にクロックディレイ制御回路１６1〜１６4 を用いるこ
とにより、クロック供給時間を大幅に短縮化できるの
で、メモリを低消費電力化することができる。
【００５１】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００５２】たとえば、前記実施の形態では、データを
読み出すときには、アドレス信号とともにクロック信号
を２サイクル分のみを転送する場合について記載した
が、アドレスラッチからデータ出力ラッチまでの時間が
１サイクルの場合には、外部入力のクロック信号をデュ
ティ５０％とし、クロック信号の立ち上がりと立ち下が
りとの差によってディレイ値を生成することにより実現
することができる。
読み出すときには、アドレス信号とともにクロック信号
を２サイクル分のみを転送する場合について記載した
が、アドレスラッチからデータ出力ラッチまでの時間が
１サイクルの場合には、外部入力のクロック信号をデュ
ティ５０％とし、クロック信号の立ち上がりと立ち下が
りとの差によってディレイ値を生成することにより実現
することができる。
【００５３】この場合、メモリにクロック信号を供給す
るマイクロコンピュータなどは、デュティ５０％のクロ
ック信号を１回だけ転送すればよいことになる。
るマイクロコンピュータなどは、デュティ５０％のクロ
ック信号を１回だけ転送すればよいことになる。
【００５４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５５】（１）本発明によれば、論理機能が共通な
ラッチ毎に遅延回路によってクロック信号を遅延させて
供給することによって、それぞれの機能毎に最適なクロ
ック信号を供給できるので、クロックサイクルを大幅に
向上でき、かつ出力データのクロックアクセスを高速化
することができる。
ラッチ毎に遅延回路によってクロック信号を遅延させて
供給することによって、それぞれの機能毎に最適なクロ
ック信号を供給できるので、クロックサイクルを大幅に
向上でき、かつ出力データのクロックアクセスを高速化
することができる。
【００５６】（２）また、本発明では、アドレス信号と
ともにクロック信号を２サイクルだけ入力することによ
ってデータ出力ラッチに所定のクロック信号を供給でき
るので、データ出力時におけるクロック信号が数サイク
ルだけでよく、半導体集積回路装置を低消費電力化する
ことができる。
ともにクロック信号を２サイクルだけ入力することによ
ってデータ出力ラッチに所定のクロック信号を供給でき
るので、データ出力時におけるクロック信号が数サイク
ルだけでよく、半導体集積回路装置を低消費電力化する
ことができる。
【００５７】（３）さらに、本発明においては、上記
（１）、（２）により、半導体集積回路装置の信頼性な
らびに性能を大幅に向上することができる。
（１）、（２）により、半導体集積回路装置の信頼性な
らびに性能を大幅に向上することができる。
【図１】本発明の一実施の形態によるメモリの構成説明
図である。
図である。
【図２】本発明の一実施の形態によるメモリのグループ
化されたラッチのクロック信号分配の説明図である。
化されたラッチのクロック信号分配の説明図である。
【図３】本発明の一実施の形態によるメモリに設けられ
たクロックディレイ制御回路のブロック図である。
たクロックディレイ制御回路のブロック図である。
【図４】クロックディレイ制御回路によるクロック信号
制御の説明図である。
制御の説明図である。
【図５】本発明の一実施の形態によるそれぞれのラッチ
におけるクロック信号のタイミングチャートである。
におけるクロック信号のタイミングチャートである。
【図６】（ａ）は、本発明の一実施の形態による電子装
置のプリント配線基板に搭載されたメモリの説明図、
（ｂ）は、そのメモリにおけるタイミングチャートであ
る。
置のプリント配線基板に搭載されたメモリの説明図、
（ｂ）は、そのメモリにおけるタイミングチャートであ
る。
１1 〜１N アドレスラッチ（ラッチ） ２1 〜２N 中間ラッチ（ラッチ） ３ リード／ライトラッチ（ラッチ） ４1 〜４N データ入力ラッチ（ラッチ） ５1 〜５N データ出力ラッチ（ラッチ） ６〜９ バッファ １１ デコーダ １２ センスアンプ １３ ライトアンプ １４ メモリアレイ １５ バッファ １６1 〜１６4 クロックディレイ制御回路（遅延回
路、可変遅延回路） １７1 〜１７4 ディレイ素子 １８ セレクタ １９ バッファ ＭＢ メモリブロック ＭＣ マイクロコンピュータ ＳＭ メモリ（半導体集積回路装置）
路、可変遅延回路） １７1 〜１７4 ディレイ素子 １８ セレクタ １９ バッファ ＭＢ メモリブロック ＭＣ マイクロコンピュータ ＳＭ メモリ（半導体集積回路装置）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 斉藤 佳代子 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内
Claims (5)
- 【請求項１】 論理機能が共通なラッチ毎にグループ分
けを行い、前記グループ分けされたラッチ毎に等ディレ
イのクロック信号を供給することを特徴とする半導体集
積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記グループ分けされたラッチ毎に供給するクロ
ック信号を遅延させる遅延回路を設けたことを特徴とす
る半導体集積回路装置。 - 【請求項３】 請求項２記載の半導体集積回路装置にお
いて、前記遅延回路が、遅延時間を制御信号に基づいて
任意に可変することのできる可変遅延回路よりなること
を特徴とする半導体集積回路装置。 - 【請求項４】 請求項２または３記載の半導体集積回路
装置において、パイプライン接続された前記ラッチのう
ち、データ出力ラッチに入力されるクロック信号を供給
する前記遅延回路が生成するディレイ時間が、外部入力
されたクロック信号の１サイクルの時間から前記データ
出力ラッチの前段に設けられた前記ラッチに入力される
クロック信号の遅延時間を引いた時間であり、前記デー
タ出力ラッチの前段に設けられた前記ラッチにおけるデ
ータ出力の１サイクル前のクロック信号から外部入力さ
れたクロック信号と同位相のクロック信号を生成するこ
とを特徴とする半導体集積回路装置。 - 【請求項５】 請求項４記載の半導体集積回路装置にお
いて、前記ラッチのうち、アドレス信号のラッチを行う
アドレスラッチならびに書き込み／読み出しのイネーブ
ル信号が入力されるリード／ライトラッチにクロック信
号が入力された後、データ出力を行うクロック信号の１
サイクル前に前記データ出力ラッチにクロック信号を供
給するクロック仕様であることを特徴とする半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10091062A JPH11289321A (ja) | 1998-04-03 | 1998-04-03 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10091062A JPH11289321A (ja) | 1998-04-03 | 1998-04-03 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11289321A true JPH11289321A (ja) | 1999-10-19 |
Family
ID=14016027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10091062A Pending JPH11289321A (ja) | 1998-04-03 | 1998-04-03 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11289321A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004038276A (ja) * | 2002-06-28 | 2004-02-05 | Oki Electric Ind Co Ltd | クロック信号供給回路 |
| JPWO2005013107A1 (ja) * | 2003-07-31 | 2006-09-28 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の駆動方法 |
| JP2008544425A (ja) * | 2005-06-30 | 2008-12-04 | インテル コーポレイション | ニブル・デスキュー方法、装置、及びシステム |
| JP2012217145A (ja) * | 2011-03-31 | 2012-11-08 | Rohm Co Ltd | 半導体装置、電子機器、及び出力波形歪み改善方法 |
| JP2016008943A (ja) * | 2014-06-26 | 2016-01-18 | ラピスセミコンダクタ株式会社 | 半導体集積装置のテスト方法及び半導体集積装置 |
-
1998
- 1998-04-03 JP JP10091062A patent/JPH11289321A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004038276A (ja) * | 2002-06-28 | 2004-02-05 | Oki Electric Ind Co Ltd | クロック信号供給回路 |
| JPWO2005013107A1 (ja) * | 2003-07-31 | 2006-09-28 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の駆動方法 |
| JP2008544425A (ja) * | 2005-06-30 | 2008-12-04 | インテル コーポレイション | ニブル・デスキュー方法、装置、及びシステム |
| JP4920039B2 (ja) * | 2005-06-30 | 2012-04-18 | インテル コーポレイション | ニブル・デスキュー方法、装置、及びシステム |
| JP2012217145A (ja) * | 2011-03-31 | 2012-11-08 | Rohm Co Ltd | 半導体装置、電子機器、及び出力波形歪み改善方法 |
| JP2016008943A (ja) * | 2014-06-26 | 2016-01-18 | ラピスセミコンダクタ株式会社 | 半導体集積装置のテスト方法及び半導体集積装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5923611A (en) | Memory having a plurality of external clock signal inputs | |
| KR100626375B1 (ko) | 고주파로 동작하는 반도체 메모리 장치 및 모듈 | |
| JP2002133867A (ja) | 半導体メモリ装置及びこれを含むメモリモジュールを有するシステム | |
| US7127584B1 (en) | System and method for dynamic rank specific timing adjustments for double data rate (DDR) components | |
| US20050278490A1 (en) | Memory access control apparatus and method of controlling memory access | |
| GB2320779A (en) | Synchronous semiconductor memory device | |
| KR100432923B1 (ko) | 넓은 주파수 대역에 대응할 수 있는 레지스터 및 이를이용한 신호 발생 방법 | |
| US20090190417A1 (en) | Semiconductor integrated circuit device and method of testing same | |
| JP2002056677A (ja) | 半導体メモリおよびその駆動方法 | |
| US6333875B1 (en) | Semiconductor circuit with adjustment of double data rate data latch timings | |
| US20030227308A1 (en) | Delay locked loop circuit with time delay quantifier and control | |
| EP0273642B1 (en) | Apparatus for reading data from memory | |
| KR100486922B1 (ko) | 반도체 기억 장치 | |
| US20040051548A1 (en) | Semiconductor integrated circuit having a semiconductor storage circuit and a test circuit for testing the semiconductor storage circuit | |
| US6948084B1 (en) | Method for interfacing a synchronous memory to an asynchronous memory interface and logic of same | |
| US7428185B2 (en) | Output control signal generating circuit | |
| KR100551475B1 (ko) | 비주기 클록옵션을 가지는 메모리 모듈과 모듈용 메모리칩 및 허브 칩 | |
| JPH11289321A (ja) | 半導体集積回路装置 | |
| KR100396885B1 (ko) | 고주파 클럭 신호의 주파수를 낮추어 어드레스 및커맨드의 동작 주파수로 사용하고 서로 다른 주파수의클럭 신호들을 수신하는 반도체 메모리 장치, 이를포함하는 메모리 모듈 및 시스템 메모리 모듈 | |
| USRE46141E1 (en) | Semiconductor device and timing control method for the same | |
| JPH11176197A (ja) | 集積回路メモリ装置の動作制御回路及び動作制御方法 | |
| US6278641B1 (en) | Method and apparatus capable of programmably delaying clock of DRAM | |
| US7676643B2 (en) | Data interface device for accessing memory | |
| US6335645B1 (en) | Semiconductor integrated circuit having built-in self-test circuit | |
| KR100408397B1 (ko) | 데이터 지연시간을 외부에서 조절할 수 있는 반도체메모리장치 및 이를 구비하는 메모리모듈 |