JP4920039B2 - ニブル・デスキュー方法、装置、及びシステム - Google Patents

Description

本発明は、一般に入力／出力（Ｉ／Ｏ）回路に関連し、より詳細にはデスキューを有するＩ／Ｏ回路に関連する。

メモリー装置は高速化している。メモリー装置内の入力／出力（Ｉ／Ｏ）回路、及びメモリー装置と通信するＩ／Ｏ回路は、メモリー装置の速度に十分対応するため高速であるべきである。インターフェース内の個々のビット間のスキュー（同期の変動）は、Ｉ／Ｏ回路が高速化の一途を辿るメモリー装置に対応し続けることを脅かす１つの問題である。

スキューは、標準的に集積回路の配置をプリント基板と厳密に整合することにより管理される。それにより単一のメモリー装置と結合される全データ信号トレース間のスキューが低減される。データ信号と受信クロック信号との間の如何なる残存スキューも従って、全データ信号に関連するクロックをグループとしてデスキューすることにより管理される。

本発明は、ニブル・デスキュー方法、装置、及びシステムを提供する。

以下の詳細な説明では、説明を目的として本発明が実施され得る特定の実施例を示す添付の図面を参照する。当該実施例は、当業者が本発明を実施可能なよう十分に詳細に記載される。本発明の種々の実施例は異なるが、必ずしも相互に排他的ではないことが理解されるべきである。例えば、ある実施例に関連して本願明細書に記載された特定の機能、構造又は特徴は、本発明の精神と範囲から逸脱することなく他の実施例で実施されて良い。更に、それぞれの開示された実施例の個々の構成要素の配置又は構成は、本発明の精神と範囲から逸脱することなく変更されて良いことが理解されるべきである。以下の詳細な説明は従って、限定的と見なされるべきではない。そして本発明の精神と範囲は、請求項が権利を与えられる全ての等価物と共に適切に解釈される特許請求の範囲によってのみ定められる。図中、複数の図を通じて同様の符合は同一の又は同様の機能を示す。

図１は２個の結合された集積回路の図を示す。集積回路１１０及び１５０の何れかは、メモリー制御装置又はメモリー装置であって良い。例えば、集積回路１１０は、コンピューター・システム内のメモリー制御装置であって良く、又はダイナミック・ランダム・アクセス・メモリー（ＤＲＡＭ）記憶素子のようなメモリー装置であって良い。また例えば、集積回路１５０は、メモリー制御装置又はＤＲＡＭのようなメモリー装置であって良い。

集積回路１１０は、Ｉ／Ｏ回路１１２及び１１４、クロック回路１１８及びクロック駆動装置１１６を有する。いくつかの実施例では、クロック回路１１８は位相ロック・ループ（ＰＬＬ）を有し１又は複数のクロックを生成して良い。別の実施例では、クロック回路１１８は１又は複数のクロック信号を集積回路１１０の外付け供給源から受信して良い。クロック駆動装置１１６は、クロック信号をクロック回路１１８から受信し、そして集積回路１１０外でクロック信号を駆動する。

Ｉ／Ｏ回路１１２及び１１４は、セグメントを有するＩ／Ｏ回路を形成する。例えば、Ｉ／Ｏ回路１１２は１つのセグメントであり、Ｉ／Ｏ回路１１４は別のセグメントである。Ｉ／Ｏ回路は、本発明の範囲から逸脱することなく如何なる数のセグメントを有しても良い。

Ｉ／Ｏ回路１１２及び１１４は、集積回路１１０内の他のロジック（示されない）からデータを受信し、そして当該データを導体１２０及び１４０で駆動する。Ｉ／Ｏ回路１１２及び１１４は、４ビットのデータを駆動するよう示されるが、これは本発明を制限しない。例えば、いくつかの実施例では、各Ｉ／Ｏ回路は４ビットより多い又は少ないデータを処理する。また、クロック・バッファー１１６及びＩ／Ｏ回路１１２及び１１４は、それぞれ導体１３０、１２０、及び１４０で単一信号線を駆動するよう示される。いくつかの実施例では、クロック駆動装置１１６、Ｉ／Ｏ回路１１２及び１１４は差分信号を駆動し、物理導体の数は図１に示されるものの倍である。

いくつかの実施例では、Ｉ／Ｏ回路１１２及び１１４は、高速ポイント・ツー・ポイント・シリアル接続回路を形成する。例えば、いくつかの実施例では、Ｉ／Ｏ回路１１２及び１１４は、周辺機器相互接続（ＰＣＩ）Ｅｘｐｒｅｓｓ規格のような高速シリアル接続規格に準拠して、又は部分的に準拠して動作する。

Ｉ／Ｏ回路１１２及び１１４は、クロック回路１１８から共通クロック信号を受信し、そして当該クロック信号を用いデジタル・データにクロックを供給し導体１２０及び１４０を駆動する。いくつかの実施例では、Ｉ／Ｏ回路１１２及び１１４のそれぞれは、Ｉ／Ｏ回路内の種々の信号経路間のスキューを最小化するよう設計される。例えば、Ｉ／Ｏ回路１１２は、導体１２０で駆動される信号間のスキューを最小化するよう設計されて良い。またＩ／Ｏ回路１１４は、導体１４０の信号間のスキューを最小化するよう設計されて良い。

導体１２０、１３０、及び１４０は、プリント基板の信号トレース、配線、ケーブル、又は集積回路のトレースとして実施されて良い。これらの導体は、種々の信号間にスキューを導入する。例えば、スキューは、導体１３０のクロック信号と導体１２０のデータ信号との間に導入され得る。又はスキューは、導体１３０のクロック信号と導体１４０のデータ信号との間に導入され得る。更に、スキューは、導体１２０のデータ信号と導体１４０のデータ信号との間に導入され得る。

いくつかの実施例では、導体１２０は、導体１２０の信号間のスキューを最小化するよう道順を決められる。また導体１４０は、導体１４０の信号間のスキューを最小化するよう道順を決められる。従って、集積回路１５０に到着する導体１２０のデータ信号間のスキューは、望ましくは小さく保たれる。更に、集積回路１５０に到着する導体１４０のデータ信号間のスキューは、望ましくは小さく保たれる。

集積回路１５０は、Ｉ／Ｏニブル・インターフェース回路１６０及び１７０、ニブル・デスキュー制御回路１８０、及び遅延線及び補間回路１６２及び１７２を有する。集積回路１５０は、メモリー配列又は他の論理回路のような多くの他の回路（示されない）を有して良い。更に、集積回路１５０は、Ｉ／Ｏニブル・インターフェース回路１６０及び１７０のそれぞれに駆動回路を有し、集積回路１１０へ戻るデータを駆動する。これらの駆動回路、及び他の回路は、不明瞭さを避けるため、図１から意図的に省略されている。

動作中、Ｉ／Ｏニブル・インターフェース回路１６０及び１７０は、それぞれ導体１２０及び１４０でデータを受信する。上述のように、導体１２０のデータは、導体１４０のデータに関し、同様に導体１３０のクロック信号に関しスキューされ得る。ニブル・デスキュー制御回路１８０と、遅延線及び補間回路１６２及び１７２との組み合わせは、Ｉ／Ｏニブル・インターフェース回路１６０及び１７０へのデータにクロックを供給するために適切なクロック位相を決定する。例えば、遅延線及び補間回路１６２は、導体１３０からのクロック信号、及びニブル・デスキュー制御回路１８０からの制御信号を受信し、そしてクロック信号をＩ／Ｏニブル・インターフェース回路１６０へ供給する。遅延線及び補間回路１６２は、種々の位相を有するクロック信号を供給するタップされた遅延線を有して良く、及び当該タップされた遅延線から１つのクロック信号を選択しＩ／Ｏニブル・インターフェース回路１６０へ供給して良い。更に、遅延線及び補間回路１６２はまた、１又は複数の位相補間回路を有し、タップされた遅延線からの２以上のクロック信号を結合し、適切な位相を有するクロック信号を生成し、Ｉ／Ｏニブル・インターフェース回路１６０へ供給して良い。遅延線及び補間回路１７２は、同様の機能をＩ／Ｏニブル・インターフェース回路１７０に提供する。

集積回路１１０は、データの１又は複数のトレーニング・シーケンスを集積回路１５０へ送信し、適切なクロック位相を決定可能にして良い。例えば、システムの電源投入又はリセットが生じると、Ｉ／Ｏ回路１１２は第１のトレーニング・シーケンスを導体１２０に送信して良い。トレーニング・シーケンスの受信中、ニブル・デスキュー制御回路１８０は、遅延線及び補間回路１６２に、Ｉ／Ｏニブル・インターフェース回路１６０へ供給されるクロック信号の位相を掃引させて良い。また例えば、Ｉ／Ｏ回路１１４は、第２のトレーニング・シーケンスを導体１４０に送信して良い。トレーニング・シーケンスの受信中、ニブル・デスキュー制御回路１８０は、遅延線及び補間回路１７２に、Ｉ／Ｏニブル・インターフェース回路１７０へ供給されるクロック信号の位相を掃引させて良い。Ｉ／Ｏニブル・インターフェース回路１６０及び１７０は、ニブル・デスキュー制御回路１８０へ帰還を供給する。ニブル・デスキュー制御回路１８０は次に、Ｉ／Ｏニブル・インターフェース回路１６０及び１７０のそれぞれに対し適切な位相を決定する。

Ｉ／Ｏニブル・インターフェース回路１６０及び１７０は、４ビットのデータを受信するよう示されるが、これは本発明を制限しない。例えば、Ｉ／Ｏニブル・インターフェース回路１６０及び１７０はそれぞれ、４ビットより多い又は少ないデータを処理して良い。従って、本願明細書で用いられる用語「ニブル」は４ビットに限定されない。反対に、用語「ニブル」は装置により処理される全てのビットより少ないものを記述するために用いられる。例えば、集積回路１５０は８ビット・メモリー装置であって良く、及びＩ／Ｏニブル・インターフェース回路１６０及び１７０はそれぞれ４ビットを処理して良い。また例えば、集積回路１５０は１６ビット・メモリー装置であって良く、及びＩ／Ｏニブル・インターフェース回路１６０及び１７０はそれぞれ８ビットを処理して良い。更に、集積回路１５０は、本発明の範囲から逸脱することなく４個以上のＩ／Ｏニブル・インターフェース回路を有しても良い。

Ｉ／Ｏニブル・インターフェース回路１６０及び１７０は、集積回路ダイの周囲に分散する。例えば、Ｉ／Ｏニブル・インターフェース回路１６０は集積回路ダイの一端に位置付けられて良く、及びＩ／Ｏニブル・インターフェース回路１７０は集積回路ダイの他端に位置付けられて良い。Ｉ／Ｏニブル・インターフェース回路を集積回路ダイを越えて分散することは、Ｉ／Ｏ回路が集積回路内の他の回路（例えば、メモリー配列）としっかり結合することを可能にし得、及びまた集積回路内のルーティング資源を節約し得る。いくつかの実施例では、ニブル・デスキュー制御回路１８０は、図１に示されるように集約されて良く、又はＩ／Ｏニブル・インターフェース回路と一緒に分散されて良い。

図１に示されるように、デスキューはニブル毎に実行されるか、又は「ニブル・デスキュー」が実行される。図１に示された実施例では、ニブル内の導体長（集積回路内及び外の両方）は、ニブル内のスキューを最小化するよう厳密に整合されている。チップ間ルーティング制約を軽減し、及びチップ内ニブル間スキューを可能にするため、ニブル間からの任意のスキューが許容される。ニブル・デスキューはニブル間スキューにより導入された如何なるタイミング誤りも補正するよう実行される。ニブル・デスキューは、追加デスキュー回路により生じる電力増加を平衡する一方で、より高い性能を可能にする。これはビット・レベルのデスキューとチップ全体のデスキューとの間の妥協である。

図２は２個の結合された集積回路を示す。集積回路２１０及び２５０は、集積回路１１０及び１５０（図１）と同様に、メモリー制御装置又はメモリー装置であって良い。例えば、図２に示された２個の集積回路の間のインターフェースは、メモリー制御装置とメモリー装置との間のインターフェース、２個のメモリー制御装置間のインターフェース、又は２個のメモリー装置間のインターフェースを表して良い。

集積回路２１０は、Ｉ／Ｏニブル・インターフェース回路２１２及び２１４、遅延線及び補間回路２２０及び２４０、及びニブル・デスキュー制御装置２４２を有する。図２により示された実施例では、ニブル・デスキューは、データを受信するのではなく、データを送信するために用いられるクロック信号のクロック位相を決定することにより実行される。例えば、遅延線及び補間回路２２０は、Ｉ／Ｏニブル・インターフェース回路２１２から出るデータにクロックを供給するクロック信号の位相を決定するために用いられる。また遅延線及び補間回路２４０は、Ｉ／Ｏニブル・インターフェース回路２１４から出るデータにクロックを供給するクロック信号の位相を決定するために用いられる。Ｉ／Ｏニブル・インターフェース回路２１２及び２１４は、導体１２０及び１４０にデータを送信する送信機を有する。

集積回路２５０は、Ｉ／Ｏニブル・インターフェース回路２６０及び２７０を有する。Ｉ／Ｏニブル・インターフェース回路２６０及び２７０のそれぞれは、データ及びクロック信号を受信する。データが集積回路２１０により送信される前にニブル・デスキューされるので、集積回路２５０で更なるニブル・デスキューは必要ない。

いくつかの実施例では、１又は複数のトレーニング・シーケンスは集積回路２１０により送信され、及び集積回路２５０はニブルを基準にスキューを測定する。集積回路２５０はスキュー情報を集積回路２１０へ返送して良い。従ってニブル・デスキュー制御回路２４２は、Ｉ／Ｏニブル・インターフェース回路２１２及び２１４から出るデータにクロックを供給するために用いられるクロック信号の位相を調整して良い。

図３は、メモリー装置の平面図を示す。平面図３００は、４個のメモリー配列３１０、３２０、３３０、及び３４０、４個のＩ／Ｏニブル・インターフェース回路３１２、３２２、３３２、３４２、並びに４個のデスキュー制御回路３１４、３２４、３３４、及び３４４を示す。各メモリー配列は、１個のＩ／Ｏニブル・インターフェース回路と結合される。Ｉ／Ｏニブル・インターフェース回路はまた、１個のニブル・デスキュー制御回路と結合される。例えば、メモリー配列３１０及びニブル・デスキュー制御回路３１４は、Ｉ／Ｏニブル・インターフェース回路３１２と結合される。メモリー配列３２０及びニブル・デスキュー制御回路３２４は、Ｉ／Ｏニブル・インターフェース回路３２２と結合される。メモリー配列３３０及びニブル・デスキュー制御回路３３４は、Ｉ／Ｏニブル・インターフェース回路３３２と結合される。そしてメモリー配列３４０及びニブル・デスキュー制御回路３４４は、Ｉ／Ｏニブル・インターフェース回路３４２と結合される。

図３に示されるように、Ｉ／Ｏニブル・インターフェース回路は、集積回路ダイの周囲に分散して良い。各Ｉ／Ｏニブル・インターフェース回路は、デスキューがセグメント毎に実行される場合、更に大きいＩ／Ｏ回路のセグメントを形成する。例えば、平面図３００に示されたメモリー装置は、ニブル・デスキューを実行する。

Ｉ／Ｏニブル・インターフェース回路を集積回路ダイの周囲に分散し、そしてニブル・デスキューを実行することにより、所望のメモリーＩ／Ｏ性能を維持したままで設計制約が緩和される。例えば、図３に示された実施例では、設計者はニブル内で低いスキューを保つよう制約され得るが、ニブル間のスキューの量は自由に認められる。

図４は、本発明の種々の実施例によるフローチャートを示す。いくつかの実施例では、方法４００はニブル・デスキューを実行するために用いられる。いくつかの実施例では、方法４００又は方法４００の部分は、ニブル・デスキュー制御回路により実行される。ニブル・デスキュー制御回路の実施例は、種々の図に示される。他の実施例では、方法４００はメモリー制御装置又はチップセットにより実行される。方法４００は、当該方法を実行する装置の特定の種類により制限されない。方法４００の種々の動作は示された順序で実行されて良く、又は異なる順序で実行されても良い。更に、いくつかの実施例では、図４に記載されたいくつかの動作は、方法４００から省略される。

方法４００は４１０で開始する。４１０では、第１のトレーニング・シーケンスはメモリー装置内の第１のニブル・インターフェースで受信される。いくつかの実施例では、これは、メモリー制御装置が電源投入又はリセットのイベント中にトレーニング・シーケンスをメモリー装置へ送信する段階に対応する。トレーニング・シーケンスは、メモリー制御装置及びメモリー装置の両方に知られているデジタル・データのシーケンスを有して良い。例えば、トレーニング・シーケンスは交互に生じる１及び０のシーケンスを有して良い。

４２０で、第２のトレーニング・シーケンスはメモリー装置内の第２のニブル・インターフェースで受信される。４１０及び４２０の動作は、集積回路１５０（図１）がＩ／Ｏニブル・インターフェース回路１６０及び１７０でトレーニング・シーケンスを受信する段階に対応して良い。

４３０で、クロック信号が受信される。いくつかの実施例では、クロックは、同一の供給源から４１０及び４２０で受信されたトレーニング・シーケンスとして受信される。例えば、供給源同期インターフェースを有するメモリー制御装置は、トレーニング・シーケンスとクロック信号の両方を送信して良い。

４４０で、第１のニブル・インターフェースのデータにクロックを供給する第１のクロック位相が決定される。また４５０で、第２のニブル・インターフェースのデータにクロックを供給する第２のクロック位相が決定される。第１のクロック位相及び第２のクロック位相のそれぞれは、前述の図に示されたような１又は複数のニブル・デスキュー制御回路により決定されて良い。

方法４００に示される動作の終了時に、ニブル・デスキューは２個のＩ／Ｏニブル・インターフェース回路に対し実行されている。いくつかの実施例では、ニブル・デスキューは、２以上のニブル・インターフェースに対し実行される。更に、ニブル・デスキューが実行された後、４４０又は４５０で決定されたクロック位相を有するクロック信号を用い、ニブル・インターフェース内のデータへクロックが供給されて良い。

図５は、本発明の種々の実施例によるシステム図を示す。図５に示されるシステム５００は、チップセット５１０、無線周波数（ＲＦ）回路５６０、アンテナ５７０、メモリー装置５５０、及び導体５０２を有する。チップセット５１０は、プロセッサー５２０、入力出力（Ｉ／Ｏ）制御装置５３０、及びメモリー制御装置５４０を有する。動作中、システム５００は、アンテナ５７０を用い信号を送受信する。またこれらの信号は図５に示された種々の要素により処理される。アンテナ５７０は、指向性アンテナ又は全方向アンテナであって良い。本願明細書で用いられるように、用語「全方向アンテナ」は、少なくとも１つの面で実質的に均一パターンを有する如何なるアンテナも示す。例えば、いくつかの実施例では、アンテナ５７０はダイポール・アンテナ又は４分の１波長アンテナのような全方向アンテナであって良い。また例えば、いくつかの実施例では、アンテナ５７０はパラボラ・アンテナ、パッチ・アンテナ、又は八木アンテナのような指向性アンテナであって良い。いくつかの実施例では、アンテナ５７０は複数の物理アンテナを有して良い。無線周波数回路５６０は、アンテナ５７０及びＩ／Ｏ制御装置５３０と通信する。いくつかの実施例では、ＲＦ回路５６０は通信プロトコルに対応する物理インターフェース（ＰＨＹ）を有する。例えば、ＲＦ回路５６０は、変調装置、復調装置、混合器、周波数合成器、低雑音増幅器、電力増幅器等を有して良い。いくつかの実施例では、ＲＦ回路５６０はヘテロダイン受信機を有して良い。また他の実施例では、ＲＦ回路５６０は直接変換受信機を有して良い。いくつかの実施例では、ＲＦ回路５６０は複数の受信機を有して良い。例えば、複数のアンテナ５７０を有する実施例では、各アンテナは対応する受信機と結合されて良い。動作中、ＲＦ回路５６０は通信信号をアンテナ５７０から受信し、及びアナログ又はデジタル信号をＩ／Ｏ制御装置５３０へ供給する。更に、Ｉ／Ｏ制御装置５３０は、信号をＲＦ回路５６０へ供給して良い。ＲＦ回路５６０は信号を処理し、そしてそれら信号をアンテナ５７０へ送信する。

メモリー制御装置５４０は、チップセット５１０とメモリー装置５５０のようなメモリー装置との間のインターフェースを提供する。メモリー制御装置５４０は、Ｉ／Ｏ回路５４２を有し、メモリー装置５５０と通信する。例えば、Ｉ／Ｏ回路５４２は、導体５０２によりメモリー装置５５０と結合されるよう示される。導体５０２は、複数のニブルに対応する複数の導体を表す。例えば、導体５０２は、導体１２０、１３０、及び１４０（図１、２）を有して良い。Ｉ／Ｏ回路５４２は、複数のセグメントを有して良い。例えば、Ｉ／Ｏ回路５４２は、前述の図を参照して記載された複数のＩ／Ｏニブル・インターフェース回路を有して良い。Ｉ／Ｏ回路５４２はまた、１又は複数のニブル・デスキュー制御回路を有して良い。Ｉ／Ｏ回路５４２は、本願明細書に記載された如何なるニブル・デスキューの実施例を有しても良い。

メモリー装置５５０は、本願明細書に記載された如何なるニブル・デスキューの実施例を有しても良い。例えば、メモリー装置５５０はＩ／Ｏ回路の複数のセグメントを有して良い。各セグメントはニブル・デスキュー回路を有する。更に、メモリー装置５５０は複数のメモリー装置を有して良い。各メモリー装置は、複数のＩ／Ｏニブル・インターフェース回路、及び１又は複数のニブル・デスキュー制御回路を有する。

チップセット５１０は如何なる数の集積回路、又は「チップセット」を有しても良く、及び如何なるレベルの集積度を有しても良い。例えば、いくつかの実施例では、チップセット５１０はプロセッサー５２０及びメモリー制御装置５４０を別個のパッケージに有する。また例えば、いくつかの実施例では、チップセット５１０はプロセッサー５２０及びメモリー制御装置５４０を同一の集積回路ダイか、又は一緒にパッケージされた別個の集積回路ダイに有して良い。

図５により示される例であるシステムは、携帯電話、パーソナル・デジタル・アシスタント、無線ローカル・エリア・ネットワーク・インターフェース、又は如何なる他の適切なシステムを有する。ニブル・デスキューに使用される多くの他のシステムが存在する。例えば、チップセット５１０は、デスクトップ・コンピューター、ネットワーク・ブリッジ若しくはルーター、又はアンテナを有さない如何なる他のシステムで用いられても良い。

本発明は特定の実施例と関連して記載されたが、当業者が直ちに理解するように、本発明の精神と範囲から逸脱することなく変更及び変化がなされて良いことが理解される。このような変更及び変化は、本発明の範囲及び特許請求の範囲内に含まれると見なされる。

２個の結合された集積回路の図を示す。 ２個の結合された集積回路の図を示す。 メモリー装置の平面図を示す。 本発明の種々の実施例によるフローチャートを示す。 本発明の種々の実施例による電子システムの図を示す。

Claims (17)

1. メモリー制御装置であって、
   複数のセグメントを有するセグメント入力／出力（Ｉ／Ｏ）回路、
   クロック回路、
   複数の補間回路、及び
   前記複数の補間回路の動作を支配する制御回路、
   を有し、
   複数のセグメントのそれぞれは少なくとも２ビットのデータの送信機を有し、前記複数の補間回路のそれぞれは、前記クロック回路からのクロック信号を受信し及び前記複数のセグメントの１つへのクロックを供給するよう結合され、
   前記制御回路は、前記送信機が送信したトレーニング・シーケンスに基づきメモリー装置から返送された、スキューを示すスキュー情報に基づき各セグメントのクロック位相を決定して、前記複数の補間回路が前記複数のセグメントに供給するクロックを決定する、
   メモリー制御装置。
2. 前記複数のセグメントのそれぞれは４ビットのデータの送信機を有する、請求項１記載のメモリー制御装置。
3. 前記Ｉ／Ｏ回路はＰＣＩ Ｅｘｐｒｅｓｓに準拠したシリアル接続回路を有する、請求項１記載のメモリー制御装置。
4. 前記複数の補間回路の動作を支配する制御回路、を更に有する請求項１記載のメモリー制御装置。
5. 前記制御回路は、前記Ｉ／Ｏ回路と結合されたメモリー装置から受信された帰還に応答して、前記複数の補間回路のそれぞれに補間値を設定するよう結合される、請求項４記載のメモリー制御装置。
6. 前記複数のセグメントは、第１のメモリー装置と結合された少なくとも２個のセグメント、及び第２のメモリー装置と結合された少なくとも２個のセグメントを有する、請求項１記載のメモリー制御装置。
7. メモリー装置であって、
   前記メモリー装置の周囲に分散された複数の複数ビットデータ用入力／出力（Ｉ／Ｏ）回路、及び
   複数のデスキュー回路、を有し、
   前記複数のデスキュー回路のそれぞれは、前記複数のＩ／Ｏ回路の対応する１つと結合され、
   前記デスキュー回路は、メモリー制御装置から受信したトレーニング・シーケンスに基づき各複数ビットデータ用Ｉ／Ｏ回路のクロック位相を決定し、
   各複数ビットデータ用Ｉ／Ｏ回路は、前記デスキュー回路が決定したクロック位相を有するクロック信号で複数ビットデータを受信する、
   メモリー装置。
8. 前記メモリー装置は、８ビット幅メモリー装置であり、及び前記複数のＩ／Ｏ回路は２個の４ビットＩ／Ｏ回路を有する、請求項７記載のメモリー装置。
9. 前記複数のデスキュー回路のそれぞれは、対応する４ビットＩ／Ｏ回路のために単一のクロック信号を供給するクロック補間器を有する、請求項８記載のメモリー装置。
10. クロック信号を受信し及び前記クロック信号を前記複数のデスキュー回路へ供給するクロック受信回路、を更に有する請求項７記載のメモリー装置。
11. 前記複数のデスキュー回路の動作を支配するために結合された制御回路、を更に有する請求項１０記載のメモリー装置。
12. 前記複数のデスキュー回路のそれぞれは、前記複数のＩ／Ｏ回路のうちの対応する１つへ単一のクロック信号を供給するクロック補間器を有する、請求項７記載のメモリー装置。
13. 電子システムであって、
    アンテナ、
    前記アンテナと結合された無線周波数回路、
    前記無線周波数回路と結合されたチップセット、及び
    複数のデスキュー回路、を有し、
    前記チップセットはプロセッサー及びメモリー制御装置を有し、メモリー装置は前記メモリー制御装置と結合された複数の複数ビットデータ用入力／出力（Ｉ／Ｏ）回路を有し、前記複数のＩ／Ｏ回路は前記メモリー装置の周囲に分散され、前記複数のデスキュー回路のそれぞれは前記複数のＩ／Ｏ回路の対応する１つと結合され、
    前記デスキュー回路は、メモリー制御装置から受信したトレーニング・シーケンスに基づき各複数ビットデータ用Ｉ／Ｏ回路のクロック位相を決定し、
    各複数ビットデータ用Ｉ／Ｏ回路は、前記デスキュー回路が決定したクロック位相を有するクロック信号で複数ビットデータを受信する、
    電子システム。
14. 前記メモリー装置は、８ビット幅メモリー装置であり、及び前記複数のＩ／Ｏ回路は２個の４ビットＩ／Ｏ回路を有する、請求項１３記載の電子システム。
15. 前記複数のデスキュー回路のそれぞれは、対応する４ビットＩ／Ｏ回路のために単一のクロック信号を供給するクロック補間器を有する、請求項１４記載の電子システム。
16. 前記メモリー装置は、前記メモリー制御装置からのクロック信号を受信し及び前記クロック信号を前記複数のデスキュー回路へ供給するクロック受信回路、を更に有する請求項１３記載の電子システム。
17. 前記メモリー装置は、前記複数のデスキュー回路の動作を支配するために結合された制御回路、を更に有する、請求項１６記載の電子システム。

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