KR100966386B1 - 메모리 제어기, 메모리 디바이스 및 전자 시스템 - Google Patents

메모리 제어기, 메모리 디바이스 및 전자 시스템 Download PDF

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Abstract

디-스큐는 니블 기반으로 수행되는데, 니블은 4 비트로 한정되지 않는다.

Description

메모리 제어기, 메모리 디바이스 및 전자 시스템{NIBBLE DE-SKEW METHOD, APPARATUS, AND SYSTEM}
본 발명은 전반적으로 입력/출력(I/O) 회로에 관한 것으로, 더 구체적으로 디-스큐를 사용하는 I/O 회로에 관한 것이다.
메모리 디바이스는 더 빨라지고 있다. 메모리 디바이스의 입력/출력(I/O) 회로 및 메모리 디바이스와 통신하는 I/O 회로는 메모리 디바이스의 속도를 지원하기에 충분히 빨라야 한다. 인터페이스 내의 개별 비트들 간의 스큐(위상의 변동)는 I/O 회로가 계속 증가하는 메모리 디바이스의 속도를 지원하는 것을 위협하는 하나의 문제점이다.
스큐(skew)는 전형적으로 집적 회로와 인쇄 회로 기판의 레이아웃을 밀접하게 합치시킴으로써 단일 메모리 디바이스에 결합되는 모든 데이터 신호 트레이스들간의 스큐를 감소시키는 방식으로 되어 있다. 데이터 신호와 수신된 클록 신호 사이의 여하한 잔여 스큐는 모든 데이터 신호에 대한 한 그룹으로서 클록을 디-스큐함으로써 관리된다.
도 1 및 2는 2개의 결합된 집적 회로의 도면을 도시하고 있다.
도 3은 메모리 디바이스의 평면도를 도시하고 있다.
도 4는 본 발명의 다양한 실시예에 따른 흐름도를 도시하고 있다.
도 5는 본 발명의 다양한 실시예에 따른 전자 시스템의 도면을 도시하고 있다.
다음의 상세한 설명에서, 예시를 위해 본 발명이 실시될 수 있는 특정 실시예를 도시하는 첨부된 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시하기에 충분히 상세히 기재되어 있다. 본 발명의 다양한 실시예는 상이할지라도 반드시 서로 배타적인 것은 아니다는 것을 이해해야 한다. 예를 들어, 본 명세서에서 일실시예와 관련되어 설명되는 특정 형상, 구조 또는 특징은 본 발명의 사상과 범위를 벗어나지 않고 다른 실시예 내에 구현될 수 있다. 또한, 각 개시된 실시예 내의 개별 소자의 위치 또는 배열은 본 발명의 사상과 범위를 벗어나지 않고 수정될 수 있다는 것을 이해해야 한다. 그러므로, 다음의 상세한 설명은 한정적인 것이 아니며, 본 발명의 범위는 단지 청구범위에 의해서만 정의되고, 알맞게 해석되며, 청구범위가 부여되는 균등물의 전체 범위를 따른다. 도면에서, 동일한 번호는 여러 도면을 걸쳐 동일하거나 유사한 기능을 지칭한다.
도 1은 2개의 결합된 집적 회로의 도면을 도시하고 있다. 집적 회로(110 및 150) 중 하나는 메모리 제어기 또는 메모리 디바이스일 수 있다. 예를 들어, 집적 회로(110)는 컴퓨터 시스템의 메모리 제어기이거나, DRAM(dynamic random access memory) 메모리 디바이스와 같은 메모리 디바이스일 수 있다. 또한, 예를 들어, 집적 회로(150)는 메모리 제어기 또는 DRAM과 같은 메모리 디바이스일 수 있다.
집적 회로(110)는 I/O 회로(112 및 114), 클록 회로(118) 및 클록 구동기(116)를 포함한다. 일부 실시예에서, 클록 회로(118)는 위상 동기 루프(PLL)을 포함하여 하나 이상의 클록을 발생시킬 수 있다. 다른 실시예에서, 클록 회로(118)는 집적 회로(110) 외부의 소스로부터 하나 이상의 클록 신호를 수신할 수 있다. 클록 구동기(116)는 클록 회로(118)로부터 클록 신호를 수신하고, 집적 회로(110)의 클록 신호 오프를 구동한다.
I/O 회로(112 및 114)는 세그먼트를 포함하는 I/O 회로를 형성한다. 예를 들어, I/O 회로(112)는 하나의 세그먼트이고 I/O 회로(114)는 다른 세그먼트이다. I/O 회로는 본 발명의 범위를 벗어나지 않고 임의의 개수의 세그먼트를 포함할 수 있다.
I/O 회로(112 및 114)는 집적 회로(110) 내의 다른 논리회로(도시 생략)로부터 데이터를 수신하며, 그 데이터를 도전체(120 및 140)상으로 구동한다. I/O 회로(112 및 114)는 4 비트의 데이터를 구동하는 것으로 도시되어 있지만, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 일부 실시예에서, I/O 회로의 각각은 4 비트보다 많거나 적은 데이터를 처리할 수 있다. 또한, 클록 버퍼(116) 및 I/O 회로(112 및 114)는 도전체(130, 120 및 140) 상에 단일 종단 신호를 각각 구동하는 것으로 도시되어 있다. 일부 실시예에서, 클록 구동기(116), I/O 회로(112 및 114)는 상이한 신호를 구동하며, 물리적 도전체의 개수는 도 1에 도시된 것의 두 배이다.
일부 실시예에서, I/O 회로(112 및 114)는 고속 점-대-점 직렬 링크 회로를 형성한다. 예를 들어, 일부 실시예에서, I/O 회로(112 및 114)는 주변 장치 상호접속부(PCI) Express와 같은 고속 직렬 링크 표준과 순응(compliance) 또는 부분적으로 순응하여 동작한다.
I/O 회로(112 및 114)는 클록 회로(118)로부터 공통 클록 신호를 수신하고, 이 클록 신호를 사용하여 디지털 신호를 클록하여 도전체(120 및 140)를 구동한다. 일부 실시예에서, 각 I/O 회로(112 및 114)는 I/O 회로 내의 다양한 신호 경로들 사이의 스큐(skew)를 최소화하도록 설계된다. 예를 들어, I/O 회로(112)는 도전체(120) 상에서 구동되는 신호들간의 스큐를 최소화할 수 있고, I/O 회로(114)는 도전체(140) 상의 신호들간의 스큐를 최소화하도록 설계될 수 있다.
도전체(120, 130 및 140)는 인쇄 회로 기판 상의 신호 트레이스, 배선, 케이블링 또는 집적 회로 상의 트레이스로서 구현될 수 있다. 이들 도전체는 다양한 신호들간의 스큐를 유도할 수 있다. 예를 들어, 도전체(130) 상의 클록 신호와 도전체(120) 상의 데이터 신호 사이에 스큐가 유도거나, 도전체(130) 상의 클록 신호와 도전체(140) 상의 데이터 신호 사이에 스큐가 유도될 수 있다. 또한, 도전체(120) 상의 데이터 신호와 도전체(140) 상의 데이터 신호 사이에 스큐가 유도될 수 있다.
일부 실시예에서, 도전체(120)는 도전체(120)의 신호들간의 스큐를 최소화하도록 지정되고, 도전체(140)는 도전체(140) 상의 신호들간의 스큐를 최소화하도록 지정된다. 따라서, 도전체(120) 상의 집적 회로(150)에 도달하는 데이터 신호들간의 스큐는 작게 유지되는 것이 바람직하다. 또한, 도전체(140) 상의 집적 회로(150)에 도달하는 데이터 신호들간의 스큐도 작게 유지되는 것이 바람직하다.
집적 회로(150)는 I/O 니블(nibble) 인터페이스 회로(160 및 170), 니블 디-스큐 제어 회로(180), 및 지연 라인과 보간 회로(162 및 172)를 포함한다. 집적 회로(150)는 메모리 어레이 또는 다른 논리 회로와 같은 많은 다른 회로(도시 생략)를 포함할 수 있다. 또한, 집적 회로(150)는 데이터를 다시 집적 회로(110)로 구동하기 위해 I/O 니블 인터페이스 회로(160 및 170)의 각각에 구동기 회로를 포함할 수 있다. 이들 구동기 회로 및 다른 회로는 모호하게 하지 않기 위해 도 1에는 의도적으로 생략되었다.
동작에서, I/O 니블 인터페이스 회로(160 및 170)는 도전체(120 및 140) 상의 데이터를 각각 수신한다. 전술한 바와 같이, 도전체(120) 상의 데이터는 도전체(140) 상의 데이터와 도전체(130) 상의 클록 신호에 대해 스큐될(skewed) 수 있다. 디-스큐 제어 회로(180)와 지연 라인과 보간 회로(162 및 172)의 조합은 알맞은 클록 위상을 결정하도록 동작하여 I/O 니블 인터페이스 회로(160 및 170)로 데이터를 클록한다. 예를 들어, 지연 라인과 보간 회로(162)는 도전체(130)로부터 클록 신호를 수신하고 디-스큐 제어 회로(180)로부터 제어 신호를 수신하며, I/O 니블 인터페이스 회로(160)에 클록 신호를 제공한다. 지연 라인과 보간 회로(162)는 다양한 위상을 갖는 클록 신호를 제공하는 분기된(tapped) 지연 라인을 포함할 수 있으며, 분기된 지연 라인으로부터 클록 신호 중 하나를 선택하여 I/O 니블 인터페이스 회로(160)에 제공할 수 있다. 또한, 지연 라인과 보간 회로(162)는, 분기된 지연 라인으로부터 2개 이상의 클록 신호를 결합하여 알맞은 위상을 갖는 클록 신호를 생성하여 I/O 니블 인터페이스 회로(160)에 제공하기 위한 하나 이상의 위상 보간 회로도 포함할 수 있다. 지연 라인과 보간 회로(172)는 I/O 니블 인터페이스 회로(170)에 대한 유사한 기능성을 제공한다.
집적 회로(110)는 하나 이상의 트레이닝 데이터 시퀀스를 집적 회로(150)에 송신하여 알맞은 클록 위상이 결정되게 할 수 있다. 예를 들어, 시스템 전원 공급 또는 리셋 이벤트에 따라, I/O 회로(112)는 첫 번째 트레이닝 시퀀스를 도전체(120) 상에 전송할 수 있다. 트레이닝 시퀀스의 수신 동안, 니블 디-스큐 제어 회로(180)는 지연 라인과 보간 회로(162)가 I/O 니블 인터페이스 회로(160)에 제공되는 클록 신호의 위상을 스위핑하게(sweep) 할 수 있다. 또한 예를 들어, I/O 회로(114)는 도전체(140) 상에 두 번째 트레이닝 시퀀스를 전송할 수 있다. 트레이닝 시퀀스의 수신 동안, 니블 디-스큐 제어 회로(180)는 지연 라인과 보간 회로(172)가 I/O 니블 인터페이스 회로(170)에 제공되는 클록 신호의 위상을 스위핑하게 할 수 있다. I/O 니블 인터페이스 회로(160 및 170)는 피드백을 니블 디-스큐 제어 회로(180)에 제공하는데, 그 후 이는 I/O 니블 인터페이스 회로(160 및 170)의 각각에 대해 알맞은 위상을 결정한다.
I/O 니블 인터페이스 회로(160 및 170)는 각각 4 비트의 데이터를 수신하는 것으로 도시되어 있지만, 이는 본 발명을 한정하는 것은 아니다. 예를 들어, I/O 니블 인터페이스 회로(160 및 170)는 각각 4 비트보다 많거나 적은 데이터를 처리할 수 있다. 따라서, 본 명세서에서 사용되는 "니블"이라는 용어는 4 비트로 한정되는 것이 아니다. 반대로, "니블"이라는 용어는 디바이스에 의해 처리되는 모든 비트보다 적은 수를 설명하는 데 사용된다. 예를 들어, 집적 회로(150)는 8비트 메모리 디바이스일 수 있고, 니블 인터페이스 회로(160 및 170)의 각각은 4 비트 상에서 동작할 수 있다. 또한, 예를 들어, 집적 회로(150)는 16 비트 메모리 디바이스일 수 있고, I/O 니블 인터페이스 회로(160 및 170)의 각각은 8 비트에서 동작할 수 있다. 또한, 집적 회로(150)는 본 발명의 범위를 벗어나지 않고 4개 이상의 I/O 니블 인터페이스 회로를 포함할 수 있다.
I/O 니블 인터페이스 회로(160 및 170)는 집적 회로 다이 주위에 분산될 수 있다. 예를 들어, I/O 니블 인터페이스 회로(160)은 집적 회로 다이의 한쪽 끝에 위치될 수 있고, I/O 니블 인터페이스 회로(170)는 동일한 집적 회로 다이의 다른 쪽 끝에 위치될 수 있다. 집적 회로 다이에 결쳐 I/O 니블 인터페이스 회로를 분산하는 것은, I/O 회로가 집적 회로(가령, 메모리 어레이) 내의 다른 회로에 단단히 결합되게 할 수 있고, 또한, 집적 회로 내의 리소스 지정을 절감할 수 있다. 일부 실시예에서, 니블 디-스큐 제어 회로(180)는 도 1에 도시된 바와 같이 중심에 모이거나, I/O 니블 인터페이스 회로를 따라 분산될 수 있다.
도 1에 도시된 바와 같이, 디-스큐는 니블 단위로 수행되거나, "니블 디-스 큐"가 수행된다. 도 1에 의해 표시된 실시예에서, (온 및 오프 집적 회로 모두) 니블 내의 도전체 길이는 니블 내의 스큐를 최소화하도록 근접하게 매칭된다. 칩-대-칩 지정 제한을 경감하고 또한 몇몇 온-칩 니블-대-니블 스큐를 허용하기 위해, 니블-대-니블로부터의 임의의 스큐가 허용된다. 니블 디-스큐가 수행되어 니블-대-니블 스큐에 의해 유도되는 임의의 타이밍 에러를 정정하도록 수행된다. 니블 디-스큐는 더 높은 성능을 유지하면서 추가 디-스큐 회로에 의해 야기되는 전력 증가의 균형을 맞춘다. 이는 비트-레벨 디-스큐와 전체-칩 디-스큐 사이의 절충안이다.
도 2는 2개의 결합된 집적 회로를 도시하고 있다. 집적 회로(210 및 250)는 집적 회로(110 및 150)(도 1)와 같이 메모리 제어기 또는 메로리 디바이스일 수 있다. 예를 들어, 도 2에 도시된 2개의 집적 회로 사이의 인터페이스는 메모리 제어기와 메모리 디바이스 사이의 인터페이스, 2개의 메모리 제어기 사이의 인터페이스 또는 2개의 메모리 디바이스 사이의 인터페이스를 나다낼 수 있다.
집적 회로(210)는 I/O 니블 인터페이스 회로(212 및 214), 지연 라인과 보간 회로(220 및 240), 및 니블 -디-스큐 제어(242)를 포함한다. 도 2로 표시된 실시예에서, 니블 디-스큐는 데이터를 수신하는 대신 데이터를 전송하는 데 사용되는 클록 신호에 대한 클록 위상을 결정함으로써 수행된다. 예를 들어, 지연 라인과 보간 회로(220)는 I/O 니블 인터페이스 회로(212) 외의 데이터를 클록하는 클록 신호의 위상을 결정하는 데 사용되고, 지연 라인과 보간 회로(240)는 I/O 니블 인터페이스 회로(214) 외의 데이터를 클록하는 클록 신호의 위상을 결정하는 데 사용된 다. I/O 니블 인터페이스 회로(212 및 214)는 도전체(120 및 140) 상으로 데이터를 전송하는 송신기를 포함한다.
집적 회로(250)는 I/O 니블 인터페이스 회로(260 및 270)을 포함한다. I/O 니블 인터페이스 회로(260 및 270)의 각각은 데이터 및 클록 신호를 수신한다. 데이터가 집적 회로(210)에 의해 전송되기 이전에 니블 디-스큐되므로, 추가 니블 디-스큐는 집적 회로(250)에 필요하지 않다.
일부 실시예에서, 하나 이상의 트레이닝 시퀀스는 집적 회로(210)에 의해 전송되고 집적 회로(250)는 니블 기반으로 스큐를 측정한다. 집적 회로(250)는 스큐 정보를 다시 집적 회로(210)로 전송하여 니블 디-스큐 제어 회로(242)가 I/O 니블 인터페이스 회로(212 및 214) 외의 데이터를 클록하는 데 사용되는 클록 신호의 위상을 조절할 수 있다.
도 3은 메모리 디바이스의 평면도이다. 평면도(300)는 4개의 메모리 어레이(310, 320, 330 및 340)와, 4개의 I/O 니블 인터페이스 회로(312, 322, 332 및 342)와, 4개의 니블 디-스큐 제어 회로(314, 324, 334 및 344)를 도시하고 있다. 각 메모리 어레이는 하나의 I/O 니블 인터페이스 회로에 결합되는데, 이는 하나의 니블 디-스큐 제어 회로에 차례로 결합된다. 예를 들어, 메모리 어레이(310)와 니블 디-스큐 제어 회로(314)는 I/O 니블 인터페이스 회로(312)에 결합되고, 메모리 어레이(320)와 니블 디-스큐 제어 회로(324)는 I/O 니블 인터페이스 회로(322)에 결합되며, 메모리 어레이(330)와 니블 디-스큐 제어 회로(334)는 I/O 니블 인터페이스 회로(332)에 결합되고, 메모리 어레이(340)와 니블 디-스큐 제어 회로(344)는 I/O 니블 인터페이스 회로(342)에 결합된다.
도 3에 도시된 바와 같이, I/O 니블 인터페이스 회로는 집적 회로 다이 주위에 분산될 수 있다. 각 I/O 니블 인터페이스 회로는 더 큰 I/O 회로의 세그먼트를 형성하는데, 디-스큐는 세그먼트 단위로 수행된다. 예를 들어, 평면도(300)에 의해 표현되는 메모리 디바이스는 니블 디-스큐를 수행한다.
집적 회로 주변에 I/O 니블 인터페이스 회로를 분산하고, 니블 디-스큐를 수행하여, 설계 제한을 완화하면서 원하는 메모리 I/O 성능을 유지한다. 예를 들어, 도 3에 의해 표현되는 실시예에서, 설계자는 니블 내의 스큐를 낮게 유지하도록 제한될 수 있지만, 니블들간의 스큐 양을 허용하는 것이 자유롭다.
도 4는 본 발명의 다양한 실시예에 따른 흐름도를 도시하고 있다. 일부 실시예에서, 니블 디-스큐를 수행하는 데 방법(400)이 사용될 수 있다. 일부 실시예에서, 방법(400) 또는 그 일부가 니블 디-스큐 제어 회로에 의해 수행되는데, 그 실시예가 다양한 도면에 도시되어 있다. 다른 실시예에서, 메모리 제어기 또는 칩 셋에 의해 방법(400)이 수행된다. 방법(400)은 이 방법을 수행하는 특정 종류의 장치에 의해 한정되지 않는다. 방법(400)의 다양한 동작이 제공된 순서로 수행되거나, 상이한 순서로 수행될 수 있다. 또한, 일부 실시예에서, 도 4에 나열된 일부 동작은 방법(400)으로부터 생략된다.
방법(400)은 410에서 시작하는데, 여기서 첫 번째 트레이닝 시퀀스가 메모리 디바이스의 제 1 니블 인터페이스 상에 수신된다. 일부 실시예에서, 이는 전력 공급 또는 리셋 이벤트 동안에 메모리 디바이스에 트레이닝 시퀀스를 전송하는 메모 리 제어기에 대응한다. 트레이닝 시퀀스는 메모리 제어기와 메모리 디바이스 모두에 알려진 디지털 데이터 시퀀스를 포함할 수 있다. 예를 들어, 트레이닝 시퀀스는 0과 1이 교대되는 시퀀스를 포함할 수 있다.
420에서, 두 번째 트레이닝 시퀀스가 메모리 디바이스의 제 2 니블 인터페이스 상에 수신된다. 410과 420의 동작은 I/O 니블 인터페이스 회로(160 및 170)에서 트레이닝 시퀀스를 수신하는 집적 회로(150)(도 1)에 대응할 수 있다.
430에서, 클록 신호가 수신된다. 일부 실시예에서, 클록은 410과 420에서 수신되는 트레이닝 시퀀스와 동일한 소스로부터 수신된다. 예를 들어, 소스-동기 인터페이스를 갖는 메모리 제어기는 트레이닝 시퀀스 및 클록 신호 모두를 전송할 수 있다.
440에서, 제 1 니블 인터페이스 상의 데이터를 클록하는 제 1 클록 위상이 결정되고, 450에서, 제 2 니블 인터페이스 상의 데이터를 클록하는 제 2 클록 위상이 결정된다. 제 1 클록 위상 및 제 2 클록 위상의 각각은 이전 도면에 도시된 것과 같은 하나 이상의 니블 디-스큐 제어 회로에 의해 결정될 수 있다.
방법(400)에 도시된 동작의 완료에서, 니블 디-스큐는 2개의 I/O 니블 인터페이스 회로에 대해 수행되었다. 일부 실시예에서, 니블 디-스큐는 2개 이상의 니블 인터페이스에 대해 수행된다. 또한, 니블 디-스큐가 수행된 후, 데이터는 440 또는 450에서 결정된 클록 위상을 갖는 클록 신호를 사용하여 니블 인터페이스로 클록될 수 있다.
도 5는 본 발명의 다양한 실시예에 따른 시스템 도면을 도시하고 있다. 도 5는 칩셋(510), 무선 주파수(RF) 회로(560), 안테나(570), 메모리 디바이스(550) 및 도전체(502)를 포함하는 시스템(500)을 도시하고 있다. 칩셋(510)은 프로세서(520), 입력 출력(I/O) 제어기(530) 및 메모리 제어기(540)를 포함한다. 동작에서, 시스템(500)은 안테나(570)를 사용하여 신호를 송수신하고, 이들 신호는 도 5에 도시된 다양한 소자에 의해 처리된다. 안테나(570)는 방향성 안테나 또는 전방향성 안테나일 수 있다. 본 명세서에서 사용되는 바와 같이, 전방향성 안테나라는 용어는 적어도 하나의 평면에서 실질적으로 균일한 패턴을 갖는 임의의 안테나를 지칭한다. 예를 들어, 일부 실시예에서, 안테나(570)는 다이폴 안테나 또는 1/4 웨이브 안테나와 같은 전방향성 안테나일 수 있다. 또한, 예를 들어, 일부 실시예에서, 안테나(570)는 포물선 접시 안테나, 패치 안테나 또는 야기(Yagi) 안테나와 같은 방향성 안테나일 수 있다. 일부 실시예에서, 안테나(570)는 다수의 물리적 안테나를 포함할 수 있다.
무선 주파수 회로(560)는 안테나(570) 및 I/O 제어기(530)와 통신한다. 일부 실시예에서, RF 회로(560)는 통신 프로토콜에 대응하는 물리적 인터페이스(PHY)를 포함한다. 예를 들어, RF 회로(560)는 변조기, 복조기, 혼합기, 주파수 합성기, 저잡음 증폭기, 전력 증폭기 등을 포함할 수 있다. 일부 실시예에서, RF 회로(560)는 헤테로다인 수신기를 포함할 수 있고, 다른 실시예에서, RF 회로(560)는 직접 변환 수신기를 포함할 수 있다. 일부 실시예에서, RF 회로(560)는 복수의 수신기를 포함할 수 있다. 예를 들어, 복수의 안테나(570)를 갖는 실시예에서, 각 안테나는 대응 수신기에 결합될 수 있다. 동작에서, RF 회로(560)는 안테나(570)로부터 통신 신호를 수신하고, 아날로그 또는 디지털 신호를 I/O 제어기(530)에 제공한다. 또한, I/O 제어기(530)는 신호를 RF 회로(560)에 제공할 수 있는데, 이는 신호 상에서 동작하며 이들을 안테나(570)로 전송한다.
메모리 제어기(540)는 칩셋(510)과 메모리 디바이스(550)와 같은 메모리 디바이스 사이의 인터페이스를 제공한다. 메모리 제어기(540)는 I/O 회로(542)를 포함하여 메모리 디바이스(550)와 통신한다. 예를 들어, I/O 회로(542)는 도전체(502)에 의해 메모리 디바이스(550)에 결합되는 것이 도시되어 있다. 도전체(502)는 복수의 니블을 지원하는 복수의 도전체를 나타낸다. 예를 들어, 도전체(502)는 도전체(120, 130 및 140)를 포함할 수 있다(도 1, 2). I/O 회로(542)는 복수의 세그먼트를 포함할 수 있다. 예를 들어, I/O 회로(542)는 복수의 I/O 니블 인터페이스 회로를 포함할 수 있는데, 이는 이전 도면을 참조하여 설명된다. 또한, I/O 회로(542)는 하나 이상의 니블 디-스큐 제어 회로를 포함할 수 있다. I/O 회로(542)는 본 명세서에서 설명하는 임의의 니블 디-스큐 실시예 중 하나를 포함할 수 있다.
메모리 디바이스(550)는 본 명세서에서 설명하는 니블 디-스큐 실시예 중 하나를 포함할 수 있다. 예를 들어, 메모리 디바이스(550)는 I/O 회로의 복수의 세그먼트를 포함할 수 있는데, 각 세그먼트는 니블 디-스큐 회로를 포함한다. 또한, 메모리 디바이스(550)는 복수의 메모리 디바이스를 포함할 수 있는데, 메모리 디바이스 각각은 복수의 I/O 니블 인터페이스 회로를 포함하며, 하나 이상의 니블 디-스큐 제어 회로를 포함할 수 있다.
칩셋(510)은 임의의 개수의 집적 회로, 또는 "칩"을 포함할 수 있으며, 임의의 집적 레벨을 가질 수 있다. 예를 들어, 일부 실시예에서, 칩셋(510)은 개별 패키지에 프로세서(520)와 메모리 제어기(540)를 포함한다. 또한, 예를 들어, 일부 실시예에서, 칩셋(510)은 동일한 집적 회로 다이 상에 프로세서(520) 및 메모리 제어기(540)를 포함할 수 있거나, 함께 패키징되는 개별 집적 횔 다이 상에 포함할 수 있다.
도 5에 의해 표시되는 예시적 시스템은 셀룰러 전화, 개인 디지털 어시스턴트, 무선 근거리 인터페이스 또는 임의의 적합한 시스템을 포함한다. 니블 디-스큐에 대한 많은 다른 시스템 용도가 존재한다. 예를 들어, 칩셋(510)은 데스크탑 컴퓨터, 네트워크 브릿지 또는 라우터, 또는 안테나가 없는 임의의 다른 시스템에서 사용될 수 있다.
소정 실시예와 관련하여 본 발명을 설명하였지만, 본 발명의 사상과 범위를 벗어나지 않고 수정과 변형이 이루어질 수 있음을 당업자는 이해할 것이다. 이러한 수정과 변형은 본 발명의 범위와 청구범위 내에 해당하는 것으로 고려된다.

Claims (20)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 복수의 세그먼트를 포함하는 분할된 입력/출력(segmented I/O) 회로 -상기 복수의 세그먼트의 각각은 적어도 2 비트의 데이터에 대한 송신기를 포함하고, 상기 복수의 세그먼트의 각각은 독립 위상을 가진 상이한 클록 신호를 수신할 수 있도록 하는 개별 클록 입력을 포함함- 와,
    클록 회로와,
    상기 클록 회로로부터 클록 신호를 수신하고, 독립 위상을 가진 상기 상이한 클록 신호를 상기 복수의 세그먼트로 소싱(source)하도록 결합된 복수의 보간(interpolation) 회로를 포함하는
    메모리 제어기.
  5. 제 4 항에 있어서,
    상기 복수의 세그먼트의 각각은 4 비트의 데이터에 대한 송신기를 포함하는
    메모리 제어기.
  6. 제 4 항에 있어서,
    상기 I/O 회로는 PCI Express 순응(compliant) 직렬 링크 회로를 포함하는
    메모리 제어기.
  7. 제 4 항에 있어서,
    상기 복수의 보간 회로의 동작에 영향을 주는 제어 회로를 더 포함하는
    메모리 제어기.
  8. 제 7 항에 있어서,
    상기 제어 회로는 상기 I/O 회로에 결합되는 메모리 디바이스로부터 수신되는 피드백에 응답하여, 상기 복수의 보간 회로의 각각에 보간 값을 설정하도록 결합되는
    메모리 제어기.
  9. 제 4 항에 있어서,
    상기 복수의 세그먼트는 제 1 메모리 디바이스에 결합되는 적어도 2개의 세그먼트와 제 2 메모리 디바이스에 결합되는 적어도 2개의 세그먼트를 포함하는
    메모리 제어기.
  10. 메모리 디바이스로서,
    상기 메모리 디바이스 주위에 분산된 복수의 입력/출력(I/O) 회로 -상기 복수의 I/O 회로의 각각은 독립 위상을 가진 상이한 클록 신호를 수신할 수 있도록 하는 개별 클록 입력을 가짐- 와,
    복수의 디-스큐(de-skew) 회로를 포함하되,
    상기 복수의 디-스큐 회로의 각각은 상기 복수의 I/O 회로 중 대응하는 I/O 회로에 결합되고, 상기 복수의 디-스큐 회로의 각각은 독립 위상을 가진 클록 신호를 상기 복수의 I/O 회로 중 상기 대응하는 I/O 회로로 소싱하는 클록 보간기(clock interpolator)를 포함하는
    메모리 디바이스.
  11. 제 10 항에 있어서,
    상기 메모리 디바이스는 8 비트 폭 메모리 디바이스이고, 상기 복수의 I/O 회로는 2개의 4 비트 I/O 회로를 포함하는
    메모리 디바이스.
  12. 제 11 항에 있어서,
    상기 복수의 디-스큐 회로의 각각은 대응 4 비트 I/O 회로에 대해 단일 클록 신호를 소싱하는 클록 보간기를 포함하는
    메모리 디바이스.
  13. 제 10 항에 있어서,
    클록 신호를 수신하고 상기 복수의 디-스큐 회로에 상기 클록 신호를 소싱하는 클록 수신기 회로를 더 포함하는
    메모리 디바이스.
  14. 제 13 항에 있어서,
    상기 복수의 디-스큐 회로의 동작에 영향을 주도록 결합되는 제어 회로를 더 포함하는
    메모리 디바이스.
  15. 제 10 항에 있어서,
    상기 복수의 디-스큐 회로의 각각은 상기 복수의 I/O 회로 중 대응하는 I/O 회로에 단일 클록 신호를 소싱하는 클록 보간기를 포함하는
    메모리 디바이스.
  16. 전자 시스템으로서,
    안테나와,
    상기 안테나에 결합되는 무선 주파수 회로와,
    상기 무선 주파수 회로에 결합되는 칩셋 -상기 칩셋은 프로세서와 메모리 제어기를 포함함- 과,
    상기 메모리 제어기에 결합되는 복수의 입력/출력(I/O) 회로 및 복수의 디-스큐 회로를 갖는 메모리 디바이스를 포함하되,
    상기 복수의 I/O 회로는 상기 메모리 디바이스 주위에 분산되며,
    상기 복수의 디-스큐 회로의 각각은 상기 복수의 I/O 회로 중 대응하는 I/O 회로에 결합되며,
    상기 복수의 디-스큐 회로의 각각은 독립 위상을 가진 클록 신호를 상기 복수의 I/O 회로 중 상기 대응하는 I/O 회로로 소싱하는 클록 보간기를 포함하는
    전자 시스템.
  17. 제 16 항에 있어서,
    상기 메모리 디바이스는 8 비트 폭 메모리 디바이스이고,
    상기 복수의 I/O 회로는 2개의 4 비트 I/O 회로를 포함하는
    전자 시스템.
  18. 제 17 항에 있어서,
    상기 복수의 디-스큐 회로의 각각 내의 상기 클록 보간기는 대응 4 비트 I/O 회로에 대해 단일 클록 신호를 소싱하는
    전자 시스템.
  19. 제 16 항에 있어서,
    상기 메모리 디바이스는 상기 메모리 제어기로부터 클록 신호를 수신하고 상기 복수의 디-스큐 회로에 상기 클록 신호를 소싱하는 클록 수신기 회로를 더 포함하는
    전자 시스템.
  20. 제 19 항에 있어서,
    상기 메모리 디바이스는 상기 복수의 디-스큐 회로의 동작에 영향을 주도록 결합되는 제어 회로를 더 포함하는
    전자 시스템.
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