CN101346927B - 接收时钟偏斜消除的方法、设备和系统 - Google Patents

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Abstract

本发明提供了一种包括时钟偏斜消除电路的集成电路。该偏斜消除电路包括多个环路电路来对准接收到的带有数据眼的时钟，减少由电压和温度变化引起的时钟漂移的影响。

Description

接收时钟偏斜消除的方法、设备和系统
技术领域
本发明大致涉及时钟电路，更确切地说，涉及带有偏斜消除的时钟电路。
背景技术
集成电路，例如处理器和存储设备，通常使用数字数据信号和时钟信号来相互通信。某些系统使用“时钟转发”方案，其中发出数字数据信号的设备也发出关联的时钟信号。然后，在接收设备处用时钟信号来为接收到的数据计时(clock)。
图1显示了带有时钟转发的现有技术系统。系统100包括由导体120和122互相连接的集成电路110和150。集成电路110包括驱动器112和114，以分别驱动导体120上的数字数据信号和导体122上的时钟信号。集成电路150包括用来接收数字数据信号的接收器152，和用来接收时钟信号的接收器154。集成电路150也包括时序元件(sequential element)156，用来计时使用时钟信号的数据信号。
集成电路150中显示的不同信号通道经历信号传播延迟，其中的某些可以随着温度和电源电压的变化而变化。例如，传播延迟变化可以出现在接收器152和154和提供时钟和数据给时序元件156的信号线。时钟信号线被显示具有接地耦合，数据信号线被显示具有由附加缓冲器产生的延迟。一般而言，传输延迟可以在任何时钟或数据通道中由多种方式引入。
传输延迟中的变化可以导致时钟和数据信号之间的“偏斜”。例如，时钟信号的相位可以相对超前或落后于数据信号的相位。如果偏斜变得太大，那么时钟信号可能会不可靠地将数据信号计时入时序元件156。
附图说明
图1显示了带有时钟转发的现有技术系统；
图2显示了带有时钟偏斜消除的集成电路；
图3显示了时序图；
图4显示了根据本发明各实施例的流程图；和
图5和6显示了根据本发明各实施例的电子系统图。
具体实施例
在下文详细描述中，引用附图通过示例方式显示了本发明可实施的具体实施例。用足够细节来描述这些实施例，使本领域中的技术人员能够实践所述发明。可以理解，虽然本发明的各种实施例不同，但并不是必然互相排斥的。例如，在这里描述的与一个实施例有关的特定特征、结构或特性可以在其它实施例中被实现，而不偏离本发明的精神和范围。另外，可以理解，在每个公开的实施例中各个元件的位置和设置可以被修改，而不偏离所述发明的精神和范围。因此，下列的详细描述并不旨在限制，并且仅由适当解释的所附权利要求连同授予专利的等价物的全部范围来定义本发明的范围。在附图中，相似数字指的是贯穿若干幅图的相同或相似功能。
图2显示了带有时钟偏斜消除的集成电路。集成电路200在板202上接收输入时钟信号，在板252上接收输入数据信号，并将数字数据计时入时序元件256。时序元件256可以是任何类型的可以存储数字数据的时序元件。例如，时序元件可以包括锁存器、触发器，或类似器件。
在某些实施例中，数据信号在每个输入时钟信号周期内包含多于一个的数据符号。例如，在某些实施例中，输入数据信号可以在每个输入时钟信号周期内包含四个数据符号。集成电路200可以被用在高速系统中，所述高速系统使用转发、多相位时钟方案，其中输入时钟信号上的转换随着各数据组被接收。此说明的其余部分涉及如下实施例，所述实施例包括输入时钟信号上各转换的四个数据符号，但本发明不限于此。
在工作中，输入时钟(CKIN)被接收器204接收，被提供给主时钟发生器220和从延迟线(DL)222。如图2所示，主时钟发生器220提供控制信号给从延迟线222。在某些实施例中，集成电路200包括单个主时钟发生器和多个遍布在集成电路中的从延迟线。在其它实施例中，主时钟发生器220和从延迟线222组合在一起，作为单个时钟发生器来工作。在某些实施例中，主时钟发生器220实现为延迟锁定环(DLL)。在其它实施例中，主时钟发生器220实现为锁相环。
延迟线222产生多个不同相位的时钟。例如，延迟线222可以产生两个或更多个时钟信号，其具有大致固定的相位差，例如时钟相位之间相差45度或时钟相位之间相差90度。相位插值器(PI)224、226和228从延迟线222接收多个时钟信号，并在它们之间的相位中进行插值来产生本地时钟信号。相位插值器响应于从PI控制逻辑210接收到的控制信息而提供插值。
集成电路200包括多个环路电路来生成本地时钟信号和消除本地时钟信号的偏斜，所述本地时钟信号被用来可靠地计时输入数据。第一环路电路包括相位插值器224和226、时序元件256和PI控制逻辑210。第二环路电路包括相位插值器228、虚拟本地时钟树(dummy localclock tree)230、缓冲器及路由262、相位检测器(PD)232和PI控制逻辑210。
第一环路电路被用来在上电时将接收到的时钟相位修整入接收数据眼(received data eye)的中心。例如，已知链路训练(link training)数据模式可以在输入数据板252上接收，并且PI控制逻辑210可以通过修改相位插值器224和226的插值器设置而扫过本地时钟信号的时钟相位。基于来自时序元件256的反馈，PI控制逻辑210可以为相位插值器224和226选择合适的设置，以固定用来计时输入数据的本地时钟信号之间的相位关系。此过程被称为“链路训练”。
一旦完成链路训练，本地时钟信号之间的相位差依靠由PI控制逻辑210提供给相位插值器的PI控制编码来固定。第二控制环路运行以维持输入时钟信号和本地时钟信号在正常工作期间之间的相位关系。作为结果，除本地时钟信号之间的相对相位保持恒定外，本地时钟信号的绝对相位值相对于输入时钟信号保持大致恒定。可以使输入时钟信号和输入数据在板202和252上达到相位匹配，且本地时钟信号也与输入数据达到相位匹配，以允许将输入数据可靠计时入时序元件256的程度。第二环路电路修整去除由电压和温度变化导致的时钟相位变化，并且周期性的链接再训练不是必需的，除非出现例如环路被关闭和失锁这样的异常情况。
第二环路电路利用延迟匹配技术和环路锁定技术的组合来将本地时钟信号的相位锁定至输入时钟信号的相位。例如，相位插值器226产生通过本地时钟树234来驱动的时钟。本地时钟树234可以包括任何数量的缓冲器、倒相器、信号追踪和类似的器件。同样地，相位插值器228产生通过虚拟本地时钟树230来反馈的本地时钟信号。虚拟本地时钟树230包括与那些在本地时钟树234中存在的结构相等的结构，因而虚拟本地时钟树230和本地时钟树234具有大致相同的延迟特性(D2)。另外，缓冲器和路由260提供从接收器204到PD 232的时钟的通道，缓冲器和路由262在第二环路电路上位于相位插值器228和PD 232之间。缓冲器和路由262被提供来基本匹配缓冲器和路由260的延迟特性(D3)。
相位插值器224、226和228由相位插值器控制逻辑来并行控制。相位插值器控制逻辑运行以响应来自时序元件256在链路训练期间的反馈，也运行以响应来自相位检测器232在工作期间的相位误差信息。响应于从相位检测器232接收到的相位误差信息，PI控制逻辑210并行影响各不同相位插值器的工作。
下列序列是消除输入时钟信号的偏斜和修整去除由电压和温度变化导致的相位变化的运行实例。
1.将fbCK锁定至CK0d
2.链路初始化：运行数据上的链路训练序列，以为数据样本找到接收时钟的最佳位置。
3.固定所有3个PI之间的关系。
4.完成训练，让第二环路电路从此点开始补偿。
集成电路200可以是任何类型的集成电路。例如，集成电路200可以是存储设备、控制器、处理器，或任何其它接收时钟信号和数据信号的集成电路。在图2中刻意省略各种作为集成电路一部分的功能块，以在描述中提供清晰性。虽然在图2中只显示了一个输入时钟信号和一个输入数据信号，但本发明并不仅限于此。例如，可以消除很多数据信号相对于单个时钟信号的偏斜。此外，集成电路200可以包括多“端口”电路，其中每个端口电路接收一个时钟信号和多个数据信号。主时钟生成器220、PI控制逻辑210和其它功能块可以在多个数据信号通道之间，或多个端口之间，或两者之间被共享。
图3显示了时序图。图3的时序图显示了第二环路电路的工作。输入数据信号(DIN)和转发的源同步输入时钟信号(CKIN)到达在数据和时钟板202和252(图2)上的相位。由于匹配的数据和时钟接收器204和254，时序元件输入处的数据仍然与信号CK0(时钟接收器204的输出)同相，信号CK0是时钟信号的发散点。从CK0，一条通道沿Rx时钟树传播，通过从延迟线222、PI 226和本地时钟树234，并成为驱动时序元件256中至少一个的本地时钟信号LCK0。从CK0至LCK0的延迟被标识为D1。注意LCK0的上升沿处于通过链路训练的数据眼的中点。相位插值器228输出信号fbPIOut，所述输出信号在某些实施例中大约比LCK0加上本地时钟树234的延迟(D2)早45度。这个信号通过缓冲器和路由262(延迟D3)和虚拟本地时钟树230(D2)作为fbCK到达相位检测器(PD)。同时，其它时钟通道以CK0开始，通过匹配缓冲器和路由260(D3)的延迟通道，并作为CK0d终止于PD。PD检测CK0d和fbCK之间的相位差，调整PI控制编码来锁定两个信号，因而消除时钟漂移。
根据本发明的各种实施例，图4显示了流程图。在某些实施例中，方法400可以被用来完成时钟偏斜消除。在某些实施例中，方法400，或其中的部分，由集成电路中的输入/输出(I/O)电路来实现，其实施例在不同图中被显示。在其它实施例中，方法400由控制器或存储设备来实现。方法400不受限于实现方法的设备的特殊类型。方法400中的各种动作可以以出现的顺序来执行，或可以以不同的顺序来执行。此外，在某些实施例中，图4中列出的某些动作从方法400中被省略。
方法400在410开始，其中输入时钟信号被接收。在420，输入时钟信号被提供给时钟生成器。在某些实施例中，420的动作对应为提供输入时钟给延迟锁定环，在其它实施例中，420的动作对应为提供输入时钟给锁相环。410和420的动作对应为集成电路200(图2)接收CKIN和提供时钟给主时钟生成器220。
在430，数据的训练序列被接收。这可以在执行链路训练时发生。例如，当系统上电时，可以执行链路训练来消除时钟信号相对于数据信号的偏斜。此外，可以执行链路训练，如果各种环路电路中的任何一个失锁。
在440，执行相位插值。时钟生成器提供多个时钟信号，并且多个时钟信号之间的相位插值被执行以产生至少一个本地时钟信号，以可靠地计时数据的训练序列和产生至少一个用于反馈的其它本地时钟信号。在某些实施例中，时钟生成器包括主时钟生成器和一个或多个从延迟线。在这些实施例中，多个时钟信号可以由主时钟生成器或从延迟线来提供。现在回过来参见图2，440的动作对应为相位插值器226和224产生时钟信号，所述时钟信号具有合适的相位以将数据计时入时序元件256。440的动作还对应为相位插值器228产生用于反馈的fbPIOut。
在450，通过改变在440处执行的插值，输入时钟信号被相位锁定至至少一个其它本地时钟信号。例如，PD 232将fbCK相位锁定至CK0d。通过响应于任何存在的相位错误改变相位插值器控制编码，第二环路电路保持这两个信号被锁定。在某些实施例中，450的动作先于，或与方法440的其它动作同时执行。就是说，图2的第一和第二环路电路可以被允许以任何顺序或同步来锁定。
图5显示了根据本发明各实施例的电子系统。电子系统500包括处理器510、存储控制器520、存储器530、输入/输出(I/O)控制器540、射频(RF)电路550，和天线560。在工作中，系统500使用天线560来发送和接收信号，这些信号由图5中显示的各种元件来处理。天线560可以是定向天线或全向天线。就像在这里使用的，术语“全向天线”指的是在至少一个平面里具有基本统一模式的任何天线。例如，在某些实施例中，天线560可以是例如偶极天线或1/4波长天线这样的全向天线。也例如，在某些实施例中，天线560可以是例如抛物碟天线(parabolic dish antenna)、贴片天线或八木天线这样的定向天线。在某些实施例中，天线560可以包括多个物理天线。
射频电路550与天线560和I/O控制器540通信。在某些实施例中，射频电路550包括对应于通信协议的物理接口(PHY)。例如，RF电路550可以包括调制器、解调器、混频器、频率合成器、低噪声放大器、功率放大器，和类似器件。在某些实施例中，RF电路550可以包括外差式接收机，在其它实施例中，RF电路550可以包括直接转换接收器。在某些实施例中，RF电路550可以包括多个接收器。例如，在带有多个天线560的实施例中，每个天线可以被耦合到相应的接收器。在工作中，RF电路550从天线560接收通信信号，并提供模拟或数字信号给I/O控制器540。此外，I/O控制器540可以提供信号给RF电路550，所述RF电路在信号上工作，然后传送信号至天线560。
处理器510可以是任何类型的处理设备。例如，处理器510可以是微处理器、微控制器，或类似器件。此外，处理器510可以包括任何数量的处理器内核，或可以包括任何数量的单独处理器。
存储控制器520在处理器510和图5中显示的其它设备之间提供通信通道。在某些实施例中，存储控制器520也是提供其它功能的集线器设备的一部分。如图5所示，存储控制器520被耦合到处理器510、I/O控制器540和存储器530。
存储器530可以包括任何在这里描述过的时钟偏斜消除实施例。例如，存储设备530可以包括图2描述的电路。此外，存储器530可以包括多个存储设备，其中每个存储设备包括图2描述的电路。存储器530可以是任何类型的存储技术。例如，存储器530可以是随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、例如FLASH存储器这样的非易失性存储器，或任何其它类型的存储器。
存储器530可以表示一个或多个存储器模块上的单个存储设备或多个存储设备。存储控制器520通过总线522提供数据给存储器530，并响应读请求而从存储器530接收数据。命令和/或地址可以通过导体而不是总线522或通过总线522被提供给存储器530。存储控制器530可以接收来自处理器510或其它源的将被存储在存贮器530中的数据。存储控制器520可以从存储器530提供至处理器510或其它目的地的数据。总线522可以是双向总线或单向总线。总线522可以包括很多并行导体。信号可以是差分或单端的。在某些实施例中，总线522使用转发、多相时钟方案来工作。
存储控制器520也被耦合到I/O控制器540，并在处理器510和I/O控制器540之间提供通信通道。I/O控制器540包括用于与例如串行端口、并行端口、通用串行总线(USB)和类似的I/O电路通信的电路。如图5所示，I/O控制器540提供通信通道给RF电路550。
图6显示了根据本发明各实施例的电子系统。电子系统600包括存储器530、I/O控制器540、RF电路550和天线560，其中所有都在上面的图5中描述过。电子系统600也包括处理器610和存储控制器620。如图6所示，存储控制器620被包括在处理器610中。处理器610可以是上面参考处理器510描述过(图5)的任何类型的处理器。处理器610不同于处理器510的地方在于，处理器610包括存储控制器620，而处理器510不包括存储控制器。
图5和6表现的实例系统包括台式计算机、膝上式计算机、蜂窝电话、个人数字助理、无线局域网接口，或任何其它适当的系统。很多其它系统使用时钟偏斜消除存在。例如，在这里描述的时钟偏斜消除实施例可以被用于服务器计算机、网桥或路由器，或任何其它带有或没有天线的系统。
虽然已经接合特定实施例描述了本发明，但是可以理解，就如本领域中的技术人员容易理解的，可以采取修改和变型而不偏离所述发明的精神和范围。这样的修改和变型被认为包含在本发明和所附权利要求的范围内。

Claims (22)

1.一种用于接收时钟偏斜消除的集成电路，包括：
时钟输入板，以接收输入时钟信号；
数据输入板，以接收数据信号；
时钟生成器，被耦合以接收所述输入时钟信号；
多个相位插值器，以响应于所述时钟生成器而产生多个本地时钟信号，其中所述多个本地时钟信号中的至少一个具有适于计时所述数据信号的相位；
相位检测器，被耦合以比较所述输入时钟信号和所述多个本地时钟信号中的一个；及
相位插值器控制逻辑，以响应于来自所述相位检测器的信号和来自时序元件在链路训练期间的反馈而影响所述多个相位插值器的工作。
2.根据权利要求1中所述的集成电路，其特征在于，所述多个相位插值器包含：
第一相位插值器，以产生第一本地时钟信号；
第二相位插值器，以产生提供到所述相位检测器的第二本地时钟信号。
3.根据权利要求2中所述的集成电路，其特征在于，所述多个相位插值器还包含第三相位插值器，以产生相对于所述第一本地时钟信号90度处的第三本地时钟信号。
4.根据权利要求3中所述的集成电路，其特征在于，所述第一、第二和第三相位插值器由所述相位插值器控制逻辑并行控制。
5.根据权利要求2中所述的集成电路，其特征在于，还包括：
时序元件，被耦合以接收所述数据信号；
第一本地时钟树，被耦合以提供所述第一本地时钟信号到所述时序元件；和
虚拟本地时钟树，被耦合以提供所述第二本地时钟信号到所述相位检测器，其中所述虚拟本地时钟树和所述第一本地时钟树具有相同的延迟特性。
6.根据权利要求1中所述的集成电路，其特征在于，所述多个相位插值器产生多个本地时钟信号，以便为所述输入时钟信号的各周期计时所述数据信号四次。
7.根据权利要求6中所述的集成电路，其特征在于，所述多个相位插值器产生90度分离的两个本地时钟信号，以便为所述输入时钟信号的各周期计时所述数据信号四次。
8.根据权利要求1中所述的集成电路，其特征在于，所述时钟生成器包括主延迟锁定环和从延迟线。
9.根据权利要求1中所述的集成电路，其特征在于，所述时钟生成器包括锁相环。
10.一种具有时钟偏斜消除环路电路的集成电路，其中所述环路电路包含接收输入时钟信号的时钟生成器、在从所述时钟生成器接收的信号相位之间插值的相位插值器、及比较所述输入时钟信号的相位和从所述相位插值器接收的第一本地时钟信号的相位的相位检测器，其中所述相位插值器响应于来自所述相位检测器的相位误差信息和来自时序元件在链路训练期间的反馈而进行插值。
11.根据权利要求10中所述的集成电路，其特征在于，还包括响应所述相位误差信息的第二相位插值器，所述第二相位插值器被耦合从而提供第二本地时钟信号以计时时序元件。
12.根据权利要求11中所述的集成电路，其特征在于，还包括第一本地时钟树，被耦合以提供所述第二本地时钟信号给所述时序元件，并且虚拟本地时钟树被耦合以提供所述第一本地时钟信号给所述相位检测器，其中所述虚拟本地时钟树和所述第一本地时钟树具有相同的延迟特性。
13.根据权利要求10中所述的集成电路，其特征在于，还包括响应所述相位误差信息的第二和第三相位插值器，所述第二和第三相位插值器被耦合，从而提供本地时钟信号以便为所述输入时钟信号的各周期计时四个数据符号。
14.根据权利要求13中所述的集成电路，其特征在于，还包括相位插值器控制逻辑，以接收所述相位误差信息并影响所述相位插值器和所述第二和第三相位插值器的工作。
15.一种用于接收时钟偏斜消除的方法，包括：
接收输入时钟信号；
提供所述输入时钟信号到时钟生成器；
接收数据的训练序列；
在由所述时钟生成器提供的时钟信号的相位之间进行插值，以产生至少一个本地时钟信号来可靠地计时数据的训练序列，并产生用于反馈的至少一个其它本地时钟信号；和
通过修改所述插值来将所述输入时钟信号相位锁定到所述至少一个其它本地时钟信号。
16.根据权利要求15中所述的方法，其特征在于，产生至少一个时钟信号的插值包括产生具有相位的第一本地时钟信号的插值；和产生第二本地时钟信号的插值，所述第二本地时钟信号相对于所述第一本地时钟信号的相位具有固定的相位关系。
17.根据权利要求15中所述的方法，其特征在于，还包括为所述输入时钟信号的各周期而计时所述训练序列中的四个数据符号。
18.根据权利要求15中所述的方法，其特征在于，还包括延迟匹配第一本地时钟树和虚拟本地时钟树，其中所述第一本地时钟树包含至少一个缓冲器来发送所述至少一个本地时钟信号来可靠地计时数据的所述训练序列，其中所述虚拟本地时钟树包含至少一个缓冲器来发送用于反馈的所述至少一个其它本地时钟信号。
19.一种用于接收时钟偏斜消除的电子系统，包括：
天线；
射频电路，耦合到所述天线；
控制器，耦合到所述射频电路；及
耦合到所述控制器的存储设备，所述存储设备包含用来接收输入时钟信号的时钟输入板、用来接收数据信号的数据输入板、被耦合以用来接收所述输入时钟信号的时钟生成器、响应所述时钟生成器而用来产生多个本地时钟信号的多个相位插值器，其中所述多个本地时钟信号中的至少一个具有适于计时所述数据信号的相位，还包括被耦合以用来比较所述输入时钟信号和所述多个本地时钟信号中的一个的相位检测器、及响应来自所述相位检测器的信号和来自时序元件在链路训练期间的反馈而用来影响所述多个相位插值器工作的相位插值器控制逻辑。
20.根据权利要求19中所述的电子系统，其特征在于，所述多个相位插值器包含：
第一相位插值器，以产生第一本地时钟信号；
第二相位插值器，以产生相对于所述第一本地时钟信号90度处的第二本地时钟信号；和
第三相位插值器，以产生提供到所述相位检测器的第三本地时钟信号。
21.根据权利要求20中所述的电子系统，其特征在于，所述第一、第二和第三相位插值器由所述相位插值器逻辑来并行控制。
22.根据权利要求20中所述的电子系统，其特征在于，所述存储设备还包括：
时序元件，被耦合以接收所述数据信号；
第一本地时钟树，被耦合以提供所述第一本地时钟信号给所述时序元件；及
虚拟本地时钟树，被耦合以提供所述第三本地时钟信号给所述相位检测器，其中所述虚拟本地时钟树和所述第一本地时钟树具有相同的延迟特性。
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