KR20130032505A - 반도체 시스템 - Google Patents

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KR20130032505A
KR20130032505A KR1020110096135A KR20110096135A KR20130032505A KR 20130032505 A KR20130032505 A KR 20130032505A KR 1020110096135 A KR1020110096135 A KR 1020110096135A KR 20110096135 A KR20110096135 A KR 20110096135A KR 20130032505 A KR20130032505 A KR 20130032505A
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나광진
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에스케이하이닉스 주식회사
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Abstract

반도체 시스템은 제 1 및 제 2 클럭 채널을 포함한다. 상기 제 1 클럭 채널은 제 1 클럭을 컨트롤러로부터 메모리로 전송한다. 상기 제 2 클럭 채널을 상기 제 1 클럭과 위상 차이가 90도인 제 2 클럭을 상기 컨트롤러로부터 상기 메모리로 전송한다.

Description

반도체 시스템 {SEMICONDUCTOR SYSTEM}
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 컨트롤러와 메모리를 포함하는 반도체 시스템에 관한 것이다.
컨트롤러와 메모리는 복수의 채널을 통해 통신한다. 상기 채널은 커맨드 전송을 위한 커맨드 채널, 클럭 전송을 위한 클럭 채널 또는 데이터 전송을 위한 데이터 채널 등과 같은 것을 포함한다. 상기 컨트롤러는 메모리로 클럭을 전송하고, 상기 클럭에 동기하여 커맨드 및 데이터를 전송한다. 상기 메모리는 상기 클럭 채널을 통해 상기 클럭을 수신하며, 상기 클럭에 동기하여 상기 커맨드 및 데이터 채널을 통해 전송되는 커맨드 및 데이터를 수신한다. 따라서, 상기 클럭에 기초하여 상기 컨트롤러는 상기 메모리와 통신할 수 있다. 반대로, 상기 메모리에서 상기 컨트롤러로 데이터를 전송하는 경우도 마찬가지이다.
도 1은 채널을 통해 컨트롤러로부터 메모리로 전송되는 클럭 및 상기 메모리에서 생성되는 내부 클럭을 예시적으로 보여주는 타이밍도이다. 도 1에서, 컨트롤러는 제 1 및 제 2 클럭(HCLK, WCLK)을 상기 메모리로 전송한다. 상기 제 2 클럭(WCLK)은 데이터의 입출력 동작을 위해 사용될 수 있는 클럭이고, 상기 제 1 클럭(HCLK)은 상기 데이터 입출력 동작을 제외한 모든 동작에서 사용될 수 있는 클럭이다. 메모리는 상기 제 1 및 제 2 클럭(HCLK, WCLK)을 수신하여 제 1 내지 제 2 내부 클럭(CLK0, CLK90)을 생성한다. 상기 제 1 및 제 2 내부 클럭(CLK0, CLK90)은 예를 들어, 메모리가 Double Data Rate(DDR) 동작을 수행하기 위해 생성된다. 상기 제 2 클럭(WCLK)의 라이징 에지와 폴링 에지에 동기하여 데이터가 입출력될 수 있도록 상기 제 1 및 제 2 내부 클럭(CLK0, CLK90)은 90도의 위상 차이를 갖는다.
상기 컨트롤러는 상기 메모리와 고속으로 데이터 통신을 하기 위해 상기 제 1 클럭(HCLK)과 위상은 동일하지만 2배의 주파수를 갖는 상기 제 2 클럭(WCLK)을 생성하여 출력한다. 다만, 상기 메모리는 내부적으로 2배의 주파수를 갖는 클럭으로 동작하지 않으므로, 상기 제 1 및 제 2 클럭(HCLK, WCLK)을 수신하여 상기 제 1 및 제 2 내부 클럭(CLK0, CLK90)을 생성하는 클럭 생성부를 구비한다.
또한, 상기 컨트롤러는 상기 제 2 클럭(WCLK)이 제 1 클럭(HCLK)과 위상이 일치하는지 여부를 메모리로부터 피드백 받는다. 상기 제 1 및 제 2 클럭(HCLK, WCLK)의 위상이 일치하지 않는 경우 상기 위상을 일치시키는 트레이닝 동작을 수행한다. 따라서, 상기 컨트롤러 및 메모리는 상기 트레이닝 동작을 위한 회로들을 구비해야 한다.
도 2a 및 2b는 파워다운 모드 탈출 시점에 따라 제 1 및 제 2 내부 클럭이 정상적으로 생성된 경우와 잘못된 타이밍에 생성된 경우를 예시하는 타이밍도이다. 메모리는 전력소모를 감소시키기 위해 파워다운 모드(PWRDN)로 동작하고, 상기 파워다운 모드(PWRDN)에서 데이터 통신은 수행되지 않는다. 따라서, 상기 메모리는 상기 파워다운 모드(PWRDN)에서 상기 제 2 클럭(WCLK)을 수신하지 않을 수 있다. 상기 메모리는 상기 파워다운 모드(PWRDN) 종료 시 상기 제 1 및 제 2 클럭(HCLK, WCLK)을 수신하여 상기 제 1 및 제 2 내부 클럭(CLK0, CLK90)을 생성할 수 있다. 상기 메모리는 상기 제 2 클럭(WCLK)의 라이징 에지에서 상기 제 1 내부 클럭(CLK0)을 생성하므로, 상기 파워다운 모드가 상기 제 1 클럭(HCLK)의 로우 레벨 구간에서 종료(Power down mode exit)되는 경우, 상기 제 1 클럭(HCLK)과 상기 제 2 클럭(WCLK)의 라이징 에지에서 상기 제 1 내부 클럭(CLK0)을 정상적으로 생성할 수 있다.
반대로, 상기 파워다운 모드(PWRDN)가 상기 제 1 클럭(HCLK)의 하이 레벨에서 종료되는 경우(Power down mode exit), 상기 제 1 클럭(HCLK)의 폴링 에지와 상기 제 2 클럭(WCLK)의 라이징 에지에서, 즉 잘못된 타이밍에 제 1 내부 클럭(CLK0)이 생성된다. 이 경우, 컨트롤러는 상기 제 1 내부 클럭(CLK0)과 제 2 내부 클럭(CLK90)의 위상을 반전시키는 명령을 상기 메모리로 전송하여, 상기 제 1 내부 클럭(CLK0)이 상기 제 1 클럭(HCLK) 및 제 2 클럭(WCLK)의 라이징 에지에서 생성될 수 있도록 하는 일련의 조정 과정이 추가로 요구된다.
본 발명은 상기와 같은 문제점을 해결하기 위해서 멀티 페이즈 클럭을 전송하는 채널을 구비하는 반도체 시스템을 제공하는 것을 그 목적으로 한다.
본 발명의 일 실시예에 따른 반도체 시스템은 제 1 클럭을 컨트롤러로부터 메모리로 전송하는 제 1 클럭 채널; 및 상기 제 1 클럭과 위상 차이가 90도인 제 2 클럭을 상기 컨트롤러로부터 상기 메모리로 전송하는 제 2 클럭 채널을 포함한다.
본 발명의 다른 실시예에 따른 반도체 시스템은 제 1 클럭을 컨트롤러로부터 메모리로 전송하는 제 1 클럭 채널; 상기 제 1 클럭과 주파수가 동일한 제 2 클럭을 상기 컨트롤러로부터 상기 메모리로 전송하는 제 2 클럭 채널; 및 상기 제 2 클럭과 주파수가 동일하고, 제 2 클럭과 위상이 다른 제 3 클럭을 상기 컨트롤러로부터 상기 메모리로 전송하는 제 3 클럭 채널을 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 시스템은 노멀 모드에서 상기 제 1 클럭 및 상기 제 1 클럭과 위상 차이가 90인 제 2 클럭을 출력하는 컨트롤러; 및 상기 제 1 및 제 2 클럭에 응답하여 동작하는 메모리를 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 시스템은 노멀 모드에서 제 1 클럭, 상기 제 1 클럭과 주파수가 동일한 제 2 클럭 및 상기 제 2 클럭과 주파수가 동일하고 위상이 다른 제 3 클럭을 출력하는 컨트롤러; 및 상기 제 1 내지 제 3 클럭에 응답하여 동작하는 메모리를 포함한다.
본 발명에 의하면, 트레이닝 동작을 위한 회로들이 불필요해지기 때문에 회로 면적을 확보할 수 있다. 또한, 파워다운 모드 탈출 시, 메모리의 빠른 리셋 동작이 가능하다. 또한, 채널을 통해 주파수가 일정한 클럭을 전송하므로 반도체 시스템에서 소모되는 전력을 감소시킬 수 있다.
도 1은 채널을 통해 컨트롤러로부터 메모리로 전송되는 클럭 및 상기 메모리에서 생성되는 내부 클럭을 예시적으로 보여주는 타이밍도,
도 2는 도 2a 및 2b는 파워다운 모드 탈출 시점에 따라 제 1 및 제 2 내부 클럭이 정상적으로 생성된 경우와 잘못된 타이밍에 생성된 경우를 예시하는 타이밍도,
도 3은 본 발명의 일 실시예에 따른 반도체 시스템의 개략적인 블록도 및 채널을 통해 전송되는 클럭을 보여주는 타이밍도,
도 4는 본 발명의 다른 실시예에 따른 반도체 시스템의 개략적인 블록도 및 채널을 통해 전송되는 클럭을 보여주는 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 시스템을 개략적으로 도시하는 블록도이다. 도 3에서, 상기 반도체 시스템은 컨트롤러(100) 및 메모리(200)를 포함한다. 상기 컨트롤러(100) 및 메모리(200)는 복수의 채널을 통해 통신한다. 상기 복수의 채널은 커맨드 채널, 클럭 채널 및 데이터 채널 등을 포함할 수 있다. 상기 컨트롤러(100) 및 메모리(200)는 상기 복수의 채널을 통해 필요한 신호의 전송을 함으로써 서로 통신할 수 있다. 도 3에서, 복수의 채널 중 클럭 채널이 도시되어 있으며, 상기 클럭 채널은 제 1 및 제 2 클럭 채널(10, 20)을 포함한다. 상기 메모리(200)는 상기 클럭 채널(10, 20)을 통해 상기 컨트롤러(100)로부터 출력되는 클럭을 수신함으로써 상기 컨트롤러(100)와 동기되어 동작할 수 있다.
상기 컨트롤러(100)는 제 1 클럭(HCLK0)을 상기 제 1 클럭 채널(10)로 출력하고, 상기 제 1 클럭(HCLK0)은 상기 제 1 클럭 채널(10)을 통해 상기 메모리(200)로 전송된다. 상기 컨트롤러(100)는 제 2 클럭(HCLK90)을 상기 제 2 클럭 채널(20)로 출력하고, 상기 제 2 클럭(HCLK90)은 상기 제 2 클럭 채널(20)을 통해 상기 메모리(200)로 전송된다.
본 발명의 일 실시예에서, 상기 제 1 클럭(HCLK0)과 제 2 클럭(HCLK90)은 주파수가 동일하다. 본 발명의 일 실시예에서, 상기 제 2 클럭(HCLK90)은 상기 제 1 클럭(HCLK0)과 위상 차이가 90도이다. 상기 컨트롤러(200)는 위상지연루프 회로(110, PLL)를 포함한다. 상기 제 1 및 제 2 클럭(HCLK0, HCLK90)은 상기 컨트롤러(100)의 상기 위상고정루프 회로(110)에서 생성된다. 상기 위상고정루프 회로(110)는 멀티 페이즈 클럭을 생성할 수 있는 일반적인 기술로 이해될 수 있다. 상기 컨트롤러(100)는 상기 위상고정루프 회로(110)를 구비하는 것이 일반적이므로, 상기 제 1 클럭(HCLK0) 및 상기 제 1 클럭(HCLK0)과 위상 차이를 갖는 제 2 클럭(HCLK90)을 생성하기 위해서 상기 위상고정루프 회로(110) 외에 별도의 클럭 생성회로를 구비할 필요가 없다.
상기 메모리(200)는 상기 제 1 클럭(HCLK0) 및 상기 제 1 클럭(HCLK0)과 위상 차이가 90인 제 2 클럭(HCLK90)을 수신하여 4개의 내부 클럭(CLK0, CLK90, CLK180, CLK270)을 생성할 수 있다. 즉, 상기 제 1 클럭의 차동 클럭(HCLK180) 및 상기 제 2 클럭의 차동 클럭(HCLK270)을 이용하여, 상기 제 1 내부 클럭(CLK0)을 기준으로 각각 90도씩 위상 차이를 갖는 4개의 내부 클럭(CLK0, CLK90, CLK180, CLK270)을 생성할 수 있다. 상기 내부 클럭(CLK0, CLK90, CLK180, CLK270)은 상기 메모리(200)가 상기 컨트롤러(100)로부터 데이터를 수신하거나 상기 컨트롤러(100)로 데이터를 출력할 때 사용된다.
상기 메모리(200)는 상기 컨트롤러(100)의 제어에 의해 파워다운 모드에 진입하거나 파워다운 모드를 종료하고 노멀 모드로 진입할 수 있다. 상기 파워다운 모드는 저전력 모드 또는 대기 모드로도 언급될 수 있으며, 상기 메모리(200)가 소비하는 전력이 감소되는 모드를 의미할 수 있다. 상기 노멀 모드는 상기 파워다운 모드를 제외한 모든 모드 또는 동작 상태를 의미할 수 있다. 상기 파워다운 모드에서 상기 메모리(200)는 상기 컨트롤러(100)와 데이터 통신을 하지 않는다. 상기 파워다운 모드를 탈출하여 노멀 모드로 진입할 때, 상기 메모리(200)는 상기 컨트롤러(100)와 통신을 준비하기 위해 빠르게 리셋 되어야 한다. 파워다운 모드에서 상기 컨트롤러(100)는 상기 제 1 클럭(HCLK0)을 출력하고, 상기 제 2 클럭(HCLK90)을 출력하지 않을 수 있다. 따라서, 상기 메모리(200)는 상기 제 1 클럭(HCLK0)만을 수신하므로, 상기 제 2 클럭(HCLK90)의 토글링에 의한 전력 소모를 감소시킬 수 있다.
상기 노멀 모드에서, 상기 컨트롤러(100)는 상기 제 1 및 제 2 클럭(HCLK0, HCLK90)을 모두 출력하고, 상기 메모리(200)는 상기 제 1 및 제 2 클럭(HCLK0, HCLK90)을 모두 수신한다. 상기 메모리(200)는 상기 제 1 및 제 2 클럭(HCLK0, HCLK90)을 수신하여 데이터 통신을 위한 상기 내부 클럭(CLK0, CLK90, CLK180, CLK270)을 바로 생성할 수 있다. 상기 내부 클럭(CLK180, CLK270)은 상기 내부 클럭(CLK0, CLK90)을 반전하는 회로를 통해 얻어질 수도 있고, 별도의 클럭 채널을 통해 상기 컨트롤러(100)로부터 상기 메모리(200)로 전송되는 클럭으로부터 생성될 수 있다.
본 발명의 실시예에서, 상기 컨트롤러는 제 3 및 제 4 클럭(HCLK180, HCLK270)을 더 출력할 수 있다. 또한, 상기 반도체 시스템은 상기 제 3 및 제 4 클럭(HCLK180, HCLK270)을 상기 메모리(200)로 전송하는 제 3 및 제 4 클럭 채널(미도시)을 더 포함할 수 있다. 상기 제 3 클럭(HCLK180)은 상기 제 1 클럭(HCLK0)과 위상 차이가 180도 이고, 상기 제 4 클럭(HCLK270)은 상기 제 2 클럭(HCLK90)과 위상 차이가 180도 이다. 상기 반도체 시스템이 제 1 내지 제 4 클럭 채널을 구비하고, 상기 메모리(200)가 상기 제 1 내지 제 4 클럭(HCLK0, HCLK90, HCLK180, HCLK270)을 수신함으로써, 4개의 내부 클럭(CLK0, CLK90, CLK180, CLK270)이 바로 생성될 수 있다. 즉, 상기 메모리(200)는 데이터 입출력 동작을 위한 상기 내부 클럭(CLK0, CLK90, CLK180, CLK270)을 생성하기 위해 클럭 생성부 등과 같은 회로를 별도로 구비할 필요가 없다. 또한, 파워다운 모드 종료시, 상기 제 1 내지 제 4 클럭(HCLK0, HCLK90, HCLK180, HCLK270)을 수신하여 바로 상기 내부 클럭(CLK0, CLK90, CLK180, CLK270)을 생성할 수 있다. 따라서, 파워다운 모드 종료 시 빠르게 리셋될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 시스템을 개략적으로 보여주는 블록도이다. 도 4에서, 상기 반도체 시스템은 컨트롤러(300), 메모리(400), 제 1 내지 제 3 클럭 채널(50, 60, 70)을 포함한다. 상기 컨트롤러(300)는 제 1 내지 제 3 클럭(HCLK0, WCLK0, WCLK90)을 생성하여 출력한다. 상기 제 1 클럭 채널 내지 제 3 클럭 채널(50, 60, 70)은 각각 상기 제 1 내지 제 3 클럭(HCLK0, WCLK0, WCLK90)을 전송하고, 상기 메모리(400)는 상기 제 1 내지 제 3 클럭 채널(50, 60, 70)을 통해 전송되는 상기 제 1 내지 제 3 클럭(HCLK0, WCLK0, WCLK90)을 수신한다.
본 발명의 실시예에서, 상기 제 2 클럭(WCLK0)은 상기 제 1 클럭(HCLK0)과 동일한 주파수를 갖는다. 상기 제 3 클럭(WCLK90)은 상기 제 2 클럭(WCLK0)과 동일한 주파수를 갖고, 다른 위상을 갖는다. 바람직하게는, 상기 제 3 클럭(WCLK90)은 상기 제 2 클럭(WCLK0)과 90도의 위상 차이를 가질 수 있다.
상기 제 2 및 제 3 클럭(WCLK0, WCLK90)은 상기 메모리(400)가 컨트롤러(300)로부터 데이터를 입력 받거나 상기 컨트롤러(300)로 데이터를 출력하는 동작에 사용되는 클럭이다. 상기 제 1 클럭(HCLK0)은 상기 메모리(400)의 데이터 입출력 동작을 제외한 동작에 사용되는 클럭으로, 한정하는 것은 아니지만 예를 들어, 컨트롤러로(300)부터 수신되는 커맨드 및 어드레스 등의 신호를 내부적으로 처리하기 위해 사용되는 클럭일 수 있다. 상기 메모리(400)의 데이터 입출력 동작은 컨트롤러(300)와의 정확한 통신을 위해 상기 커맨드 및 어드레스 신호의 처리에 사용되는 클럭과 별도의 클럭을 사용하는 것이 바람직하다. 또한, 상기 메모리에(400)서 데이터 입출력 동작을 위한 회로 블록과 그 외의 동작을 하는 회로 블록은 위치 또는 구조상 분리되어 있기 때문에, 데이터 입출력 동작용 클럭과 커맨드 또는 어드레스 처리용 클럭은 분리하여 사용하는 것은 상기 컨트롤러(300)와 상기 메모리(400) 사이의 원활한 통신을 돕는다.
상기 제 1 내지 제 3 클럭(HCLK0, WCLK0, WCLK90)은 상기 컨트롤러가 포함하는 위상고정루프 회로(310)로부터 생성될 수 있다. 상기 메모리(400)는 상기 제 2 클럭(WCLK0) 및 상기 제 3 클럭(WCLK90)을 수신하여 4개의 내부 클럭(CLK0, CLK90, CLK180, CLK270)을 생성할 수 있다. 즉, 상기 제 2 클럭의 차동 클럭(WCLK180) 및 상기 제 3 클럭의 차동 클럭(WCLK270)을 이용하여, 상기 제 1 내부 클럭(CLK0)을 기준으로 각각 90도씩 위상 차이를 갖는 4개의 내부 클럭(CLK0, CLK90, CLK180, CLK270)을 생성할 수 있다. 상기 내부 클럭(CLK0, CLK90, CLK180, CLK270)은 상기 메모리(400)가 상기 컨트롤러(300)로부터 데이터를 수신하거나 상기 컨트롤러(300)로 데이터를 출력할 때 사용된다.
상기 제 2 및 제 3 클럭(WCLK0, WCLK90)은 상기 메모리(400)의 데이터 입출력 동작에 사용되므로, 상기 컨트롤러(300)에 의해 상기 메모리(400)가 파워다운 모드에 진입하면, 상기 컨트롤러(300)는 상기 제 1 클럭(HCLK0)을 출력하고 상기 제 2 및 제 3 클럭(WCLK0, WCLK90)을 출력하지 않으며, 상기 메모리(400)도 제 1 클럭(HCLK0)을 수신하며, 상기 제 2 및 제 3 클럭(WCLK0, WCLK90)을 수신하지 않는다.
파워다운 모드가 종료되고 노멀 모드에 진입하면, 상기 메모리(400)는 상기 컨트롤러(300)로부터 제 1 내지 제 3 클럭(HCLK0, WCLK0, WCLK90)을 모두 수신한다. 상기 메모리(400)는 상기 제 2 및 제 3 클럭(WCLK0, WCLK90)을 수신하여 상기 내부 클럭(CLK0, CLK90, CLK180, CLK270)을 생성한다. 상기 메모리(400)는 상기 제 2 및 제 3 클럭(WCLK0, WCLK90)에 기초하여 데이터 통신을 위한 상기 내부 클럭(CLK0, CLK90, CLK180, CLK270)을 바로 생성할 수 있다. 상기 내부 클럭(CLK180, CLK270)은 상기 메모리(400)에서 상기 내부 클럭(CLK0, CLK90)을 반전하는 회로를 통해 생성될 수 있고, 또는 별도의 클럭 채널을 통해 상기 컨트롤러(300)로부터 상기 메모리(400)로 전송되는 클럭으로부터 생성될 수 있다.
상기 반도체 시스템은 상기 제 1 클럭(HCLK0)과 위상 차이가 180도인 제 4 클럭(HCLK180)을 상기 컨트롤러(300)로부터 상기 메모리(400)로 전송하는 제 4 클럭 채널을 더 포함할 수 있다. 상기 반도체 시스템은 상기 제 2 클럭(WCLK0)과 위상 차이가 180도인 제 5 클럭(WCLK180)을 상기 컨트롤러(300)로부터 상기 메모리(400)로 전송하는 제 5 클럭 채널을 더 포함할 수 있다. 상기 반도체 시스템은 상기 제 3 클럭(WCLK90)과 위상 차이가 180도인 제 6 클럭(WCLK270)을 상기 컨트롤러(300)로부터 상기 메모리(400)로 전송하는 제 6 클럭 채널을 더 포함할 수 있다.
상기 컨트롤러(300)는 상기 위상고정루프 회로(310)를 통해 상기 제 1 내지 제 6 클럭(HCLK0, WCLK0, WCLK90, HCLK180, WCLK180, WCLK270)을 생성할 수 있으므로 별도의 클럭 생성회로를 구비할 필요가 없다. 상기 메모리(400)는 상기 파워다운 모드 종료 시 상기 제 1 내지 제 6 클럭(HCLK0, WCLK0, WCLK90, HCLK180, WCLK180, WCLK270)에 기초하여 상기 내부 클럭(CLK0, CLK90, CLK180, CLK270)을 바로 생성할 수 있으므로 별도의 클럭 생성회로를 필요로 하지 않는다. 또한, 상기 반도체 시스템은 상기 컨트롤러(300) 및 메모리(400) 사이의 트레이닝 동작 및 상기 트레이닝 동작을 위한 회로 역시 구비할 필요가 없다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10/20/50/60/70: 클럭 채널
100/300: 컨트롤러
110/310: 위상고정루프 회로
200/400: 메모리

Claims (24)

  1. 제 1 클럭을 컨트롤러로부터 메모리로 전송하는 제 1 클럭 채널; 및
    상기 제 1 클럭과 위상 차이가 90도인 제 2 클럭을 상기 컨트롤러로부터 상기 메모리로 전송하는 제 2 클럭 채널을 포함하는 반도체 시스템.
  2. 제 1 항에 있어서,
    상기 제 2 클럭은 상기 컨트롤러에 포함되는 위상고정루프 회로에서 생성되는 반도체 시스템.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 클럭은 주파수가 동일한 반도체 시스템.
  4. 제 1 항에 있어서,
    상기 제 1 클럭과 위상 차이가 180도인 제 3 클럭을 상기 컨트롤러로부터 상기 메모리로 전송하는 제 3 클럭 채널을 더 포함하는 반도체 시스템.
  5. 제 4 항에 있어서,
    상기 제 2 클럭과 위상 차이가 180도인 제 4 클럭을 상기 컨트롤러로부터 상기 메모리로 전송하는 제 4 클럭 채널을 더 포함하는 반도체 시스템.
  6. 제 1 클럭을 컨트롤러로부터 메모리로 전송하는 제 1 클럭 채널;
    상기 제 1 클럭과 주파수가 동일한 제 2 클럭을 상기 컨트롤러로부터 상기 메모리로 전송하는 제 2 클럭 채널; 및
    상기 제 2 클럭과 주파수가 동일하고, 제 2 클럭과 위상이 다른 제 3 클럭을 상기 컨트롤러로부터 상기 메모리로 전송하는 제 3 클럭 채널을 포함하는 반도체 시스템.
  7. 제 6 항에 있어서,
    상기 제 1 및 제 2 클럭은 위상이 동일한 반도체 시스템.
  8. 제 6 항에 있어서,
    상기 제 3 클럭은 상기 제 2 클럭과 위상 차이가 90도인 반도체 시스템.
  9. 제 6 항에 있어서,
    상기 제 1 내지 제 3 클럭은 상기 컨트롤러에 포함되는 위상고정루프 회로에서 생성되는 반도체 시스템.
  10. 제 6 항에 있어서,
    상기 제 1 클럭과 위상 차이가 180도인 제 4 클럭을 상기 컨트롤러로부터 상기 메모리로 전송하는 제 4 클럭 채널을 더 포함하는 반도체 시스템.
  11. 제 6 항에 있어서,
    상기 제 2 클럭과 위상 차이가 180도인 제 5 클럭을 상기 컨트롤러로부터 상기 메모리로 전송하는 제 5 클럭 채널을 더 포함하는 반도체 시스템.
  12. 제 11 항에 있어서,
    상기 제 3 클럭과 위상 차이가 180도인 제 6 클럭을 상기 컨트롤러로부터 상기 메모리로 전송하는 제 6 클럭 채널을 포함하는 반도체 시스템.
  13. 제 6 항에 있어서,
    상기 메모리는 데이터 입출력 동작을 위해 상기 제 2 및 제 3 클럭을 이용하고, 상기 데이터 입출력 동작을 제외한 동작을 위해 상기 제 1 클럭을 이용하는 반도체 시스템.
  14. 노멀 모드에서 상기 제 1 클럭 및 상기 제 1 클럭과 위상 차이가 90인 제 2 클럭을 출력하는 컨트롤러; 및
    상기 제 1 및 제 2 클럭에 응답하여 동작하는 메모리를 포함하는 반도체 시스템.
  15. 제 14 항에 있어서,
    상기 컨트롤러는 상기 제 1 및 제 2 클럭을 생성하는 위상고정루프 회로를 포함하는 반도체 시스템.
  16. 제 14 항에 있어서,
    상기 컨트롤러는 파워다운 모드에서 상기 제 1 클럭을 출력하고, 상기 제 2 클럭은 출력하지 않는 반도체 시스템.
  17. 제 14 항에 있어서,
    상기 컨트롤러는 상기 제 1 클럭과 위상 차이가 180도인 제 3 클럭 및 상기 제 2 클럭과 위상 차이가 180도인 제 4 클럭을 더 출력하는 반도체 시스템.
  18. 노멀 모드에서 제 1 클럭, 상기 제 1 클럭과 주파수가 동일한 제 2 클럭 및 상기 제 2 클럭과 주파수가 동일하고 위상이 다른 제 3 클럭을 출력하는 컨트롤러; 및
    상기 제 1 내지 제 3 클럭에 응답하여 동작하는 메모리를 포함하는 반도체 시스템.
  19. 제 18 항에 있어서,
    상기 제 1 클럭과 제 2 클럭은 위상이 동일한 반도체 시스템.
  20. 제 18 항에 있어서,
    상기 제 3 클럭은 상기 제 2 클럭과 위상 차이가 180도인 반도체 시스템.
  21. 제 18 항에 있어서,
    상기 컨트롤러는 상기 제 1 내지 제 3 클럭을 생성하는 위상고정루프 회로를 포함하는 반도체 시스템.
  22. 제 18 항에 있어서,
    상기 컨트롤러는 파워다운 모드에서 상기 제 1 클럭을 출력하고, 상기 제 2 및 제 3 클럭은 출력하지 않는 반도체 시스템.
  23. 제 18 항에 있어서,
    상기 컨트롤러는 상기 제 1 클럭과 위상 차이가 180도인 제 4 클럭, 상기 제 2 클럭과 위상 차이가 180도인 제 5 클럭 및 상기 제 3 클럭과 위상 차이가 180도인 제 6 클럭을 더 출력하는 반도체 시스템.
  24. 제 18 항에 있어서,
    상기 메모리는 제 2 및 제 3 클럭에 응답하여 데이터 입출력 동작을 수행하고, 상기 데이터 입출력 동작을 제외한 동작을 수행할 때 상기 제 1 클럭을 이용하는 반도체 시스템.
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