KR100680975B1 - 파워다운 모드 제어 회로 - Google Patents
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Abstract
본 발명은 액티브 모드 동작시 파워다운 모드로 진입하기 위해 내부 동작 클럭들을 제어하는 반도체 메모리 장치를 개시한다. 이 장치는, 파워다운 모드로 진입할 때에 입력되는 외부 클럭 인에이블 신호(CKE)를 버퍼링하여 클럭 인에이블 펄스 신호(ckep)를 출력하는 클럭 인에이블 버퍼 수단(100); 외부 클럭 신호(CLK)를 버퍼링하여 클럭 펄스 신호(clkp)를 출력하는 외부 클럭 버퍼 수단(200); 외부 클럭 펄스 신호(clkp)와 클럭 인에이블 펄스 신호(ckep)를 래치하여 내부 동작 클럭들을 제어하기 위한 클럭 제어 신호(cke_ctrl1)를 출력하는 래치 수단(300); 액티브 모드 동작 중에 파워다운 진입 명령이 들어왔을 때, 액티브 모드 동작에 사용되는 제어 신호를 이용하여, 액티브 모드 동작에 사용되는 내부 동작 클럭들을 제어하기 위한 클럭 제어 신호(cke_ctrl2)를 출력하는 제어 회로(400); 및 외부 클럭 펄스 신호(clkp)가 로우 레벨일 때, 클럭 제어 신호(cke_ctrl1)와 클럭 제어 신호(cke_ctrl2)를 이용하여 파워다운 모드로 진입하기 위한 클럭 인에이블 신호들(cke_com,cke_clk, cke_com1)을 출력하는 클럭 인에이블 발생 회로(500);를 포함하는 것을 특징으로 한다.
Description
도 1은 종래 기술에 따른 반도체 메모리 장치의 파워다운 모드의 진입과 탈출시의 타이밍도.
도 2는 종래 기술에 따른 반도체 메모리 장치의 읽기 동작시에 파워다운 모드로의 진입을 설명하기 위한 타이밍도.
도 3은 종래 기술에 따른 반도체 메모리 장치의 쓰기 동작시에 파워다운 모드로의 진입을 설명하기 위한 타이밍도.
도 4는 종래 기술에 따른 반도체 메모리 장치의 오토프리차지 명령을 수반한 쓰기 동작시에 파워다운 모드로의 진입을 설명하기 위한 타이밍도.
도 5는 종래 기술에 따른 반도체 메모리 장치에서 액티브 모드 동작 중에 파워다운 진입 명령이 들어왔을 때의 동작을 설명하기 위한 타이밍도.
도 6은 본 발명에 따른 반도체 메모리 장치에서 파워다운 모드로 진입하기 위한 회로의 회로도.
도 7은 본 발명에 따른 파워다운 모드 제어 회로의 회로도.
도 8은 본 발명에 따른 클럭 인에이블 발생 회로의 회로도.
도 9는 본 발명에 따른 반도체 메모리 장치의 읽기 동작시에 파워다운 모드로의 진입을 설명하기 위한 타이밍도.
도 10은 본 발명에 따른 반도체 메모리 장치의 쓰기 동작시에 파워다운 모드로의 진입을 설명하기 위한 타이밍도.
도 11은 본 발명에 따른 반도체 메모리 장치의 오토프리차지 명령을 수반한 쓰기 동작시에 파워다운 모드로의 진입을 설명하기 위한 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 클럭 인에이블 버퍼 수단 200 : 외부 클럭 버퍼 수단
300 : 래치 수단 400 : 제어 회로
500 : 클럭 인에이블 발생 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 특히, 액티브 모드 동작시 파워다운 모드로 진입하기 위해 내부 동작 클럭들을 제어하는 파워다운 모드 제어 회로에 관한 것이다.
일반적으로, 반도체 메모리 장치는 적은 전원을 소모하면서도 높은 셀 용량과 빠른 속도를 가지는 것을 목적으로 설계된다. 따라서, 일반적인 반도체 메모리 장치는 데이터 억세스 동작을 수행하지 않을 때 구동전류를 최소한으로 소모하는 파워다운 모드(power down mode)를 가지고 있다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 파워다운 모드의 진입 (entry)과 탈출(exit)시의 타이밍도이다.
종래 기술에 따른 반도체 메모리 장치는 파워다운 모드로의 진입시 클럭 인에이블 신호(CKE)가 하이 레벨에서 로우 레벨로 변하며, 파워다운 모드의 탈출시 클럭 인에이블 신호(CKE)가 로우 레벨에서 하이 레벨로 변한다.
여기서, 클럭 인에이블 신호(CKE)는 반도체 메모리 장치가 파워다운 모드인 경우에도 외부의 칩셋과 인터페이싱을 하는 신호이며, 외부의 칩셋으로부터 반도체 메모리 장치로 입력되는 클럭 신호(CLK)를 메모리 코어(core) 영역으로 전달할지 여부를 결정하는 기준신호이다.
도 2는 종래 기술에 따른 반도체 메모리 장치의 읽기(read) 동작시에 파워다운 모드로의 진입을 설명하기 위한 타이밍도이고, 도 3은 종래 기술에 따른 반도체 메모리 장치의 쓰기(write) 동작시에 파워다운 모드로의 진입을 설명하기 위한 타이밍도이다. 또한, 도 4는 종래 기술에 따른 반도체 메모리 장치의 오토프리차지 명령을 수반한 쓰기 동작(write with autoprecharge)시에 파워다운 모드로의 진입을 설명하기 위한 타이밍도이다.
참고로, 종래 기술에 따른 반도체 메모리 장치는 오토프리차지 명령을 수반한 읽기 동작(read with autoprecharge)시에 파워다운 모드로의 진입 동작과 읽기 동작시에 파워다운 모드로의 진입 동작이 동일하므로, 설명의 편의상 생략하기로 한다.
여기서, 'DQ_BL8'는 버스트 길이(burst length)가 8일 때 입력되는 데이터 신호이며, 'DQ_BL4'는 버스트 길이가 4일 때 입력되는 데이터 신호이다. 그리고, 'RL'은 읽기 래이턴시(read latency)를 나타내고, 'WL'은 쓰기 래이턴시(write latency)를 나타내며, 'tRDPDEN'은 읽기 동작 시작부터 파워다운 모드 진입까지의 시간을 나타낸다. 또한, 'tWRPDEN'은 쓰기 동작 시작부터 파워다운 모드 진입까지의 시간을 나타내고, 'tWTR'(write to read command delay)은 입력된 데이터를 처리하기 위한 시간, 즉, 쓰기 데이터 처리 시간을 나타내며, 'tWR'은 쓰기 회복 시간(write recovery time)을 나타낸다.
도 2 내지 도 4에 도시된 바와 같이, 종래 기술에 따른 반도체 메모리 장치는 액티브 모드 동작(읽기 동작, 오토프리차지 명령을 수반한 읽기 동작, 쓰기 동작, 및 오토프리차지 명령을 수반한 쓰기 동작) 상태에서 파워다운 진입 명령이 들어오게 되면, 수행하던 액티브 모드 동작을 모두 끝마친 후에 파워다운 모드로 진입하게 된다.
즉, 종래 기술에 따른 반도체 메모리 장치는 파워다운 모드로 진입하게 되면, 전류 소모를 줄이기 위해 입력 버퍼들을 모두 턴 오프(turn off)시키고, 내부에서 동작하는 클럭들도 모두 디스에이블(disable)시킨다. 그러나, 종래 기술에 따른 반도체 메모리 장치는 액티브 모드 동작 중에 파워다운 진입 명령이 들어오게 되면, 수행하던 액티브 모드 동작을 모두 끝마치기 위해, 액티브 모드 동작에 관련한 클럭들만 디스에이블시키지 않는다.
이와 같이, 종래 기술에 따른 반도체 메모리 장치에서는 액티브 모드 중에 파워다운 진입 명령이 들어올 때, 내부 동작 클럭들을 선택적으로 제어하여 파워다운 모드로 진입하며, 이러한 제어는 반도체 메모리 장치의 내부에 구비된 클럭 인 에이블 신호를 생성하는 회로에서 출력되는 제어 신호를 이용하여 이루어진다. 즉, 종래 기술에 따른 반도체 메모리 장치는 파워다운 모드 진입 시, 파워다운 제어 회로에서 출력되는 클럭 인에이블 신호(cke_com), 클럭 인에이블 신호(cke_clk), 및 클럭 인에이블 신호(cke_com1)를 이용하여 메모리 장치 내부에 동작하는 모든 클럭들을 디스에이블시킨다.
여기서, 클럭 인에이블 신호(cke_com)는 커맨드(command) 및 어드레스(address) 버퍼를 턴 오프시키기 위한 신호이고, 클럭 인에이블 신호(cke_clk)는 액티브 모드 동작에 사용되는 내부 동작 클럭들을 제외한 나머지 내부 동작 클럭들을 디스에이블시키기 위한 신호이며, 클럭 인에이블 신호(cke_com1)는 액티브 모드 동작에 사용되는 내부 동작 클럭들과 DLL(Delay Locked Loop) 클럭을 디스에이블시키기 위한 신호이다.
그리고, 종래 기술에 따른 반도체 메모리 장치는 도 5에 도시된 바와 같이, 액티브 모드 동작 중에 파워다운 진입 명령이 들어왔을 경우, 클럭 인에이블 신호(cke_com1)가 디스에이블 상태, 즉, 로우 레벨 상태를 유지하다가, 액티브 모드 동작이 끝난 후에 인에이블 상태, 즉, 하이 레벨 상태로 변하여 액티브 모드 동작에 사용되는 내부 동작 클럭들과 DLL 클럭을 디스에이블시킨다.
이와 같이, 종래 기술에 따른 반도체 메모리 장치의 파워다운 제어 회로는 액티브 모드 동작이 끝나는 시점에 하이 레벨의 클럭 인에이블 신호(cke_com1)를 출력하기 위하여 제어 회로(도시하지 않음)를 구비한다. 여기서, 제어 회로는 읽기 및 쓰기 동작 시 하이 레벨의 펄스를 갖는 카스 펄스 신호(casp6), 읽기 동작을 위한 카스 래이턴시(CL), 쓰기 동작을 위한 라이트 래이턴시(WL), 및 오토프리차지를 위한 쓰기 회복 시간(tWR)을 입력받는다.
즉, 제어 회로는 카스 펄스 신호(casp6), 카스 래이턴시(CL), 라이트 래이턴시(WL), 및 쓰기 회복 시간(tWR)을 이용하여, 이를 각각 커맨드로부터 카운트(count)하여 액티브 모드 동작이 끝나는 시점을 알 수 있는 제어 신호(cke_ctrl)를 출력한다. 이에 따라, 종래 기술에 따른 반도체 메모리 장치는 제어 회로에서 출력된 제어 신호(cke_ctrl)를 이용하여 액티브 모드 동작이 끝나는 시점에 클럭 인에이블 신호(cke_com1)를 인에이블시킨다.
이러한 제어 회로는 카스 펄스 신호(casp6), 카스 래이턴시(CL), 라이트 래이턴시(WL), 및 쓰기 회복 시간(tWR)을 각각 커맨드로부터 카운트해야 한다.
상기한 카운트를 위하여, 제어 회로에는 카스 래이턴시(CL)를 카운트하기 위한 다수의 D 플립플롭, 라이트 래이턴시(WL)를 카운트하기 위한 다수의 D 플립플롭, 쓰기 회복 시간(tWR)을 카운트하기 위한 다수의 D 플립플롭 등, 각 카스 래이턴시(CL), 라이트 래이턴시(WL), 및 쓰기 회복 시간(tWR)의 스팩(spec.)에 따라 수십 개의 D 플립플롭, 및 각각의 D 플립플롭에 대한 멀티플렉서가 필요하다.
따라서, 종래 기술에 따른 메모리 장치는 제어 회로에 다수의 D 플립플롭과 멀티플렉서가 구비되므로, 이러한 제어 회로를 구비한 파워다운 제어 회로에 많은 면적을 할당해야 하는 문제점이 있다.
또한, 종래 기술에 따른 메모리 장치는 제어 회로에 구비된 다수의 D 플립플롭과 멀티플렉서를 구동시키기 위해 많은 전류가 필요하므로, 전류 소모가 증가하 는 문제점이 있다.
따라서, 본 발명은 상기한 바와 같은 선행기술에 내재한 문제점을 해결하기 위해 창작된 것으로, 본 발명의 목적은 파워다운 모드 진입 명령 이후, 진행중인 액티브 모드 동작에 해당하는 동작이 끝나고 파워다운으로 진입하도록 제어하는 것을 상기 동작에 대응되게 제어 신호를 생성하여 수행함으로써, 제어 회로를 종래보다 간단하게 구현하고, 그에 따라 반도체 메모리 장치에서 제어 회로가 차지하는 면적을 감소시키고 전류 소모도 줄임에 있다.
상기한 바와 같은 목적을 달성하기 위해 본 발명의 일면에 따라, 반도체 메모리 장치가 제공되며: 이 장치는, 파워다운 모드로 진입할 때에 입력되는 외부 클럭 인에이블 신호를 버퍼링하여 제 1 클럭 펄스 신호를 출력하는 제 1 버퍼 수단; 외부 클럭 신호를 버퍼링하여 제 2 클럭 펄스 신호를 출력하는 제 2 버퍼 수단; 상기 제 1 및 제 2 클럭 펄스 신호를 래치하여 내부 동작 클럭들을 제어하기 위한 제 1 클럭 제어 신호를 출력하는 제 1 래치 수단; 상기 액티브 모드 동작 중에 파워다운 진입 명령이 들어왔을 때, 상기 액티브 모드 동작에 사용되는 제어 신호를 이용하여, 상기 액티브 모드 동작에 사용되는 내부 동작 클럭들을 제어하기 위한 제 2 클럭 제어 신호를 출력하는 제어 회로; 및 상기 제 2 클럭 펄스 신호가 디스에이블될 때, 상기 제 1 및 제 2 클럭 제어 신호를 이용하여 파워다운 모드로 진입하기 위한 제 1 내지 제 3 클럭 인에이블 신호를 출력하는 클럭 인에이블 발생 회로;를 포함하는 것을 특징으로 한다.
상기 구성에서, 상기 액티브 모드 동작은 읽기 동작, 오토프리차지 명령을 수반한 읽기 동작, 쓰기 동작, 및 오토프리차지 명령을 수반한 쓰기 동작 중 어느 하나인 것을 특징으로 한다.
상기 구성에서, 상기 제어 회로는, 상기 제어 신호를 버퍼링하여 상기 액티브 모드 동작을 종료시키기 위한 종료 펄스 신호를 출력하는 종료 펄스 발생부와, 상기 클럭 인에이블 발생 회로에서 출력된 제 2 클럭 인에이블 신호와 상기 종료 펄스 신호를 래치하여, 상기 액티브 모드 동작 종료를 제어하기 위한 제 2 클럭 제어 신호를 출력하는 클럭 제어 신호 발생부를 포함하는 것을 특징으로 한다.
상기 구성에서, 상기 제어 신호는 상기 읽기 동작과 상기 오토프리차지 명령을 수반한 읽기 동작 중 어느 하나의 동작에서 해당 데이터를 모두 입력하는 동안 인에이블되는 오프 신호, 상기 쓰기 동작에서 쓰기 데이터 처리 시간이 끝날 때 인에이블되는 블랜드 신호, 및 상기 오토프리차지 명령이 입력될 때 인에이블되는 오토프리차지 신호 중 어느 하나인 것을 특징으로 한다.
상기 구성에서, 상기 종료 펄스 발생부는, 상기 오프 신호를 버퍼링하여 상기 읽기 동작을 종료시키기 위한 읽기/오토프리차지 종료 펄스 신호를 출력하는 제 3 버퍼 수단; 상기 쓰기 동작시에 디스에이블되고 상기 오토프리차지 동작시에 인에이블되는 어드레스 신호의 상태에 따라 상기 블랜드 신호와 상기 오토프리차지 신호를 선택적으로 버퍼링하여, 상기 쓰기 동작과 상기 오토프리차지 동작 중 어느 하나의 동작을 종료시키기 위한 쓰기/오토프리차지 종료 펄스 신호를 출력하는 제 4 버퍼 수단; 및 상기 제 3 및 제 4 버퍼 수단의 출력 신호를 논리 조합하여 상기 종료 펄스 신호를 출력하는 제 1 조합 수단;을 포함하는 것을 특징으로 한다.
상기 구성에서, 상기 제 3 버퍼 수단은, 지연 수단을 통하여 지연된 상기 오프 신호를 입력받는 제 1 인버터; 상기 오프 신호와 상기 제 1 인버터의 출력 신호를 낸드 조합하는 제 1 낸드 게이트; 및 상기 제 1 낸드 게이트의 출력 신호를 입력받아 상기 읽기/오토프리차지 종료 펄스 신호를 출력하는 제 2 인버터;를 포함하는 것을 특징으로 한다.
상기 구성에서, 상기 제 4 버퍼 수단은 상기 어드레스 신호가 인에이블될 때 상기 블랜드 신호를 버퍼링하여 상기 쓰기 동작을 종료시키기 위한 쓰기/오토프리차지 종료 펄스 신호를 출력하고, 상기 어드레스 신호가 디스에이블될 때 상기 오토프리차지 신호를 버퍼링하여 상기 오토프리차지 동작을 종료시키기 위한 쓰기/오토프리차지 종료 펄스 신호를 출력하는 것을 특징으로 한다.
상기 구성에서, 상기 제 4 버퍼 수단은, 상기 어드레스 신호가 디스에이블될 때 상기 블랜드 신호를 출력하고, 상기 어드레스 신호가 인에이블될 때 상기 오토프리차지 신호를 출력하는 제 1 트랜스 게이트; 상기 쓰기 동작 동안 인에이블되고 상기 읽기 동작 동안 디스에이블되는 읽기 디스에이블 신호와 상기 제 1 트랜스 게이트의 출력 신호를 낸드 조합하는 제 2 낸드 게이트; 및 상기 제 2 낸드 게이트의 출력 신호를 입력받아 상기 쓰기/오토프리차지 종료 펄스 신호를 출력하는 제 3 인버터;를 포함하는 것을 특징으로 한다.
상기 구성에서, 상기 제 1 조합 수단은, 상기 읽기/오토프리차지 종료 펄스 신호와 상기 쓰기/오토프리차지 종료 펄스 신호를 노아 조합하는 노아 게이트와, 상기 노아 게이트의 출력 신호를 입력받아 상기 종료 펄스 신호를 출력하는 제 4 인버터를 포함하는 것을 특징으로 한다.
상기 구성에서, 상기 클럭 제어 신호 발생부는, 읽기 및 쓰기 명령 중 어느 하나의 명령이 들어왔을 때 펄스 신호를 발생하는 카스 펄스 신호가 인에이블될 때, 상기 제 3 클럭 인에이블 신호를 래치하여 제 1 래치 신호를 출력하는 제 2 래치 수단; 상기 종료 펄스 신호가 하이 레벨일 때, 상기 제 1 래치 신호를 래치하여 제 2 래치 신호를 출력하는 제 3 래치 수단; 상기 종료 펄스 신호를 래치하여 제 3 래치 신호를 출력하는 제 4 래치 수단; 및 상기 제 2 및 제 3 래치 신호를 논리 조합하여 상기 액티브 모드 동작 종료를 제어하기 위한 제 2 클럭 제어 신호를 출력하는 제 2 조합 수단;을 포함하는 것을 특징으로 한다.
상기 구성에서, 상기 제 2 래치 수단은, 상기 카스 펄스 신호를 입력받는 제 5 인버터; 상기 제 5 인버터의 출력 신호가 로우 레벨일 때, 상기 제 2 클럭 인에이블 신호를 출력하는 제 2 트랜스 게이트; 상기 파워다운 모드가 아닐 때 인에이블되고 상기 파워다운 모드일 때 디스에이블되는 파워업 신호의 상태에 따라 전원 전압의 출력 여부를 결정하는 PMOS 트랜지스터; 및 상기 파워업 신호가 디스에이블될 때 상기 제 2 트랜스 게이트의 출력 신호를 래치하고, 상기 파워업 신호가 인에이블될 때 상기 전원 전압을 래치하여, 상기 제 1 래치 신호를 출력하는 제 1 래치;를 포함하는 것을 특징으로 한다.
상기 구성에서, 상기 제 3 래치 수단은, 상기 종료 펄스 신호가 하이 레벨일 때, 상기 제 1 래치 신호를 출력하는 제 3 트랜스 게이트; 상기 상기 파워다운 모드가 아닐 때 인에이블되고 상기 파워다운 모드일 때 디스에이블되는 파워업 신호의 상태에 따라 접지 전압의 출력 여부를 결정하는 제 1 NMOS 트랜지스터; 상기 클럭 인에이블 발생 회로에서 출력된 제 2 클럭 인에이블 신호를 입력받는 제 6 인버터; 상기 제 6 인버터에서 출력된 신호의 논리 레벨에 따라 상기 접지 전압의 출력 여부를 결정하는 제 2 NMOS 트랜지스터; 및 상기 제 3 트랜스 게이트, 제 1 NMOS 트랜지스터, 및 제 2 NMOS 트랜지스터의 출력 신호에 따라 상기 제 3 트랜스 게이트의 출력 신호와 상기 접지 전압을 선택적으로 래치하여 상기 제 2 래치 신호를 출력하는 제 2 래치;를 포함하는 것을 특징으로 한다.
상기 구성에서, 상기 제 4 래치 수단은, 상기 파워다운 모드가 아닐 때 인에이블되고 상기 파워다운 모드일 때 디스에이블되는 파워업 신호를 입력받는 제 7 인버터; 상기 제 7 인버터의 출력 신호, 종료 펄스 신호, 및 카스 펄스 신호를 논리 조합하여 상기 논리 조합된 신호를 래치하는 제 3 래치; 및 상기 제 3 래치의 출력 신호를 입력받아 상기 제 3 래치 신호를 출력하는 제 8 인버터;를 포함하는 것을 특징으로 한다.
상기 구성에서, 상기 제 2 조합 수단은, 상기 제 2 래치 신호와 상기 제 3 래치 신호를 낸드 조합하는 제 3 낸드 게이트와, 상기 제 3 낸드 게이트의 출력 신호와 상기 클럭 인에이블 발생 회로에서 출력된 제 2 클럭 인에이블 신호를 낸드 조합하여 상기 제 2 펄스 제어 신호를 출력하는 제 4 낸드 게이트를 포함하는 것을 특징으로 한다.
상기 구성에서, 상기 클럭 인에이블 발생 회로는, 상기 제 2 클럭 펄스 신호가 로우 레벨일 때, 상기 제 1 클럭 제어 신호를 래치하여 상기 제 1 클럭 인에이블 신호를 출력하는 제 1 인에이블 신호 발생부; 상기 제 1 클럭 제어 신호를 버퍼링하여 상기 제 2 클럭 인에이블 신호를 출력하는 제 2 인에이블 신호 발생부; 및 상기 제 2 클럭 제어 신호를 버퍼링하여 상기 제 3 클럭 인에이블 신호를 출력하는 제 3 인에이블 신호 발생부;를 포함하는 것을 특징으로 한다.
상기 구성에서, 상기 제 1 클럭 인에이블 신호는 상기 커맨드 및 어드레스 버퍼를 턴 오프시키기 위한 신호이고, 상기 제 2 클럭 인에이블 신호는 상기 액티브 모드 동작에 사용되는 내부 동작 클럭들을 제외한 나머지 내부 동작 클럭들을 디스에이블시키기 위한 신호이며, 상기 제 3 클럭 인에이블 신호는 상기 액티브 모드에 사용되는 내부 동작 클럭들을 디스에이블시키기 위한 신호인 것을 특징으로 한다.
상기 구성에서, 상기 제 1 및 제 2 클럭 인에이블 신호는 상기 파워다운 진입 명령이 들어올 때 인에이블되고, 상기 제 3 클럭 인에이블 신호는 상기 액티브 모드 동작이 끝날 때 인에이블되는 것을 특징으로 한다.
상기 구성에서, 상기 제 1 인에이블 신호 발생부는, 상기 파워다운 모드가 아닐 때 인에이블되고 상기 파워다운 모드일 때 디스에이블되는 파워업 신호를 입력받는 제 9 인버터; 상기 제 9 인버터의 출력 신호에 따라 접지 전압의 출력 여부를 결정하는 제 3 NMOS 트랜지스터; 상기 파워업 신호가 디스에이블될 때 상기 제 1 클럭 제어 신호를 래치하고, 상기 파워업 신호가 인에이블될 때 상기 접지 전압 을 래치하는 제 4 래치; 제 2 클럭 펄스 신호가 로우 레벨일 때, 상기 제 4 래치의 출력 신호를 출력하는 제 4 트랜스 게이트; 상기 제 4 트랜스 게이트의 출력 신호를 래치하는 제 5 래치; 및 상기 제 5 래치의 출력 신호를 입력받아 상기 제 1 클럭 인에이블 신호를 출력하는 제 10 인버터;를 포함하는 것을 특징으로 한다.
상기 구성에서, 상기 제 2 인에이블 신호 발생부는, 상기 파워다운 모드가 아닐 때 인에이블 상태를 유지하고 상기 파워다운 모드일 때 디스에이블 상태를 유지하는 파워업 신호가 인에이블될 때 상기 제 1 클럭 제어 신호를 입력받고, 상기 파워업 신호가 디스에이블될 때 접지 전압을 입력받는 제 11 인버터; 상기 제 11 인버터의 출력 신호를 입력받는 제 12 인버터; 및 상기 제 12 인버터의 출력 신호를 입력받아 상기 제 2 클럭 인에이블 신호를 출력하는 제 13 인버터;를 포함하는 것을 특징으로 한다.
상기 구성에서, 상기 제 3 인에이블 신호 발생부는, 상기 제 2 클럭 제어 신호를 입력받는 제 14 인버터; 상기 제 11 인버터의 출력 신호와 상기 제 14 인버터의 출력 신호를 낸드 조합하는 제 5 낸드 게이트; 및 상기 제 5 낸드 게이트의 출력 신호를 입력받아 상기 제 3 클럭 인에이블 신호를 출력하는 제 15 인버터;를 포함하는 것을 특징으로 한다.
(실시 예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상술하기로 한다.
도 6은 본 발명에 따른 반도체 메모리 장치에서 파워다운 모드로 진입하기 위한 회로의 회로도이다.
도시된 바와 같이, 본 발명에 따른 반도체 메모리 장치는 파워다운 모드로 진입할 때에 입력되는 외부 클럭 인에이블 신호(CKE)를 버퍼된 클럭 인에이블 펄스 신호(ckep)로 출력하는 클럭 인에이블 버퍼부(1000); 외부 클럭 신호(CLK)를 버퍼된 클럭 펄스 신호(clkp)로 출력하는 외부 클럭 버퍼부(2000); 외부 클럭 펄스 신호(clkp)와 클럭 인에이블 펄스 신호(ckep)를 래치하여 내부 동작 클럭들을 제어하기 위한 클럭 제어 신호(cke_ctrl1)로 출력하는 래치부(3000); 액티브 모드 동작(읽기 동작, 오토프리차지 명령을 수반한 읽기 동작, 쓰기 동작, 또는 오토프리차지 명령을 수반한 쓰기 동작) 중에 파워다운 진입 명령이 들어왔을 때, 액티브 모드 동작에 사용되는 제어 신호를 이용하여, 액티브 모드 동작에 사용되는 내부 동작 클럭들을 제어하기 위한 클럭 제어 신호(cke_ctrl2)를 출력하는 제어 회로(4000); 및 외부 클럭 펄스 신호(clkp)가 로우 레벨일 때, 클럭 제어 신호(cke_ctrl1)와 클럭 제어 신호(cke_ctrl2)를 이용하여 파워다운 모드로 진입하기 위한 클럭 인에이블 신호들(cke_com,cke_clk, cke_com1)을 출력하는 클럭 인에이블 발생 회로(5000);를 포함한다.
여기서, 제어 회로(4000)는 도 7과 같이 구성될 수 있으며, 이를 상세히 살펴보면 아래와 같다.
도 7은 본 발명에 따른 제어 회로의 회로도이다.
도시된 바와 같이, 본 발명에 따른 제어 회로(4000)는 액티브 모드 동작에 사용되는 제어 신호, 즉, 오프 신호(outoff), 쓰기 종료 신호(yblend), 또는 오토 프리차지 신호(apcg)를 엔코딩하여 액티브 모드 동작을 종료시키기 위한 종료 펄스 신호(rd_wt_apcg_end)를 출력하는 종료 펄스 발생부(4100)와, 클럭 인에이블 발생 회로(5000)에서 출력된 클럭 인에이블 신호(cke_clk)와 종료 펄스 신호(rd_wt_apcg_end)를 래치하여, 액티브 모드 동작 종료를 제어하기 위한 클럭 제어 신호(cke_ctrl2)를 출력하는 클럭 제어 신호 발생부(4200)를 포함한다.
여기서, 오프 신호(outoff)는 읽기 동작 및 오토프리차지 명령을 수반한 읽기 동작에서 데이터를 모두 입력하는 동안 인에이블되는, 즉, 로우 레벨 상태로 되는 신호이고, 쓰기 종료 신호(yblend)는 쓰기 동작에서 쓰기 데이터 처리 시간(tWTR) 이후에 인에이블되는, 즉, 하이 레벨의 펄스를 발생하는 신호이며, 오토프리차지 신호(apcg)는 오토프리차지 명령이 입력될 때 인에이블되는, 즉, 하이 레벨의 펄스를 발생하는 신호이다.
이때, 종료 펄스 발생부(4100)는 두 개의 버퍼부(4110,4120)와 하나의 조합부(4130)으로 구성되고, 클럭 제어 신호 발생부(4200)는 세 개의 래치부(4210,4220,4230)과 하나의 조합부(4240)으로 구성된다. 그리고, 이들 각각(4110,4120,4130,4210,4220,4230)은 바람직하게 아래와 같이 구성될 수 있다.
우선, 종료 펄스 발생부(4100)에서, 버퍼부(4110)는 지연 소자(4111)를 통하여 지연된 오프 신호(outoff)를 입력받는 인버터(4112); 오프 신호(outoff)와 인버터(4112)의 출력 신호를 낸드 조합하는 낸드 게이트(4113); 및 낸드 게이트(4113)의 출력 신호를 입력받아 읽기/오토프리차지 종료 펄스 신호(rd_apcg_end)를 출력하는 인버터(4114);로 구성된다.
이러한 구성을 갖는 버퍼부(4110)는 읽기 동작 및 오토프리차지 명령을 수반한 읽기 동작에서 데이터를 모두 입력하는 동안 로우 레벨 상태를 유지하는 오프 신호(outoff)를 입력받아 버퍼링하여 읽기/오토프리차지 종료 펄스 신호(rd_apcg_end)를 출력한다.
그리고, 버퍼부(4120)는 어드레스 신호(add)가 디스에이블, 즉, 로우 레벨일 때 쓰기 종료 신호(yblend)를 출력하고, 어드레스 신호(add)가 인에이블, 즉, 하이 레벨일 때 오토프리차지 신호(apcg)를 출력하는 트랜스 게이트(4121); 트랜스 게이트(4121)의 출력 신호와 읽기 디스에이블 신호(wt_rdb)를 낸드 조합하는 낸드 게이트(4122); 및 낸드 게이트(4122)의 출력 신호를 입력받아 쓰기/오토프리차지 종료 펄스 신호(wt_apcg_end)를 출력하는 인버터(4123);로 구성된다.
여기서, 어드레스 신호(add)는 쓰기 동작 동안 디스에이블되고, 오토프리차지 동작 동안 인에이블되는 신호이다. 또한, 읽기 디스에이블 신호(wt_rdb)는 쓰기 동작 동안 인에이블, 즉, 하이 레벨 상태를 유지하고, 읽기 동작 동안 디스에이블, 즉, 로우 레벨 상태를 유지하는 신호이다.
이러한 구성을 갖는 버퍼부(4120)는 어드레스 신호(add)의 논리 레벨에 따라 쓰기 또는 오토프리차지 동작을 종료시키기 위한 쓰기/오토프리차지 종료 펄스 신호(wt_apcg_end)를 출력한다. 즉, 버퍼부(4120)는 어드레스 신호(add)가 로우 레벨일 때, 쓰기 종료 신호(yblend)를 입력받아 버퍼링하여 쓰기 동작을 종료시키기 위한 쓰기/오토프리차지 종료 펄스 신호(wt_apcg_end)를 출력한다. 또한, 버퍼부(4120)는 어드레스 신호(add)가 하이 레벨일 때, 오토프리차지 신호(apcg)를 입력 받아 버퍼링하여 오토프리차지 동작을 종료시키기 위한 쓰기/오토프리차지 종료 펄스 신호(wt_apcg_end)를 출력한다.
아울러, 조합부(4130)는 인버터(4114)의 출력 신호와 인버터(4123)의 출력 신호를 노아 조합하는 노아 게이트(4131)와, 노아 게이트(4131)의 출력 신호를 입력받아 종료 펄스 신호(rd_wt_apcg_end)를 출력하는 인버터(4132)로 구성된다.
이러한 구성을 갖는 조합부(4130)는 읽기 동작 종료시 읽기 종료를 위한 종료 펄스 신호(rd_wt_apcg_end)를 출력하고, 쓰기 동작 종료시 쓰기 종료를 위한 종료 펄스 신호(rd_wt_apcg_end)를 출력하며, 오토프리차지 동작 종료시 오토프리차지 종료를 위한 종료 펄스 신호(rd_wt_apcg_end)를 출력한다.
다음, 클럭 제어 신호 발생부(4200)에서, 래치부(4210)는 카스 펄스 신호(casp6)를 입력받는 인버터(4211); 인버터(4211)의 출력 신호가 로우 레벨일 때 클럭 인에이블 신호(cke_clk)를 출력하는 트랜스 게이트(4212); 파워업 신호(pwrup)의 논리 레벨에 따라 전원 전압(VDD)의 출력 여부를 결정하는 PMOS 트랜지스터(4213); 및 파워업 신호(pwrup)가 디스에이블될 때 트랜스 게이트(4212)의 출력 신호를 래치하고, 파워업 신호(pwrup)가 인에이블될 때 전원 전압(VDD)을 래치하여, 래치 신호(cke_cas)를 출력하는 래치(4214);로 구성된다.
여기서, 카스 펄스 신호(casp6)는 읽기 또는 쓰기 동작시에 인에이블, 즉, 하이 레벨의 펄스를 발생하는 신호이다. 또한, 파워업 신호(pwrup)는 파워다운 모드가 아닐 때 인에이블, 즉, 하이 레벨 상태를 유지하고, 파워다운 모드일 때 디스에이블, 즉, 로우 레벨 상태를 유지하는 신호이다.
이러한 구성을 갖는 래치부(4210)는 읽기 및 쓰기 명령 입력시, 즉, 카스 펄스 신호(casp6)가 인에이블되고 파워업 신호(pwrup)가 디스에이블될 때, 클럭 인에이블 신호(cke_clk)를 래치하고, 이후, 파워다운 모드 진입시, 즉, 파워업 신호(pwrup)가 인에이블될 때, 전원 전압(VDD)을 래치하여, 래치 신호(cke_cas)를 출력한다. 다시 말해, 래치부(4210)에서 출력되는 래치 신호(cke_cas)는 읽기 및 쓰기 동작시, 클럭 인에이블 신호(cke_clk)가 래치된 후, 파워다운 모드 동작시, 전원 전압(VDD)이 래치된 신호이다.
그리고, 래치부(4220)는 종료 펄스 신호(rd_wt_apcg_end)가 하이 레벨일 때 래치 신호(cke_cas)를 출력하는 트랜스 게이트(4221); 파워업 신호(pwrup)의 논리 레벨에 따라 접지 전압(VSS)의 출력 여부를 결정하는 NMOS 트랜지스터(4222); 클럭 인에이블 발생 회로(5000)에서 출력된 클럭 인에이블 신호(cke_clk)를 입력받는 인버터(4223); 인버터(4223)에서 출력된 신호의 논리 레벨에 따라 접지 전압(VSS)의 출력 여부를 결정하는 NMOS 트랜지스터(4224); 및 트랜스 게이트(4221), NMOS 트랜지스터(4222) 및 NMOS 트랜지스터(4224)의 출력 신호에 따라 트랜스 게이트(4221)의 출력 신호와 접지 전압(VSS)을 선택적으로 래치하여 래치 신호(cke_rd_wta)를 출력하는 래치(4225);로 구성된다.
이러한 구성을 갖는 래치부(4220)는 파워업 신호(pwrup)가 하이 레벨일 때, 접지 전압(VSS)을 래치하고, 이후, 클럭 인에이블 신호(cke_clk)가 로우 레벨일 때, 접지 전압(VSS)을 래치하고, 그리고 나서, 종료 펄스 발생부(4100)에서 종료 펄스 신호(rd_wt_apcg_end)가 출력될 때, 래치 신호(cke_cas)를 래치하여, 래치 신호 (cke_rd_wta)를 출력한다. 다시 말해, 래치부(4220)에서 출력되는 래치 신호(cke_rd_wta)는 액티브 모드 동작시, 하이 레벨을 유지하고, 이후, 액티브 모드 동작이 종료될 때, 로우 레벨로 변하는 신호이다.
또한, 래치부(4230)는 파워업 신호(pwrup)를 입력받는 인버터(4231); 인버터(4231)의 출력 신호, 종료 펄스 신호(rd_wt_apcg_end), 및 카스 펄스 신호(casp6)를 논리 조합하여 인버터(4231)의 출력 신호, 종료 펄스 신호(rd_wt_apcg_end), 및 카스 펄스 신호(casp6)를 선택적으로 래치하는 래치(4232); 및 래치(4232)의 출력 신호를 입력받아 래치 신호(en_lat)를 출력하는 인버터(4233);로 구성된다.
이러한 구성을 갖는 래치부(4230)는 인버터(4231), 래치(4232), 및 인버터(4233)를 통하여 래치 신호(en_lat)를 출력한다. 즉, 래치부(4230)에서 출력되는 래치 신호(en_lat)는 카스 펄스 신호(casp6)가 하이 레벨일 때, 로우 레벨에서 하이 레벨 상태로 되고, 이후, 인버터(4132)의 출력 신호가 하이 레벨일 때, 하이 레벨에서 로우 레벨 상태로 된다.
아울러, 조합부(4240)는 래치 신호(cke_rd_wta)와 래치 신호(en_lat)를 낸드 조합하는 낸드 게이트(4241)와, 낸드 게이트(4241)의 출력 신호와 클럭 인에이블 신호(cke_clk)를 낸드 조합하여 클럭 제어 신호(cke_ctrl2)를 출력하는 낸드 게이트(4242)로 구성된다.
이러한 구성을 갖는 조합부(4240)는 래치 신호(cke_rd_wta)와 래치 신호(en_lat)가 모두 로우 레벨이고 클럭 인에이블 신호(cke_clk)가 하이 레벨일 때, 액티브 모드 동작 종료를 제어하기 위한 로우 레벨의 클럭 제어 신호(cke_ctrl2)를 출력한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 제어 회로(4000)는 종료 펄스 발생부(4100)와 클럭 제어 신호 발생부(4200)를 통하여 클럭 제어 신호(cke_ctrl2)를 출력한다. 그리고, 본 발명에 따른 제어 회로(4000)에서 출력된 클럭 제어 신호(cke_ctrl2)는 클럭 인에이블 발생 회로(5000)에 입력되어 액티브 모드 동작에 사용되는 내부 동작 클럭들을 제어하기 위한 클럭 인에이블 신호(cke_com1)를 발생시키는데 사용된다.
여기서, 도 8을 참조하여, 클럭 인에이블 발생 회로(5000)의 구조에 대해 상세히 살펴보기로 한다.
도 8은 본 발명에 따른 클럭 인에이블 발생 회로(5000)의 회로도이다.
도시된 바와 같이, 본 발명에 따른 클럭 인에이블 발생 회로(5000)는 외부 클럭 펄스 신호(clkp)가 로우 레벨일 때, 클럭 제어 신호(cke_ctrl1)를 래치하여 커맨드 및 어드레스 버퍼를 턴 오프시키기 위한 클럭 인에이블 신호(cke_com)를 출력하는 인에이블 신호 발생부(5100); 클럭 제어 신호(cke_ctrl1)를 버퍼링하여 액티브 모드 동작 시에 사용되는 내부 동작 클럭들을 제외한 나머지 내부 동작 클럭들을 제어하기 위한 클럭 인에이블 신호(cke_clk)를 출력하는 인에이블 신호 발생부(5200); 및 제어 회로(4000)에서 출력된 클럭 제어 신호(cke_clk)를 버퍼링하여 액티브 모드 동작에 사용되는 내부 동작 클럭들을 디스에이블시키기 위한 클럭 인에이블 신호(cke_com1)를 출력하는 인에이블 신호 발생부(5300);를 포함한다.
여기서, 인에이블 신호 발생부(5100)는 파워업 신호(pwrup)를 입력받는 인버 터(5101); 인버터의 출력 신호에 따라 접지전압의 출력 여부를 결정하는 NMOS 트랜지스터(5102); 파워업 신호(pwrup)가 디스에이블될 때 클럭 제어 신호(cke_ctrl1)를 래치하고, 파워업 신호(pwrup)가 인에이블될 때 접지 전압(VSS)을 래치하는 래치(5103); 외부 클럭 펄스 신호(clkp)가 로우 레벨일 때, 래치(5103)의 출력 신호를 출력하는 트랜스 게이트(5104); 트랜스 게이트(5104)의 출력 신호를 래치하는 래치(5105); 및 래치(5105)의 출력 신호를 입력받아 클럭 인에이블 신호(cke_com)를 출력하는 인버터(5106);로 구성된다.
그리고, 인에이블 신호 발생부(5200)는 파워업 신호(pwrup)가 디스에이블될 때 클럭 제어 신호(cke_ctrl1)를 입력받고, 파워업 신호(pwrup)가 인에이블될 때 접지 전압(VSS)을 입력받는 인버터(5201); 인버터(5201)의 출력 신호를 입력받는 인버터(5202); 및 인버터(5202)의 출력 신호를 입력받아 클럭 인에이블 신호(cke_clk)를 출력하는 인버터(5203);로 구성된다.
또한, 인에이블 신호 발생부(5300)는 클럭 제어 신호(cke_ctrl2)를 입력받는 인버터(5301); 인버터(5202)의 출력 신호와 인버터(5301)의 출력 신호를 낸드 조합하는 낸드 게이트(5302); 및 낸드 게이트(5302)의 출력 신호를 입력받아 클럭 인에이블 신호(cke_com1)를 출력하는 인버터(5303);로 구성된다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리 장치는 파워다운 모드 진입시, 외부 클럭 버퍼부(1000), 클럭 인에이블 버퍼부(2000), 래치부(3000), 제어 회로(4000), 및 클럭 인에이블 발생 회로(5000)를 통하여 커맨드 및 어드레스 버퍼를 턴 오프시키는 동시에 내부 동작 클럭들을 모두 디스에이블시키기 위한 클럭 인에이블 신호들(cke_com,cke_clk,cke_com1)을 발생시킨다. 이러한 본 발명에 따른 반도체 메모리 장치는 읽기 동작, 오토프리차지 명령을 수반한 읽기 동작, 쓰기 동작, 및 오토프리차지 명령을 수반한 쓰기 동작에 따라 각각 다르게 동작하며, 이를 상세히 살펴보면 아래와 같다.
도 9는 본 발명에 따른 반도체 메모리 장치의 읽기 동작시에 파워다운 모드로의 진입을 설명하기 위한 타이밍도이다.
참고로, 본 발명에 따른 반도체 메모리 장치는 오토프리차지 명령을 수반한 읽기 동작시에 파워다운 모드로의 진입 동작과 읽기 동작시에 파워다운 모드로의 진입 동작이 동일하므로, 설명의 편의상 생략하기로 한다.
이하, 도 7 내지 도 9를 참조하여, 본 발명에 따른 반도체 메모리 장치에서, 읽기 동작시에 파워다운 모드로 진입하기 위한 동작을 상세히 살펴보기로 한다.
우선, 본 발명에 따른 반도체 메모리 장치는 래치부(4210)에서, 읽기 명령(RD)이 들어온 후, 읽기 데이터가 출력 버퍼(DQ)로 모두 나오기 전에 파워다운 진입 명령이 들어오면, 읽기 명령(RD)에 의해 발생한 카스 펄스 신호(casp6)로 클럭 인에이블 발생 회로(5000)에서 출력된 클럭 인에이블 신호(cke_clk)를 래치한다. 이때, 본 발명에 따른 반도체 메모리 장치는 파워다운 모드로 동작하고 있지 않으므로, 클럭 인에이블 발생 회로(5000)에서 출력된 클럭 인에이블 신호(cke_clk)가 로우 레벨 상태이다. 따라서, 래치부(4210)는 클럭 인에이블 발생 회로(5000)에서 출력된 클럭 인에이블 신호(cke_clk)를 래치하여 하이 레벨의 래치 신호(cke_cas)를 출력한다.
다음, 본 발명에 따른 반도체 메모리 장치는 버퍼부(4110)에서, 오프 신호(outoff)가 디스에이블되는 시점에 읽기/오토프리차지 종료 펄스 신호(rd_apcg_end)를 발생시킨다. 여기서, 오프 신호(outoff)는 디스에이블시 하이 레벨을 유지하고 있다가, 데이터를 출력 버퍼(DQ)로 내보내는 시점에 인에이블, 즉, 로우 레벨이 된다. 그리고 나서, 오프 신호(outoff)는 버스트 길이만큼 데이터를 다 내보낸 다음, DLL 클럭(rclk_dll)에 의해 디스에이블된다. 그리고 나서, 조합부(4130)는 읽기/오토프리차지 종료 펄스 신호(rd_apcg_end)와 동일한 종료 펄스 신호(act_wt_apcg_end)를 출력한다.
그런 다음, 본 발명에 따른 반도체 메모리 장치는 래치부(4220)에서, 종료 펄스 신호(act_wt_apcg_end)로 래치 신호(cke_cas)를 래치하여 래치 신호(cke_rd_wta)를 발생시킨다. 이때, 래치 신호(cke_rd_wta)는 래치(4225)를 통하여 로우 레벨 상태로 된다. 따라서, 클럭 제어 신호(cke_ctrl2)는 조합부(4240)를 통하여 로우 레벨로 되고, 이후, 클럭 인에이블 신호(cke_com1)는 인에이블 신호 발생부(5300)를 통하여 하이 레벨 상태로 된다.
도 10은 본 발명에 따른 반도체 메모리 장치의 쓰기 동작시에 파워다운 모드로의 진입을 설명하기 위한 타이밍도이고, 도 11은 본 발명에 따른 반도체 메모리 장치의 오토프리차지 명령을 수반한 쓰기 동작시에 파워다운 모드로의 진입을 설명하기 위한 타이밍도이다.
도 10에 도시된 바와 같이, 본 발명에 따른 반도체 메모리 장치의 쓰기 동작시에 파워다운 모드로의 진입은 읽기 동작시에 파워다운 모드로 진입과 동일한 동 작을 하는데, 이때에는 오프 신호(outoff) 대신에 쓰기 종료 신호(yblend)를 사용한다. 여기서, 쓰기 종료 신호(yblend)는 쓰기 명령이 들어온 뒤, 쓰기 래이턴시(WL) 이후에 데이터가 버스트 길이만큼 입력된 후, 쓰기 데이터 처리 시간(tWTR) 이후에 하이 레벨의 펄스를 발생하는 신호이다.
즉, 본 발명에 따른 반도체 메모리 장치는 쓰기 동작 중에 파워다운 명령이 들어왔을 경우, 쓰기 종료 신호(yblend)를 이용하여 쓰기 명령이 들어온 뒤, 쓰기 래이턴시(WL) 이후에 데이터가 버스트 길이만큼 입력된 후, 쓰기 데이터 처리 시간(tWTR) 이후에 파워다운 모드로 진입한다.
그리고, 도 11에 도시된 바와 같이, 본 발명에 따른 반도체 메모리 장치의 오토프리차지 명령을 수반한 쓰기 동작시에 파워다운 모드로의 진입은 쓰기 동작시에 파워다운 모드로 진입과 동일한 동작을 하는데, 이때에는 쓰기 종료 신호(yblend) 대신에 오토프리차지 신호(apcg)를 사용한다.
즉, 본 발명에 따른 반도체 메모리 장치는 오토프리차지 명령을 수반한 쓰기 동작 중에 파워다운 명령이 들어왔을 경우, 오토프리차지 신호(apcg)를 이용하여 쓰기 동작이 끝난 후, 오토프리차지가 수행되는 클럭을 기준으로 한 클럭 뒤에 파워다운 모드로 진입한다.
이와 같이, 본 발명에 따른 반도체 메모리 장치는 액티브 모드 동작시에 파워다운 모드로 진입하기 위해, 액티브 모드 동작이 모두 끝난 직후, 하이 레벨의 클럭 인에이블 신호(cke_com1)를 생성하여 액티브 모드시 동작하는 클럭 신호들을 디스에이블시킨다.
이때, 본 발명에 따른 반도체 메모리 장치는 오토프리차지 명령을 수반한 쓰기 동작과 오토프리차지 명령을 수반한 읽기 동작을 구분하기 위해, 읽기 디스에이블 신호(wt_rdb)를 이용한다.
이를 도 7 내지 도 11을 참조하여 상세히 살펴보면, 버퍼부(4120)는 낸드 게이트(4122)를 통하여 쓰기 또는 오토프리차지 명령을 수반한 쓰기 동작 중에 파워다운 명령이 들어왔을 경우에만 하이 레벨의 쓰기/오토프리차지 종료 펄스 신호(wt_apcg_end)를 출력한다.
즉, 낸드 게이트(4122)는 쓰기 동작 중에 파워다운 명령이 들어왔을 경우, 쓰기 종료 신호(yblend)와 읽기 디스에이블 신호(wt_rdb)를 낸드 조합하여 로우 레벨의 신호를 출력하고, 이후, 인버터(4123)는 낸드 게이트(4122)의 출력 신호를 반전하여 하이 레벨의 쓰기/오토프리차지 종료 펄스 신호(wt_apcg_end)를 출력한다.
마찬가지로, 낸드 게이트(4122)는 오토프리차지 명령을 수반한 쓰기 동작 중에 파워다운 명령이 들어왔을 경우, 오토프리차지 신호(apcg)와 읽기 디스에이블 신호(wt_rdb)를 낸드 조합하여 로우 레벨의 신호를 출력하고, 이후, 인버터(4123)는 낸드 게이트(4122)의 출력 신호를 반전하여 하이 레벨의 쓰기/오토프리차지 종료 펄스 신호(wt_apcg_end)를 출력한다.
한편, 본 발명에 따른 반도체 메모리 장치는 읽기 동작, 오토프리차지 명령을 수반한 읽기 동작, 쓰기 동작, 및 오토프리차지 명령을 수반한 쓰기 동작 없이 파워다운 모드로 진입할 경우, 클럭 인에이블 신호(cke_com1)를 생성시키지 않는다.
이를 도 7 내지 도 11을 참조하여 상세히 살펴보면, 종료 펄스 발생부(4100)는 읽기 동작, 오토프리차지 명령을 수반한 읽기 동작, 쓰기 동작, 및 오토프리차지 명령을 수반한 쓰기 동작 없이 파워다운 모드로 진입할 경우, 로우 레벨의 종료 펄스 신호(rd_wt_apcg_end)를 출력한다. 이에 따라, 래치부(4220)의 트랜스 게이트(4221)는 턴 오프되어 래치 신호(cke_cas)를 출력하지 않으므로, 제어 회로(4000)는 클럭 제어 신호(cke_ctrl2)를 출력하지 않는다.
이상에서 살펴본 바와 같이, 본 발명에 따른 메모리 장치는 액티브 모드 동작 중에 파워다운 명령이 들어왔을 경우, 액티브 모드 동작 시에 사용되는 제어 신호들을 이용하여, 종래보다 간단한 제어 회로(4000)를 구현하였다. 즉, 본 발명에 따른 메모리 장치는 액티브 모드 동작 중에 파워다운 명령이 들어왔을 경우, 액티브 모드 동작 시에 사용되는 제어 신호들을 입력받는 제어 회로(4000)를 통하여 액티브 모드 동작에 사용되는 모든 내부 동작 클럭들을 디스에이블시킨다.
따라서, 본 발명에 따른 메모리 장치는 액티브 모드 동작 중에 파워다운 명령이 들어왔을 경우, 다수의 D 플립플롭과 멀티플렉서를 사용해 카스 펄스 신호(casp6), 카스 래이턴시(CL), 라이트 래이턴시(WL), 및 쓰기 회복 시간(tWR)을 카운트할 필요 없이, 간단한 제어 회로(4000)를 통하여 액티브 모드 동작에 사용되는 모든 클럭들을 디스에이블시킬 수 있다.
이에 따라, 본 발명에 따른 메모리 장치는 이러한 액티브 모드 동작 시에 사용되는 제어 신호들을 입력받는 간단한 제어 회로(4000)를 사용함으로써, 제어 회로(4000)의 점유 면적을 감소시키고 전류 소모도 줄일 수 있는 효과가 있다.
본 발명은 상기한 바와 같이, 액티브 모드 동작시에 파워다운 진입 명령이 들어왔을 경우, 카스 펄스 신호(casp6), 카스 래이턴시(CL), 라이트 래이턴시(WL), 및 쓰기 회복 시간(tWR)을 카운트하기 위한 별도의 다수의 D 플립플롭과 다수의 멀티플렉서로 구성된 제어 회로를 사용하지 않는다. 대신, 액티브 모드 동작시에 파워다운 진입 명령이 들어왔을 경우, 액티브 모드 동작에 사용되는 제어 신호를 이용하여 간단한 제어 회로를 구현할 수 있다. 그러므로, 본 발명에 의하면 제어 회로의 점유 면적이 감소되고, 전류 소모도 줄일 수 있는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.
Claims (20)
- 파워다운 모드로 진입할 때에 입력되는 외부 클럭 인에이블 신호를 버퍼링하여 제 1 클럭 펄스 신호를 출력하는 제 1 버퍼부;외부 클럭 신호를 버퍼링하여 제 2 클럭 펄스 신호를 출력하는 제 2 버퍼부;상기 제 1 및 제 2 클럭 펄스 신호를 래치하여 내부 동작 클럭들을 제어하기 위한 제 1 클럭 제어 신호를 출력하는 제 1 래치부;상기 액티브 모드 동작 중에 파워다운 진입 명령이 들어왔을 때, 상기 액티브 모드 동작에 사용되는 제어 신호를 이용하여, 상기 액티브 모드 동작에 사용되는 내부 동작 클럭들을 제어하기 위한 제 2 클럭 제어 신호를 출력하는 제어 회로; 및상기 제 2 클럭 펄스 신호가 디스에이블될 때, 상기 제 1 및 제 2 클럭 제어 신호를 이용하여 파워다운 모드로 진입하기 위한 제 1 내지 제 3 클럭 인에이블 신호를 출력하는 클럭 인에이블 발생 회로;를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 액티브 모드 동작은 읽기 동작, 오토프리차지 명령을 수반한 읽기 동작, 쓰기 동작, 및 오토프리차지 명령을 수반한 쓰기 동작 중 최소한 하나 이상을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 2 항에 있어서,상기 제어 회로는,상기 제어 신호를 버퍼링하여 상기 액티브 모드 동작을 종료시키기 위한 종료 펄스 신호를 출력하는 종료 펄스 발생부와,상기 클럭 인에이블 발생 회로에서 출력된 제 2 클럭 인에이블 신호와 상기 종료 펄스 신호를 래치하여, 상기 액티브 모드 동작 종료를 제어하기 위한 제 2 클럭 제어 신호를 출력하는 클럭 제어 신호 발생부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 3 항에 있어서,상기 제어 신호는 상기 읽기 동작과 상기 오토프리차지 명령을 수반한 읽기 동작 중 어느 하나의 동작에서 해당 데이터를 모두 입력하는 동안 인에이블되는 오프 신호, 상기 쓰기 동작에서 쓰기 데이터 처리 시간이 끝날 때 인에이블되는 블랜드 신호, 및 상기 오토프리차지 명령이 입력될 때 인에이블되는 오토프리차지 신호 중 어느 하나인 것을 특징으로 하는 반도체 메모리 장치.
- 제 4 항에 있어서,상기 종료 펄스 발생부는,상기 오프 신호를 버퍼링하여 상기 읽기 동작을 종료시키기 위한 읽기/오토 프리차지 종료 펄스 신호를 출력하는 제 1 버퍼 수단;상기 쓰기 동작시에 디스에이블되고 상기 오토프리차지 동작시에 인에이블되는 어드레스 신호의 상태에 따라 상기 블랜드 신호와 상기 오토프리차지 신호를 선택적으로 버퍼링하여, 상기 쓰기 동작과 상기 오토프리차지 동작 중 어느 하나의 동작을 종료시키기 위한 쓰기/오토프리차지 종료 펄스 신호를 출력하는 제 2 버퍼 수단; 및상기 제 1 및 제 2 버퍼 수단의 출력 신호를 논리 조합하여 상기 종료 펄스 신호를 출력하는 조합 수단;을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 5 항에 있어서,상기 제 1 버퍼 수단은,지연 수단을 통하여 지연된 상기 오프 신호를 입력받는 제 1 인버터;상기 오프 신호와 상기 제 1 인버터의 출력 신호를 낸드 조합하는 낸드 게이트; 및상기 낸드 게이트의 출력 신호를 입력받아 상기 읽기/오토프리차지 종료 펄스 신호를 출력하는 제 2 인버터;를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 5 항에 있어서,상기 제 2 버퍼 수단은 상기 어드레스 신호가 인에이블될 때 상기 블랜드 신 호를 버퍼링하여 상기 쓰기 동작을 종료시키기 위한 쓰기/오토프리차지 종료 펄스 신호를 출력하고, 상기 어드레스 신호가 디스에이블될 때 상기 오토프리차지 신호를 버퍼링하여 상기 오토프리차지 동작을 종료시키기 위한 쓰기/오토프리차지 종료 펄스 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 7 항에 있어서,상기 제 2 버퍼 수단은,상기 어드레스 신호가 디스에이블될 때 상기 블랜드 신호를 출력하고, 상기 어드레스 신호가 인에이블될 때 상기 오토프리차지 신호를 출력하는 트랜스 게이트;상기 쓰기 동작 동안 인에이블되고 상기 읽기 동작 동안 디스에이블되는 읽기 디스에이블 신호와 상기 트랜스 게이트의 출력 신호를 낸드 조합하는 낸드 게이트; 및상기 낸드 게이트의 출력 신호를 입력받아 상기 쓰기/오토프리차지 종료 펄스 신호를 출력하는 인버터;를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 5 항에 있어서,상기 조합 수단은,상기 읽기/오토프리차지 종료 펄스 신호와 상기 쓰기/오토프리차지 종료 펄스 신호를 노아 조합하는 노아 게이트와,상기 노아 게이트의 출력 신호를 입력받아 상기 종료 펄스 신호를 출력하는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 4 항에 있어서,상기 클럭 제어 신호 발생부는,읽기 및 쓰기 명령 중 어느 하나의 명령이 들어왔을 때 펄스 신호를 발생하는 카스 펄스 신호가 인에이블될 때, 상기 제 3 클럭 인에이블 신호를 래치하여 제 1 래치 신호를 출력하는 제 1 래치 수단;상기 종료 펄스 신호가 하이 레벨일 때, 상기 제 1 래치 신호를 래치하여 제 2 래치 신호를 출력하는 제 2 래치 수단;상기 종료 펄스 신호를 래치하여 제 3 래치 신호를 출력하는 제 3 래치 수단; 및상기 제 2 및 제 3 래치 신호를 논리 조합하여 상기 액티브 모드 동작 종료를 제어하기 위한 제 2 클럭 제어 신호를 출력하는 조합 수단;을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 10 항에 있어서,상기 제 1 래치 수단은,상기 카스 펄스 신호를 입력받는 인버터;상기 제 1 인버터의 출력 신호가 로우 레벨일 때, 상기 제 2 클럭 인에이블 신호를 출력하는 트랜스 게이트;상기 파워다운 모드가 아닐 때 인에이블되고 상기 파워다운 모드일 때 디스에이블되는 파워업 신호의 상태에 따라 전원 전압의 출력 여부를 결정하는 PMOS 트랜지스터; 및상기 파워업 신호가 디스에이블될 때 상기 트랜스 게이트의 출력 신호를 래치하고, 상기 파워업 신호가 인에이블될 때 상기 전원 전압을 래치하여, 상기 제 1 래치 신호를 출력하는 래치;를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 10 항에 있어서,상기 제 2 래치 수단은,상기 종료 펄스 신호가 하이 레벨일 때, 상기 제 1 래치 신호를 출력하는 트랜스 게이트;상기 파워다운 모드가 아닐 때 인에이블되고 상기 파워다운 모드일 때 디스에이블되는 파워업 신호의 상태에 따라 접지 전압의 출력 여부를 결정하는 제 1 NMOS 트랜지스터;상기 클럭 인에이블 발생 회로에서 출력된 제 2 클럭 인에이블 신호를 입력받는 인버터;상기 인버터에서 출력된 신호의 논리 레벨에 따라 상기 접지 전압의 출력 여부를 결정하는 제 2 NMOS 트랜지스터; 및상기 트랜스 게이트, 제 1 NMOS 트랜지스터, 및 제 2 NMOS 트랜지스터의 출 력 신호에 따라 상기 트랜스 게이트의 출력 신호와 상기 접지 전압을 선택적으로 래치하여 상기 제 2 래치 신호를 출력하는 래치;를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 10 항에 있어서,상기 제 3 래치 수단은,상기 파워다운 모드가 아닐 때 인에이블되고 상기 파워다운 모드일 때 디스에이블되는 파워업 신호를 입력받는 제 1 인버터;상기 인버터의 출력 신호, 종료 펄스 신호, 및 카스 펄스 신호를 논리 조합하여 상기 논리 조합된 신호를 래치하는 래치; 및상기 래치의 출력 신호를 입력받아 상기 제 3 래치 신호를 출력하는 제 2 인버터;를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 10 항에 있어서,상기 조합 수단은,상기 제 2 래치 신호와 상기 제 3 래치 신호를 낸드 조합하는 제 1 낸드 게이트와,상기 제 1 낸드 게이트의 출력 신호와 상기 클럭 인에이블 발생 회로에서 출력된 제 2 클럭 인에이블 신호를 낸드 조합하여 상기 제 2 펄스 제어 신호를 출력하는 제 2 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 3 항에 있어서,상기 클럭 인에이블 발생 회로는,상기 제 2 클럭 펄스 신호가 로우 레벨일 때, 상기 제 1 클럭 제어 신호를 래치하여 상기 제 1 클럭 인에이블 신호를 출력하는 제 1 인에이블 신호 발생부;상기 제 1 클럭 제어 신호를 버퍼링하여 상기 제 2 클럭 인에이블 신호를 출력하는 제 2 인에이블 신호 발생부; 및상기 제 2 클럭 제어 신호를 버퍼링하여 상기 제 3 클럭 인에이블 신호를 출력하는 제 3 인에이블 신호 발생부;를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 15 항에 있어서,상기 제 1 클럭 인에이블 신호는 상기 커맨드 및 어드레스 버퍼를 턴 오프시키기 위한 신호이고, 상기 제 2 클럭 인에이블 신호는 상기 액티브 모드 동작에 사용되는 내부 동작 클럭들을 제외한 나머지 내부 동작 클럭들을 디스에이블시키기 위한 신호이며, 상기 제 3 클럭 인에이블 신호는 상기 액티브 모드에 사용되는 내부 동작 클럭들을 디스에이블시키기 위한 신호인 것을 특징으로 하는 반도체 메모리 장치.
- 제 16 항에 있어서,상기 제 1 및 제 2 클럭 인에이블 신호는 상기 파워다운 진입 명령이 들어올 때 인에이블되고, 상기 제 3 클럭 인에이블 신호는 상기 액티브 모드 동작이 끝날 때 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 16 항에 있어서,상기 제 1 인에이블 신호 발생부는,상기 파워다운 모드가 아닐 때 인에이블되고 상기 파워다운 모드일 때 디스에이블되는 파워업 신호를 입력받는 제 1 인버터;상기 제 1 인버터의 출력 신호에 따라 접지 전압의 출력 여부를 결정하는 NMOS 트랜지스터;상기 파워업 신호가 디스에이블될 때 상기 제 1 클럭 제어 신호를 래치하고, 상기 파워업 신호가 인에이블될 때 상기 접지 전압을 래치하는 제 1 래치;제 2 클럭 펄스 신호가 로우 레벨일 때, 상기 제 1 래치의 출력 신호를 출력하는 트랜스 게이트;상기 트랜스 게이트의 출력 신호를 래치하는 제 2 래치; 및상기 제 2 래치의 출력 신호를 입력받아 상기 제 1 클럭 인에이블 신호를 출력하는 제 2 인버터;를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 16 항에 있어서,상기 제 2 인에이블 신호 발생부는,상기 파워다운 모드가 아닐 때 인에이블 상태를 유지하고 상기 파워다운 모드일 때 디스에이블 상태를 유지하는 파워업 신호가 인에이블될 때 상기 제 1 클럭 제어 신호를 입력받고, 상기 파워업 신호가 디스에이블될 때 접지 전압을 입력받는 제 1 인버터;상기 제 1 인버터의 출력 신호를 입력받는 제 2 인버터; 및상기 제 2 인버터의 출력 신호를 입력받아 상기 제 2 클럭 인에이블 신호를 출력하는 제 3 인버터;를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 19 항에 있어서,상기 제 3 인에이블 신호 발생부는,상기 제 2 클럭 제어 신호를 입력받는 제 4 인버터;상기 제 1 인버터의 출력 신호와 상기 제 4 인버터의 출력 신호를 낸드 조합하는 낸드 게이트; 및상기 낸드 게이트의 출력 신호를 입력받아 상기 제 3 클럭 인에이블 신호를 출력하는 제 5 인버터;를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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|---|---|---|---|---|
| KR100680975B1 (ko) * | 2006-01-13 | 2007-02-09 | 주식회사 하이닉스반도체 | 파워다운 모드 제어 회로 |
| KR100772689B1 (ko) * | 2006-09-29 | 2007-11-02 | 주식회사 하이닉스반도체 | 스몰클럭버퍼를 포함하는 메모리장치. |
| KR100826649B1 (ko) * | 2006-11-24 | 2008-05-06 | 주식회사 하이닉스반도체 | 딥 파워다운 모드 제어 회로 |
| KR100896182B1 (ko) * | 2007-02-22 | 2009-05-12 | 삼성전자주식회사 | 지연 동기 회로의 파워 다운 모드를 제어하는 장치 및 그제어 방법 |
| JP2010152968A (ja) * | 2008-12-25 | 2010-07-08 | Elpida Memory Inc | 半導体記憶装置 |
| JP4723679B2 (ja) * | 2009-01-14 | 2011-07-13 | エルピーダメモリ株式会社 | 半導体記憶装置、メモリシステム、及び半導体記憶装置のリフレッシュ制御方法 |
| KR20100095250A (ko) * | 2009-02-20 | 2010-08-30 | 삼성전자주식회사 | 전원 노이즈를 줄일 수 있는 반도체 메모리 장치 |
| US8004354B1 (en) * | 2010-02-12 | 2011-08-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Automatic level control |
| KR20130032505A (ko) * | 2011-09-23 | 2013-04-02 | 에스케이하이닉스 주식회사 | 반도체 시스템 |
| US8934317B2 (en) | 2012-01-13 | 2015-01-13 | Samsung Electronics Co., Ltd. | Semiconductor memory devices having internal clock signals and memory systems including such memory devices |
| US10355001B2 (en) * | 2012-02-15 | 2019-07-16 | Micron Technology, Inc. | Memories and methods to provide configuration information to controllers |
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| KR102161083B1 (ko) * | 2013-12-04 | 2020-10-05 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| KR20220000587A (ko) * | 2020-06-26 | 2022-01-04 | 에스케이하이닉스 주식회사 | 파워 게이팅 제어 회로 및 이를 포함하는 반도체 장치 |
| KR20220032898A (ko) * | 2020-09-08 | 2022-03-15 | 에스케이하이닉스 주식회사 | 전원 공급을 제어하기 위한 전자장치 |
| US11682434B2 (en) * | 2021-03-31 | 2023-06-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Low power scheme for power down in integrated dual rail SRAMs |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0969285A (ja) * | 1995-08-31 | 1997-03-11 | Fujitsu Ltd | 同期型半導体装置 |
| KR20000006054A (ko) * | 1998-06-11 | 2000-01-25 | 카네코 히사시 | 동기형반도체메모리 |
| KR20000035757A (ko) * | 1998-11-30 | 2000-06-26 | 아끼구사 나오유끼 | 반도체 집적 회로 장치 |
| US6088290A (en) | 1997-08-13 | 2000-07-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a power-down mode |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5918061A (en) * | 1993-12-29 | 1999-06-29 | Intel Corporation | Enhanced power managing unit (PMU) in a multiprocessor chip |
| JP4178225B2 (ja) * | 1998-06-30 | 2008-11-12 | 富士通マイクロエレクトロニクス株式会社 | 集積回路装置 |
| US6275086B1 (en) * | 1998-11-19 | 2001-08-14 | Fujitsu Limited | Clock signal generator for an integrated circuit |
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| KR100680975B1 (ko) * | 2006-01-13 | 2007-02-09 | 주식회사 하이닉스반도체 | 파워다운 모드 제어 회로 |
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-
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-
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0969285A (ja) * | 1995-08-31 | 1997-03-11 | Fujitsu Ltd | 同期型半導体装置 |
| US6088290A (en) | 1997-08-13 | 2000-07-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a power-down mode |
| KR20000006054A (ko) * | 1998-06-11 | 2000-01-25 | 카네코 히사시 | 동기형반도체메모리 |
| KR20000035757A (ko) * | 1998-11-30 | 2000-06-26 | 아끼구사 나오유끼 | 반도체 집적 회로 장치 |
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